video: tegra: camera: squash changes for pll_d2_clk
[linux-3.10.git] / arch / arm / mach-tegra / tegra11_dvfs.c
1 /*
2  * arch/arm/mach-tegra/tegra11_dvfs.c
3  *
4  * Copyright (C) 2012 NVIDIA Corporation.
5  *
6  * This software is licensed under the terms of the GNU General Public
7  * License version 2, as published by the Free Software Foundation, and
8  * may be copied, distributed, and modified under those terms.
9  *
10  * This program is distributed in the hope that it will be useful,
11  * but WITHOUT ANY WARRANTY; without even the implied warranty of
12  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
13  * GNU General Public License for more details.
14  *
15  */
16
17 #include <linux/kernel.h>
18 #include <linux/init.h>
19 #include <linux/string.h>
20 #include <linux/module.h>
21 #include <linux/clk.h>
22 #include <linux/kobject.h>
23 #include <linux/err.h>
24
25 #include "clock.h"
26 #include "dvfs.h"
27 #include "fuse.h"
28 #include "board.h"
29 #include "tegra_cl_dvfs.h"
30
31 static bool tegra_dvfs_cpu_disabled;
32 static bool tegra_dvfs_core_disabled;
33
34 #define KHZ 1000
35 #define MHZ 1000000
36
37 /* FIXME: need tegra11 step */
38 #define VDD_SAFE_STEP                   100
39
40 static int dvfs_temperatures[] = { 20, };
41
42 static struct tegra_cooling_device cpu_dfll_cdev = {
43         .cdev_type = "cpu_dfll",
44         .trip_temperatures = dvfs_temperatures,
45         .trip_temperatures_num = ARRAY_SIZE(dvfs_temperatures),
46 };
47
48 static struct tegra_cooling_device cpu_pll_cdev = {
49         .cdev_type = "cpu_pll",
50         .trip_temperatures = dvfs_temperatures,
51         .trip_temperatures_num = ARRAY_SIZE(dvfs_temperatures),
52 };
53
54 static struct tegra_cooling_device core_cdev = {
55         .cdev_type = "core",
56         .trip_temperatures = dvfs_temperatures,
57         .trip_temperatures_num = ARRAY_SIZE(dvfs_temperatures),
58 };
59
60 static struct dvfs_rail tegra11_dvfs_rail_vdd_cpu = {
61         .reg_id = "vdd_cpu",
62         .max_millivolts = 1400,
63         .min_millivolts = 800,
64         .step = VDD_SAFE_STEP,
65         .jmp_to_zero = true,
66         .min_millivolts_cold = 1000,
67         .dfll_mode_cdev = &cpu_dfll_cdev,
68         .pll_mode_cdev = &cpu_pll_cdev,
69 };
70
71 static struct dvfs_rail tegra11_dvfs_rail_vdd_core = {
72         .reg_id = "vdd_core",
73         .max_millivolts = 1400,
74         .min_millivolts = 800,
75         .step = VDD_SAFE_STEP,
76         .min_millivolts_cold = 950,
77         .pll_mode_cdev = &core_cdev,
78 };
79
80 static struct dvfs_rail *tegra11_dvfs_rails[] = {
81         &tegra11_dvfs_rail_vdd_cpu,
82         &tegra11_dvfs_rail_vdd_core,
83 };
84
85 /* default cvb alignment on Tegra11 - 10mV */
86 int __attribute__((weak)) tegra_get_cvb_alignment_uV(void)
87 {
88         return 10000;
89 }
90
91 /* CPU DVFS tables */
92 static struct cpu_cvb_dvfs cpu_cvb_dvfs_table[] = {
93         {
94                 .speedo_id = 0,
95                 .process_id = -1,
96                 .dfll_tune_data  = {
97                         .tune0          = 0x00b0019d,
98                         .tune0_high_mv  = 0x00b0019d,
99                         .tune1          = 0x0000001f,
100                         .droop_rate_min = 1000000,
101                         .min_millivolts = 1000,
102                 },
103                 .max_mv = 1250,
104                 .freqs_mult = KHZ,
105                 .speedo_scale = 100,
106                 .voltage_scale = 100,
107                 .cvb_table = {
108                         /*f       dfll: c0,     c1,   c2  pll:  c0,   c1,    c2 */
109                         { 306000, { 107330,  -1569,   0}, {  90000,    0,    0} },
110                         { 408000, { 111250,  -1666,   0}, {  90000,    0,    0} },
111                         { 510000, { 110000,  -1460,   0}, {  94000,    0,    0} },
112                         { 612000, { 117290,  -1745,   0}, {  94000,    0,    0} },
113                         { 714000, { 122700,  -1910,   0}, {  99000,    0,    0} },
114                         { 816000, { 125620,  -1945,   0}, {  99000,    0,    0} },
115                         { 918000, { 130560,  -2076,   0}, { 103000,    0,    0} },
116                         {1020000, { 137280,  -2303,   0}, { 103000,    0,    0} },
117                         {1122000, { 146440,  -2660,   0}, { 109000,    0,    0} },
118                         {1224000, { 152190,  -2825,   0}, { 109000,    0,    0} },
119                         {1326000, { 157520,  -2953,   0}, { 112000,    0,    0} },
120                         {1428000, { 166100,  -3261,   0}, { 140000,    0,    0} },
121                         {1530000, { 176410,  -3647,   0}, { 140000,    0,    0} },
122                         {1632000, { 189620,  -4186,   0}, { 140000,    0,    0} },
123                         {1734000, { 203190,  -4725,   0}, { 140000,    0,    0} },
124                         {1836000, { 222670,  -5573,   0}, { 140000,    0,    0} },
125                         {1938000, { 256210,  -7165,   0}, { 140000,    0,    0} },
126                         {2040000, { 250050,  -6544,   0}, { 140000,    0,    0} },
127                         {      0, {      0,      0,   0}, {      0,    0,    0} },
128                 },
129         },
130         {
131                 .speedo_id = 1,
132                 .process_id = 0,
133                 .dfll_tune_data  = {
134                         .tune0          = 0x00b0039d,
135                         .tune0_high_mv  = 0x00b0009d,
136                         .tune1          = 0x0000001f,
137                         .droop_rate_min = 1000000,
138                         .tune_high_min_millivolts = 1000,
139                         .min_millivolts = 900,
140                 },
141                 .max_mv = 1350,
142                 .freqs_mult = KHZ,
143                 .speedo_scale = 100,
144                 .voltage_scale = 1000,
145                 .cvb_table = {
146                         /*f       dfll:  c0,      c1,    c2  pll:   c0,   c1,    c2 */
147                         { 306000, { 2190643, -141851, 3576}, {  900000,    0,    0} },
148                         { 408000, { 2250968, -144331, 3576}, {  900000,    0,    0} },
149                         { 510000, { 2313333, -146811, 3576}, {  940000,    0,    0} },
150                         { 612000, { 2377738, -149291, 3576}, {  940000,    0,    0} },
151                         { 714000, { 2444183, -151771, 3576}, {  990000,    0,    0} },
152                         { 816000, { 2512669, -154251, 3576}, {  990000,    0,    0} },
153                         { 918000, { 2583194, -156731, 3576}, { 1030000,    0,    0} },
154                         {1020000, { 2655759, -159211, 3576}, { 1030000,    0,    0} },
155                         {1122000, { 2730365, -161691, 3576}, { 1090000,    0,    0} },
156                         {1224000, { 2807010, -164171, 3576}, { 1090000,    0,    0} },
157                         {1326000, { 2885696, -166651, 3576}, { 1120000,    0,    0} },
158                         {1428000, { 2966422, -169131, 3576}, { 1400000,    0,    0} },
159                         {1530000, { 3049183, -171601, 3576}, { 1400000,    0,    0} },
160                         {1606500, { 3112179, -173451, 3576}, { 1400000,    0,    0} },
161                         {1708500, { 3198504, -175931, 3576}, { 1400000,    0,    0} },
162                         {1810500, { 3304747, -179126, 3576}, { 1400000,    0,    0} },
163                         {      0, {       0,       0,    0}, {       0,    0,    0} },
164                 },
165         },
166         {
167                 .speedo_id = 1,
168                 .process_id = 1,
169                 .dfll_tune_data  = {
170                         .tune0          = 0x00b0039d,
171                         .tune0_high_mv  = 0x00b0009d,
172                         .tune1          = 0x0000001f,
173                         .droop_rate_min = 1000000,
174                         .tune_high_min_millivolts = 1000,
175                         .min_millivolts = 900,
176                 },
177                 .max_mv = 1350,
178                 .freqs_mult = KHZ,
179                 .speedo_scale = 100,
180                 .voltage_scale = 1000,
181                 .cvb_table = {
182                         /*f       dfll:  c0,      c1,    c2  pll:   c0,   c1,    c2 */
183                         { 306000, { 2190643, -141851, 3576}, {  900000,    0,    0} },
184                         { 408000, { 2250968, -144331, 3576}, {  900000,    0,    0} },
185                         { 510000, { 2313333, -146811, 3576}, {  940000,    0,    0} },
186                         { 612000, { 2377738, -149291, 3576}, {  940000,    0,    0} },
187                         { 714000, { 2444183, -151771, 3576}, {  990000,    0,    0} },
188                         { 816000, { 2512669, -154251, 3576}, {  990000,    0,    0} },
189                         { 918000, { 2583194, -156731, 3576}, { 1030000,    0,    0} },
190                         {1020000, { 2655759, -159211, 3576}, { 1030000,    0,    0} },
191                         {1122000, { 2730365, -161691, 3576}, { 1090000,    0,    0} },
192                         {1224000, { 2807010, -164171, 3576}, { 1090000,    0,    0} },
193                         {1326000, { 2885696, -166651, 3576}, { 1120000,    0,    0} },
194                         {1428000, { 2966422, -169131, 3576}, { 1400000,    0,    0} },
195                         {1530000, { 3049183, -171601, 3576}, { 1400000,    0,    0} },
196                         {1606500, { 3112179, -173451, 3576}, { 1400000,    0,    0} },
197                         {1708500, { 3198504, -175931, 3576}, { 1400000,    0,    0} },
198                         {1810500, { 3304747, -179126, 3576}, { 1400000,    0,    0} },
199                         {      0, {       0,       0,    0}, {       0,    0,    0} },
200                 },
201         },
202         {
203                 .speedo_id = 2,
204                 .process_id = -1,
205                 .dfll_tune_data  = {
206                         .tune0          = 0x00b0039d,
207                         .tune0_high_mv  = 0x00b0009d,
208                         .tune1          = 0x0000001f,
209                         .droop_rate_min = 1000000,
210                         .tune_high_min_millivolts = 1000,
211                         .min_millivolts = 900,
212                 },
213                 .max_mv = 1350,
214                 .freqs_mult = KHZ,
215                 .speedo_scale = 100,
216                 .voltage_scale = 1000,
217                 .cvb_table = {
218                         /*f       dfll:  c0,      c1,    c2  pll:   c0,   c1,    c2 */
219                         { 306000, { 2190643, -141851, 3576}, {  900000,    0,    0} },
220                         { 408000, { 2250968, -144331, 3576}, {  900000,    0,    0} },
221                         { 510000, { 2313333, -146811, 3576}, {  940000,    0,    0} },
222                         { 612000, { 2377738, -149291, 3576}, {  940000,    0,    0} },
223                         { 714000, { 2444183, -151771, 3576}, {  990000,    0,    0} },
224                         { 816000, { 2512669, -154251, 3576}, {  990000,    0,    0} },
225                         { 918000, { 2583194, -156731, 3576}, { 1030000,    0,    0} },
226                         {1020000, { 2655759, -159211, 3576}, { 1030000,    0,    0} },
227                         {1122000, { 2730365, -161691, 3576}, { 1090000,    0,    0} },
228                         {1224000, { 2807010, -164171, 3576}, { 1090000,    0,    0} },
229                         {1326000, { 2885696, -166651, 3576}, { 1120000,    0,    0} },
230                         {1428000, { 2966422, -169131, 3576}, { 1400000,    0,    0} },
231                         {1530000, { 3049183, -171601, 3576}, { 1400000,    0,    0} },
232                         {1606500, { 3112179, -173451, 3576}, { 1400000,    0,    0} },
233                         {1708500, { 3198504, -175931, 3576}, { 1400000,    0,    0} },
234                         {1810500, { 3304747, -179126, 3576}, { 1400000,    0,    0} },
235                         {1912500, { 3395401, -181606, 3576}, { 1400000,    0,    0} },
236                         {      0, {       0,       0,    0}, {       0,    0,    0} },
237                 },
238         },
239 };
240
241 static int cpu_millivolts[MAX_DVFS_FREQS];
242 static int cpu_dfll_millivolts[MAX_DVFS_FREQS];
243
244 static struct dvfs cpu_dvfs = {
245         .clk_name       = "cpu_g",
246         .millivolts     = cpu_millivolts,
247         .dfll_millivolts = cpu_dfll_millivolts,
248         .auto_dvfs      = true,
249         .dvfs_rail      = &tegra11_dvfs_rail_vdd_cpu,
250 };
251
252 /* Core DVFS tables */
253 /* FIXME: real data */
254 static const int core_millivolts[MAX_DVFS_FREQS] = {
255         900, 950, 1000, 1050, 1100, 1120, 1170, 1200, 1250};
256
257 #define CORE_DVFS(_clk_name, _speedo_id, _process_id, _auto, _mult, _freqs...) \
258         {                                                       \
259                 .clk_name       = _clk_name,                    \
260                 .speedo_id      = _speedo_id,                   \
261                 .process_id     = _process_id,                  \
262                 .freqs          = {_freqs},                     \
263                 .freqs_mult     = _mult,                        \
264                 .millivolts     = core_millivolts,              \
265                 .auto_dvfs      = _auto,                        \
266                 .dvfs_rail      = &tegra11_dvfs_rail_vdd_core,  \
267         }
268
269 static struct dvfs core_dvfs_table[] = {
270         /* Core voltages (mV):                   900,    950,   1000,   1050,    1100,    1120,    1170,    1200,    1250 */
271         /* Clock limits for internal blocks, PLLs */
272 #ifndef CONFIG_TEGRA_SIMULATION_PLATFORM
273         CORE_DVFS("emc",    -1, -1, 1, KHZ,        1,      1,      1,      1,  800000,  800000,  933000,  933000, 1066000),
274
275         CORE_DVFS("cpu_lp",  0,  0, 1, KHZ,   228000, 306000, 396000, 528000,  648000,  696000,  696000,  696000,  696000),
276         CORE_DVFS("cpu_lp",  0,  1, 1, KHZ,   324000, 432000, 528000, 612000,  696000,  696000,  696000,  696000,  696000),
277         CORE_DVFS("cpu_lp",  1,  1, 1, KHZ,   324000, 432000, 528000, 612000,  792000,  816000,  816000,  816000,  816000),
278
279         CORE_DVFS("sbus",    0,  0, 1, KHZ,   132000, 188000, 240000, 276000,  324000,  336000,  336000,  336000,  336000),
280         CORE_DVFS("sbus",    0,  1, 1, KHZ,   216000, 264000, 300000, 336000,  336000,  336000,  336000,  336000,  336000),
281         CORE_DVFS("sbus",    1,  1, 1, KHZ,   216000, 264000, 300000, 336000,  372000,  384000,  384000,  384000,  384000),
282
283         CORE_DVFS("vi",     -1,  0, 1, KHZ,   144000, 216000, 240000, 312000,  372000,  408000,  408000,  408000,  408000),
284         CORE_DVFS("vi",     -1,  1, 1, KHZ,   144000, 216000, 240000, 408000,  408000,  408000,  408000,  408000,  408000),
285
286         CORE_DVFS("2d",     -1,  0, 1, KHZ,   192000, 228000, 300000, 396000,  492000,  516000,  552000,  552000,  600000),
287         CORE_DVFS("3d",     -1,  0, 1, KHZ,   192000, 228000, 300000, 396000,  492000,  516000,  552000,  552000,  600000),
288         CORE_DVFS("epp",    -1,  0, 1, KHZ,   192000, 228000, 300000, 396000,  492000,  516000,  552000,  552000,  600000),
289
290         CORE_DVFS("2d",     -1,  1, 1, KHZ,   276000, 348000, 420000, 492000,  528000,  564000,  600000,  636000,  672000),
291         CORE_DVFS("3d",     -1,  1, 1, KHZ,   276000, 348000, 420000, 492000,  528000,  564000,  600000,  636000,  672000),
292         CORE_DVFS("epp",    -1,  1, 1, KHZ,   276000, 348000, 420000, 492000,  528000,  564000,  600000,  636000,  672000),
293
294         CORE_DVFS("msenc",   0,  0, 1, KHZ,   144000, 182000, 240000, 312000,  384000,  408000,  408000,  408000,  408000),
295         CORE_DVFS("se",      0,  0, 1, KHZ,   144000, 182000, 240000, 312000,  384000,  408000,  408000,  408000,  408000),
296         CORE_DVFS("tsec",    0,  0, 1, KHZ,   144000, 182000, 240000, 312000,  384000,  408000,  408000,  408000,  408000),
297         CORE_DVFS("vde",     0,  0, 1, KHZ,   144000, 182000, 240000, 312000,  384000,  408000,  408000,  408000,  408000),
298
299         CORE_DVFS("msenc",   0,  1, 1, KHZ,   228000, 288000, 360000, 408000,  408000,  408000,  408000,  408000,  408000),
300         CORE_DVFS("se",      0,  1, 1, KHZ,   228000, 288000, 360000, 408000,  408000,  408000,  408000,  408000,  408000),
301         CORE_DVFS("tsec",    0,  1, 1, KHZ,   228000, 288000, 360000, 408000,  408000,  408000,  408000,  408000,  408000),
302         CORE_DVFS("vde",     0,  1, 1, KHZ,   228000, 288000, 360000, 408000,  408000,  408000,  408000,  408000,  408000),
303
304         CORE_DVFS("msenc",   1,  1, 1, KHZ,   228000, 288000, 360000, 420000,  468000,  480000,  480000,  480000,  480000),
305         CORE_DVFS("se",      1,  1, 1, KHZ,   228000, 288000, 360000, 420000,  468000,  480000,  480000,  480000,  480000),
306         CORE_DVFS("tsec",    1,  1, 1, KHZ,   228000, 288000, 360000, 420000,  468000,  480000,  480000,  480000,  480000),
307         CORE_DVFS("vde",     1,  1, 1, KHZ,   228000, 288000, 360000, 420000,  468000,  480000,  480000,  480000,  480000),
308
309         CORE_DVFS("host1x",  0,  0, 1, KHZ,   144000, 188000, 240000, 276000,  324000,  336000,  336000,  336000,  336000),
310         CORE_DVFS("host1x",  0,  1, 1, KHZ,   216000, 264000, 300000, 336000,  336000,  336000,  336000,  336000,  336000),
311         CORE_DVFS("host1x",  1,  1, 1, KHZ,   216000, 264000, 300000, 336000,  372000,  384000,  384000,  384000,  384000),
312
313 #ifdef CONFIG_TEGRA_DUAL_CBUS
314         CORE_DVFS("c2bus",  -1,  0, 1, KHZ,   192000, 228000, 300000, 396000,  492000,  516000,  552000,  552000,  600000),
315         CORE_DVFS("c2bus",  -1,  1, 1, KHZ,   276000, 348000, 420000, 492000,  528000,  564000,  600000,  636000,  672000),
316         CORE_DVFS("c3bus",   0,  0, 1, KHZ,   144000, 182000, 240000, 312000,  384000,  408000,  408000,  408000,  408000),
317         CORE_DVFS("c3bus",   0,  1, 1, KHZ,   228000, 288000, 360000, 408000,  408000,  408000,  408000,  408000,  408000),
318         CORE_DVFS("c3bus",   1,  1, 1, KHZ,   228000, 288000, 360000, 420000,  468000,  480000,  480000,  480000,  480000),
319 #else
320         CORE_DVFS("cbus",    0,  0, 1, KHZ,   144000, 182000, 240000, 312000,  384000,  408000,  408000,  408000,  408000),
321         CORE_DVFS("cbus",    0,  1, 1, KHZ,   228000, 288000, 360000, 408000,  408000,  408000,  408000,  408000,  408000),
322         CORE_DVFS("cbus",    1,  1, 1, KHZ,   228000, 288000, 360000, 420000,  468000,  480000,  480000,  480000,  480000),
323 #endif
324
325         CORE_DVFS("pll_m",  -1, -1, 1, KHZ,   800000, 800000, 1066000, 1066000, 1066000, 1066000, 1066000, 1066000, 1066000),
326         CORE_DVFS("pll_c",  -1, -1, 1, KHZ,   800000, 800000, 1066000, 1066000, 1066000, 1066000, 1066000, 1066000, 1066000),
327         CORE_DVFS("pll_c2", -1, -1, 1, KHZ,   800000, 800000, 1066000, 1066000, 1066000, 1066000, 1066000, 1066000, 1066000),
328         CORE_DVFS("pll_c3", -1, -1, 1, KHZ,   800000, 800000, 1066000, 1066000, 1066000, 1066000, 1066000, 1066000, 1066000),
329
330         /* Core voltages (mV):                   900,    950,   1000,   1050,    1100,    1120,    1170,    1200,    1250 */
331         /* Clock limits for I/O peripherals */
332         CORE_DVFS("sbc1",   -1, -1, 1, KHZ,    48000,  48000,  48000,  48000,   52000,   52000,   52000,   52000,   52000),
333         CORE_DVFS("sbc2",   -1, -1, 1, KHZ,    48000,  48000,  48000,  48000,   52000,   52000,   52000,   52000,   52000),
334         CORE_DVFS("sbc3",   -1, -1, 1, KHZ,    48000,  48000,  48000,  48000,   52000,   52000,   52000,   52000,   52000),
335         CORE_DVFS("sbc4",   -1, -1, 1, KHZ,    48000,  48000,  48000,  48000,   52000,   52000,   52000,   52000,   52000),
336         CORE_DVFS("sbc5",   -1, -1, 1, KHZ,    48000,  48000,  48000,  48000,   52000,   52000,   52000,   52000,   52000),
337         CORE_DVFS("sbc6",   -1, -1, 1, KHZ,    48000,  48000,  48000,  48000,   52000,   52000,   52000,   52000,   52000),
338
339         CORE_DVFS("sdmmc1", -1, -1, 1, KHZ,        1,  81600,  81600,  81600,  156000,  156000,  156000,  156000,  156000),
340         CORE_DVFS("sdmmc3", -1, -1, 1, KHZ,        1,  81600,  81600,  81600,  156000,  156000,  156000,  156000,  156000),
341         CORE_DVFS("sdmmc4", -1, -1, 1, KHZ,   102000, 102000, 102000, 102000,  102000,  102000,  198000,  198000,  198000),
342
343         CORE_DVFS("csi",    -1, -1, 1, KHZ,        1, 102000, 102000, 102000,  102000,  102000,  102000,  102000,  102000),
344         CORE_DVFS("cilab",  -1, -1, 1, KHZ,        1, 102000, 102000, 102000,  102000,  102000,  102000,  102000,  102000),
345         CORE_DVFS("cilcd",  -1, -1, 1, KHZ,        1, 102000, 102000, 102000,  102000,  102000,  102000,  102000,  102000),
346         CORE_DVFS("cile",   -1, -1, 1, KHZ,        1, 102000, 102000, 102000,  102000,  102000,  102000,  102000,  102000),
347
348         CORE_DVFS("dsia",   -1, -1, 1, KHZ,   500000, 500000, 500000, 500000,  500000,  500000,  500000,  500000,  500000),
349         CORE_DVFS("dsib",   -1, -1, 1, KHZ,   500000, 500000, 500000, 500000,  500000,  500000,  500000,  500000,  500000),
350         CORE_DVFS("dsialp", -1, -1, 1, KHZ,        1, 102000, 102000, 102000,  102000,  102000,  102000,  102000,  102000),
351         CORE_DVFS("dsiblp", -1, -1, 1, KHZ,        1, 102000, 102000, 102000,  102000,  102000,  102000,  102000,  102000),
352         CORE_DVFS("hdmi",   -1, -1, 1, KHZ,   148500, 148500, 148500, 297000,  297000,  297000,  297000,  297000,  297000),
353
354         /*
355          * The clock rate for the display controllers that determines the
356          * necessary core voltage depends on a divider that is internal
357          * to the display block.  Disable auto-dvfs on the display clocks,
358          * and let the display driver call tegra_dvfs_set_rate manually
359          */
360         CORE_DVFS("disp1",  -1, -1, 0, KHZ,   166000, 166000, 166000, 297000,  297000,  297000,  297000,  297000,  297000),
361         CORE_DVFS("disp2",  -1, -1, 0, KHZ,   166000, 166000, 166000, 297000,  297000,  297000,  297000,  297000,  297000),
362
363         /* xusb clocks */
364         CORE_DVFS("xusb_falcon_src", -1, -1, 1, KHZ,  1, 336000, 336000, 336000,  336000,  336000,  336000,  336000,  336000),
365         CORE_DVFS("xusb_host_src",   -1, -1, 1, KHZ,  1, 112000, 112000, 112000,  112000,  112000,  112000,  112000,  112000),
366         CORE_DVFS("xusb_dev_src",    -1, -1, 1, KHZ,  1,  58300,  58300, 112000,  112000,  112000,  112000,  112000,  112000),
367         CORE_DVFS("xusb_ss_src",     -1, -1, 1, KHZ,  1, 120000, 120000, 120000,  120000,  120000,  120000,  120000,  120000),
368         CORE_DVFS("xusb_fs_src",     -1, -1, 1, KHZ,  1,  48000,  48000,  48000,   48000,   48000,   48000,   48000,   48000),
369         CORE_DVFS("xusb_hs_src",     -1, -1, 1, KHZ,  1,  60000,  60000,  60000,   60000,   60000,   60000,   60000,   60000),
370 #endif
371 };
372
373 int tegra_dvfs_disable_core_set(const char *arg, const struct kernel_param *kp)
374 {
375         int ret;
376
377         ret = param_set_bool(arg, kp);
378         if (ret)
379                 return ret;
380
381         if (tegra_dvfs_core_disabled)
382                 tegra_dvfs_rail_disable(&tegra11_dvfs_rail_vdd_core);
383         else
384                 tegra_dvfs_rail_enable(&tegra11_dvfs_rail_vdd_core);
385
386         return 0;
387 }
388
389 int tegra_dvfs_disable_cpu_set(const char *arg, const struct kernel_param *kp)
390 {
391         int ret;
392
393         ret = param_set_bool(arg, kp);
394         if (ret)
395                 return ret;
396
397         if (tegra_dvfs_cpu_disabled)
398                 tegra_dvfs_rail_disable(&tegra11_dvfs_rail_vdd_cpu);
399         else
400                 tegra_dvfs_rail_enable(&tegra11_dvfs_rail_vdd_cpu);
401
402         return 0;
403 }
404
405 int tegra_dvfs_disable_get(char *buffer, const struct kernel_param *kp)
406 {
407         return param_get_bool(buffer, kp);
408 }
409
410 static struct kernel_param_ops tegra_dvfs_disable_core_ops = {
411         .set = tegra_dvfs_disable_core_set,
412         .get = tegra_dvfs_disable_get,
413 };
414
415 static struct kernel_param_ops tegra_dvfs_disable_cpu_ops = {
416         .set = tegra_dvfs_disable_cpu_set,
417         .get = tegra_dvfs_disable_get,
418 };
419
420 module_param_cb(disable_core, &tegra_dvfs_disable_core_ops,
421         &tegra_dvfs_core_disabled, 0644);
422 module_param_cb(disable_cpu, &tegra_dvfs_disable_cpu_ops,
423         &tegra_dvfs_cpu_disabled, 0644);
424
425
426 static bool __init can_update_max_rate(struct clk *c, struct dvfs *d)
427 {
428         /* Don't update manual dvfs clocks */
429         if (!d->auto_dvfs)
430                 return false;
431
432         /*
433          * Don't update EMC shared bus, since EMC dvfs is board dependent: max
434          * rate and EMC scaling frequencies are determined by tegra BCT (flashed
435          * together with the image) and board specific EMC DFS table; we will
436          * check the scaling ladder against nominal core voltage when the table
437          * is loaded (and if on particular board the table is not loaded, EMC
438          * scaling is disabled).
439          */
440         if (c->ops->shared_bus_update && (c->flags & PERIPH_EMC_ENB))
441                 return false;
442
443         /*
444          * Don't update shared cbus, and don't propagate common cbus dvfs
445          * limit down to shared users, but set maximum rate for each user
446          * equal to the respective client limit.
447          */
448         if (c->ops->shared_bus_update && (c->flags & PERIPH_ON_CBUS)) {
449                 struct clk *user;
450                 unsigned long rate;
451
452                 list_for_each_entry(
453                         user, &c->shared_bus_list, u.shared_bus_user.node) {
454                         if (user->u.shared_bus_user.client) {
455                                 rate = user->u.shared_bus_user.client->max_rate;
456                                 user->max_rate = rate;
457                                 user->u.shared_bus_user.rate = rate;
458                         }
459                 }
460                 return false;
461         }
462
463         /* Other, than EMC and cbus, auto-dvfs clocks can be updated */
464         return true;
465 }
466
467 static void __init init_dvfs_one(struct dvfs *d, int max_freq_index)
468 {
469         int ret;
470         struct clk *c = tegra_get_clock_by_name(d->clk_name);
471
472         if (!c) {
473                 pr_debug("tegra11_dvfs: no clock found for %s\n",
474                         d->clk_name);
475                 return;
476         }
477
478         /* Update max rate for auto-dvfs clocks, with shared bus exceptions */
479         if (can_update_max_rate(c, d)) {
480                 BUG_ON(!d->freqs[max_freq_index]);
481                 tegra_init_max_rate(
482                         c, d->freqs[max_freq_index] * d->freqs_mult);
483         }
484         d->max_millivolts = d->dvfs_rail->nominal_millivolts;
485
486         ret = tegra_enable_dvfs_on_clk(c, d);
487         if (ret)
488                 pr_err("tegra11_dvfs: failed to enable dvfs on %s\n", c->name);
489 }
490
491 static bool __init match_dvfs_one(struct dvfs *d, int speedo_id, int process_id)
492 {
493         if ((d->process_id != -1 && d->process_id != process_id) ||
494                 (d->speedo_id != -1 && d->speedo_id != speedo_id)) {
495                 pr_debug("tegra11_dvfs: rejected %s speedo %d,"
496                         " process %d\n", d->clk_name, d->speedo_id,
497                         d->process_id);
498                 return false;
499         }
500         return true;
501 }
502
503 static bool __init match_cpu_cvb_one(struct cpu_cvb_dvfs *d,
504                                      int speedo_id, int process_id)
505 {
506         if ((d->process_id != -1 && d->process_id != process_id) ||
507                 (d->speedo_id != -1 && d->speedo_id != speedo_id)) {
508                 pr_debug("tegra11_dvfs: rejected cpu cvb speedo %d,"
509                         " process %d\n", d->speedo_id, d->process_id);
510                 return false;
511         }
512         return true;
513 }
514
515 /* cvb_mv = ((c2 * speedo / s_scale + c1) * speedo / s_scale + c0) / v_scale */
516 static inline int get_cvb_voltage(int speedo, int s_scale,
517                                   struct cpu_cvb_dvfs_parameters *cvb)
518 {
519         /* apply only speedo scale: output mv = cvb_mv * v_scale */
520         int mv;
521         mv = DIV_ROUND_CLOSEST(cvb->c2 * speedo, s_scale);
522         mv = DIV_ROUND_CLOSEST((mv + cvb->c1) * speedo, s_scale) + cvb->c0;
523         return mv;
524 }
525
526 static inline int round_cvb_voltage(int mv, int v_scale)
527 {
528         /* combined: apply voltage scale and round to cvb alignment step */
529         int cvb_align_step_uv = tegra_get_cvb_alignment_uV();
530
531         return DIV_ROUND_UP(mv * 1000, v_scale * cvb_align_step_uv) *
532                 cvb_align_step_uv / 1000;
533 }
534
535 static int __init set_cpu_dvfs_data(
536         struct cpu_cvb_dvfs *d, struct dvfs *cpu_dvfs, int *max_freq_index)
537 {
538         int i, j, mv, dfll_mv, min_dfll_mv;
539         unsigned long fmax_at_vmin = 0;
540         unsigned long fmax_pll_mode = 0;
541         unsigned long fmin_use_dfll = 0;
542         struct cpu_cvb_dvfs_table *table = NULL;
543         int speedo = tegra_cpu_speedo_value();
544
545         min_dfll_mv = d->dfll_tune_data.min_millivolts;
546         BUG_ON(min_dfll_mv < tegra11_dvfs_rail_vdd_cpu.min_millivolts);
547
548         /*
549          * Use CVB table to fill in CPU dvfs frequencies and voltages. Each
550          * CVB entry specifies CPU frequency and CVB coefficients to calculate
551          * the respective voltage when either DFLL or PLL is used as CPU clock
552          * source.
553          *
554          * Minimum voltage limit is applied only to DFLL source. For PLL source
555          * voltage can go as low as table specifies. Maximum voltage limit is
556          * applied to both sources, but differently: directly clip voltage for
557          * DFLL, and limit maximum frequency for PLL.
558          */
559         for (i = 0, j = 0; i < MAX_DVFS_FREQS; i++) {
560                 table = &d->cvb_table[i];
561                 if (!table->freq)
562                         break;
563
564                 dfll_mv = get_cvb_voltage(
565                         speedo, d->speedo_scale, &table->cvb_dfll_param);
566                 dfll_mv = round_cvb_voltage(dfll_mv, d->voltage_scale);
567
568                 mv = get_cvb_voltage(
569                         speedo, d->speedo_scale, &table->cvb_pll_param);
570                 mv = round_cvb_voltage(mv, d->voltage_scale);
571
572                 /* Check maximum frequency at minimum voltage for dfll source */
573                 dfll_mv = max(dfll_mv, min_dfll_mv);
574                 if (dfll_mv > min_dfll_mv) {
575                         if (!j)
576                                 break;  /* 1st entry already above Vmin */
577                         if (!fmax_at_vmin)
578                                 fmax_at_vmin = cpu_dvfs->freqs[j - 1];
579                 }
580
581                 /* Clip maximum frequency at maximum voltage for pll source */
582                 if (mv > d->max_mv) {
583                         if (!j)
584                                 break;  /* 1st entry already above Vmax */
585                         if (!fmax_pll_mode)
586                                 fmax_pll_mode = cpu_dvfs->freqs[j - 1];
587                 }
588
589                 /* Minimum rate with pll source voltage above dfll Vmin */
590                 if ((mv >= min_dfll_mv) && (!fmin_use_dfll))
591                         fmin_use_dfll = table->freq;
592
593                 /* fill in dvfs tables */
594                 cpu_dvfs->freqs[j] = table->freq;
595                 cpu_dfll_millivolts[j] = min(dfll_mv, d->max_mv);
596                 cpu_millivolts[j] = mv;
597                 j++;
598
599                 /*
600                  * "Round-up" frequency list cut-off (keep first entry that
601                  *  exceeds max voltage - the voltage limit will be enforced
602                  *  anyway, so when requested this frequency dfll will settle
603                  *  at whatever high frequency it can on the particular chip)
604                  */
605                 if (dfll_mv > d->max_mv)
606                         break;
607         }
608         /* Table must not be empty and must have and at least one entry below,
609            and one entry above Vmin */
610         if (!i || !j || !fmax_at_vmin) {
611                 pr_err("tegra11_dvfs: invalid cpu dvfs table\n");
612                 return -ENOENT;
613         }
614
615         /* Must have crossover between dfll and pll operating ranges */
616         if (!fmin_use_dfll || (fmin_use_dfll > fmax_at_vmin)) {
617                 pr_err("tegra11_dvfs: no crossover of dfll and pll voltages\n");
618                 return -EINVAL;
619         }
620
621         /* dvfs tables are successfully populated - fill in the rest */
622         cpu_dvfs->speedo_id = d->speedo_id;
623         cpu_dvfs->process_id = d->process_id;
624         cpu_dvfs->freqs_mult = d->freqs_mult;
625         cpu_dvfs->dvfs_rail->nominal_millivolts = min(d->max_mv,
626                 max(cpu_millivolts[j - 1], cpu_dfll_millivolts[j - 1]));
627         *max_freq_index = j - 1;
628
629         cpu_dvfs->dfll_data = d->dfll_tune_data;
630         cpu_dvfs->dfll_data.max_rate_boost = fmax_pll_mode ?
631                 (cpu_dvfs->freqs[j - 1] - fmax_pll_mode) * d->freqs_mult : 0;
632         cpu_dvfs->dfll_data.out_rate_min = fmax_at_vmin * d->freqs_mult;
633         cpu_dvfs->dfll_data.use_dfll_rate_min = fmin_use_dfll * d->freqs_mult;
634         cpu_dvfs->dfll_data.min_millivolts = min_dfll_mv;
635         return 0;
636 }
637
638 static int __init get_core_nominal_mv_index(int speedo_id)
639 {
640         int i;
641         int mv = tegra_core_speedo_mv();
642         int core_edp_voltage = get_core_edp();
643
644         /*
645          * Start with nominal level for the chips with this speedo_id. Then,
646          * make sure core nominal voltage is below edp limit for the board
647          * (if edp limit is set).
648          */
649         if (!core_edp_voltage)
650                 core_edp_voltage = 1100;        /* default 1.1V EDP limit */
651
652         mv = min(mv, core_edp_voltage);
653
654         /* Round nominal level down to the nearest core scaling step */
655         for (i = 0; i < MAX_DVFS_FREQS; i++) {
656                 if ((core_millivolts[i] == 0) || (mv < core_millivolts[i]))
657                         break;
658         }
659
660         if (i == 0) {
661                 pr_err("tegra11_dvfs: unable to adjust core dvfs table to"
662                        " nominal voltage %d\n", mv);
663                 return -ENOSYS;
664         }
665         return i - 1;
666 }
667
668 int tegra_cpu_dvfs_alter(int edp_thermal_index, const cpumask_t *cpus,
669                          bool before_clk_update, int cpu_event)
670 {
671         /* empty definition for tegra11 */
672         return 0;
673 }
674
675 void __init tegra11x_init_dvfs(void)
676 {
677         int cpu_speedo_id = tegra_cpu_speedo_id();
678         int cpu_process_id = tegra_cpu_process_id();
679         int soc_speedo_id = tegra_soc_speedo_id();
680         int core_process_id = tegra_core_process_id();
681
682         int i, ret;
683         int core_nominal_mv_index;
684         int cpu_max_freq_index = 0;
685
686 #ifndef CONFIG_TEGRA_CORE_DVFS
687         tegra_dvfs_core_disabled = true;
688 #endif
689 #ifndef CONFIG_TEGRA_CPU_DVFS
690         tegra_dvfs_cpu_disabled = true;
691 #endif
692         /* Setup rail bins */
693         tegra11_dvfs_rail_vdd_cpu.stats.bin_uV = tegra_get_cvb_alignment_uV();
694         tegra11_dvfs_rail_vdd_core.stats.bin_uV = tegra_get_cvb_alignment_uV();
695
696         /*
697          * Find nominal voltages for core (1st) and cpu rails before rail
698          * init. Nominal voltage index in core scaling ladder can also be
699          * used to determine max dvfs frequencies for all core clocks. In
700          * case of error disable core scaling and set index to 0, so that
701          * core clocks would not exceed rates allowed at minimum voltage.
702          */
703         core_nominal_mv_index = get_core_nominal_mv_index(soc_speedo_id);
704         if (core_nominal_mv_index < 0) {
705                 tegra11_dvfs_rail_vdd_core.disabled = true;
706                 tegra_dvfs_core_disabled = true;
707                 core_nominal_mv_index = 0;
708         }
709         tegra11_dvfs_rail_vdd_core.nominal_millivolts =
710                 core_millivolts[core_nominal_mv_index];
711
712         /*
713          * Setup cpu dvfs and dfll tables from cvb data, determine nominal
714          * voltage for cpu rail, and cpu maximum frequency. Note that entire
715          * frequency range is guaranteed only when dfll is used as cpu clock
716          * source. Reaching maximum frequency with pll as cpu clock source
717          * may not be possible within nominal voltage range (dvfs mechanism
718          * would automatically fail frequency request in this case, so that
719          * voltage limit is not violated). Error when cpu dvfs table can not
720          * be constructed must never happen.
721          */
722         for (ret = 0, i = 0; i <  ARRAY_SIZE(cpu_cvb_dvfs_table); i++) {
723                 struct cpu_cvb_dvfs *d = &cpu_cvb_dvfs_table[i];
724                 if (match_cpu_cvb_one(d, cpu_speedo_id, cpu_process_id)) {
725                         ret = set_cpu_dvfs_data(
726                                 d, &cpu_dvfs, &cpu_max_freq_index);
727                         break;
728                 }
729         }
730         BUG_ON((i == ARRAY_SIZE(cpu_cvb_dvfs_table)) || ret);
731
732         /* Init rail structures and dependencies */
733         tegra_dvfs_init_rails(tegra11_dvfs_rails,
734                 ARRAY_SIZE(tegra11_dvfs_rails));
735
736         /* Search core dvfs table for speedo/process matching entries and
737            initialize dvfs-ed clocks */
738         for (i = 0; i <  ARRAY_SIZE(core_dvfs_table); i++) {
739                 struct dvfs *d = &core_dvfs_table[i];
740                 if (!match_dvfs_one(d, soc_speedo_id, core_process_id))
741                         continue;
742                 init_dvfs_one(d, core_nominal_mv_index);
743         }
744
745         /* Initialize matching cpu dvfs entry already found when nominal
746            voltage was determined */
747         init_dvfs_one(&cpu_dvfs, cpu_max_freq_index);
748
749         /* Finally disable dvfs on rails if necessary */
750         if (tegra_dvfs_core_disabled)
751                 tegra_dvfs_rail_disable(&tegra11_dvfs_rail_vdd_core);
752         if (tegra_dvfs_cpu_disabled)
753                 tegra_dvfs_rail_disable(&tegra11_dvfs_rail_vdd_cpu);
754
755         pr_info("tegra dvfs: VDD_CPU nominal %dmV, scaling %s\n",
756                 tegra11_dvfs_rail_vdd_cpu.nominal_millivolts,
757                 tegra_dvfs_cpu_disabled ? "disabled" : "enabled");
758         pr_info("tegra dvfs: VDD_CORE nominal %dmV, scaling %s\n",
759                 tegra11_dvfs_rail_vdd_core.nominal_millivolts,
760                 tegra_dvfs_core_disabled ? "disabled" : "enabled");
761 }
762
763 int tegra_dvfs_rail_disable_prepare(struct dvfs_rail *rail)
764 {
765         return 0;
766 }
767
768 int tegra_dvfs_rail_post_enable(struct dvfs_rail *rail)
769 {
770         return 0;
771 }
772
773 /* Core cap object and table */
774 static struct kobject *cap_kobj;
775
776 static struct core_dvfs_cap_table tegra11_core_cap_table[] = {
777 #ifdef CONFIG_TEGRA_DUAL_CBUS
778         { .cap_name = "cap.c2bus" },
779         { .cap_name = "cap.c3bus" },
780 #else
781         { .cap_name = "cap.cbus" },
782 #endif
783         { .cap_name = "cap.sclk" },
784         { .cap_name = "cap.emc" },
785 };
786
787 static int __init tegra11_dvfs_init_core_cap(void)
788 {
789         int ret;
790
791         cap_kobj = kobject_create_and_add("tegra_cap", kernel_kobj);
792         if (!cap_kobj) {
793                 pr_err("tegra11_dvfs: failed to create sysfs cap object\n");
794                 return 0;
795         }
796
797         ret = tegra_init_core_cap(
798                 tegra11_core_cap_table, ARRAY_SIZE(tegra11_core_cap_table),
799                 core_millivolts, ARRAY_SIZE(core_millivolts), cap_kobj);
800
801         if (ret) {
802                 pr_err("tegra11_dvfs: failed to init core cap interface (%d)\n",
803                        ret);
804                 kobject_del(cap_kobj);
805                 return 0;
806         }
807         pr_info("tegra dvfs: tegra sysfs cap interface is initialized\n");
808
809         return 0;
810 }
811 late_initcall(tegra11_dvfs_init_core_cap);