ARM: tegra12: set CPU rate to 2.2GHz for sku 0x87
[linux-3.10.git] / arch / arm / mach-tegra / reset.c
1 /*
2  * arch/arm/mach-tegra/reset.c
3  *
4  * Copyright (C) 2011-2013, NVIDIA Corporation. All rights reserved.
5  *
6  * This software is licensed under the terms of the GNU General Public
7  * License version 2, as published by the Free Software Foundation, and
8  * may be copied, distributed, and modified under those terms.
9  *
10  * This program is distributed in the hope that it will be useful,
11  * but WITHOUT ANY WARRANTY; without even the implied warranty of
12  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
13  * GNU General Public License for more details.
14  *
15  */
16
17 #include <linux/init.h>
18 #include <linux/io.h>
19 #include <linux/cpumask.h>
20 #include <linux/bitops.h>
21 #include <linux/tegra-soc.h>
22 #include <linux/tegra-fuse.h>
23
24 #include <asm/cacheflush.h>
25
26 #include "iomap.h"
27 #include "irammap.h"
28 #include "reset.h"
29 #include "sleep.h"
30 #include "pm.h"
31 #include "common.h"
32
33 #define TEGRA_IRAM_RESET_BASE (TEGRA_IRAM_BASE + \
34                                 TEGRA_IRAM_RESET_HANDLER_OFFSET)
35
36 static bool is_enabled;
37
38 static void tegra_cpu_reset_handler_enable(void)
39 {
40         void __iomem *iram_base = IO_ADDRESS(TEGRA_IRAM_BASE);
41 #if !defined(CONFIG_TEGRA_USE_SECURE_KERNEL)
42         void __iomem *evp_cpu_reset =
43                 IO_ADDRESS(TEGRA_EXCEPTION_VECTORS_BASE + 0x100);
44         void __iomem *sb_ctrl = IO_ADDRESS(TEGRA_SB_BASE);
45         unsigned long reg;
46 #endif
47         BUG_ON(is_enabled);
48         BUG_ON(tegra_cpu_reset_handler_size > TEGRA_RESET_HANDLER_SIZE);
49
50         memcpy(iram_base, (void *)__tegra_cpu_reset_handler_start,
51                 tegra_cpu_reset_handler_size);
52
53 #if defined(CONFIG_TEGRA_USE_SECURE_KERNEL)
54         tegra_generic_smc(0x82000001,
55                 TEGRA_RESET_HANDLER_BASE + tegra_cpu_reset_handler_offset, 0);
56 #else
57         /* NOTE: This must be the one and only write to the EVP CPU reset
58                  vector in the entire system. */
59         writel(TEGRA_RESET_HANDLER_BASE + tegra_cpu_reset_handler_offset,
60                 evp_cpu_reset);
61         wmb();
62         reg = readl(evp_cpu_reset);
63
64         /*
65          * Prevent further modifications to the physical reset vector.
66          *  NOTE: Has no effect on chips prior to Tegra30.
67          */
68         if (tegra_get_chip_id() != TEGRA_CHIPID_TEGRA2) {
69                 reg = readl(sb_ctrl);
70                 reg |= 2;
71                 writel(reg, sb_ctrl);
72                 wmb();
73         }
74 #endif
75         is_enabled = true;
76 }
77
78 #ifdef CONFIG_PM_SLEEP
79 void tegra_cpu_reset_handler_save(void)
80 {
81         unsigned int i;
82         BUG_ON(!is_enabled);
83         for (i = 0; i < TEGRA_RESET_DATA_SIZE; i++)
84                 __tegra_cpu_reset_handler_data[i] =
85                         tegra_cpu_reset_handler_ptr[i];
86         is_enabled = false;
87 }
88
89 void tegra_cpu_reset_handler_restore(void)
90 {
91         unsigned int i;
92         BUG_ON(is_enabled);
93         tegra_cpu_reset_handler_enable();
94         for (i = 0; i < TEGRA_RESET_DATA_SIZE; i++)
95                 tegra_cpu_reset_handler_ptr[i] =
96                         __tegra_cpu_reset_handler_data[i];
97         is_enabled = true;
98 }
99 #endif
100
101 void __init tegra_cpu_reset_handler_init(void)
102 {
103 #ifdef CONFIG_SMP
104         __tegra_cpu_reset_handler_data[TEGRA_RESET_MASK_PRESENT] =
105                 *((u32 *)cpu_present_mask);
106         __tegra_cpu_reset_handler_data[TEGRA_RESET_STARTUP_SECONDARY] =
107                 virt_to_phys((void *)tegra_secondary_startup);
108 #endif
109
110 #ifdef CONFIG_PM_SLEEP
111         __tegra_cpu_reset_handler_data[TEGRA_RESET_STARTUP_LP1] =
112                 TEGRA_IRAM_CODE_AREA;
113         __tegra_cpu_reset_handler_data[TEGRA_RESET_STARTUP_LP2] =
114                 virt_to_phys((void *)tegra_resume);
115 #endif
116
117         /* Push all of reset handler data out to the L3 memory system. */
118         __cpuc_coherent_kern_range(
119                 (unsigned long)&__tegra_cpu_reset_handler_data[0],
120                 (unsigned long)&__tegra_cpu_reset_handler_data[TEGRA_RESET_DATA_SIZE]);
121
122         outer_clean_range(__pa(&__tegra_cpu_reset_handler_data[0]),
123                           __pa(&__tegra_cpu_reset_handler_data[TEGRA_RESET_DATA_SIZE]));
124
125         if (!tegra_cpu_is_dsim()) /* Can't write IRAM on DSIM/MTS (yet) */
126                 tegra_cpu_reset_handler_enable();
127 }