ARM: tegra: Export tegra_powergate_is_powered()
[linux-3.10.git] / arch / arm / mach-tegra / powergate.c
1 /*
2  * drivers/powergate/tegra-powergate.c
3  *
4  * Copyright (c) 2010 Google, Inc
5  * Copyright (C) 2011 NVIDIA Corporation.
6  *
7  * Author:
8  *      Colin Cross <ccross@google.com>
9  *
10  * This software is licensed under the terms of the GNU General Public
11  * License version 2, as published by the Free Software Foundation, and
12  * may be copied, distributed, and modified under those terms.
13  *
14  * This program is distributed in the hope that it will be useful,
15  * but WITHOUT ANY WARRANTY; without even the implied warranty of
16  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
17  * GNU General Public License for more details.
18  *
19  */
20
21 #include <linux/kernel.h>
22 #include <linux/module.h>
23 #include <linux/clk.h>
24 #include <linux/debugfs.h>
25 #include <linux/delay.h>
26 #include <linux/err.h>
27 #include <linux/init.h>
28 #include <linux/io.h>
29 #include <linux/seq_file.h>
30 #include <linux/spinlock.h>
31 #include <linux/clk/tegra.h>
32 #include <trace/events/power.h>
33
34 #include <mach/powergate.h>
35
36 #include "clock.h"
37 #include "fuse.h"
38 #include "iomap.h"
39
40 #define PWRGATE_TOGGLE          0x30
41 #define PWRGATE_TOGGLE_START    (1 << 8)
42
43 #define REMOVE_CLAMPING         0x34
44
45 #define PWRGATE_STATUS          0x38
46
47 static int tegra_num_powerdomains;
48 static int tegra_num_cpu_domains;
49 static u8 *tegra_cpu_domains;
50 static u8 tegra20_cpu_domains[] = {
51         TEGRA_POWERGATE_CPU,
52 };
53 static u8 tegra30_cpu_domains[] = {
54         TEGRA_POWERGATE_CPU0,
55         TEGRA_POWERGATE_CPU1,
56         TEGRA_POWERGATE_CPU2,
57         TEGRA_POWERGATE_CPU3,
58 };
59
60 #if !defined(CONFIG_ARCH_TEGRA_2x_SOC)
61 enum mc_client {
62         MC_CLIENT_AFI           = 0,
63         MC_CLIENT_AVPC          = 1,
64         MC_CLIENT_DC            = 2,
65         MC_CLIENT_DCB           = 3,
66         MC_CLIENT_EPP           = 4,
67         MC_CLIENT_G2            = 5,
68         MC_CLIENT_HC            = 6,
69         MC_CLIENT_HDA           = 7,
70         MC_CLIENT_ISP           = 8,
71         MC_CLIENT_MPCORE        = 9,
72         MC_CLIENT_MPCORELP      = 10,
73         MC_CLIENT_MPE           = 11,
74         MC_CLIENT_NV            = 12,
75         MC_CLIENT_NV2           = 13,
76         MC_CLIENT_PPCS          = 14,
77         MC_CLIENT_SATA          = 15,
78         MC_CLIENT_VDE           = 16,
79         MC_CLIENT_VI            = 17,
80         MC_CLIENT_LAST          = -1,
81 };
82 #else
83 enum mc_client {
84         MC_CLIENT_AVPC          = 0,
85         MC_CLIENT_DC            = 1,
86         MC_CLIENT_DCB           = 2,
87         MC_CLIENT_EPP           = 3,
88         MC_CLIENT_G2            = 4,
89         MC_CLIENT_HC            = 5,
90         MC_CLIENT_ISP           = 6,
91         MC_CLIENT_MPCORE        = 7,
92         MC_CLIENT_MPEA          = 8,
93         MC_CLIENT_MPEB          = 9,
94         MC_CLIENT_MPEC          = 10,
95         MC_CLIENT_NV            = 11,
96         MC_CLIENT_PPCS          = 12,
97         MC_CLIENT_VDE           = 13,
98         MC_CLIENT_VI            = 14,
99         MC_CLIENT_LAST          = -1,
100         MC_CLIENT_AFI           = MC_CLIENT_LAST,
101 };
102 #endif
103
104 #define MAX_CLK_EN_NUM                  4
105
106 static DEFINE_SPINLOCK(tegra_powergate_lock);
107
108 #define MAX_HOTRESET_CLIENT_NUM         4
109
110 enum clk_type {
111         CLK_AND_RST,
112         RST_ONLY,
113         CLK_ONLY,
114 };
115
116 struct partition_clk_info {
117         const char *clk_name;
118         enum clk_type clk_type;
119         /* true if clk is only used in assert/deassert reset and not while enable-den*/
120         struct clk *clk_ptr;
121 };
122
123 struct powergate_partition {
124         const char *name;
125         enum mc_client hot_reset_clients[MAX_HOTRESET_CLIENT_NUM];
126         struct partition_clk_info clk_info[MAX_CLK_EN_NUM];
127 };
128
129 static struct powergate_partition powergate_partition_info[] = {
130         [TEGRA_POWERGATE_CPU]   = { "cpu0",     {MC_CLIENT_LAST}, },
131         [TEGRA_POWERGATE_L2]    = { "l2",       {MC_CLIENT_LAST}, },
132         [TEGRA_POWERGATE_3D]    = { "3d0",
133                                                 {MC_CLIENT_NV, MC_CLIENT_LAST},
134                                                 {{"3d", CLK_AND_RST} }, },
135         [TEGRA_POWERGATE_PCIE]  = { "pcie",
136                                                 {MC_CLIENT_AFI, MC_CLIENT_LAST},
137                                                 {{"afi", CLK_AND_RST},
138                                                 {"pcie", CLK_AND_RST},
139 #ifndef CONFIG_ARCH_TEGRA_2x_SOC
140                                                 {"cml0", CLK_ONLY},
141 #endif
142                                                 {"pciex", RST_ONLY} }, },
143         [TEGRA_POWERGATE_VDEC]  = { "vde",
144                                                 {MC_CLIENT_VDE, MC_CLIENT_LAST},
145                                                 {{"vde", CLK_AND_RST} }, },
146         [TEGRA_POWERGATE_MPE]   = { "mpe",
147 #ifndef CONFIG_ARCH_TEGRA_2x_SOC
148                                         {MC_CLIENT_MPE, MC_CLIENT_LAST},
149 #else
150                                         {MC_CLIENT_MPEA, MC_CLIENT_MPEB,
151                                          MC_CLIENT_MPEC, MC_CLIENT_LAST},
152 #endif
153                                                 {{"mpe", CLK_AND_RST} }, },
154         [TEGRA_POWERGATE_VENC]  = { "ve",
155                                                 {MC_CLIENT_ISP, MC_CLIENT_VI, MC_CLIENT_LAST},
156                                                 {{"isp", CLK_AND_RST},
157                                                 {"vi", CLK_AND_RST},
158                                                 {"csi", CLK_AND_RST} }, },
159         [TEGRA_POWERGATE_CPU1]  = { "cpu1",     {MC_CLIENT_LAST}, },
160         [TEGRA_POWERGATE_CPU2]  = { "cpu2",     {MC_CLIENT_LAST}, },
161         [TEGRA_POWERGATE_CPU3]  = { "cpu3",     {MC_CLIENT_LAST}, },
162         [TEGRA_POWERGATE_CELP]  = { "celp",     {MC_CLIENT_LAST}, },
163         [TEGRA_POWERGATE_SATA]  = { "sata",     {MC_CLIENT_SATA, MC_CLIENT_LAST},
164                                                 {{"sata", CLK_AND_RST},
165                                                 {"sata_oob", CLK_AND_RST},
166                                                 {"cml1", CLK_ONLY},
167                                                 {"sata_cold", RST_ONLY} }, },
168         [TEGRA_POWERGATE_3D1]   = { "3d1",
169                                                 {MC_CLIENT_NV2, MC_CLIENT_LAST},
170                                                 {{"3d2", CLK_AND_RST} }, },
171         [TEGRA_POWERGATE_HEG]   = { "heg",
172                                                 {MC_CLIENT_G2, MC_CLIENT_EPP,
173                                                         MC_CLIENT_HC,
174                                                         MC_CLIENT_LAST},
175                                                 {{"2d", CLK_AND_RST},
176                                                 {"epp", CLK_AND_RST},
177                                                 {"host1x", CLK_AND_RST},
178                                                 {"3d", RST_ONLY} }, },
179 };
180
181 static void __iomem *pmc = IO_ADDRESS(TEGRA_PMC_BASE);
182
183 static u32 pmc_read(unsigned long reg)
184 {
185         return readl(pmc + reg);
186 }
187
188 static void pmc_write(u32 val, unsigned long reg)
189 {
190         writel(val, pmc + reg);
191 }
192
193 static void __iomem *mc = IO_ADDRESS(TEGRA_MC_BASE);
194
195 static u32 mc_read(unsigned long reg)
196 {
197         return readl(mc + reg);
198 }
199
200 static void mc_write(u32 val, unsigned long reg)
201 {
202         writel(val, mc + reg);
203 }
204
205 #if !defined(CONFIG_ARCH_TEGRA_2x_SOC)
206
207 #define MC_CLIENT_HOTRESET_CTRL 0x200
208 #define MC_CLIENT_HOTRESET_STAT 0x204
209
210 static void mc_flush(int id)
211 {
212         u32 idx, rst_ctrl, rst_stat;
213         enum mc_client mcClientBit;
214         unsigned long flags;
215
216         BUG_ON(id < 0 || id >= tegra_num_powerdomains);
217
218         for (idx = 0; idx < MAX_HOTRESET_CLIENT_NUM; idx++) {
219                 mcClientBit = powergate_partition_info[id].hot_reset_clients[idx];
220                 if (mcClientBit == MC_CLIENT_LAST)
221                         break;
222
223                 spin_lock_irqsave(&tegra_powergate_lock, flags);
224                 rst_ctrl = mc_read(MC_CLIENT_HOTRESET_CTRL);
225                 rst_ctrl |= (1 << mcClientBit);
226                 mc_write(rst_ctrl, MC_CLIENT_HOTRESET_CTRL);
227
228                 spin_unlock_irqrestore(&tegra_powergate_lock, flags);
229
230                 do {
231                         udelay(10);
232                         rst_stat = mc_read(MC_CLIENT_HOTRESET_STAT);
233                 } while (!(rst_stat & (1 << mcClientBit)));
234         }
235 }
236
237 static void mc_flush_done(int id)
238 {
239         u32 idx, rst_ctrl;
240         enum mc_client mcClientBit;
241         unsigned long flags;
242
243         BUG_ON(id < 0 || id >= tegra_num_powerdomains);
244
245         for (idx = 0; idx < MAX_HOTRESET_CLIENT_NUM; idx++) {
246                 mcClientBit = powergate_partition_info[id].hot_reset_clients[idx];
247                 if (mcClientBit == MC_CLIENT_LAST)
248                         break;
249
250                 spin_lock_irqsave(&tegra_powergate_lock, flags);
251
252                 rst_ctrl = mc_read(MC_CLIENT_HOTRESET_CTRL);
253                 rst_ctrl &= ~(1 << mcClientBit);
254                 mc_write(rst_ctrl, MC_CLIENT_HOTRESET_CTRL);
255
256                 spin_unlock_irqrestore(&tegra_powergate_lock, flags);
257         }
258
259         wmb();
260 }
261
262 int tegra_powergate_mc_flush(int id)
263 {
264         if (id < 0 || id >= tegra_num_powerdomains)
265                 return -EINVAL;
266         mc_flush(id);
267         return 0;
268 }
269
270 int tegra_powergate_mc_flush_done(int id)
271 {
272         if (id < 0 || id >= tegra_num_powerdomains)
273                 return -EINVAL;
274         mc_flush_done(id);
275         return 0;
276 }
277
278 int tegra_powergate_mc_disable(int id)
279 {
280         return 0;
281 }
282
283 int tegra_powergate_mc_enable(int id)
284 {
285         return 0;
286 }
287
288 #else
289
290 #define MC_CLIENT_CTRL          0x100
291 #define MC_CLIENT_HOTRESETN     0x104
292 #define MC_CLIENT_ORRC_BASE     0x140
293
294 int tegra_powergate_mc_disable(int id)
295 {
296         u32 idx, clt_ctrl, orrc_reg;
297         enum mc_client mcClientBit;
298         unsigned long flags;
299
300         if (id < 0 || id >= tegra_num_powerdomains) {
301                 WARN_ON(1);
302                 return -EINVAL;
303         }
304
305         for (idx = 0; idx < MAX_HOTRESET_CLIENT_NUM; idx++) {
306                 mcClientBit =
307                         powergate_partition_info[id].hot_reset_clients[idx];
308                 if (mcClientBit == MC_CLIENT_LAST)
309                         break;
310
311                 spin_lock_irqsave(&tegra_powergate_lock, flags);
312
313                 /* clear client enable bit */
314                 clt_ctrl = mc_read(MC_CLIENT_CTRL);
315                 clt_ctrl &= ~(1 << mcClientBit);
316                 mc_write(clt_ctrl, MC_CLIENT_CTRL);
317
318                 /* read back to flush write */
319                 clt_ctrl = mc_read(MC_CLIENT_CTRL);
320
321                 spin_unlock_irqrestore(&tegra_powergate_lock, flags);
322
323                 /* wait for outstanding requests to reach 0 */
324                 orrc_reg = MC_CLIENT_ORRC_BASE + (mcClientBit * 4);
325                 while (mc_read(orrc_reg) != 0)
326                         udelay(10);
327         }
328         return 0;
329 }
330
331 int tegra_powergate_mc_flush(int id)
332 {
333         u32 idx, hot_rstn;
334         enum mc_client mcClientBit;
335         unsigned long flags;
336
337         if (id < 0 || id >= tegra_num_powerdomains) {
338                 WARN_ON(1);
339                 return -EINVAL;
340         }
341
342         for (idx = 0; idx < MAX_HOTRESET_CLIENT_NUM; idx++) {
343                 mcClientBit =
344                         powergate_partition_info[id].hot_reset_clients[idx];
345                 if (mcClientBit == MC_CLIENT_LAST)
346                         break;
347
348                 spin_lock_irqsave(&tegra_powergate_lock, flags);
349
350                 /* assert hotreset (client module is currently in reset) */
351                 hot_rstn = mc_read(MC_CLIENT_HOTRESETN);
352                 hot_rstn &= ~(1 << mcClientBit);
353                 mc_write(hot_rstn, MC_CLIENT_HOTRESETN);
354
355                 /* read back to flush write */
356                 hot_rstn = mc_read(MC_CLIENT_HOTRESETN);
357
358                 spin_unlock_irqrestore(&tegra_powergate_lock, flags);
359         }
360         return 0;
361 }
362
363 int tegra_powergate_mc_flush_done(int id)
364 {
365         u32 idx, hot_rstn;
366         enum mc_client mcClientBit;
367         unsigned long flags;
368
369         if (id < 0 || id >= tegra_num_powerdomains) {
370                 WARN_ON(1);
371                 return -EINVAL;
372         }
373
374         for (idx = 0; idx < MAX_HOTRESET_CLIENT_NUM; idx++) {
375                 mcClientBit =
376                         powergate_partition_info[id].hot_reset_clients[idx];
377                 if (mcClientBit == MC_CLIENT_LAST)
378                         break;
379
380                 spin_lock_irqsave(&tegra_powergate_lock, flags);
381
382                 /* deassert hotreset */
383                 hot_rstn = mc_read(MC_CLIENT_HOTRESETN);
384                 hot_rstn |= (1 << mcClientBit);
385                 mc_write(hot_rstn, MC_CLIENT_HOTRESETN);
386
387                 /* read back to flush write */
388                 hot_rstn = mc_read(MC_CLIENT_HOTRESETN);
389
390                 spin_unlock_irqrestore(&tegra_powergate_lock, flags);
391         }
392         return 0;
393 }
394
395 int tegra_powergate_mc_enable(int id)
396 {
397         u32 idx, clt_ctrl;
398         enum mc_client mcClientBit;
399         unsigned long flags;
400
401         if (id < 0 || id >= tegra_num_powerdomains) {
402                 WARN_ON(1);
403                 return -EINVAL;
404         }
405
406         for (idx = 0; idx < MAX_HOTRESET_CLIENT_NUM; idx++) {
407                 mcClientBit =
408                         powergate_partition_info[id].hot_reset_clients[idx];
409                 if (mcClientBit == MC_CLIENT_LAST)
410                         break;
411
412                 spin_lock_irqsave(&tegra_powergate_lock, flags);
413
414                 /* enable client */
415                 clt_ctrl = mc_read(MC_CLIENT_CTRL);
416                 clt_ctrl |= (1 << mcClientBit);
417                 mc_write(clt_ctrl, MC_CLIENT_CTRL);
418
419                 /* read back to flush write */
420                 clt_ctrl = mc_read(MC_CLIENT_CTRL);
421
422                 spin_unlock_irqrestore(&tegra_powergate_lock, flags);
423         }
424         return 0;
425 }
426
427 static void mc_flush(int id) {}
428 static void mc_flush_done(int id) {}
429 #endif
430
431 static bool tegra_is_cpu_powergate_id(int id)
432 {
433         int i;
434
435         for (i = 0; i < tegra_num_cpu_domains; i++)
436                 if (tegra_cpu_domains[i] == id)
437                         return true;
438
439         return false;
440 }
441
442 static int tegra_powergate_set(int id, bool new_state)
443 {
444         bool status;
445         unsigned long flags;
446         /* 10us timeout for toggle operation if it takes affect*/
447         int toggle_timeout = 10;
448         /* 100 * 10 = 1000us timeout for toggle command to take affect in case
449            of contention with h/w initiated CPU power gating */
450         int contention_timeout = 100;
451
452         spin_lock_irqsave(&tegra_powergate_lock, flags);
453
454         status = !!(pmc_read(PWRGATE_STATUS) & (1 << id));
455
456         if (status == new_state) {
457                 spin_unlock_irqrestore(&tegra_powergate_lock, flags);
458                 return 0;
459         }
460
461         if (tegra_is_cpu_powergate_id(id)) {
462                 /* CPU ungated in s/w only during boot/resume with outer
463                    waiting loop and no contention from other CPUs */
464                 pmc_write(PWRGATE_TOGGLE_START | id, PWRGATE_TOGGLE);
465                 spin_unlock_irqrestore(&tegra_powergate_lock, flags);
466                 return 0;
467         }
468
469         do {
470                 pmc_write(PWRGATE_TOGGLE_START | id, PWRGATE_TOGGLE);
471                 do {
472                         udelay(1);
473                         status = !!(pmc_read(PWRGATE_STATUS) & (1 << id));
474
475                         toggle_timeout--;
476                 } while ((status != new_state) && (toggle_timeout > 0));
477
478                 contention_timeout--;
479         } while ((status != new_state) && (contention_timeout > 0));
480
481         spin_unlock_irqrestore(&tegra_powergate_lock, flags);
482
483         if (status != new_state) {
484                 WARN(1, "Could not set powergate %d to %d", id, new_state);
485                 return -EBUSY;
486         }
487
488         trace_power_domain_target(powergate_partition_info[id].name, new_state,
489                         smp_processor_id());
490
491         return 0;
492 }
493
494 static int unpowergate_module(int id)
495 {
496         if (id < 0 || id >= tegra_num_powerdomains)
497                 return -EINVAL;
498         return tegra_powergate_set(id, true);
499 }
500
501 static int powergate_module(int id)
502 {
503         if (id < 0 || id >= tegra_num_powerdomains)
504                 return -EINVAL;
505
506         mc_flush(id);
507         return tegra_powergate_set(id, false);
508 }
509
510 int tegra_powergate_is_powered(int id)
511 {
512         u32 status;
513
514         if (id < 0 || id >= tegra_num_powerdomains)
515                 return -EINVAL;
516
517         status = pmc_read(PWRGATE_STATUS) & (1 << id);
518         return !!status;
519 }
520 EXPORT_SYMBOL(tegra_powergate_is_powered);
521
522 int tegra_powergate_remove_clamping(int id)
523 {
524         u32 mask;
525         if (id < 0 || id >= tegra_num_powerdomains)
526                 return -EINVAL;
527
528         /*
529          * PCIE and VDE clamping masks are swapped with respect to their
530          * partition ids
531          */
532         if (id ==  TEGRA_POWERGATE_VDEC)
533                 mask = (1 << TEGRA_POWERGATE_PCIE);
534         else if (id == TEGRA_POWERGATE_PCIE)
535                 mask = (1 << TEGRA_POWERGATE_VDEC);
536         else
537                 mask = (1 << id);
538
539         pmc_write(mask, REMOVE_CLAMPING);
540
541         return 0;
542 }
543
544 static void get_clk_info(int id)
545 {
546         int idx;
547
548         for (idx = 0; idx < MAX_CLK_EN_NUM; idx++) {
549                 if (!powergate_partition_info[id].clk_info[idx].clk_name)
550                         break;
551                 powergate_partition_info[id].
552                                 clk_info[idx].clk_ptr =
553                                         tegra_get_clock_by_name(
554                         powergate_partition_info[id].clk_info[idx].clk_name);
555         }
556 }
557
558 static int partition_clk_enable(int id)
559 {
560         int ret;
561         u32 idx;
562         struct clk *clk;
563         struct partition_clk_info *clk_info;
564
565         BUG_ON(id < 0 || id >= tegra_num_powerdomains);
566
567         for (idx = 0; idx < MAX_CLK_EN_NUM; idx++) {
568                 clk_info = &powergate_partition_info[id].clk_info[idx];
569                 clk = clk_info->clk_ptr;
570                 if (!clk)
571                         break;
572
573                 if (clk_info->clk_type != RST_ONLY) {
574                         ret = clk_prepare_enable(clk);
575                         if (ret)
576                                 goto err_clk_en;
577                 }
578         }
579
580         return 0;
581
582 err_clk_en:
583         WARN(1, "Could not enable clk %s", clk->name);
584         while (idx--) {
585                 clk_info = &powergate_partition_info[id].clk_info[idx];
586                 if (clk_info->clk_type != RST_ONLY)
587                         clk_disable_unprepare(clk_info->clk_ptr);
588         }
589
590         return ret;
591 }
592
593 static int is_partition_clk_disabled(int id)
594 {
595         u32 idx;
596         struct clk *clk;
597         struct partition_clk_info *clk_info;
598         int ret = 0;
599
600         BUG_ON(id < 0 || id >= tegra_num_powerdomains);
601
602         for (idx = 0; idx < MAX_CLK_EN_NUM; idx++) {
603                 clk_info = &powergate_partition_info[id].clk_info[idx];
604                 clk = clk_info->clk_ptr;
605                 if (!clk)
606                         break;
607
608                 if (clk_info->clk_type != RST_ONLY) {
609                         if (tegra_is_clk_enabled(clk)) {
610                                 ret = -1;
611                                 break;
612                         }
613                 }
614         }
615
616         return ret;
617 }
618
619 static void partition_clk_disable(int id)
620 {
621         u32 idx;
622         struct clk *clk;
623         struct partition_clk_info *clk_info;
624
625         BUG_ON(id < 0 || id >= tegra_num_powerdomains);
626
627         for (idx = 0; idx < MAX_CLK_EN_NUM; idx++) {
628                 clk_info = &powergate_partition_info[id].clk_info[idx];
629                 clk = clk_info->clk_ptr;
630                 if (!clk)
631                         break;
632
633                 if (clk_info->clk_type != RST_ONLY)
634                         clk_disable_unprepare(clk);
635         }
636 }
637
638 static void powergate_partition_assert_reset(int id)
639 {
640         u32 idx;
641         struct clk *clk_ptr;
642         struct partition_clk_info *clk_info;
643
644         BUG_ON(id < 0 || id >= tegra_num_powerdomains);
645
646         for (idx = 0; idx < MAX_CLK_EN_NUM; idx++) {
647                 clk_info = &powergate_partition_info[id].clk_info[idx];
648                 clk_ptr = clk_info->clk_ptr;
649                 if (!clk_ptr)
650                         break;
651                 if (clk_info->clk_type != CLK_ONLY)
652                         tegra_periph_reset_assert(clk_ptr);
653         }
654 }
655
656 static void powergate_partition_deassert_reset(int id)
657 {
658         u32 idx;
659         struct clk *clk_ptr;
660         struct partition_clk_info *clk_info;
661
662         BUG_ON(id < 0 || id >= tegra_num_powerdomains);
663
664         for (idx = 0; idx < MAX_CLK_EN_NUM; idx++) {
665                 clk_info = &powergate_partition_info[id].clk_info[idx];
666                 clk_ptr = clk_info->clk_ptr;
667                 if (!clk_ptr)
668                         break;
669                 if (clk_info->clk_type != CLK_ONLY)
670                         tegra_periph_reset_deassert(clk_ptr);
671         }
672 }
673
674 /* Must be called with clk disabled, and returns with clk disabled */
675 static int tegra_powergate_reset_module(int id)
676 {
677         int ret;
678
679         powergate_partition_assert_reset(id);
680
681         udelay(10);
682
683         ret = partition_clk_enable(id);
684         if (ret)
685                 return ret;
686
687         udelay(10);
688
689         powergate_partition_deassert_reset(id);
690
691         partition_clk_disable(id);
692
693         return 0;
694 }
695
696 /*
697  * Must be called with clk disabled, and returns with clk disabled
698  * Drivers should enable clks for partition. Unpowergates only the
699  * partition.
700  */
701 int tegra_unpowergate_partition(int id)
702 {
703         int ret;
704
705         /* If first clk_ptr is null, fill clk info for the partition */
706         if (!powergate_partition_info[id].clk_info[0].clk_ptr)
707                 get_clk_info(id);
708
709         if (tegra_powergate_is_powered(id))
710                 return tegra_powergate_reset_module(id);
711
712         ret = unpowergate_module(id);
713         if (ret)
714                 goto err_power;
715
716         powergate_partition_assert_reset(id);
717
718         /* Un-Powergating fails if all clks are not enabled */
719         ret = partition_clk_enable(id);
720         if (ret)
721                 goto err_clk_on;
722
723         udelay(10);
724
725         ret = tegra_powergate_remove_clamping(id);
726         if (ret)
727                 goto err_clamp;
728
729         udelay(10);
730         powergate_partition_deassert_reset(id);
731
732         mc_flush_done(id);
733
734         /* Disable all clks enabled earlier. Drivers should enable clks */
735         partition_clk_disable(id);
736
737         return 0;
738
739 err_clamp:
740         partition_clk_disable(id);
741 err_clk_on:
742         powergate_module(id);
743 err_power:
744         WARN(1, "Could not Un-Powergate %d", id);
745         return ret;
746 }
747
748 /*
749  * Must be called with clk disabled, and returns with clk enabled
750  * Unpowergates the partition and enables all required clks.
751  */
752 int tegra_unpowergate_partition_with_clk_on(int id)
753 {
754         int ret = 0;
755
756 #ifndef CONFIG_ARCH_TEGRA_2x_SOC
757         /* Restrict this functions use to few partitions */
758         BUG_ON(id != TEGRA_POWERGATE_SATA && id != TEGRA_POWERGATE_PCIE);
759 #else
760         /* Restrict this functions use to few partitions */
761         BUG_ON(id != TEGRA_POWERGATE_PCIE);
762 #endif
763
764         ret = tegra_unpowergate_partition(id);
765         if (ret)
766                 goto err_unpowergating;
767
768         /* Enable clks for the partition */
769         ret = partition_clk_enable(id);
770         if (ret)
771                 goto err_unpowergate_clk;
772
773         return ret;
774
775 err_unpowergate_clk:
776         tegra_powergate_partition(id);
777         WARN(1, "Could not Un-Powergate %d, err in enabling clk", id);
778 err_unpowergating:
779         WARN(1, "Could not Un-Powergate %d", id);
780         return ret;
781 }
782
783 /*
784  * Must be called with clk disabled. Powergates the partition only
785  */
786 int tegra_powergate_partition(int id)
787 {
788         int ret;
789
790         /* If first clk_ptr is null, fill clk info for the partition */
791         if (powergate_partition_info[id].clk_info[0].clk_ptr)
792                 get_clk_info(id);
793         powergate_partition_assert_reset(id);
794
795         /* Powergating is done only if refcnt of all clks is 0 */
796         ret = is_partition_clk_disabled(id);
797         if (ret)
798                 goto err_clk_off;
799
800         ret = powergate_module(id);
801         if (ret)
802                 goto err_power_off;
803
804         return 0;
805
806 err_power_off:
807         WARN(1, "Could not Powergate Partition %d", id);
808 err_clk_off:
809         WARN(1, "Could not Powergate Partition %d, all clks not disabled", id);
810         return ret;
811 }
812
813 int tegra_powergate_partition_with_clk_off(int id)
814 {
815         int ret = 0;
816
817 #ifndef CONFIG_ARCH_TEGRA_2x_SOC
818         /* Restrict functions use to selected partitions */
819         BUG_ON(id != TEGRA_POWERGATE_PCIE && id != TEGRA_POWERGATE_SATA);
820 #else
821         /* Restrict functions use to selected partitions */
822         BUG_ON(id != TEGRA_POWERGATE_PCIE);
823 #endif
824         /* Disable clks for the partition */
825         partition_clk_disable(id);
826
827         ret = is_partition_clk_disabled(id);
828         if (ret)
829                 goto err_powergate_clk;
830
831         ret = tegra_powergate_partition(id);
832         if (ret)
833                 goto err_powergating;
834
835         return ret;
836
837 err_powergate_clk:
838         WARN(1, "Could not Powergate Partition %d, all clks not disabled", id);
839 err_powergating:
840         partition_clk_enable(id);
841         WARN(1, "Could not Powergate Partition %d", id);
842         return ret;
843 }
844
845 int tegra_cpu_powergate_id(int cpuid)
846 {
847         if (cpuid > 0 && cpuid < tegra_num_cpu_domains)
848                 return tegra_cpu_domains[cpuid];
849
850         return -EINVAL;
851 }
852
853 int __init tegra_powergate_init(void)
854 {
855         switch (tegra_chip_id) {
856         case TEGRA20:
857                 tegra_num_powerdomains = 7;
858                 tegra_num_cpu_domains = 1;
859                 tegra_cpu_domains = tegra20_cpu_domains;
860                 break;
861         case TEGRA30:
862                 tegra_num_powerdomains = 14;
863                 tegra_num_cpu_domains = 4;
864                 tegra_cpu_domains = tegra30_cpu_domains;
865                 break;
866         default:
867                 /* Unknown Tegra variant. Disable powergating */
868                 tegra_num_powerdomains = 0;
869                 break;
870         }
871
872         return 0;
873 }
874
875 const char *tegra_powergate_get_name(int id)
876 {
877         if (id < 0 || id >= tegra_num_powerdomains)
878                 return "invalid";
879
880         return powergate_partition_info[id].name;
881 }
882
883 #ifdef CONFIG_DEBUG_FS
884
885 static int powergate_show(struct seq_file *s, void *data)
886 {
887         int i;
888
889         seq_printf(s, " powergate powered\n");
890         seq_printf(s, "------------------\n");
891
892         for (i = 0; i < tegra_num_powerdomains; i++)
893                 seq_printf(s, " %9s %7s\n", powergate_partition_info[i].name,
894                         tegra_powergate_is_powered(i) ? "yes" : "no");
895         return 0;
896 }
897
898 static int powergate_open(struct inode *inode, struct file *file)
899 {
900         return single_open(file, powergate_show, inode->i_private);
901 }
902
903 static const struct file_operations powergate_fops = {
904         .open           = powergate_open,
905         .read           = seq_read,
906         .llseek         = seq_lseek,
907         .release        = single_release,
908 };
909
910 int __init tegra_powergate_debugfs_init(void)
911 {
912         struct dentry *d;
913
914         if (powergate_name) {
915                 d = debugfs_create_file("powergate", S_IRUGO, NULL, NULL,
916                         &powergate_fops);
917                 if (!d)
918                         return -ENOMEM;
919         }
920
921         return 0;
922 }
923
924 #endif