ARM: tegra: Add support for simulation platform
[linux-3.10.git] / arch / arm / mach-tegra / powergate.c
1 /*
2  * drivers/powergate/tegra-powergate.c
3  *
4  * Copyright (c) 2010 Google, Inc
5  * Copyright (C) 2011 NVIDIA Corporation.
6  *
7  * Author:
8  *      Colin Cross <ccross@google.com>
9  *
10  * This software is licensed under the terms of the GNU General Public
11  * License version 2, as published by the Free Software Foundation, and
12  * may be copied, distributed, and modified under those terms.
13  *
14  * This program is distributed in the hope that it will be useful,
15  * but WITHOUT ANY WARRANTY; without even the implied warranty of
16  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
17  * GNU General Public License for more details.
18  *
19  */
20
21 #include <linux/kernel.h>
22 #include <linux/module.h>
23 #include <linux/clk.h>
24 #include <linux/debugfs.h>
25 #include <linux/delay.h>
26 #include <linux/err.h>
27 #include <linux/init.h>
28 #include <linux/io.h>
29 #include <linux/seq_file.h>
30 #include <linux/spinlock.h>
31 #include <linux/clk/tegra.h>
32 #include <trace/events/power.h>
33
34 #include <mach/powergate.h>
35
36 #include "clock.h"
37 #include "fuse.h"
38 #include "iomap.h"
39
40 #define PWRGATE_TOGGLE          0x30
41 #define PWRGATE_TOGGLE_START    (1 << 8)
42
43 #define REMOVE_CLAMPING         0x34
44
45 #define PWRGATE_STATUS          0x38
46
47 #if !defined(CONFIG_ARCH_TEGRA_2x_SOC)
48 enum mc_client {
49         MC_CLIENT_AFI           = 0,
50         MC_CLIENT_AVPC          = 1,
51         MC_CLIENT_DC            = 2,
52         MC_CLIENT_DCB           = 3,
53         MC_CLIENT_EPP           = 4,
54         MC_CLIENT_G2            = 5,
55         MC_CLIENT_HC            = 6,
56         MC_CLIENT_HDA           = 7,
57         MC_CLIENT_ISP           = 8,
58         MC_CLIENT_MPCORE        = 9,
59         MC_CLIENT_MPCORELP      = 10,
60         MC_CLIENT_MPE           = 11,
61         MC_CLIENT_NV            = 12,
62         MC_CLIENT_NV2           = 13,
63         MC_CLIENT_PPCS          = 14,
64         MC_CLIENT_SATA          = 15,
65         MC_CLIENT_VDE           = 16,
66         MC_CLIENT_VI            = 17,
67         MC_CLIENT_LAST          = -1,
68 };
69 #else
70 enum mc_client {
71         MC_CLIENT_AVPC          = 0,
72         MC_CLIENT_DC            = 1,
73         MC_CLIENT_DCB           = 2,
74         MC_CLIENT_EPP           = 3,
75         MC_CLIENT_G2            = 4,
76         MC_CLIENT_HC            = 5,
77         MC_CLIENT_ISP           = 6,
78         MC_CLIENT_MPCORE        = 7,
79         MC_CLIENT_MPEA          = 8,
80         MC_CLIENT_MPEB          = 9,
81         MC_CLIENT_MPEC          = 10,
82         MC_CLIENT_NV            = 11,
83         MC_CLIENT_PPCS          = 12,
84         MC_CLIENT_VDE           = 13,
85         MC_CLIENT_VI            = 14,
86         MC_CLIENT_LAST          = -1,
87         MC_CLIENT_AFI           = MC_CLIENT_LAST,
88 };
89 #endif
90
91 #define MAX_CLK_EN_NUM                  4
92
93 static int tegra_num_powerdomains;
94 static int tegra_num_cpu_domains;
95 static u8 *tegra_cpu_domains;
96 static u8 tegra30_cpu_domains[] = {
97         TEGRA_POWERGATE_CPU0,
98         TEGRA_POWERGATE_CPU1,
99         TEGRA_POWERGATE_CPU2,
100         TEGRA_POWERGATE_CPU3,
101 };
102
103 static DEFINE_SPINLOCK(tegra_powergate_lock);
104
105 #define MAX_HOTRESET_CLIENT_NUM         4
106
107 enum clk_type {
108         CLK_AND_RST,
109         RST_ONLY,
110         CLK_ONLY,
111 };
112
113 struct partition_clk_info {
114         const char *clk_name;
115         enum clk_type clk_type;
116         /* true if clk is only used in assert/deassert reset and not while enable-den*/
117         struct clk *clk_ptr;
118 };
119
120 struct powergate_partition {
121         const char *name;
122         enum mc_client hot_reset_clients[MAX_HOTRESET_CLIENT_NUM];
123         struct partition_clk_info clk_info[MAX_CLK_EN_NUM];
124 };
125
126 static struct powergate_partition powergate_partition_info[TEGRA_NUM_POWERGATE] = {
127         [TEGRA_POWERGATE_CPU]   = { "cpu0",     {MC_CLIENT_LAST}, },
128         [TEGRA_POWERGATE_L2]    = { "l2",       {MC_CLIENT_LAST}, },
129         [TEGRA_POWERGATE_3D]    = { "3d0",
130                                                 {MC_CLIENT_NV, MC_CLIENT_LAST},
131                                                 {{"3d", CLK_AND_RST} }, },
132         [TEGRA_POWERGATE_PCIE]  = { "pcie",
133                                                 {MC_CLIENT_AFI, MC_CLIENT_LAST},
134                                                 {{"afi", CLK_AND_RST},
135                                                 {"pcie", CLK_AND_RST},
136 #ifndef CONFIG_ARCH_TEGRA_2x_SOC
137                                                 {"cml0", CLK_ONLY},
138 #endif
139                                                 {"pciex", RST_ONLY} }, },
140         [TEGRA_POWERGATE_VDEC]  = { "vde",
141                                                 {MC_CLIENT_VDE, MC_CLIENT_LAST},
142                                                 {{"vde", CLK_AND_RST} }, },
143         [TEGRA_POWERGATE_MPE]   = { "mpe",
144 #ifndef CONFIG_ARCH_TEGRA_2x_SOC
145                                         {MC_CLIENT_MPE, MC_CLIENT_LAST},
146 #else
147                                         {MC_CLIENT_MPEA, MC_CLIENT_MPEB,
148                                          MC_CLIENT_MPEC, MC_CLIENT_LAST},
149 #endif
150                                                 {{"mpe", CLK_AND_RST} }, },
151         [TEGRA_POWERGATE_VENC]  = { "ve",
152                                                 {MC_CLIENT_ISP, MC_CLIENT_VI, MC_CLIENT_LAST},
153                                                 {{"isp", CLK_AND_RST},
154                                                 {"vi", CLK_AND_RST},
155                                                 {"csi", CLK_AND_RST} }, },
156 #if !defined(CONFIG_ARCH_TEGRA_2x_SOC)
157         [TEGRA_POWERGATE_CPU1]  = { "cpu1",     {MC_CLIENT_LAST}, },
158         [TEGRA_POWERGATE_CPU2]  = { "cpu2",     {MC_CLIENT_LAST}, },
159         [TEGRA_POWERGATE_CPU3]  = { "cpu3",     {MC_CLIENT_LAST}, },
160         [TEGRA_POWERGATE_CELP]  = { "celp",     {MC_CLIENT_LAST}, },
161         [TEGRA_POWERGATE_SATA]  = { "sata",     {MC_CLIENT_SATA, MC_CLIENT_LAST},
162                                                 {{"sata", CLK_AND_RST},
163                                                 {"sata_oob", CLK_AND_RST},
164                                                 {"cml1", CLK_ONLY},
165                                                 {"sata_cold", RST_ONLY} }, },
166         [TEGRA_POWERGATE_3D1]   = { "3d1",
167                                                 {MC_CLIENT_NV2, MC_CLIENT_LAST},
168                                                 {{"3d2", CLK_AND_RST} }, },
169         [TEGRA_POWERGATE_HEG]   = { "heg",
170                                                 {MC_CLIENT_G2, MC_CLIENT_EPP,
171                                                         MC_CLIENT_HC,
172                                                         MC_CLIENT_LAST},
173                                                 {{"2d", CLK_AND_RST},
174                                                 {"epp", CLK_AND_RST},
175                                                 {"host1x", CLK_AND_RST},
176                                                 {"3d", RST_ONLY} }, },
177 #endif
178 };
179
180 static void __iomem *pmc = IO_ADDRESS(TEGRA_PMC_BASE);
181
182 static u32 pmc_read(unsigned long reg)
183 {
184         return readl(pmc + reg);
185 }
186
187 static void pmc_write(u32 val, unsigned long reg)
188 {
189         writel(val, pmc + reg);
190 }
191
192 static void __iomem *mc = IO_ADDRESS(TEGRA_MC_BASE);
193
194 static u32 mc_read(unsigned long reg)
195 {
196         return readl(mc + reg);
197 }
198
199 static void mc_write(u32 val, unsigned long reg)
200 {
201         writel(val, mc + reg);
202 }
203
204 #if !defined(CONFIG_ARCH_TEGRA_2x_SOC) && \
205         !defined(CONFIG_TEGRA_SIMULATION_PLATFORM)
206
207 #define MC_CLIENT_HOTRESET_CTRL 0x200
208 #define MC_CLIENT_HOTRESET_STAT 0x204
209
210 static void mc_flush(int id)
211 {
212         u32 idx, rst_ctrl, rst_stat;
213         enum mc_client mcClientBit;
214         unsigned long flags;
215
216         BUG_ON(id < 0 || id >= TEGRA_NUM_POWERGATE);
217
218         for (idx = 0; idx < MAX_HOTRESET_CLIENT_NUM; idx++) {
219                 mcClientBit = powergate_partition_info[id].hot_reset_clients[idx];
220                 if (mcClientBit == MC_CLIENT_LAST)
221                         break;
222
223                 spin_lock_irqsave(&tegra_powergate_lock, flags);
224                 rst_ctrl = mc_read(MC_CLIENT_HOTRESET_CTRL);
225                 rst_ctrl |= (1 << mcClientBit);
226                 mc_write(rst_ctrl, MC_CLIENT_HOTRESET_CTRL);
227
228                 spin_unlock_irqrestore(&tegra_powergate_lock, flags);
229
230                 do {
231                         udelay(10);
232                         rst_stat = mc_read(MC_CLIENT_HOTRESET_STAT);
233                 } while (!(rst_stat & (1 << mcClientBit)));
234         }
235 }
236
237 static void mc_flush_done(int id)
238 {
239         u32 idx, rst_ctrl;
240         enum mc_client mcClientBit;
241         unsigned long flags;
242
243         BUG_ON(id < 0 || id >= TEGRA_NUM_POWERGATE);
244
245         for (idx = 0; idx < MAX_HOTRESET_CLIENT_NUM; idx++) {
246                 mcClientBit = powergate_partition_info[id].hot_reset_clients[idx];
247                 if (mcClientBit == MC_CLIENT_LAST)
248                         break;
249
250                 spin_lock_irqsave(&tegra_powergate_lock, flags);
251
252                 rst_ctrl = mc_read(MC_CLIENT_HOTRESET_CTRL);
253                 rst_ctrl &= ~(1 << mcClientBit);
254                 mc_write(rst_ctrl, MC_CLIENT_HOTRESET_CTRL);
255
256                 spin_unlock_irqrestore(&tegra_powergate_lock, flags);
257         }
258
259         wmb();
260 }
261
262 int tegra_powergate_mc_flush(int id)
263 {
264         if (id < 0 || id >= TEGRA_NUM_POWERGATE)
265                 return -EINVAL;
266         mc_flush(id);
267         return 0;
268 }
269
270 int tegra_powergate_mc_flush_done(int id)
271 {
272         if (id < 0 || id >= TEGRA_NUM_POWERGATE)
273                 return -EINVAL;
274         mc_flush_done(id);
275         return 0;
276 }
277
278 int tegra_powergate_mc_disable(int id)
279 {
280         return 0;
281 }
282
283 int tegra_powergate_mc_enable(int id)
284 {
285         return 0;
286 }
287
288 #else
289
290 #define MC_CLIENT_CTRL          0x100
291 #define MC_CLIENT_HOTRESETN     0x104
292 #define MC_CLIENT_ORRC_BASE     0x140
293
294 int tegra_powergate_mc_disable(int id)
295 {
296         u32 idx, clt_ctrl, orrc_reg;
297         enum mc_client mcClientBit;
298         unsigned long flags;
299
300         if (id < 0 || id >= TEGRA_NUM_POWERGATE) {
301                 WARN_ON(1);
302                 return -EINVAL;
303         }
304
305         for (idx = 0; idx < MAX_HOTRESET_CLIENT_NUM; idx++) {
306                 mcClientBit =
307                         powergate_partition_info[id].hot_reset_clients[idx];
308                 if (mcClientBit == MC_CLIENT_LAST)
309                         break;
310
311                 spin_lock_irqsave(&tegra_powergate_lock, flags);
312
313                 /* clear client enable bit */
314                 clt_ctrl = mc_read(MC_CLIENT_CTRL);
315                 clt_ctrl &= ~(1 << mcClientBit);
316                 mc_write(clt_ctrl, MC_CLIENT_CTRL);
317
318                 /* read back to flush write */
319                 clt_ctrl = mc_read(MC_CLIENT_CTRL);
320
321                 spin_unlock_irqrestore(&tegra_powergate_lock, flags);
322
323                 /* wait for outstanding requests to reach 0 */
324                 orrc_reg = MC_CLIENT_ORRC_BASE + (mcClientBit * 4);
325                 while (mc_read(orrc_reg) != 0)
326                         udelay(10);
327         }
328         return 0;
329 }
330
331 int tegra_powergate_mc_flush(int id)
332 {
333         u32 idx, hot_rstn;
334         enum mc_client mcClientBit;
335         unsigned long flags;
336
337         if (id < 0 || id >= TEGRA_NUM_POWERGATE) {
338                 WARN_ON(1);
339                 return -EINVAL;
340         }
341
342         for (idx = 0; idx < MAX_HOTRESET_CLIENT_NUM; idx++) {
343                 mcClientBit =
344                         powergate_partition_info[id].hot_reset_clients[idx];
345                 if (mcClientBit == MC_CLIENT_LAST)
346                         break;
347
348                 spin_lock_irqsave(&tegra_powergate_lock, flags);
349
350                 /* assert hotreset (client module is currently in reset) */
351                 hot_rstn = mc_read(MC_CLIENT_HOTRESETN);
352                 hot_rstn &= ~(1 << mcClientBit);
353                 mc_write(hot_rstn, MC_CLIENT_HOTRESETN);
354
355                 /* read back to flush write */
356                 hot_rstn = mc_read(MC_CLIENT_HOTRESETN);
357
358                 spin_unlock_irqrestore(&tegra_powergate_lock, flags);
359         }
360         return 0;
361 }
362
363 int tegra_powergate_mc_flush_done(int id)
364 {
365         u32 idx, hot_rstn;
366         enum mc_client mcClientBit;
367         unsigned long flags;
368
369         if (id < 0 || id >= TEGRA_NUM_POWERGATE) {
370                 WARN_ON(1);
371                 return -EINVAL;
372         }
373
374         for (idx = 0; idx < MAX_HOTRESET_CLIENT_NUM; idx++) {
375                 mcClientBit =
376                         powergate_partition_info[id].hot_reset_clients[idx];
377                 if (mcClientBit == MC_CLIENT_LAST)
378                         break;
379
380                 spin_lock_irqsave(&tegra_powergate_lock, flags);
381
382                 /* deassert hotreset */
383                 hot_rstn = mc_read(MC_CLIENT_HOTRESETN);
384                 hot_rstn |= (1 << mcClientBit);
385                 mc_write(hot_rstn, MC_CLIENT_HOTRESETN);
386
387                 /* read back to flush write */
388                 hot_rstn = mc_read(MC_CLIENT_HOTRESETN);
389
390                 spin_unlock_irqrestore(&tegra_powergate_lock, flags);
391         }
392         return 0;
393 }
394
395 int tegra_powergate_mc_enable(int id)
396 {
397         u32 idx, clt_ctrl;
398         enum mc_client mcClientBit;
399         unsigned long flags;
400
401         if (id < 0 || id >= TEGRA_NUM_POWERGATE) {
402                 WARN_ON(1);
403                 return -EINVAL;
404         }
405
406         for (idx = 0; idx < MAX_HOTRESET_CLIENT_NUM; idx++) {
407                 mcClientBit =
408                         powergate_partition_info[id].hot_reset_clients[idx];
409                 if (mcClientBit == MC_CLIENT_LAST)
410                         break;
411
412                 spin_lock_irqsave(&tegra_powergate_lock, flags);
413
414                 /* enable client */
415                 clt_ctrl = mc_read(MC_CLIENT_CTRL);
416                 clt_ctrl |= (1 << mcClientBit);
417                 mc_write(clt_ctrl, MC_CLIENT_CTRL);
418
419                 /* read back to flush write */
420                 clt_ctrl = mc_read(MC_CLIENT_CTRL);
421
422                 spin_unlock_irqrestore(&tegra_powergate_lock, flags);
423         }
424         return 0;
425 }
426
427 static void mc_flush(int id) {}
428 static void mc_flush_done(int id) {}
429 #endif
430
431 static int tegra_powergate_set(int id, bool new_state)
432 {
433         bool status;
434         unsigned long flags;
435         /* 10us timeout for toggle operation if it takes affect*/
436         int toggle_timeout = 10;
437         /* 100 * 10 = 1000us timeout for toggle command to take affect in case
438            of contention with h/w initiated CPU power gating */
439         int contention_timeout = 100;
440
441         spin_lock_irqsave(&tegra_powergate_lock, flags);
442
443         status = !!(pmc_read(PWRGATE_STATUS) & (1 << id));
444
445         if (status == new_state) {
446                 spin_unlock_irqrestore(&tegra_powergate_lock, flags);
447                 return 0;
448         }
449
450         if (TEGRA_IS_CPU_POWERGATE_ID(id)) {
451                 /* CPU ungated in s/w only during boot/resume with outer
452                    waiting loop and no contention from other CPUs */
453                 pmc_write(PWRGATE_TOGGLE_START | id, PWRGATE_TOGGLE);
454                 spin_unlock_irqrestore(&tegra_powergate_lock, flags);
455                 return 0;
456         }
457
458         do {
459                 pmc_write(PWRGATE_TOGGLE_START | id, PWRGATE_TOGGLE);
460                 do {
461                         udelay(1);
462                         status = !!(pmc_read(PWRGATE_STATUS) & (1 << id));
463
464                         toggle_timeout--;
465                 } while ((status != new_state) && (toggle_timeout > 0));
466
467                 contention_timeout--;
468         } while ((status != new_state) && (contention_timeout > 0));
469
470         spin_unlock_irqrestore(&tegra_powergate_lock, flags);
471
472         if (status != new_state) {
473                 WARN(1, "Could not set powergate %d to %d", id, new_state);
474                 return -EBUSY;
475         }
476
477         trace_power_domain_target(powergate_partition_info[id].name, new_state,
478                         smp_processor_id());
479
480         return 0;
481 }
482
483 static int unpowergate_module(int id)
484 {
485         if (id < 0 || id >= tegra_num_powerdomains)
486                 return -EINVAL;
487         return tegra_powergate_set(id, true);
488 }
489
490 static int powergate_module(int id)
491 {
492         if (id < 0 || id >= tegra_num_powerdomains)
493                 return -EINVAL;
494
495         mc_flush(id);
496         return tegra_powergate_set(id, false);
497 }
498
499 bool tegra_powergate_is_powered(int id)
500 {
501         u32 status;
502
503         if (id < 0 || id >= tegra_num_powerdomains)
504                 return -EINVAL;
505
506         status = pmc_read(PWRGATE_STATUS) & (1 << id);
507         return !!status;
508 }
509 EXPORT_SYMBOL(tegra_powergate_is_powered);
510
511 int tegra_powergate_remove_clamping(int id)
512 {
513         u32 mask;
514
515         if (id < 0 || id >= tegra_num_powerdomains)
516                 return -EINVAL;
517
518         /*
519          * PCIE and VDE clamping masks are swapped with respect to their
520          * partition ids
521          */
522         if (id ==  TEGRA_POWERGATE_VDEC)
523                 mask = (1 << TEGRA_POWERGATE_PCIE);
524         else if (id == TEGRA_POWERGATE_PCIE)
525                 mask = (1 << TEGRA_POWERGATE_VDEC);
526         else
527                 mask = (1 << id);
528
529         pmc_write(mask, REMOVE_CLAMPING);
530
531         return 0;
532 }
533
534 static void get_clk_info(int id)
535 {
536         int idx;
537
538         for (idx = 0; idx < MAX_CLK_EN_NUM; idx++) {
539                 if (!powergate_partition_info[id].clk_info[idx].clk_name)
540                         break;
541                 powergate_partition_info[id].
542                                 clk_info[idx].clk_ptr =
543                                         tegra_get_clock_by_name(
544                         powergate_partition_info[id].clk_info[idx].clk_name);
545         }
546 }
547
548 static int partition_clk_enable(int id)
549 {
550         int ret;
551         u32 idx;
552         struct clk *clk;
553         struct partition_clk_info *clk_info;
554
555         BUG_ON(id < 0 || id >= TEGRA_NUM_POWERGATE);
556
557         for (idx = 0; idx < MAX_CLK_EN_NUM; idx++) {
558                 clk_info = &powergate_partition_info[id].clk_info[idx];
559                 clk = clk_info->clk_ptr;
560                 if (!clk)
561                         break;
562
563                 if (clk_info->clk_type != RST_ONLY) {
564                         ret = clk_prepare_enable(clk);
565                         if (ret)
566                                 goto err_clk_en;
567                 }
568         }
569
570         return 0;
571
572 err_clk_en:
573         WARN(1, "Could not enable clk %s", clk->name);
574         while (idx--) {
575                 clk_info = &powergate_partition_info[id].clk_info[idx];
576                 if (clk_info->clk_type != RST_ONLY)
577                         clk_disable_unprepare(clk_info->clk_ptr);
578         }
579
580         return ret;
581 }
582
583 static int is_partition_clk_disabled(int id)
584 {
585         u32 idx;
586         struct clk *clk;
587         struct partition_clk_info *clk_info;
588         int ret = 0;
589
590         BUG_ON(id < 0 || id >= TEGRA_NUM_POWERGATE);
591
592         for (idx = 0; idx < MAX_CLK_EN_NUM; idx++) {
593                 clk_info = &powergate_partition_info[id].clk_info[idx];
594                 clk = clk_info->clk_ptr;
595                 if (!clk)
596                         break;
597
598                 if (clk_info->clk_type != RST_ONLY) {
599                         if (tegra_is_clk_enabled(clk)) {
600                                 ret = -1;
601                                 break;
602                         }
603                 }
604         }
605
606         return ret;
607 }
608
609 static void partition_clk_disable(int id)
610 {
611         u32 idx;
612         struct clk *clk;
613         struct partition_clk_info *clk_info;
614
615         BUG_ON(id < 0 || id >= TEGRA_NUM_POWERGATE);
616
617         for (idx = 0; idx < MAX_CLK_EN_NUM; idx++) {
618                 clk_info = &powergate_partition_info[id].clk_info[idx];
619                 clk = clk_info->clk_ptr;
620                 if (!clk)
621                         break;
622
623                 if (clk_info->clk_type != RST_ONLY)
624                         clk_disable_unprepare(clk);
625         }
626 }
627
628 static void powergate_partition_assert_reset(int id)
629 {
630         u32 idx;
631         struct clk *clk_ptr;
632         struct partition_clk_info *clk_info;
633
634         BUG_ON(id < 0 || id >= TEGRA_NUM_POWERGATE);
635
636         for (idx = 0; idx < MAX_CLK_EN_NUM; idx++) {
637                 clk_info = &powergate_partition_info[id].clk_info[idx];
638                 clk_ptr = clk_info->clk_ptr;
639                 if (!clk_ptr)
640                         break;
641                 if (clk_info->clk_type != CLK_ONLY)
642                         tegra_periph_reset_assert(clk_ptr);
643         }
644 }
645
646 static void powergate_partition_deassert_reset(int id)
647 {
648         u32 idx;
649         struct clk *clk_ptr;
650         struct partition_clk_info *clk_info;
651
652         BUG_ON(id < 0 || id >= TEGRA_NUM_POWERGATE);
653
654         for (idx = 0; idx < MAX_CLK_EN_NUM; idx++) {
655                 clk_info = &powergate_partition_info[id].clk_info[idx];
656                 clk_ptr = clk_info->clk_ptr;
657                 if (!clk_ptr)
658                         break;
659                 if (clk_info->clk_type != CLK_ONLY)
660                         tegra_periph_reset_deassert(clk_ptr);
661         }
662 }
663
664 /* Must be called with clk disabled, and returns with clk disabled */
665 static int tegra_powergate_reset_module(int id)
666 {
667         int ret;
668
669         powergate_partition_assert_reset(id);
670
671         udelay(10);
672
673         ret = partition_clk_enable(id);
674         if (ret)
675                 return ret;
676
677         udelay(10);
678
679         powergate_partition_deassert_reset(id);
680
681         partition_clk_disable(id);
682
683         return 0;
684 }
685
686 /*
687  * Must be called with clk disabled, and returns with clk disabled
688  * Drivers should enable clks for partition. Unpowergates only the
689  * partition.
690  */
691 int tegra_unpowergate_partition(int id)
692 {
693         int ret;
694
695         /* If first clk_ptr is null, fill clk info for the partition */
696         if (!powergate_partition_info[id].clk_info[0].clk_ptr)
697                 get_clk_info(id);
698
699         if (tegra_powergate_is_powered(id))
700                 return tegra_powergate_reset_module(id);
701
702         ret = unpowergate_module(id);
703         if (ret)
704                 goto err_power;
705
706         powergate_partition_assert_reset(id);
707
708         /* Un-Powergating fails if all clks are not enabled */
709         ret = partition_clk_enable(id);
710         if (ret)
711                 goto err_clk_on;
712
713         udelay(10);
714
715         ret = tegra_powergate_remove_clamping(id);
716         if (ret)
717                 goto err_clamp;
718
719         udelay(10);
720         powergate_partition_deassert_reset(id);
721
722         mc_flush_done(id);
723
724         /* Disable all clks enabled earlier. Drivers should enable clks */
725         partition_clk_disable(id);
726
727         return 0;
728
729 err_clamp:
730         partition_clk_disable(id);
731 err_clk_on:
732         powergate_module(id);
733 err_power:
734         WARN(1, "Could not Un-Powergate %d", id);
735         return ret;
736 }
737
738 int tegra_cpu_powergate_id(int cpuid)
739 {
740         if (cpuid > 0 && cpuid < tegra_num_cpu_domains)
741                 return tegra_cpu_domains[cpuid];
742
743         return -EINVAL;
744 }
745
746 int __init tegra_powergate_init(void)
747 {
748         switch (tegra_chip_id) {
749         case TEGRA20:
750                 tegra_num_powerdomains = 7;
751                 break;
752         case TEGRA30:
753                 tegra_num_powerdomains = 14;
754                 tegra_num_cpu_domains = 4;
755                 tegra_cpu_domains = tegra30_cpu_domains;
756                 break;
757         default:
758                 /* Unknown Tegra variant. Disable powergating */
759                 tegra_num_powerdomains = 0;
760                 break;
761         }
762
763         return 0;
764 }
765
766 /*
767  * Must be called with clk disabled, and returns with clk enabled
768  * Unpowergates the partition and enables all required clks.
769  */
770 int tegra_unpowergate_partition_with_clk_on(int id)
771 {
772         int ret = 0;
773
774 #ifndef CONFIG_ARCH_TEGRA_2x_SOC
775         /* Restrict this functions use to few partitions */
776         BUG_ON(id != TEGRA_POWERGATE_SATA && id != TEGRA_POWERGATE_PCIE);
777 #else
778         /* Restrict this functions use to few partitions */
779         BUG_ON(id != TEGRA_POWERGATE_PCIE);
780 #endif
781
782         ret = tegra_unpowergate_partition(id);
783         if (ret)
784                 goto err_unpowergating;
785
786         /* Enable clks for the partition */
787         ret = partition_clk_enable(id);
788         if (ret)
789                 goto err_unpowergate_clk;
790
791         return ret;
792
793 err_unpowergate_clk:
794         tegra_powergate_partition(id);
795         WARN(1, "Could not Un-Powergate %d, err in enabling clk", id);
796 err_unpowergating:
797         WARN(1, "Could not Un-Powergate %d", id);
798         return ret;
799 }
800
801 /*
802  * Must be called with clk disabled. Powergates the partition only
803  */
804 int tegra_powergate_partition(int id)
805 {
806         int ret;
807
808         /* If first clk_ptr is null, fill clk info for the partition */
809         if (powergate_partition_info[id].clk_info[0].clk_ptr)
810                 get_clk_info(id);
811         powergate_partition_assert_reset(id);
812
813         /* Powergating is done only if refcnt of all clks is 0 */
814         ret = is_partition_clk_disabled(id);
815         if (ret)
816                 goto err_clk_off;
817
818         ret = powergate_module(id);
819         if (ret)
820                 goto err_power_off;
821
822         return 0;
823
824 err_power_off:
825         WARN(1, "Could not Powergate Partition %d", id);
826 err_clk_off:
827         WARN(1, "Could not Powergate Partition %d, all clks not disabled", id);
828         return ret;
829 }
830
831 int tegra_powergate_partition_with_clk_off(int id)
832 {
833         int ret = 0;
834
835 #ifndef CONFIG_ARCH_TEGRA_2x_SOC
836         /* Restrict functions use to selected partitions */
837         BUG_ON(id != TEGRA_POWERGATE_PCIE && id != TEGRA_POWERGATE_SATA);
838 #else
839         /* Restrict functions use to selected partitions */
840         BUG_ON(id != TEGRA_POWERGATE_PCIE);
841 #endif
842         /* Disable clks for the partition */
843         partition_clk_disable(id);
844
845         ret = is_partition_clk_disabled(id);
846         if (ret)
847                 goto err_powergate_clk;
848
849         ret = tegra_powergate_partition(id);
850         if (ret)
851                 goto err_powergating;
852
853         return ret;
854
855 err_powergate_clk:
856         WARN(1, "Could not Powergate Partition %d, all clks not disabled", id);
857 err_powergating:
858         partition_clk_enable(id);
859         WARN(1, "Could not Powergate Partition %d", id);
860         return ret;
861 }
862
863 const char *tegra_powergate_get_name(int id)
864 {
865         if (id < 0 || id >= TEGRA_NUM_POWERGATE)
866                 return "invalid";
867
868         return powergate_partition_info[id].name;
869 }
870
871 #ifdef CONFIG_DEBUG_FS
872
873 static const char * const powergate_name[] = {
874         [TEGRA_POWERGATE_CPU]   = "cpu",
875         [TEGRA_POWERGATE_3D]    = "3d",
876         [TEGRA_POWERGATE_VENC]  = "venc",
877         [TEGRA_POWERGATE_VDEC]  = "vdec",
878         [TEGRA_POWERGATE_PCIE]  = "pcie",
879         [TEGRA_POWERGATE_L2]    = "l2",
880         [TEGRA_POWERGATE_MPE]   = "mpe",
881 };
882
883 static int powergate_show(struct seq_file *s, void *data)
884 {
885         int i;
886
887         seq_printf(s, " powergate powered\n");
888         seq_printf(s, "------------------\n");
889
890         for (i = 0; i < tegra_num_powerdomains; i++)
891                 seq_printf(s, " %9s %7s\n", powergate_name[i],
892                         tegra_powergate_is_powered(i) ? "yes" : "no");
893         return 0;
894 }
895
896 static int powergate_open(struct inode *inode, struct file *file)
897 {
898         return single_open(file, powergate_show, inode->i_private);
899 }
900
901 static const struct file_operations powergate_fops = {
902         .open           = powergate_open,
903         .read           = seq_read,
904         .llseek         = seq_lseek,
905         .release        = single_release,
906 };
907
908 int __init tegra_powergate_debugfs_init(void)
909 {
910         struct dentry *d;
911
912         if (powergate_name) {
913                 d = debugfs_create_file("powergate", S_IRUGO, NULL, NULL,
914                         &powergate_fops);
915                 if (!d)
916                         return -ENOMEM;
917         }
918
919         return 0;
920 }
921
922 #endif