tegra: pcie: Remove unnecessary clock operations
[linux-3.10.git] / arch / arm / mach-tegra / powergate.c
1 /*
2  * drivers/powergate/tegra-powergate.c
3  *
4  * Copyright (c) 2010 Google, Inc
5  * Copyright (C) 2011 NVIDIA Corporation.
6  *
7  * Author:
8  *      Colin Cross <ccross@google.com>
9  *
10  * This software is licensed under the terms of the GNU General Public
11  * License version 2, as published by the Free Software Foundation, and
12  * may be copied, distributed, and modified under those terms.
13  *
14  * This program is distributed in the hope that it will be useful,
15  * but WITHOUT ANY WARRANTY; without even the implied warranty of
16  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
17  * GNU General Public License for more details.
18  *
19  */
20
21 #include <linux/kernel.h>
22 #include <linux/clk.h>
23 #include <linux/debugfs.h>
24 #include <linux/delay.h>
25 #include <linux/err.h>
26 #include <linux/init.h>
27 #include <linux/io.h>
28 #include <linux/seq_file.h>
29 #include <linux/spinlock.h>
30 #include <linux/clk/tegra.h>
31
32 #include <mach/powergate.h>
33
34 #include "clock.h"
35 #include "fuse.h"
36 #include "iomap.h"
37
38 #define PWRGATE_TOGGLE          0x30
39 #define PWRGATE_TOGGLE_START    (1 << 8)
40
41 #define REMOVE_CLAMPING         0x34
42
43 #define PWRGATE_STATUS          0x38
44
45 static int tegra_num_powerdomains;
46 static int tegra_num_cpu_domains;
47 static u8 *tegra_cpu_domains;
48 static u8 tegra20_cpu_domains[] = {
49         TEGRA_POWERGATE_CPU,
50 };
51 static u8 tegra30_cpu_domains[] = {
52         TEGRA_POWERGATE_CPU0,
53         TEGRA_POWERGATE_CPU1,
54         TEGRA_POWERGATE_CPU2,
55         TEGRA_POWERGATE_CPU3,
56 };
57
58 #if !defined(CONFIG_ARCH_TEGRA_2x_SOC)
59 enum mc_client {
60         MC_CLIENT_AFI           = 0,
61         MC_CLIENT_AVPC          = 1,
62         MC_CLIENT_DC            = 2,
63         MC_CLIENT_DCB           = 3,
64         MC_CLIENT_EPP           = 4,
65         MC_CLIENT_G2            = 5,
66         MC_CLIENT_HC            = 6,
67         MC_CLIENT_HDA           = 7,
68         MC_CLIENT_ISP           = 8,
69         MC_CLIENT_MPCORE        = 9,
70         MC_CLIENT_MPCORELP      = 10,
71         MC_CLIENT_MPE           = 11,
72         MC_CLIENT_NV            = 12,
73         MC_CLIENT_NV2           = 13,
74         MC_CLIENT_PPCS          = 14,
75         MC_CLIENT_SATA          = 15,
76         MC_CLIENT_VDE           = 16,
77         MC_CLIENT_VI            = 17,
78         MC_CLIENT_LAST          = -1,
79 };
80 #else
81 enum mc_client {
82         MC_CLIENT_AVPC          = 0,
83         MC_CLIENT_DC            = 1,
84         MC_CLIENT_DCB           = 2,
85         MC_CLIENT_EPP           = 3,
86         MC_CLIENT_G2            = 4,
87         MC_CLIENT_HC            = 5,
88         MC_CLIENT_ISP           = 6,
89         MC_CLIENT_MPCORE        = 7,
90         MC_CLIENT_MPEA          = 8,
91         MC_CLIENT_MPEB          = 9,
92         MC_CLIENT_MPEC          = 10,
93         MC_CLIENT_NV            = 11,
94         MC_CLIENT_PPCS          = 12,
95         MC_CLIENT_VDE           = 13,
96         MC_CLIENT_VI            = 14,
97         MC_CLIENT_LAST          = -1,
98         MC_CLIENT_AFI           = MC_CLIENT_LAST,
99 };
100 #endif
101
102 #define MAX_CLK_EN_NUM                  4
103
104 static DEFINE_SPINLOCK(tegra_powergate_lock);
105
106 #define MAX_HOTRESET_CLIENT_NUM         4
107
108 enum clk_type {
109         CLK_AND_RST,
110         RST_ONLY,
111         CLK_ONLY,
112 };
113
114 struct partition_clk_info {
115         const char *clk_name;
116         enum clk_type clk_type;
117         /* true if clk is only used in assert/deassert reset and not while enable-den*/
118         struct clk *clk_ptr;
119 };
120
121 struct powergate_partition {
122         const char *name;
123         enum mc_client hot_reset_clients[MAX_HOTRESET_CLIENT_NUM];
124         struct partition_clk_info clk_info[MAX_CLK_EN_NUM];
125 };
126
127 static struct powergate_partition powergate_partition_info[] = {
128         [TEGRA_POWERGATE_CPU]   = { "cpu0",     {MC_CLIENT_LAST}, },
129         [TEGRA_POWERGATE_L2]    = { "l2",       {MC_CLIENT_LAST}, },
130         [TEGRA_POWERGATE_3D]    = { "3d0",
131                                                 {MC_CLIENT_NV, MC_CLIENT_LAST},
132                                                 {{"3d", CLK_AND_RST} }, },
133         [TEGRA_POWERGATE_PCIE]  = { "pcie",
134                                                 {MC_CLIENT_AFI, MC_CLIENT_LAST},
135                                                 {{"afi", CLK_AND_RST},
136                                                 {"pcie", CLK_AND_RST},
137 #ifndef CONFIG_ARCH_TEGRA_2x_SOC
138                                                 {"cml0", CLK_ONLY},
139 #endif
140                                                 {"pciex", RST_ONLY} }, },
141         [TEGRA_POWERGATE_VDEC]  = { "vde",
142                                                 {MC_CLIENT_VDE, MC_CLIENT_LAST},
143                                                 {{"vde", CLK_AND_RST} }, },
144         [TEGRA_POWERGATE_MPE]   = { "mpe",
145 #ifndef CONFIG_ARCH_TEGRA_2x_SOC
146                                         {MC_CLIENT_MPE, MC_CLIENT_LAST},
147 #else
148                                         {MC_CLIENT_MPEA, MC_CLIENT_MPEB,
149                                          MC_CLIENT_MPEC, MC_CLIENT_LAST},
150 #endif
151                                                 {{"mpe", CLK_AND_RST} }, },
152         [TEGRA_POWERGATE_VENC]  = { "ve",
153                                                 {MC_CLIENT_ISP, MC_CLIENT_VI, MC_CLIENT_LAST},
154                                                 {{"isp", CLK_AND_RST},
155                                                 {"vi", CLK_AND_RST},
156                                                 {"csi", CLK_AND_RST} }, },
157         [TEGRA_POWERGATE_CPU1]  = { "cpu1",     {MC_CLIENT_LAST}, },
158         [TEGRA_POWERGATE_CPU2]  = { "cpu2",     {MC_CLIENT_LAST}, },
159         [TEGRA_POWERGATE_CPU3]  = { "cpu3",     {MC_CLIENT_LAST}, },
160         [TEGRA_POWERGATE_CELP]  = { "celp",     {MC_CLIENT_LAST}, },
161         [TEGRA_POWERGATE_SATA]  = { "sata",     {MC_CLIENT_SATA, MC_CLIENT_LAST},
162                                                 {{"sata", CLK_AND_RST},
163                                                 {"sata_oob", CLK_AND_RST},
164                                                 {"cml1", CLK_ONLY},
165                                                 {"sata_cold", RST_ONLY} }, },
166         [TEGRA_POWERGATE_3D1]   = { "3d1",
167                                                 {MC_CLIENT_NV2, MC_CLIENT_LAST},
168                                                 {{"3d2", CLK_AND_RST} }, },
169         [TEGRA_POWERGATE_HEG]   = { "heg",
170                                                 {MC_CLIENT_G2, MC_CLIENT_EPP,
171                                                         MC_CLIENT_HC,
172                                                         MC_CLIENT_LAST},
173                                                 {{"2d", CLK_AND_RST},
174                                                 {"epp", CLK_AND_RST},
175                                                 {"host1x", CLK_AND_RST},
176                                                 {"3d", RST_ONLY} }, },
177 };
178
179 static void __iomem *pmc = IO_ADDRESS(TEGRA_PMC_BASE);
180
181 static u32 pmc_read(unsigned long reg)
182 {
183         return readl(pmc + reg);
184 }
185
186 static void pmc_write(u32 val, unsigned long reg)
187 {
188         writel(val, pmc + reg);
189 }
190
191 static void __iomem *mc = IO_ADDRESS(TEGRA_MC_BASE);
192
193 static u32 mc_read(unsigned long reg)
194 {
195         return readl(mc + reg);
196 }
197
198 static void mc_write(u32 val, unsigned long reg)
199 {
200         writel(val, mc + reg);
201 }
202
203 #if !defined(CONFIG_ARCH_TEGRA_2x_SOC)
204
205 #define MC_CLIENT_HOTRESET_CTRL 0x200
206 #define MC_CLIENT_HOTRESET_STAT 0x204
207
208 static void mc_flush(int id)
209 {
210         u32 idx, rst_ctrl, rst_stat;
211         enum mc_client mcClientBit;
212         unsigned long flags;
213
214         BUG_ON(id < 0 || id >= tegra_num_powerdomains);
215
216         for (idx = 0; idx < MAX_HOTRESET_CLIENT_NUM; idx++) {
217                 mcClientBit = powergate_partition_info[id].hot_reset_clients[idx];
218                 if (mcClientBit == MC_CLIENT_LAST)
219                         break;
220
221                 spin_lock_irqsave(&tegra_powergate_lock, flags);
222                 rst_ctrl = mc_read(MC_CLIENT_HOTRESET_CTRL);
223                 rst_ctrl |= (1 << mcClientBit);
224                 mc_write(rst_ctrl, MC_CLIENT_HOTRESET_CTRL);
225
226                 spin_unlock_irqrestore(&tegra_powergate_lock, flags);
227
228                 do {
229                         udelay(10);
230                         rst_stat = mc_read(MC_CLIENT_HOTRESET_STAT);
231                 } while (!(rst_stat & (1 << mcClientBit)));
232         }
233 }
234
235 static void mc_flush_done(int id)
236 {
237         u32 idx, rst_ctrl;
238         enum mc_client mcClientBit;
239         unsigned long flags;
240
241         BUG_ON(id < 0 || id >= tegra_num_powerdomains);
242
243         for (idx = 0; idx < MAX_HOTRESET_CLIENT_NUM; idx++) {
244                 mcClientBit = powergate_partition_info[id].hot_reset_clients[idx];
245                 if (mcClientBit == MC_CLIENT_LAST)
246                         break;
247
248                 spin_lock_irqsave(&tegra_powergate_lock, flags);
249
250                 rst_ctrl = mc_read(MC_CLIENT_HOTRESET_CTRL);
251                 rst_ctrl &= ~(1 << mcClientBit);
252                 mc_write(rst_ctrl, MC_CLIENT_HOTRESET_CTRL);
253
254                 spin_unlock_irqrestore(&tegra_powergate_lock, flags);
255         }
256
257         wmb();
258 }
259
260 int tegra_powergate_mc_flush(int id)
261 {
262         if (id < 0 || id >= tegra_num_powerdomains)
263                 return -EINVAL;
264         mc_flush(id);
265         return 0;
266 }
267
268 int tegra_powergate_mc_flush_done(int id)
269 {
270         if (id < 0 || id >= tegra_num_powerdomains)
271                 return -EINVAL;
272         mc_flush_done(id);
273         return 0;
274 }
275
276 int tegra_powergate_mc_disable(int id)
277 {
278         return 0;
279 }
280
281 int tegra_powergate_mc_enable(int id)
282 {
283         return 0;
284 }
285
286 #else
287
288 #define MC_CLIENT_CTRL          0x100
289 #define MC_CLIENT_HOTRESETN     0x104
290 #define MC_CLIENT_ORRC_BASE     0x140
291
292 int tegra_powergate_mc_disable(int id)
293 {
294         u32 idx, clt_ctrl, orrc_reg;
295         enum mc_client mcClientBit;
296         unsigned long flags;
297
298         if (id < 0 || id >= tegra_num_powerdomains) {
299                 WARN_ON(1);
300                 return -EINVAL;
301         }
302
303         for (idx = 0; idx < MAX_HOTRESET_CLIENT_NUM; idx++) {
304                 mcClientBit =
305                         powergate_partition_info[id].hot_reset_clients[idx];
306                 if (mcClientBit == MC_CLIENT_LAST)
307                         break;
308
309                 spin_lock_irqsave(&tegra_powergate_lock, flags);
310
311                 /* clear client enable bit */
312                 clt_ctrl = mc_read(MC_CLIENT_CTRL);
313                 clt_ctrl &= ~(1 << mcClientBit);
314                 mc_write(clt_ctrl, MC_CLIENT_CTRL);
315
316                 /* read back to flush write */
317                 clt_ctrl = mc_read(MC_CLIENT_CTRL);
318
319                 spin_unlock_irqrestore(&tegra_powergate_lock, flags);
320
321                 /* wait for outstanding requests to reach 0 */
322                 orrc_reg = MC_CLIENT_ORRC_BASE + (mcClientBit * 4);
323                 while (mc_read(orrc_reg) != 0)
324                         udelay(10);
325         }
326         return 0;
327 }
328
329 int tegra_powergate_mc_flush(int id)
330 {
331         u32 idx, hot_rstn;
332         enum mc_client mcClientBit;
333         unsigned long flags;
334
335         if (id < 0 || id >= tegra_num_powerdomains) {
336                 WARN_ON(1);
337                 return -EINVAL;
338         }
339
340         for (idx = 0; idx < MAX_HOTRESET_CLIENT_NUM; idx++) {
341                 mcClientBit =
342                         powergate_partition_info[id].hot_reset_clients[idx];
343                 if (mcClientBit == MC_CLIENT_LAST)
344                         break;
345
346                 spin_lock_irqsave(&tegra_powergate_lock, flags);
347
348                 /* assert hotreset (client module is currently in reset) */
349                 hot_rstn = mc_read(MC_CLIENT_HOTRESETN);
350                 hot_rstn &= ~(1 << mcClientBit);
351                 mc_write(hot_rstn, MC_CLIENT_HOTRESETN);
352
353                 /* read back to flush write */
354                 hot_rstn = mc_read(MC_CLIENT_HOTRESETN);
355
356                 spin_unlock_irqrestore(&tegra_powergate_lock, flags);
357         }
358         return 0;
359 }
360
361 int tegra_powergate_mc_flush_done(int id)
362 {
363         u32 idx, hot_rstn;
364         enum mc_client mcClientBit;
365         unsigned long flags;
366
367         if (id < 0 || id >= tegra_num_powerdomains) {
368                 WARN_ON(1);
369                 return -EINVAL;
370         }
371
372         for (idx = 0; idx < MAX_HOTRESET_CLIENT_NUM; idx++) {
373                 mcClientBit =
374                         powergate_partition_info[id].hot_reset_clients[idx];
375                 if (mcClientBit == MC_CLIENT_LAST)
376                         break;
377
378                 spin_lock_irqsave(&tegra_powergate_lock, flags);
379
380                 /* deassert hotreset */
381                 hot_rstn = mc_read(MC_CLIENT_HOTRESETN);
382                 hot_rstn |= (1 << mcClientBit);
383                 mc_write(hot_rstn, MC_CLIENT_HOTRESETN);
384
385                 /* read back to flush write */
386                 hot_rstn = mc_read(MC_CLIENT_HOTRESETN);
387
388                 spin_unlock_irqrestore(&tegra_powergate_lock, flags);
389         }
390         return 0;
391 }
392
393 int tegra_powergate_mc_enable(int id)
394 {
395         u32 idx, clt_ctrl;
396         enum mc_client mcClientBit;
397         unsigned long flags;
398
399         if (id < 0 || id >= tegra_num_powerdomains) {
400                 WARN_ON(1);
401                 return -EINVAL;
402         }
403
404         for (idx = 0; idx < MAX_HOTRESET_CLIENT_NUM; idx++) {
405                 mcClientBit =
406                         powergate_partition_info[id].hot_reset_clients[idx];
407                 if (mcClientBit == MC_CLIENT_LAST)
408                         break;
409
410                 spin_lock_irqsave(&tegra_powergate_lock, flags);
411
412                 /* enable client */
413                 clt_ctrl = mc_read(MC_CLIENT_CTRL);
414                 clt_ctrl |= (1 << mcClientBit);
415                 mc_write(clt_ctrl, MC_CLIENT_CTRL);
416
417                 /* read back to flush write */
418                 clt_ctrl = mc_read(MC_CLIENT_CTRL);
419
420                 spin_unlock_irqrestore(&tegra_powergate_lock, flags);
421         }
422         return 0;
423 }
424
425 static void mc_flush(int id) {}
426 static void mc_flush_done(int id) {}
427 #endif
428
429 static bool tegra_is_cpu_powergate_id(int id)
430 {
431         int i;
432
433         for (i = 0; i < tegra_num_cpu_domains; i++)
434                 if (tegra_cpu_domains[i] == id)
435                         return true;
436
437         return false;
438 }
439
440 static int tegra_powergate_set(int id, bool new_state)
441 {
442         bool status;
443         unsigned long flags;
444         /* 10us timeout for toggle operation if it takes affect*/
445         int toggle_timeout = 10;
446         /* 100 * 10 = 1000us timeout for toggle command to take affect in case
447            of contention with h/w initiated CPU power gating */
448         int contention_timeout = 100;
449
450         spin_lock_irqsave(&tegra_powergate_lock, flags);
451
452         status = !!(pmc_read(PWRGATE_STATUS) & (1 << id));
453
454         if (status == new_state) {
455                 spin_unlock_irqrestore(&tegra_powergate_lock, flags);
456                 return 0;
457         }
458
459         if (tegra_is_cpu_powergate_id(id)) {
460                 /* CPU ungated in s/w only during boot/resume with outer
461                    waiting loop and no contention from other CPUs */
462                 pmc_write(PWRGATE_TOGGLE_START | id, PWRGATE_TOGGLE);
463                 spin_unlock_irqrestore(&tegra_powergate_lock, flags);
464                 return 0;
465         }
466
467         do {
468                 pmc_write(PWRGATE_TOGGLE_START | id, PWRGATE_TOGGLE);
469                 do {
470                         udelay(1);
471                         status = !!(pmc_read(PWRGATE_STATUS) & (1 << id));
472
473                         toggle_timeout--;
474                 } while ((status != new_state) && (toggle_timeout > 0));
475
476                 contention_timeout--;
477         } while ((status != new_state) && (contention_timeout > 0));
478
479         spin_unlock_irqrestore(&tegra_powergate_lock, flags);
480
481         if (status != new_state) {
482                 WARN(1, "Could not set powergate %d to %d", id, new_state);
483                 return -EBUSY;
484         }
485
486         return 0;
487 }
488
489 static int unpowergate_module(int id)
490 {
491         if (id < 0 || id >= tegra_num_powerdomains)
492                 return -EINVAL;
493         return tegra_powergate_set(id, true);
494 }
495
496 static int powergate_module(int id)
497 {
498         if (id < 0 || id >= tegra_num_powerdomains)
499                 return -EINVAL;
500
501         mc_flush(id);
502         return tegra_powergate_set(id, false);
503 }
504
505 int tegra_powergate_is_powered(int id)
506 {
507         u32 status;
508
509         if (id < 0 || id >= tegra_num_powerdomains)
510                 return -EINVAL;
511
512         status = pmc_read(PWRGATE_STATUS) & (1 << id);
513         return !!status;
514 }
515
516 int tegra_powergate_remove_clamping(int id)
517 {
518         u32 mask;
519         if (id < 0 || id >= tegra_num_powerdomains)
520                 return -EINVAL;
521
522         /*
523          * PCIE and VDE clamping masks are swapped with respect to their
524          * partition ids
525          */
526         if (id ==  TEGRA_POWERGATE_VDEC)
527                 mask = (1 << TEGRA_POWERGATE_PCIE);
528         else if (id == TEGRA_POWERGATE_PCIE)
529                 mask = (1 << TEGRA_POWERGATE_VDEC);
530         else
531                 mask = (1 << id);
532
533         pmc_write(mask, REMOVE_CLAMPING);
534
535         return 0;
536 }
537
538 static void get_clk_info(int id)
539 {
540         int idx;
541
542         for (idx = 0; idx < MAX_CLK_EN_NUM; idx++) {
543                 if (!powergate_partition_info[id].clk_info[idx].clk_name)
544                         break;
545                 powergate_partition_info[id].
546                                 clk_info[idx].clk_ptr =
547                                         tegra_get_clock_by_name(
548                         powergate_partition_info[id].clk_info[idx].clk_name);
549         }
550 }
551
552 static int partition_clk_enable(int id)
553 {
554         int ret;
555         u32 idx;
556         struct clk *clk;
557         struct partition_clk_info *clk_info;
558
559         BUG_ON(id < 0 || id >= tegra_num_powerdomains);
560
561         for (idx = 0; idx < MAX_CLK_EN_NUM; idx++) {
562                 clk_info = &powergate_partition_info[id].clk_info[idx];
563                 clk = clk_info->clk_ptr;
564                 if (!clk)
565                         break;
566
567                 if (clk_info->clk_type != RST_ONLY) {
568                         ret = clk_prepare_enable(clk);
569                         if (ret)
570                                 goto err_clk_en;
571                 }
572         }
573
574         return 0;
575
576 err_clk_en:
577         WARN(1, "Could not enable clk %s", clk->name);
578         while (idx--) {
579                 clk_info = &powergate_partition_info[id].clk_info[idx];
580                 if (clk_info->clk_type != RST_ONLY)
581                         clk_disable_unprepare(clk_info->clk_ptr);
582         }
583
584         return ret;
585 }
586
587 static int is_partition_clk_disabled(int id)
588 {
589         u32 idx;
590         struct clk *clk;
591         struct partition_clk_info *clk_info;
592         int ret = 0;
593
594         BUG_ON(id < 0 || id >= tegra_num_powerdomains);
595
596         for (idx = 0; idx < MAX_CLK_EN_NUM; idx++) {
597                 clk_info = &powergate_partition_info[id].clk_info[idx];
598                 clk = clk_info->clk_ptr;
599                 if (!clk)
600                         break;
601
602                 if (clk_info->clk_type != RST_ONLY) {
603                         if (tegra_is_clk_enabled(clk)) {
604                                 ret = -1;
605                                 break;
606                         }
607                 }
608         }
609
610         return ret;
611 }
612
613 static void partition_clk_disable(int id)
614 {
615         u32 idx;
616         struct clk *clk;
617         struct partition_clk_info *clk_info;
618
619         BUG_ON(id < 0 || id >= tegra_num_powerdomains);
620
621         for (idx = 0; idx < MAX_CLK_EN_NUM; idx++) {
622                 clk_info = &powergate_partition_info[id].clk_info[idx];
623                 clk = clk_info->clk_ptr;
624                 if (!clk)
625                         break;
626
627                 if (clk_info->clk_type != RST_ONLY)
628                         clk_disable_unprepare(clk);
629         }
630 }
631
632 static void powergate_partition_assert_reset(int id)
633 {
634         u32 idx;
635         struct clk *clk_ptr;
636         struct partition_clk_info *clk_info;
637
638         BUG_ON(id < 0 || id >= tegra_num_powerdomains);
639
640         for (idx = 0; idx < MAX_CLK_EN_NUM; idx++) {
641                 clk_info = &powergate_partition_info[id].clk_info[idx];
642                 clk_ptr = clk_info->clk_ptr;
643                 if (!clk_ptr)
644                         break;
645                 if (clk_info->clk_type != CLK_ONLY)
646                         tegra_periph_reset_assert(clk_ptr);
647         }
648 }
649
650 static void powergate_partition_deassert_reset(int id)
651 {
652         u32 idx;
653         struct clk *clk_ptr;
654         struct partition_clk_info *clk_info;
655
656         BUG_ON(id < 0 || id >= tegra_num_powerdomains);
657
658         for (idx = 0; idx < MAX_CLK_EN_NUM; idx++) {
659                 clk_info = &powergate_partition_info[id].clk_info[idx];
660                 clk_ptr = clk_info->clk_ptr;
661                 if (!clk_ptr)
662                         break;
663                 if (clk_info->clk_type != CLK_ONLY)
664                         tegra_periph_reset_deassert(clk_ptr);
665         }
666 }
667
668 /* Must be called with clk disabled, and returns with clk disabled */
669 static int tegra_powergate_reset_module(int id)
670 {
671         int ret;
672
673         powergate_partition_assert_reset(id);
674
675         udelay(10);
676
677         ret = partition_clk_enable(id);
678         if (ret)
679                 return ret;
680
681         udelay(10);
682
683         powergate_partition_deassert_reset(id);
684
685         partition_clk_disable(id);
686
687         return 0;
688 }
689
690 /*
691  * Must be called with clk disabled, and returns with clk disabled
692  * Drivers should enable clks for partition. Unpowergates only the
693  * partition.
694  */
695 int tegra_unpowergate_partition(int id)
696 {
697         int ret;
698
699         /* If first clk_ptr is null, fill clk info for the partition */
700         if (!powergate_partition_info[id].clk_info[0].clk_ptr)
701                 get_clk_info(id);
702
703         if (tegra_powergate_is_powered(id))
704                 return tegra_powergate_reset_module(id);
705
706         ret = unpowergate_module(id);
707         if (ret)
708                 goto err_power;
709
710         powergate_partition_assert_reset(id);
711
712         /* Un-Powergating fails if all clks are not enabled */
713         ret = partition_clk_enable(id);
714         if (ret)
715                 goto err_clk_on;
716
717         udelay(10);
718
719         ret = tegra_powergate_remove_clamping(id);
720         if (ret)
721                 goto err_clamp;
722
723         udelay(10);
724         powergate_partition_deassert_reset(id);
725
726         mc_flush_done(id);
727
728         /* Disable all clks enabled earlier. Drivers should enable clks */
729         partition_clk_disable(id);
730
731         return 0;
732
733 err_clamp:
734         partition_clk_disable(id);
735 err_clk_on:
736         powergate_module(id);
737 err_power:
738         WARN(1, "Could not Un-Powergate %d", id);
739         return ret;
740 }
741
742 /*
743  * Must be called with clk disabled, and returns with clk enabled
744  * Unpowergates the partition and enables all required clks.
745  */
746 int tegra_unpowergate_partition_with_clk_on(int id)
747 {
748         int ret = 0;
749
750 #ifndef CONFIG_ARCH_TEGRA_2x_SOC
751         /* Restrict this functions use to few partitions */
752         BUG_ON(id != TEGRA_POWERGATE_SATA && id != TEGRA_POWERGATE_PCIE);
753 #else
754         /* Restrict this functions use to few partitions */
755         BUG_ON(id != TEGRA_POWERGATE_PCIE);
756 #endif
757
758         ret = tegra_unpowergate_partition(id);
759         if (ret)
760                 goto err_unpowergating;
761
762         /* Enable clks for the partition */
763         ret = partition_clk_enable(id);
764         if (ret)
765                 goto err_unpowergate_clk;
766
767         return ret;
768
769 err_unpowergate_clk:
770         tegra_powergate_partition(id);
771         WARN(1, "Could not Un-Powergate %d, err in enabling clk", id);
772 err_unpowergating:
773         WARN(1, "Could not Un-Powergate %d", id);
774         return ret;
775 }
776
777 /*
778  * Must be called with clk disabled. Powergates the partition only
779  */
780 int tegra_powergate_partition(int id)
781 {
782         int ret;
783
784         /* If first clk_ptr is null, fill clk info for the partition */
785         if (powergate_partition_info[id].clk_info[0].clk_ptr)
786                 get_clk_info(id);
787         powergate_partition_assert_reset(id);
788
789         /* Powergating is done only if refcnt of all clks is 0 */
790         ret = is_partition_clk_disabled(id);
791         if (ret)
792                 goto err_clk_off;
793
794         ret = powergate_module(id);
795         if (ret)
796                 goto err_power_off;
797
798         return 0;
799
800 err_power_off:
801         WARN(1, "Could not Powergate Partition %d", id);
802 err_clk_off:
803         WARN(1, "Could not Powergate Partition %d, all clks not disabled", id);
804         return ret;
805 }
806
807 int tegra_powergate_partition_with_clk_off(int id)
808 {
809         int ret = 0;
810
811 #ifndef CONFIG_ARCH_TEGRA_2x_SOC
812         /* Restrict functions use to selected partitions */
813         BUG_ON(id != TEGRA_POWERGATE_PCIE && id != TEGRA_POWERGATE_SATA);
814 #else
815         /* Restrict functions use to selected partitions */
816         BUG_ON(id != TEGRA_POWERGATE_PCIE);
817 #endif
818         /* Disable clks for the partition */
819         partition_clk_disable(id);
820
821         ret = is_partition_clk_disabled(id);
822         if (ret)
823                 goto err_powergate_clk;
824
825         ret = tegra_powergate_partition(id);
826         if (ret)
827                 goto err_powergating;
828
829         return ret;
830
831 err_powergate_clk:
832         WARN(1, "Could not Powergate Partition %d, all clks not disabled", id);
833 err_powergating:
834         partition_clk_enable(id);
835         WARN(1, "Could not Powergate Partition %d", id);
836         return ret;
837 }
838
839 int tegra_cpu_powergate_id(int cpuid)
840 {
841         if (cpuid > 0 && cpuid < tegra_num_cpu_domains)
842                 return tegra_cpu_domains[cpuid];
843
844         return -EINVAL;
845 }
846
847 int __init tegra_powergate_init(void)
848 {
849         switch (tegra_chip_id) {
850         case TEGRA20:
851                 tegra_num_powerdomains = 7;
852                 tegra_num_cpu_domains = 1;
853                 tegra_cpu_domains = tegra20_cpu_domains;
854                 break;
855         case TEGRA30:
856                 tegra_num_powerdomains = 14;
857                 tegra_num_cpu_domains = 4;
858                 tegra_cpu_domains = tegra30_cpu_domains;
859                 break;
860         default:
861                 /* Unknown Tegra variant. Disable powergating */
862                 tegra_num_powerdomains = 0;
863                 break;
864         }
865
866         return 0;
867 }
868
869 const char *tegra_powergate_get_name(int id)
870 {
871         if (id < 0 || id >= tegra_num_powerdomains)
872                 return "invalid";
873
874         return powergate_partition_info[id].name;
875 }
876
877 #ifdef CONFIG_DEBUG_FS
878
879 static int powergate_show(struct seq_file *s, void *data)
880 {
881         int i;
882
883         seq_printf(s, " powergate powered\n");
884         seq_printf(s, "------------------\n");
885
886         for (i = 0; i < tegra_num_powerdomains; i++)
887                 seq_printf(s, " %9s %7s\n", powergate_partition_info[i].name,
888                         tegra_powergate_is_powered(i) ? "yes" : "no");
889         return 0;
890 }
891
892 static int powergate_open(struct inode *inode, struct file *file)
893 {
894         return single_open(file, powergate_show, inode->i_private);
895 }
896
897 static const struct file_operations powergate_fops = {
898         .open           = powergate_open,
899         .read           = seq_read,
900         .llseek         = seq_lseek,
901         .release        = single_release,
902 };
903
904 int __init tegra_powergate_debugfs_init(void)
905 {
906         struct dentry *d;
907
908         if (powergate_name) {
909                 d = debugfs_create_file("powergate", S_IRUGO, NULL, NULL,
910                         &powergate_fops);
911                 if (!d)
912                         return -ENOMEM;
913         }
914
915         return 0;
916 }
917
918 #endif