ARM: tegra: add powergating trace event
[linux-3.10.git] / arch / arm / mach-tegra / powergate.c
1 /*
2  * drivers/powergate/tegra-powergate.c
3  *
4  * Copyright (c) 2010 Google, Inc
5  * Copyright (C) 2011 NVIDIA Corporation.
6  *
7  * Author:
8  *      Colin Cross <ccross@google.com>
9  *
10  * This software is licensed under the terms of the GNU General Public
11  * License version 2, as published by the Free Software Foundation, and
12  * may be copied, distributed, and modified under those terms.
13  *
14  * This program is distributed in the hope that it will be useful,
15  * but WITHOUT ANY WARRANTY; without even the implied warranty of
16  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
17  * GNU General Public License for more details.
18  *
19  */
20
21 #include <linux/kernel.h>
22 #include <linux/clk.h>
23 #include <linux/debugfs.h>
24 #include <linux/delay.h>
25 #include <linux/err.h>
26 #include <linux/init.h>
27 #include <linux/io.h>
28 #include <linux/seq_file.h>
29 #include <linux/spinlock.h>
30 #include <linux/clk/tegra.h>
31 #include <trace/events/power.h>
32
33 #include <mach/powergate.h>
34
35 #include "clock.h"
36 #include "fuse.h"
37 #include "iomap.h"
38
39 #define PWRGATE_TOGGLE          0x30
40 #define PWRGATE_TOGGLE_START    (1 << 8)
41
42 #define REMOVE_CLAMPING         0x34
43
44 #define PWRGATE_STATUS          0x38
45
46 static int tegra_num_powerdomains;
47 static int tegra_num_cpu_domains;
48 static u8 *tegra_cpu_domains;
49 static u8 tegra20_cpu_domains[] = {
50         TEGRA_POWERGATE_CPU,
51 };
52 static u8 tegra30_cpu_domains[] = {
53         TEGRA_POWERGATE_CPU0,
54         TEGRA_POWERGATE_CPU1,
55         TEGRA_POWERGATE_CPU2,
56         TEGRA_POWERGATE_CPU3,
57 };
58
59 #if !defined(CONFIG_ARCH_TEGRA_2x_SOC)
60 enum mc_client {
61         MC_CLIENT_AFI           = 0,
62         MC_CLIENT_AVPC          = 1,
63         MC_CLIENT_DC            = 2,
64         MC_CLIENT_DCB           = 3,
65         MC_CLIENT_EPP           = 4,
66         MC_CLIENT_G2            = 5,
67         MC_CLIENT_HC            = 6,
68         MC_CLIENT_HDA           = 7,
69         MC_CLIENT_ISP           = 8,
70         MC_CLIENT_MPCORE        = 9,
71         MC_CLIENT_MPCORELP      = 10,
72         MC_CLIENT_MPE           = 11,
73         MC_CLIENT_NV            = 12,
74         MC_CLIENT_NV2           = 13,
75         MC_CLIENT_PPCS          = 14,
76         MC_CLIENT_SATA          = 15,
77         MC_CLIENT_VDE           = 16,
78         MC_CLIENT_VI            = 17,
79         MC_CLIENT_LAST          = -1,
80 };
81 #else
82 enum mc_client {
83         MC_CLIENT_AVPC          = 0,
84         MC_CLIENT_DC            = 1,
85         MC_CLIENT_DCB           = 2,
86         MC_CLIENT_EPP           = 3,
87         MC_CLIENT_G2            = 4,
88         MC_CLIENT_HC            = 5,
89         MC_CLIENT_ISP           = 6,
90         MC_CLIENT_MPCORE        = 7,
91         MC_CLIENT_MPEA          = 8,
92         MC_CLIENT_MPEB          = 9,
93         MC_CLIENT_MPEC          = 10,
94         MC_CLIENT_NV            = 11,
95         MC_CLIENT_PPCS          = 12,
96         MC_CLIENT_VDE           = 13,
97         MC_CLIENT_VI            = 14,
98         MC_CLIENT_LAST          = -1,
99         MC_CLIENT_AFI           = MC_CLIENT_LAST,
100 };
101 #endif
102
103 #define MAX_CLK_EN_NUM                  4
104
105 static DEFINE_SPINLOCK(tegra_powergate_lock);
106
107 #define MAX_HOTRESET_CLIENT_NUM         4
108
109 enum clk_type {
110         CLK_AND_RST,
111         RST_ONLY,
112         CLK_ONLY,
113 };
114
115 struct partition_clk_info {
116         const char *clk_name;
117         enum clk_type clk_type;
118         /* true if clk is only used in assert/deassert reset and not while enable-den*/
119         struct clk *clk_ptr;
120 };
121
122 struct powergate_partition {
123         const char *name;
124         enum mc_client hot_reset_clients[MAX_HOTRESET_CLIENT_NUM];
125         struct partition_clk_info clk_info[MAX_CLK_EN_NUM];
126 };
127
128 static struct powergate_partition powergate_partition_info[] = {
129         [TEGRA_POWERGATE_CPU]   = { "cpu0",     {MC_CLIENT_LAST}, },
130         [TEGRA_POWERGATE_L2]    = { "l2",       {MC_CLIENT_LAST}, },
131         [TEGRA_POWERGATE_3D]    = { "3d0",
132                                                 {MC_CLIENT_NV, MC_CLIENT_LAST},
133                                                 {{"3d", CLK_AND_RST} }, },
134         [TEGRA_POWERGATE_PCIE]  = { "pcie",
135                                                 {MC_CLIENT_AFI, MC_CLIENT_LAST},
136                                                 {{"afi", CLK_AND_RST},
137                                                 {"pcie", CLK_AND_RST},
138 #ifndef CONFIG_ARCH_TEGRA_2x_SOC
139                                                 {"cml0", CLK_ONLY},
140 #endif
141                                                 {"pciex", RST_ONLY} }, },
142         [TEGRA_POWERGATE_VDEC]  = { "vde",
143                                                 {MC_CLIENT_VDE, MC_CLIENT_LAST},
144                                                 {{"vde", CLK_AND_RST} }, },
145         [TEGRA_POWERGATE_MPE]   = { "mpe",
146 #ifndef CONFIG_ARCH_TEGRA_2x_SOC
147                                         {MC_CLIENT_MPE, MC_CLIENT_LAST},
148 #else
149                                         {MC_CLIENT_MPEA, MC_CLIENT_MPEB,
150                                          MC_CLIENT_MPEC, MC_CLIENT_LAST},
151 #endif
152                                                 {{"mpe", CLK_AND_RST} }, },
153         [TEGRA_POWERGATE_VENC]  = { "ve",
154                                                 {MC_CLIENT_ISP, MC_CLIENT_VI, MC_CLIENT_LAST},
155                                                 {{"isp", CLK_AND_RST},
156                                                 {"vi", CLK_AND_RST},
157                                                 {"csi", CLK_AND_RST} }, },
158         [TEGRA_POWERGATE_CPU1]  = { "cpu1",     {MC_CLIENT_LAST}, },
159         [TEGRA_POWERGATE_CPU2]  = { "cpu2",     {MC_CLIENT_LAST}, },
160         [TEGRA_POWERGATE_CPU3]  = { "cpu3",     {MC_CLIENT_LAST}, },
161         [TEGRA_POWERGATE_CELP]  = { "celp",     {MC_CLIENT_LAST}, },
162         [TEGRA_POWERGATE_SATA]  = { "sata",     {MC_CLIENT_SATA, MC_CLIENT_LAST},
163                                                 {{"sata", CLK_AND_RST},
164                                                 {"sata_oob", CLK_AND_RST},
165                                                 {"cml1", CLK_ONLY},
166                                                 {"sata_cold", RST_ONLY} }, },
167         [TEGRA_POWERGATE_3D1]   = { "3d1",
168                                                 {MC_CLIENT_NV2, MC_CLIENT_LAST},
169                                                 {{"3d2", CLK_AND_RST} }, },
170         [TEGRA_POWERGATE_HEG]   = { "heg",
171                                                 {MC_CLIENT_G2, MC_CLIENT_EPP,
172                                                         MC_CLIENT_HC,
173                                                         MC_CLIENT_LAST},
174                                                 {{"2d", CLK_AND_RST},
175                                                 {"epp", CLK_AND_RST},
176                                                 {"host1x", CLK_AND_RST},
177                                                 {"3d", RST_ONLY} }, },
178 };
179
180 static void __iomem *pmc = IO_ADDRESS(TEGRA_PMC_BASE);
181
182 static u32 pmc_read(unsigned long reg)
183 {
184         return readl(pmc + reg);
185 }
186
187 static void pmc_write(u32 val, unsigned long reg)
188 {
189         writel(val, pmc + reg);
190 }
191
192 static void __iomem *mc = IO_ADDRESS(TEGRA_MC_BASE);
193
194 static u32 mc_read(unsigned long reg)
195 {
196         return readl(mc + reg);
197 }
198
199 static void mc_write(u32 val, unsigned long reg)
200 {
201         writel(val, mc + reg);
202 }
203
204 #if !defined(CONFIG_ARCH_TEGRA_2x_SOC)
205
206 #define MC_CLIENT_HOTRESET_CTRL 0x200
207 #define MC_CLIENT_HOTRESET_STAT 0x204
208
209 static void mc_flush(int id)
210 {
211         u32 idx, rst_ctrl, rst_stat;
212         enum mc_client mcClientBit;
213         unsigned long flags;
214
215         BUG_ON(id < 0 || id >= tegra_num_powerdomains);
216
217         for (idx = 0; idx < MAX_HOTRESET_CLIENT_NUM; idx++) {
218                 mcClientBit = powergate_partition_info[id].hot_reset_clients[idx];
219                 if (mcClientBit == MC_CLIENT_LAST)
220                         break;
221
222                 spin_lock_irqsave(&tegra_powergate_lock, flags);
223                 rst_ctrl = mc_read(MC_CLIENT_HOTRESET_CTRL);
224                 rst_ctrl |= (1 << mcClientBit);
225                 mc_write(rst_ctrl, MC_CLIENT_HOTRESET_CTRL);
226
227                 spin_unlock_irqrestore(&tegra_powergate_lock, flags);
228
229                 do {
230                         udelay(10);
231                         rst_stat = mc_read(MC_CLIENT_HOTRESET_STAT);
232                 } while (!(rst_stat & (1 << mcClientBit)));
233         }
234 }
235
236 static void mc_flush_done(int id)
237 {
238         u32 idx, rst_ctrl;
239         enum mc_client mcClientBit;
240         unsigned long flags;
241
242         BUG_ON(id < 0 || id >= tegra_num_powerdomains);
243
244         for (idx = 0; idx < MAX_HOTRESET_CLIENT_NUM; idx++) {
245                 mcClientBit = powergate_partition_info[id].hot_reset_clients[idx];
246                 if (mcClientBit == MC_CLIENT_LAST)
247                         break;
248
249                 spin_lock_irqsave(&tegra_powergate_lock, flags);
250
251                 rst_ctrl = mc_read(MC_CLIENT_HOTRESET_CTRL);
252                 rst_ctrl &= ~(1 << mcClientBit);
253                 mc_write(rst_ctrl, MC_CLIENT_HOTRESET_CTRL);
254
255                 spin_unlock_irqrestore(&tegra_powergate_lock, flags);
256         }
257
258         wmb();
259 }
260
261 int tegra_powergate_mc_flush(int id)
262 {
263         if (id < 0 || id >= tegra_num_powerdomains)
264                 return -EINVAL;
265         mc_flush(id);
266         return 0;
267 }
268
269 int tegra_powergate_mc_flush_done(int id)
270 {
271         if (id < 0 || id >= tegra_num_powerdomains)
272                 return -EINVAL;
273         mc_flush_done(id);
274         return 0;
275 }
276
277 int tegra_powergate_mc_disable(int id)
278 {
279         return 0;
280 }
281
282 int tegra_powergate_mc_enable(int id)
283 {
284         return 0;
285 }
286
287 #else
288
289 #define MC_CLIENT_CTRL          0x100
290 #define MC_CLIENT_HOTRESETN     0x104
291 #define MC_CLIENT_ORRC_BASE     0x140
292
293 int tegra_powergate_mc_disable(int id)
294 {
295         u32 idx, clt_ctrl, orrc_reg;
296         enum mc_client mcClientBit;
297         unsigned long flags;
298
299         if (id < 0 || id >= tegra_num_powerdomains) {
300                 WARN_ON(1);
301                 return -EINVAL;
302         }
303
304         for (idx = 0; idx < MAX_HOTRESET_CLIENT_NUM; idx++) {
305                 mcClientBit =
306                         powergate_partition_info[id].hot_reset_clients[idx];
307                 if (mcClientBit == MC_CLIENT_LAST)
308                         break;
309
310                 spin_lock_irqsave(&tegra_powergate_lock, flags);
311
312                 /* clear client enable bit */
313                 clt_ctrl = mc_read(MC_CLIENT_CTRL);
314                 clt_ctrl &= ~(1 << mcClientBit);
315                 mc_write(clt_ctrl, MC_CLIENT_CTRL);
316
317                 /* read back to flush write */
318                 clt_ctrl = mc_read(MC_CLIENT_CTRL);
319
320                 spin_unlock_irqrestore(&tegra_powergate_lock, flags);
321
322                 /* wait for outstanding requests to reach 0 */
323                 orrc_reg = MC_CLIENT_ORRC_BASE + (mcClientBit * 4);
324                 while (mc_read(orrc_reg) != 0)
325                         udelay(10);
326         }
327         return 0;
328 }
329
330 int tegra_powergate_mc_flush(int id)
331 {
332         u32 idx, hot_rstn;
333         enum mc_client mcClientBit;
334         unsigned long flags;
335
336         if (id < 0 || id >= tegra_num_powerdomains) {
337                 WARN_ON(1);
338                 return -EINVAL;
339         }
340
341         for (idx = 0; idx < MAX_HOTRESET_CLIENT_NUM; idx++) {
342                 mcClientBit =
343                         powergate_partition_info[id].hot_reset_clients[idx];
344                 if (mcClientBit == MC_CLIENT_LAST)
345                         break;
346
347                 spin_lock_irqsave(&tegra_powergate_lock, flags);
348
349                 /* assert hotreset (client module is currently in reset) */
350                 hot_rstn = mc_read(MC_CLIENT_HOTRESETN);
351                 hot_rstn &= ~(1 << mcClientBit);
352                 mc_write(hot_rstn, MC_CLIENT_HOTRESETN);
353
354                 /* read back to flush write */
355                 hot_rstn = mc_read(MC_CLIENT_HOTRESETN);
356
357                 spin_unlock_irqrestore(&tegra_powergate_lock, flags);
358         }
359         return 0;
360 }
361
362 int tegra_powergate_mc_flush_done(int id)
363 {
364         u32 idx, hot_rstn;
365         enum mc_client mcClientBit;
366         unsigned long flags;
367
368         if (id < 0 || id >= tegra_num_powerdomains) {
369                 WARN_ON(1);
370                 return -EINVAL;
371         }
372
373         for (idx = 0; idx < MAX_HOTRESET_CLIENT_NUM; idx++) {
374                 mcClientBit =
375                         powergate_partition_info[id].hot_reset_clients[idx];
376                 if (mcClientBit == MC_CLIENT_LAST)
377                         break;
378
379                 spin_lock_irqsave(&tegra_powergate_lock, flags);
380
381                 /* deassert hotreset */
382                 hot_rstn = mc_read(MC_CLIENT_HOTRESETN);
383                 hot_rstn |= (1 << mcClientBit);
384                 mc_write(hot_rstn, MC_CLIENT_HOTRESETN);
385
386                 /* read back to flush write */
387                 hot_rstn = mc_read(MC_CLIENT_HOTRESETN);
388
389                 spin_unlock_irqrestore(&tegra_powergate_lock, flags);
390         }
391         return 0;
392 }
393
394 int tegra_powergate_mc_enable(int id)
395 {
396         u32 idx, clt_ctrl;
397         enum mc_client mcClientBit;
398         unsigned long flags;
399
400         if (id < 0 || id >= tegra_num_powerdomains) {
401                 WARN_ON(1);
402                 return -EINVAL;
403         }
404
405         for (idx = 0; idx < MAX_HOTRESET_CLIENT_NUM; idx++) {
406                 mcClientBit =
407                         powergate_partition_info[id].hot_reset_clients[idx];
408                 if (mcClientBit == MC_CLIENT_LAST)
409                         break;
410
411                 spin_lock_irqsave(&tegra_powergate_lock, flags);
412
413                 /* enable client */
414                 clt_ctrl = mc_read(MC_CLIENT_CTRL);
415                 clt_ctrl |= (1 << mcClientBit);
416                 mc_write(clt_ctrl, MC_CLIENT_CTRL);
417
418                 /* read back to flush write */
419                 clt_ctrl = mc_read(MC_CLIENT_CTRL);
420
421                 spin_unlock_irqrestore(&tegra_powergate_lock, flags);
422         }
423         return 0;
424 }
425
426 static void mc_flush(int id) {}
427 static void mc_flush_done(int id) {}
428 #endif
429
430 static bool tegra_is_cpu_powergate_id(int id)
431 {
432         int i;
433
434         for (i = 0; i < tegra_num_cpu_domains; i++)
435                 if (tegra_cpu_domains[i] == id)
436                         return true;
437
438         return false;
439 }
440
441 static int tegra_powergate_set(int id, bool new_state)
442 {
443         bool status;
444         unsigned long flags;
445         /* 10us timeout for toggle operation if it takes affect*/
446         int toggle_timeout = 10;
447         /* 100 * 10 = 1000us timeout for toggle command to take affect in case
448            of contention with h/w initiated CPU power gating */
449         int contention_timeout = 100;
450
451         spin_lock_irqsave(&tegra_powergate_lock, flags);
452
453         status = !!(pmc_read(PWRGATE_STATUS) & (1 << id));
454
455         if (status == new_state) {
456                 spin_unlock_irqrestore(&tegra_powergate_lock, flags);
457                 return 0;
458         }
459
460         if (tegra_is_cpu_powergate_id(id)) {
461                 /* CPU ungated in s/w only during boot/resume with outer
462                    waiting loop and no contention from other CPUs */
463                 pmc_write(PWRGATE_TOGGLE_START | id, PWRGATE_TOGGLE);
464                 spin_unlock_irqrestore(&tegra_powergate_lock, flags);
465                 return 0;
466         }
467
468         do {
469                 pmc_write(PWRGATE_TOGGLE_START | id, PWRGATE_TOGGLE);
470                 do {
471                         udelay(1);
472                         status = !!(pmc_read(PWRGATE_STATUS) & (1 << id));
473
474                         toggle_timeout--;
475                 } while ((status != new_state) && (toggle_timeout > 0));
476
477                 contention_timeout--;
478         } while ((status != new_state) && (contention_timeout > 0));
479
480         spin_unlock_irqrestore(&tegra_powergate_lock, flags);
481
482         if (status != new_state) {
483                 WARN(1, "Could not set powergate %d to %d", id, new_state);
484                 return -EBUSY;
485         }
486
487         trace_power_domain_target(powergate_partition_info[id].name, new_state,
488                         smp_processor_id());
489
490         return 0;
491 }
492
493 static int unpowergate_module(int id)
494 {
495         if (id < 0 || id >= tegra_num_powerdomains)
496                 return -EINVAL;
497         return tegra_powergate_set(id, true);
498 }
499
500 static int powergate_module(int id)
501 {
502         if (id < 0 || id >= tegra_num_powerdomains)
503                 return -EINVAL;
504
505         mc_flush(id);
506         return tegra_powergate_set(id, false);
507 }
508
509 int tegra_powergate_is_powered(int id)
510 {
511         u32 status;
512
513         if (id < 0 || id >= tegra_num_powerdomains)
514                 return -EINVAL;
515
516         status = pmc_read(PWRGATE_STATUS) & (1 << id);
517         return !!status;
518 }
519
520 int tegra_powergate_remove_clamping(int id)
521 {
522         u32 mask;
523         if (id < 0 || id >= tegra_num_powerdomains)
524                 return -EINVAL;
525
526         /*
527          * PCIE and VDE clamping masks are swapped with respect to their
528          * partition ids
529          */
530         if (id ==  TEGRA_POWERGATE_VDEC)
531                 mask = (1 << TEGRA_POWERGATE_PCIE);
532         else if (id == TEGRA_POWERGATE_PCIE)
533                 mask = (1 << TEGRA_POWERGATE_VDEC);
534         else
535                 mask = (1 << id);
536
537         pmc_write(mask, REMOVE_CLAMPING);
538
539         return 0;
540 }
541
542 static void get_clk_info(int id)
543 {
544         int idx;
545
546         for (idx = 0; idx < MAX_CLK_EN_NUM; idx++) {
547                 if (!powergate_partition_info[id].clk_info[idx].clk_name)
548                         break;
549                 powergate_partition_info[id].
550                                 clk_info[idx].clk_ptr =
551                                         tegra_get_clock_by_name(
552                         powergate_partition_info[id].clk_info[idx].clk_name);
553         }
554 }
555
556 static int partition_clk_enable(int id)
557 {
558         int ret;
559         u32 idx;
560         struct clk *clk;
561         struct partition_clk_info *clk_info;
562
563         BUG_ON(id < 0 || id >= tegra_num_powerdomains);
564
565         for (idx = 0; idx < MAX_CLK_EN_NUM; idx++) {
566                 clk_info = &powergate_partition_info[id].clk_info[idx];
567                 clk = clk_info->clk_ptr;
568                 if (!clk)
569                         break;
570
571                 if (clk_info->clk_type != RST_ONLY) {
572                         ret = clk_prepare_enable(clk);
573                         if (ret)
574                                 goto err_clk_en;
575                 }
576         }
577
578         return 0;
579
580 err_clk_en:
581         WARN(1, "Could not enable clk %s", clk->name);
582         while (idx--) {
583                 clk_info = &powergate_partition_info[id].clk_info[idx];
584                 if (clk_info->clk_type != RST_ONLY)
585                         clk_disable_unprepare(clk_info->clk_ptr);
586         }
587
588         return ret;
589 }
590
591 static int is_partition_clk_disabled(int id)
592 {
593         u32 idx;
594         struct clk *clk;
595         struct partition_clk_info *clk_info;
596         int ret = 0;
597
598         BUG_ON(id < 0 || id >= tegra_num_powerdomains);
599
600         for (idx = 0; idx < MAX_CLK_EN_NUM; idx++) {
601                 clk_info = &powergate_partition_info[id].clk_info[idx];
602                 clk = clk_info->clk_ptr;
603                 if (!clk)
604                         break;
605
606                 if (clk_info->clk_type != RST_ONLY) {
607                         if (tegra_is_clk_enabled(clk)) {
608                                 ret = -1;
609                                 break;
610                         }
611                 }
612         }
613
614         return ret;
615 }
616
617 static void partition_clk_disable(int id)
618 {
619         u32 idx;
620         struct clk *clk;
621         struct partition_clk_info *clk_info;
622
623         BUG_ON(id < 0 || id >= tegra_num_powerdomains);
624
625         for (idx = 0; idx < MAX_CLK_EN_NUM; idx++) {
626                 clk_info = &powergate_partition_info[id].clk_info[idx];
627                 clk = clk_info->clk_ptr;
628                 if (!clk)
629                         break;
630
631                 if (clk_info->clk_type != RST_ONLY)
632                         clk_disable_unprepare(clk);
633         }
634 }
635
636 static void powergate_partition_assert_reset(int id)
637 {
638         u32 idx;
639         struct clk *clk_ptr;
640         struct partition_clk_info *clk_info;
641
642         BUG_ON(id < 0 || id >= tegra_num_powerdomains);
643
644         for (idx = 0; idx < MAX_CLK_EN_NUM; idx++) {
645                 clk_info = &powergate_partition_info[id].clk_info[idx];
646                 clk_ptr = clk_info->clk_ptr;
647                 if (!clk_ptr)
648                         break;
649                 if (clk_info->clk_type != CLK_ONLY)
650                         tegra_periph_reset_assert(clk_ptr);
651         }
652 }
653
654 static void powergate_partition_deassert_reset(int id)
655 {
656         u32 idx;
657         struct clk *clk_ptr;
658         struct partition_clk_info *clk_info;
659
660         BUG_ON(id < 0 || id >= tegra_num_powerdomains);
661
662         for (idx = 0; idx < MAX_CLK_EN_NUM; idx++) {
663                 clk_info = &powergate_partition_info[id].clk_info[idx];
664                 clk_ptr = clk_info->clk_ptr;
665                 if (!clk_ptr)
666                         break;
667                 if (clk_info->clk_type != CLK_ONLY)
668                         tegra_periph_reset_deassert(clk_ptr);
669         }
670 }
671
672 /* Must be called with clk disabled, and returns with clk disabled */
673 static int tegra_powergate_reset_module(int id)
674 {
675         int ret;
676
677         powergate_partition_assert_reset(id);
678
679         udelay(10);
680
681         ret = partition_clk_enable(id);
682         if (ret)
683                 return ret;
684
685         udelay(10);
686
687         powergate_partition_deassert_reset(id);
688
689         partition_clk_disable(id);
690
691         return 0;
692 }
693
694 /*
695  * Must be called with clk disabled, and returns with clk disabled
696  * Drivers should enable clks for partition. Unpowergates only the
697  * partition.
698  */
699 int tegra_unpowergate_partition(int id)
700 {
701         int ret;
702
703         /* If first clk_ptr is null, fill clk info for the partition */
704         if (!powergate_partition_info[id].clk_info[0].clk_ptr)
705                 get_clk_info(id);
706
707         if (tegra_powergate_is_powered(id))
708                 return tegra_powergate_reset_module(id);
709
710         ret = unpowergate_module(id);
711         if (ret)
712                 goto err_power;
713
714         powergate_partition_assert_reset(id);
715
716         /* Un-Powergating fails if all clks are not enabled */
717         ret = partition_clk_enable(id);
718         if (ret)
719                 goto err_clk_on;
720
721         udelay(10);
722
723         ret = tegra_powergate_remove_clamping(id);
724         if (ret)
725                 goto err_clamp;
726
727         udelay(10);
728         powergate_partition_deassert_reset(id);
729
730         mc_flush_done(id);
731
732         /* Disable all clks enabled earlier. Drivers should enable clks */
733         partition_clk_disable(id);
734
735         return 0;
736
737 err_clamp:
738         partition_clk_disable(id);
739 err_clk_on:
740         powergate_module(id);
741 err_power:
742         WARN(1, "Could not Un-Powergate %d", id);
743         return ret;
744 }
745
746 /*
747  * Must be called with clk disabled, and returns with clk enabled
748  * Unpowergates the partition and enables all required clks.
749  */
750 int tegra_unpowergate_partition_with_clk_on(int id)
751 {
752         int ret = 0;
753
754 #ifndef CONFIG_ARCH_TEGRA_2x_SOC
755         /* Restrict this functions use to few partitions */
756         BUG_ON(id != TEGRA_POWERGATE_SATA && id != TEGRA_POWERGATE_PCIE);
757 #else
758         /* Restrict this functions use to few partitions */
759         BUG_ON(id != TEGRA_POWERGATE_PCIE);
760 #endif
761
762         ret = tegra_unpowergate_partition(id);
763         if (ret)
764                 goto err_unpowergating;
765
766         /* Enable clks for the partition */
767         ret = partition_clk_enable(id);
768         if (ret)
769                 goto err_unpowergate_clk;
770
771         return ret;
772
773 err_unpowergate_clk:
774         tegra_powergate_partition(id);
775         WARN(1, "Could not Un-Powergate %d, err in enabling clk", id);
776 err_unpowergating:
777         WARN(1, "Could not Un-Powergate %d", id);
778         return ret;
779 }
780
781 /*
782  * Must be called with clk disabled. Powergates the partition only
783  */
784 int tegra_powergate_partition(int id)
785 {
786         int ret;
787
788         /* If first clk_ptr is null, fill clk info for the partition */
789         if (powergate_partition_info[id].clk_info[0].clk_ptr)
790                 get_clk_info(id);
791         powergate_partition_assert_reset(id);
792
793         /* Powergating is done only if refcnt of all clks is 0 */
794         ret = is_partition_clk_disabled(id);
795         if (ret)
796                 goto err_clk_off;
797
798         ret = powergate_module(id);
799         if (ret)
800                 goto err_power_off;
801
802         return 0;
803
804 err_power_off:
805         WARN(1, "Could not Powergate Partition %d", id);
806 err_clk_off:
807         WARN(1, "Could not Powergate Partition %d, all clks not disabled", id);
808         return ret;
809 }
810
811 int tegra_powergate_partition_with_clk_off(int id)
812 {
813         int ret = 0;
814
815 #ifndef CONFIG_ARCH_TEGRA_2x_SOC
816         /* Restrict functions use to selected partitions */
817         BUG_ON(id != TEGRA_POWERGATE_PCIE && id != TEGRA_POWERGATE_SATA);
818 #else
819         /* Restrict functions use to selected partitions */
820         BUG_ON(id != TEGRA_POWERGATE_PCIE);
821 #endif
822         /* Disable clks for the partition */
823         partition_clk_disable(id);
824
825         ret = is_partition_clk_disabled(id);
826         if (ret)
827                 goto err_powergate_clk;
828
829         ret = tegra_powergate_partition(id);
830         if (ret)
831                 goto err_powergating;
832
833         return ret;
834
835 err_powergate_clk:
836         WARN(1, "Could not Powergate Partition %d, all clks not disabled", id);
837 err_powergating:
838         partition_clk_enable(id);
839         WARN(1, "Could not Powergate Partition %d", id);
840         return ret;
841 }
842
843 int tegra_cpu_powergate_id(int cpuid)
844 {
845         if (cpuid > 0 && cpuid < tegra_num_cpu_domains)
846                 return tegra_cpu_domains[cpuid];
847
848         return -EINVAL;
849 }
850
851 int __init tegra_powergate_init(void)
852 {
853         switch (tegra_chip_id) {
854         case TEGRA20:
855                 tegra_num_powerdomains = 7;
856                 tegra_num_cpu_domains = 1;
857                 tegra_cpu_domains = tegra20_cpu_domains;
858                 break;
859         case TEGRA30:
860                 tegra_num_powerdomains = 14;
861                 tegra_num_cpu_domains = 4;
862                 tegra_cpu_domains = tegra30_cpu_domains;
863                 break;
864         default:
865                 /* Unknown Tegra variant. Disable powergating */
866                 tegra_num_powerdomains = 0;
867                 break;
868         }
869
870         return 0;
871 }
872
873 const char *tegra_powergate_get_name(int id)
874 {
875         if (id < 0 || id >= tegra_num_powerdomains)
876                 return "invalid";
877
878         return powergate_partition_info[id].name;
879 }
880
881 #ifdef CONFIG_DEBUG_FS
882
883 static int powergate_show(struct seq_file *s, void *data)
884 {
885         int i;
886
887         seq_printf(s, " powergate powered\n");
888         seq_printf(s, "------------------\n");
889
890         for (i = 0; i < tegra_num_powerdomains; i++)
891                 seq_printf(s, " %9s %7s\n", powergate_partition_info[i].name,
892                         tegra_powergate_is_powered(i) ? "yes" : "no");
893         return 0;
894 }
895
896 static int powergate_open(struct inode *inode, struct file *file)
897 {
898         return single_open(file, powergate_show, inode->i_private);
899 }
900
901 static const struct file_operations powergate_fops = {
902         .open           = powergate_open,
903         .read           = seq_read,
904         .llseek         = seq_lseek,
905         .release        = single_release,
906 };
907
908 int __init tegra_powergate_debugfs_init(void)
909 {
910         struct dentry *d;
911
912         if (powergate_name) {
913                 d = debugfs_create_file("powergate", S_IRUGO, NULL, NULL,
914                         &powergate_fops);
915                 if (!d)
916                         return -ENOMEM;
917         }
918
919         return 0;
920 }
921
922 #endif