ARM: tegra11: CPU rail power up sequence
[linux-3.10.git] / arch / arm / mach-tegra / pm.h
1 /*
2  * arch/arm/mach-tegra/include/mach/pm.h
3  *
4  * Copyright (C) 2010 Google, Inc.
5  * Copyright (C) 2010-2012 NVIDIA Corporation
6  *
7  * Author:
8  *      Colin Cross <ccross@google.com>
9  *
10  * This software is licensed under the terms of the GNU General Public
11  * License version 2, as published by the Free Software Foundation, and
12  * may be copied, distributed, and modified under those terms.
13  *
14  * This program is distributed in the hope that it will be useful,
15  * but WITHOUT ANY WARRANTY; without even the implied warranty of
16  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
17  * GNU General Public License for more details.
18  *
19  */
20
21
22 #ifndef _MACH_TEGRA_PM_H_
23 #define _MACH_TEGRA_PM_H_
24
25 #include <linux/mutex.h>
26 #include <linux/init.h>
27 #include <linux/errno.h>
28 #include <linux/clkdev.h>
29
30 #include <mach/iomap.h>
31
32 #define PMC_SCRATCH0            0x50
33 #define PMC_SCRATCH1            0x54
34 #define PMC_SCRATCH4            0x60
35
36 enum tegra_suspend_mode {
37         TEGRA_SUSPEND_NONE = 0,
38         TEGRA_SUSPEND_LP2,      /* CPU voltage off */
39         TEGRA_SUSPEND_LP1,      /* CPU voltage off, DRAM self-refresh */
40         TEGRA_SUSPEND_LP0,      /* CPU + core voltage off, DRAM self-refresh */
41         TEGRA_MAX_SUSPEND_MODE,
42 };
43
44 enum suspend_stage {
45         TEGRA_SUSPEND_BEFORE_PERIPHERAL,
46         TEGRA_SUSPEND_BEFORE_CPU,
47 };
48
49 enum resume_stage {
50         TEGRA_RESUME_AFTER_PERIPHERAL,
51         TEGRA_RESUME_AFTER_CPU,
52 };
53
54 struct tegra_suspend_platform_data {
55         unsigned long cpu_timer;   /* CPU power good time in us,  LP2/LP1 */
56         unsigned long cpu_off_timer;    /* CPU power off time us, LP2/LP1 */
57         unsigned long core_timer;  /* core power good time in ticks,  LP0 */
58         unsigned long core_off_timer;   /* core power off time ticks, LP0 */
59         bool corereq_high;         /* Core power request active-high */
60         bool sysclkreq_high;       /* System clock request is active-high */
61         bool combined_req;         /* if core & CPU power requests are combined */
62         enum tegra_suspend_mode suspend_mode;
63         unsigned long cpu_lp2_min_residency; /* Min LP2 state residency in us */
64         void (*board_suspend)(int lp_state, enum suspend_stage stg);
65         /* lp_state = 0 for LP0 state, 1 for LP1 state, 2 for LP2 state */
66         void (*board_resume)(int lp_state, enum resume_stage stg);
67         unsigned int cpu_resume_boost;  /* CPU frequency resume boost in kHz */
68 };
69
70 /* Tegra io dpd entry - for each supported driver */
71 struct tegra_io_dpd {
72         const char *name;       /* driver name */
73         u8 io_dpd_reg_index;    /* io dpd register index */
74         u8 io_dpd_bit;          /* bit position for driver in dpd register */
75 };
76
77 unsigned long tegra_cpu_power_good_time(void);
78 unsigned long tegra_cpu_power_off_time(void);
79 unsigned long tegra_cpu_lp2_min_residency(void);
80 void tegra_clear_cpu_in_lp2(int cpu);
81 bool tegra_set_cpu_in_lp2(int cpu);
82
83 int tegra_suspend_dram(enum tegra_suspend_mode mode, unsigned int flags);
84
85 #define FLOW_CTRL_CLUSTER_CONTROL \
86         (IO_ADDRESS(TEGRA_FLOW_CTRL_BASE) + 0x2c)
87 #define FLOW_CTRL_CPU_CSR_ENABLE_EXT_CRAIL      (1<<13)
88 #define FLOW_CTRL_CPU_CSR_ENABLE_EXT_NCPU       (1<<12)
89 #define FLOW_CTRL_CPU_CSR_ENABLE_EXT_MASK       ( \
90         FLOW_CTRL_CPU_CSR_ENABLE_EXT_NCPU | \
91         FLOW_CTRL_CPU_CSR_ENABLE_EXT_CRAIL )
92 #define FLOW_CTRL_CPU_CSR_IMMEDIATE_WAKE        (1<<3)
93 #define FLOW_CTRL_CPU_CSR_SWITCH_CLUSTER        (1<<2)
94
95 #define FLOW_CTRL_CPU_PWR_CSR \
96         (IO_ADDRESS(TEGRA_FLOW_CTRL_BASE) + 0x38)
97 #define FLOW_CTRL_CPU_PWR_CSR_RAIL_ENABLE       1
98
99 #define FLOW_CTRL_RAM_REPAIR \
100         (IO_ADDRESS(TEGRA_FLOW_CTRL_BASE) + 0x40)
101 #define FLOW_CTRL_RAM_REPAIR_BYPASS_EN  (1<<2)
102
103 #define FUSE_SKU_DIRECT_CONFIG \
104         (IO_ADDRESS(TEGRA_FUSE_BASE) + 0x1F4)
105 #define FUSE_SKU_DISABLE_ALL_CPUS       (1<<5)
106 #define FUSE_SKU_NUM_DISABLED_CPUS(x)   (((x) >> 3) & 3)
107
108 void __init tegra_init_suspend(struct tegra_suspend_platform_data *plat);
109
110 u64 tegra_rtc_read_ms(void);
111
112 /*
113  * Callbacks for platform drivers to implement.
114  */
115 extern void (*tegra_deep_sleep)(int);
116
117 unsigned int tegra_idle_lp2_last(unsigned int us, unsigned int flags);
118
119 #if defined(CONFIG_PM_SLEEP) && !defined(CONFIG_ARCH_TEGRA_2x_SOC)
120 void tegra_lp0_suspend_mc(void);
121 void tegra_lp0_resume_mc(void);
122 void tegra_lp0_cpu_mode(bool enter);
123 #else
124 static inline void tegra_lp0_suspend_mc(void) {}
125 static inline void tegra_lp0_resume_mc(void) {}
126 static inline void tegra_lp0_cpu_mode(bool enter) {}
127 #endif
128
129 #ifdef CONFIG_TEGRA_CLUSTER_CONTROL
130 #define INSTRUMENT_CLUSTER_SWITCH 0     /* Should be zero for shipping code */
131 #define DEBUG_CLUSTER_SWITCH 0          /* Should be zero for shipping code */
132 #define PARAMETERIZE_CLUSTER_SWITCH 1   /* Should be zero for shipping code */
133
134 static inline bool is_g_cluster_present(void)
135 {
136         u32 fuse_sku = readl(FUSE_SKU_DIRECT_CONFIG);
137         if (fuse_sku & FUSE_SKU_DISABLE_ALL_CPUS)
138                 return false;
139         return true;
140 }
141 static inline unsigned int is_lp_cluster(void)
142 {
143         unsigned int reg;
144         reg = readl(FLOW_CTRL_CLUSTER_CONTROL);
145         return (reg & 1); /* 0 == G, 1 == LP*/
146 }
147 int tegra_cluster_control(unsigned int us, unsigned int flags);
148 void tegra_cluster_switch_prolog(unsigned int flags);
149 void tegra_cluster_switch_epilog(unsigned int flags);
150 #else
151 #define INSTRUMENT_CLUSTER_SWITCH 0     /* Must be zero for ARCH_TEGRA_2x_SOC */
152 #define DEBUG_CLUSTER_SWITCH 0          /* Must be zero for ARCH_TEGRA_2x_SOC */
153 #define PARAMETERIZE_CLUSTER_SWITCH 0   /* Must be zero for ARCH_TEGRA_2x_SOC */
154
155 static inline bool is_g_cluster_present(void)   { return true; }
156 static inline unsigned int is_lp_cluster(void)  { return 0; }
157 static inline int tegra_cluster_control(unsigned int us, unsigned int flags)
158 {
159         return -EPERM;
160 }
161 static inline void tegra_cluster_switch_prolog(unsigned int flags) {}
162 static inline void tegra_cluster_switch_epilog(unsigned int flags) {}
163 #endif
164
165 #ifdef CONFIG_ARCH_TEGRA_2x_SOC
166 void tegra2_lp0_suspend_init(void);
167 void tegra2_lp2_set_trigger(unsigned long cycles);
168 unsigned long tegra2_lp2_timer_remain(void);
169 #else
170 void tegra3_lp2_set_trigger(unsigned long cycles);
171 unsigned long tegra3_lp2_timer_remain(void);
172 int tegra3_is_lp2_timer_ready(unsigned int cpu);
173 void tegra3_lp2_timer_cancel_secondary(void);
174 #endif
175
176 static inline void tegra_lp0_suspend_init(void)
177 {
178 #ifdef CONFIG_ARCH_TEGRA_2x_SOC
179         tegra2_lp0_suspend_init();
180 #endif
181 }
182
183 static inline void tegra_lp2_set_trigger(unsigned long cycles)
184 {
185 #ifdef CONFIG_ARCH_TEGRA_2x_SOC
186         tegra2_lp2_set_trigger(cycles);
187 #else
188         tegra3_lp2_set_trigger(cycles);
189 #endif
190 }
191
192 static inline unsigned long tegra_lp2_timer_remain(void)
193 {
194 #ifdef CONFIG_ARCH_TEGRA_2x_SOC
195         return tegra2_lp2_timer_remain();
196 #else
197         return tegra3_lp2_timer_remain();
198 #endif
199 }
200
201 static inline int tegra_is_lp2_timer_ready(unsigned int cpu)
202 {
203 #if defined(CONFIG_TEGRA_LP2_ARM_TWD) || defined(CONFIG_ARCH_TEGRA_2x_SOC)
204         return 1;
205 #else
206         return tegra3_is_lp2_timer_ready(cpu);
207 #endif
208 }
209
210 static inline void tegra_lp2_timer_cancel_secondary(void)
211 {
212 #ifndef CONFIG_ARCH_TEGRA_2x_SOC
213         tegra3_lp2_timer_cancel_secondary();
214 #endif
215 }
216
217 #if DEBUG_CLUSTER_SWITCH && 0 /* !!!FIXME!!! THIS IS BROKEN */
218 extern unsigned int tegra_cluster_debug;
219 #define DEBUG_CLUSTER(x) do { if (tegra_cluster_debug) printk x; } while (0)
220 #else
221 #define DEBUG_CLUSTER(x) do { } while (0)
222 #endif
223 #if PARAMETERIZE_CLUSTER_SWITCH
224 void tegra_cluster_switch_set_parameters(unsigned int us, unsigned int flags);
225 #else
226 static inline void tegra_cluster_switch_set_parameters(
227         unsigned int us, unsigned int flags)
228 { }
229 #endif
230
231 #ifdef CONFIG_SMP
232 extern bool tegra_all_cpus_booted __read_mostly;
233 #else
234 #define tegra_all_cpus_booted (true)
235 #endif
236
237 #ifdef CONFIG_TRUSTED_FOUNDATIONS
238 void tegra_generic_smc(u32 type, u32 subtype, u32 arg);
239 #endif
240
241 /* The debug channel uart base physical address */
242 extern unsigned long  debug_uart_port_base;
243
244 extern struct clk *debug_uart_clk;
245 void tegra_console_uart_suspend(void);
246 void tegra_console_uart_resume(void);
247
248 #endif /* _MACH_TEGRA_PM_H_ */