ARM: tegra: power: Update DFLL bypass start/suspend/resume
[linux-3.10.git] / arch / arm / mach-tegra / pm.h
1 /*
2  * arch/arm/mach-tegra/include/mach/pm.h
3  *
4  * Copyright (C) 2010 Google, Inc.
5  *
6  * Author:
7  *      Colin Cross <ccross@google.com>
8  *
9  * Copyright (c) 2010-2013, NVIDIA CORPORATION.  All rights reserved.
10  *
11  * This program is free software; you can redistribute it and/or modify it
12  * under the terms and conditions of the GNU General Public License,
13  * version 2, as published by the Free Software Foundation.
14  *
15  * This program is distributed in the hope it will be useful, but WITHOUT
16  * ANY WARRANTY; without even the implied warranty of MERCHANTABILITY or
17  * FITNESS FOR A PARTICULAR PURPOSE.  See the GNU General Public License for
18  * more details.
19  *
20  * You should have received a copy of the GNU General Public License
21  * along with this program.  If not, see <http://www.gnu.org/licenses/>.
22  */
23
24
25 #ifndef _MACH_TEGRA_PM_H_
26 #define _MACH_TEGRA_PM_H_
27
28 #include <linux/mutex.h>
29 #include <linux/init.h>
30 #include <linux/errno.h>
31 #include <linux/clkdev.h>
32
33 #include "iomap.h"
34
35 #define PMC_SCRATCH0            0x50
36 #define PMC_SCRATCH1            0x54
37 #define PMC_SCRATCH4            0x60
38
39 enum tegra_suspend_mode {
40         TEGRA_SUSPEND_NONE = 0,
41         TEGRA_SUSPEND_LP2,      /* CPU voltage off */
42         TEGRA_SUSPEND_LP1,      /* CPU voltage off, DRAM self-refresh */
43         TEGRA_SUSPEND_LP0,      /* CPU + core voltage off, DRAM self-refresh */
44         TEGRA_MAX_SUSPEND_MODE,
45 };
46
47 enum suspend_stage {
48         TEGRA_SUSPEND_BEFORE_PERIPHERAL,
49         TEGRA_SUSPEND_BEFORE_CPU,
50 };
51
52 enum resume_stage {
53         TEGRA_RESUME_AFTER_PERIPHERAL,
54         TEGRA_RESUME_AFTER_CPU,
55 };
56
57 struct tegra_suspend_platform_data {
58         unsigned long cpu_timer;   /* CPU power good time in us,  LP2/LP1 */
59         unsigned long cpu_off_timer;    /* CPU power off time us, LP2/LP1 */
60         unsigned long core_timer;  /* core power good time in ticks,  LP0 */
61         unsigned long core_off_timer;   /* core power off time ticks, LP0 */
62         bool corereq_high;         /* Core power request active-high */
63         bool sysclkreq_high;       /* System clock request is active-high */
64         bool sysclkreq_gpio;       /* if System clock request is set to gpio */
65         bool combined_req;         /* if core & CPU power requests are combined */
66         enum tegra_suspend_mode suspend_mode;
67         unsigned long cpu_lp2_min_residency; /* Min LP2 state residency in us */
68         void (*board_suspend)(int lp_state, enum suspend_stage stg);
69         /* lp_state = 0 for LP0 state, 1 for LP1 state, 2 for LP2 state */
70         void (*board_resume)(int lp_state, enum resume_stage stg);
71         unsigned int cpu_resume_boost;  /* CPU frequency resume boost in kHz */
72 #ifdef CONFIG_TEGRA_LP1_LOW_COREVOLTAGE
73         bool lp1_lowvolt_support;
74         unsigned int i2c_base_addr;
75         unsigned int pmuslave_addr;
76         unsigned int core_reg_addr;
77         unsigned int lp1_core_volt_low_cold;
78         unsigned int lp1_core_volt_low;
79         unsigned int lp1_core_volt_high;
80 #endif
81         unsigned int lp1bb_core_volt_min;
82         unsigned long lp1bb_emc_rate_min;
83         unsigned long lp1bb_emc_rate_max;
84 #ifdef CONFIG_ARCH_TEGRA_HAS_SYMMETRIC_CPU_PWR_GATE
85         unsigned long min_residency_vmin_fmin;
86         unsigned long min_residency_ncpu_slow;
87         unsigned long min_residency_ncpu_fast;
88         unsigned long min_residency_crail;
89 #endif
90         unsigned long min_residency_mc_clk;
91         bool usb_vbus_internal_wake; /* support for internal vbus wake */
92         bool usb_id_internal_wake; /* support for internal id wake */
93
94         void (*suspend_dfll_bypass)(void);
95         void (*resume_dfll_bypass)(void);
96 };
97
98 /* clears io dpd settings before kernel code */
99 void tegra_bl_io_dpd_cleanup(void);
100
101 unsigned long tegra_cpu_power_good_time(void);
102 unsigned long tegra_cpu_power_off_time(void);
103 unsigned long tegra_cpu_lp2_min_residency(void);
104 unsigned long tegra_mc_clk_stop_min_residency(void);
105 #ifdef CONFIG_ARCH_TEGRA_HAS_SYMMETRIC_CPU_PWR_GATE
106 unsigned long tegra_min_residency_vmin_fmin(void);
107 unsigned long tegra_min_residency_ncpu(void);
108 unsigned long tegra_min_residency_crail(void);
109 #endif
110 void tegra_clear_cpu_in_pd(int cpu);
111 bool tegra_set_cpu_in_pd(int cpu);
112
113 void tegra_mc_clk_prepare(void);
114 void tegra_mc_clk_finish(void);
115 int tegra_suspend_dram(enum tegra_suspend_mode mode, unsigned int flags);
116 #ifdef CONFIG_TEGRA_LP1_LOW_COREVOLTAGE
117 int tegra_is_lp1_suspend_mode(void);
118 #endif
119 void tegra_lp1bb_suspend_emc_rate(unsigned long emc_min, unsigned long emc_max);
120
121 #ifdef CONFIG_ARCH_TEGRA_14x_SOC
122 #define FLOW_CTRL_CLUSTER_CONTROL \
123         (IO_ADDRESS(TEGRA_FLOW_CTRL_BASE) + 0x2c)
124 #endif
125
126 #define FLOW_CTRL_CPU_PWR_CSR \
127         (IO_ADDRESS(TEGRA_FLOW_CTRL_BASE) + 0x38)
128 #define FLOW_CTRL_CPU_PWR_CSR_RAIL_ENABLE       1
129
130 #define FLOW_CTRL_MPID \
131         (IO_ADDRESS(TEGRA_FLOW_CTRL_BASE) + 0x3c)
132
133 #define FLOW_CTRL_RAM_REPAIR \
134         (IO_ADDRESS(TEGRA_FLOW_CTRL_BASE) + 0x40)
135 #define FLOW_CTRL_RAM_REPAIR_BYPASS_EN  (1<<2)
136
137 #define FUSE_SKU_DIRECT_CONFIG \
138         (IO_ADDRESS(TEGRA_FUSE_BASE) + 0x1F4)
139 #define FUSE_SKU_DISABLE_ALL_CPUS       (1<<5)
140 #define FUSE_SKU_NUM_DISABLED_CPUS(x)   (((x) >> 3) & 3)
141
142 void __init tegra_init_suspend(struct tegra_suspend_platform_data *plat);
143
144 u64 tegra_rtc_read_ms(void);
145
146 /*
147  * Callbacks for platform drivers to implement.
148  */
149 extern void (*tegra_deep_sleep)(int);
150
151 unsigned int tegra_idle_power_down_last(unsigned int us, unsigned int flags);
152
153 #if defined(CONFIG_PM_SLEEP) && !defined(CONFIG_ARCH_TEGRA_2x_SOC)
154 void tegra_lp0_suspend_mc(void);
155 void tegra_lp0_resume_mc(void);
156 void tegra_lp0_cpu_mode(bool enter);
157 #else
158 static inline void tegra_lp0_suspend_mc(void) {}
159 static inline void tegra_lp0_resume_mc(void) {}
160 static inline void tegra_lp0_cpu_mode(bool enter) {}
161 #endif
162
163 #ifdef CONFIG_TEGRA_CLUSTER_CONTROL
164 #define INSTRUMENT_CLUSTER_SWITCH 0     /* Should be zero for shipping code */
165 #define DEBUG_CLUSTER_SWITCH 0          /* Should be zero for shipping code */
166 #define PARAMETERIZE_CLUSTER_SWITCH 1   /* Should be zero for shipping code */
167
168 static inline bool is_g_cluster_present(void)
169 {
170         u32 fuse_sku = readl(FUSE_SKU_DIRECT_CONFIG);
171         if (fuse_sku & FUSE_SKU_DISABLE_ALL_CPUS)
172                 return false;
173         return true;
174 }
175 static inline unsigned int is_lp_cluster(void)
176 {
177         unsigned int reg;
178 #ifdef CONFIG_ARCH_TEGRA_14x_SOC
179         reg = readl(FLOW_CTRL_CLUSTER_CONTROL);
180         return reg & 1; /* 0 == G, 1 == LP*/
181 #else
182         asm("mrc        p15, 0, %0, c0, c0, 5\n"
183             "ubfx       %0, %0, #8, #4"
184             : "=r" (reg)
185             :
186             : "cc","memory");
187         return reg ; /* 0 == G, 1 == LP*/
188 #endif
189 }
190 int tegra_cluster_control(unsigned int us, unsigned int flags);
191 void tegra_cluster_switch_prolog(unsigned int flags);
192 void tegra_cluster_switch_epilog(unsigned int flags);
193 int tegra_switch_to_g_cluster(void);
194 int tegra_switch_to_lp_cluster(void);
195 int tegra_cluster_switch(struct clk *cpu_clk, struct clk *new_cluster_clk);
196 #else
197 #define INSTRUMENT_CLUSTER_SWITCH 0     /* Must be zero for ARCH_TEGRA_2x_SOC */
198 #define DEBUG_CLUSTER_SWITCH 0          /* Must be zero for ARCH_TEGRA_2x_SOC */
199 #define PARAMETERIZE_CLUSTER_SWITCH 0   /* Must be zero for ARCH_TEGRA_2x_SOC */
200
201 static inline bool is_g_cluster_present(void)   { return true; }
202 static inline unsigned int is_lp_cluster(void)  { return 0; }
203 static inline int tegra_cluster_control(unsigned int us, unsigned int flags)
204 {
205         return -EPERM;
206 }
207 static inline void tegra_cluster_switch_prolog(unsigned int flags) {}
208 static inline void tegra_cluster_switch_epilog(unsigned int flags) {}
209 static inline int tegra_switch_to_g_cluster(void)
210 {
211         return -EPERM;
212 }
213 static inline int tegra_switch_to_lp_cluster(void)
214 {
215         return -EPERM;
216 }
217 static inline int tegra_cluster_switch(struct clk *cpu_clk,
218                                        struct clk *new_cluster_clk)
219 {
220         return -EPERM;
221 }
222 #endif
223
224 #ifdef CONFIG_ARCH_TEGRA_2x_SOC
225 void tegra2_lp0_suspend_init(void);
226 void tegra2_lp2_set_trigger(unsigned long cycles);
227 unsigned long tegra2_lp2_timer_remain(void);
228 #else
229 void tegra3_lp2_set_trigger(unsigned long cycles);
230 unsigned long tegra3_lp2_timer_remain(void);
231 int tegra3_is_cpu_wake_timer_ready(unsigned int cpu);
232 void tegra3_lp2_timer_cancel_secondary(void);
233 #endif
234
235 static inline void tegra_lp0_suspend_init(void)
236 {
237 #ifdef CONFIG_ARCH_TEGRA_2x_SOC
238         tegra2_lp0_suspend_init();
239 #endif
240 }
241
242 static inline void tegra_pd_set_trigger(unsigned long cycles)
243 {
244 #ifdef CONFIG_ARCH_TEGRA_2x_SOC
245         tegra2_lp2_set_trigger(cycles);
246 #else
247         tegra3_lp2_set_trigger(cycles);
248 #endif
249 }
250
251 static inline unsigned long tegra_pd_timer_remain(void)
252 {
253 #ifdef CONFIG_ARCH_TEGRA_2x_SOC
254         return tegra2_lp2_timer_remain();
255 #else
256         return tegra3_lp2_timer_remain();
257 #endif
258 }
259
260 static inline int tegra_is_cpu_wake_timer_ready(unsigned int cpu)
261 {
262 #if defined(CONFIG_TEGRA_LP2_CPU_TIMER) || defined(CONFIG_ARCH_TEGRA_2x_SOC)
263         return 1;
264 #else
265         return tegra3_is_cpu_wake_timer_ready(cpu);
266 #endif
267 }
268
269 static inline void tegra_pd_timer_cancel_secondary(void)
270 {
271 #ifndef CONFIG_ARCH_TEGRA_2x_SOC
272         tegra3_lp2_timer_cancel_secondary();
273 #endif
274 }
275
276 #if DEBUG_CLUSTER_SWITCH && 0 /* !!!FIXME!!! THIS IS BROKEN */
277 extern unsigned int tegra_cluster_debug;
278 #define DEBUG_CLUSTER(x) do { if (tegra_cluster_debug) printk x; } while (0)
279 #else
280 #define DEBUG_CLUSTER(x) do { } while (0)
281 #endif
282 #if PARAMETERIZE_CLUSTER_SWITCH
283 void tegra_cluster_switch_set_parameters(unsigned int us, unsigned int flags);
284 #else
285 static inline void tegra_cluster_switch_set_parameters(
286         unsigned int us, unsigned int flags)
287 { }
288 #endif
289
290 #ifdef CONFIG_SMP
291 extern bool tegra_all_cpus_booted __read_mostly;
292 #else
293 #define tegra_all_cpus_booted (true)
294 #endif
295
296 #if !defined(CONFIG_ARCH_TEGRA_2x_SOC) && !defined(CONFIG_ARCH_TEGRA_3x_SOC) \
297         && defined(CONFIG_SMP)
298 void tegra_smp_clear_power_mask(void);
299 #else
300 static inline void tegra_smp_clear_power_mask(void){}
301 #endif
302
303 #if defined(CONFIG_ARCH_TEGRA_14x_SOC)
304 void tegra_smp_save_power_mask(void);
305 void tegra_smp_restore_power_mask(void);
306 #endif
307
308 #ifdef CONFIG_TEGRA_USE_SECURE_KERNEL
309 void tegra_generic_smc(u32 type, u32 subtype, u32 arg);
310 #endif
311
312 /* The debug channel uart base physical address */
313 extern unsigned long  debug_uart_port_base;
314
315 extern struct clk *debug_uart_clk;
316 void tegra_console_uart_suspend(void);
317 void tegra_console_uart_resume(void);
318
319
320 #endif /* _MACH_TEGRA_PM_H_ */