arm: tegra14: bbc: update core suspend about EMC rate
[linux-3.10.git] / arch / arm / mach-tegra / pm.h
1 /*
2  * arch/arm/mach-tegra/include/mach/pm.h
3  *
4  * Copyright (C) 2010 Google, Inc.
5  *
6  * Author:
7  *      Colin Cross <ccross@google.com>
8  *
9  * Copyright (c) 2010-2013, NVIDIA CORPORATION.  All rights reserved.
10  *
11  * This program is free software; you can redistribute it and/or modify it
12  * under the terms and conditions of the GNU General Public License,
13  * version 2, as published by the Free Software Foundation.
14  *
15  * This program is distributed in the hope it will be useful, but WITHOUT
16  * ANY WARRANTY; without even the implied warranty of MERCHANTABILITY or
17  * FITNESS FOR A PARTICULAR PURPOSE.  See the GNU General Public License for
18  * more details.
19  *
20  * You should have received a copy of the GNU General Public License
21  * along with this program.  If not, see <http://www.gnu.org/licenses/>.
22  */
23
24
25 #ifndef _MACH_TEGRA_PM_H_
26 #define _MACH_TEGRA_PM_H_
27
28 #include <linux/mutex.h>
29 #include <linux/init.h>
30 #include <linux/errno.h>
31 #include <linux/clkdev.h>
32
33 #include "iomap.h"
34
35 #define PMC_SCRATCH0            0x50
36 #define PMC_SCRATCH1            0x54
37 #define PMC_SCRATCH4            0x60
38
39 enum tegra_suspend_mode {
40         TEGRA_SUSPEND_NONE = 0,
41         TEGRA_SUSPEND_LP2,      /* CPU voltage off */
42         TEGRA_SUSPEND_LP1,      /* CPU voltage off, DRAM self-refresh */
43         TEGRA_SUSPEND_LP0,      /* CPU + core voltage off, DRAM self-refresh */
44         TEGRA_MAX_SUSPEND_MODE,
45 };
46
47 enum suspend_stage {
48         TEGRA_SUSPEND_BEFORE_PERIPHERAL,
49         TEGRA_SUSPEND_BEFORE_CPU,
50 };
51
52 enum resume_stage {
53         TEGRA_RESUME_AFTER_PERIPHERAL,
54         TEGRA_RESUME_AFTER_CPU,
55 };
56
57 struct tegra_suspend_platform_data {
58         unsigned long cpu_timer;   /* CPU power good time in us,  LP2/LP1 */
59         unsigned long cpu_off_timer;    /* CPU power off time us, LP2/LP1 */
60         unsigned long core_timer;  /* core power good time in ticks,  LP0 */
61         unsigned long core_off_timer;   /* core power off time ticks, LP0 */
62         bool corereq_high;         /* Core power request active-high */
63         bool sysclkreq_high;       /* System clock request is active-high */
64         bool sysclkreq_gpio;       /* if System clock request is set to gpio */
65         bool combined_req;         /* if core & CPU power requests are combined */
66         enum tegra_suspend_mode suspend_mode;
67         unsigned long cpu_lp2_min_residency; /* Min LP2 state residency in us */
68         void (*board_suspend)(int lp_state, enum suspend_stage stg);
69         /* lp_state = 0 for LP0 state, 1 for LP1 state, 2 for LP2 state */
70         void (*board_resume)(int lp_state, enum resume_stage stg);
71         unsigned int cpu_resume_boost;  /* CPU frequency resume boost in kHz */
72 #ifdef CONFIG_TEGRA_LP1_LOW_COREVOLTAGE
73         bool lp1_lowvolt_support;
74         unsigned int i2c_base_addr;
75         unsigned int pmuslave_addr;
76         unsigned int core_reg_addr;
77         unsigned int lp1_core_volt_low_cold;
78         unsigned int lp1_core_volt_low;
79         unsigned int lp1_core_volt_high;
80 #endif
81         unsigned int lp1bb_core_volt_min;
82         unsigned long lp1bb_emc_rate_min;
83         unsigned long lp1bb_emc_rate_max;
84 #ifdef CONFIG_ARCH_TEGRA_HAS_SYMMETRIC_CPU_PWR_GATE
85         unsigned long min_residency_vmin_fmin;
86         unsigned long min_residency_ncpu_slow;
87         unsigned long min_residency_ncpu_fast;
88         unsigned long min_residency_crail;
89 #endif
90         unsigned long min_residency_mc_clk;
91         bool usb_vbus_internal_wake; /* support for internal vbus wake */
92         bool usb_id_internal_wake; /* support for internal id wake */
93 };
94
95 /* clears io dpd settings before kernel code */
96 void tegra_bl_io_dpd_cleanup(void);
97
98 unsigned long tegra_cpu_power_good_time(void);
99 unsigned long tegra_cpu_power_off_time(void);
100 unsigned long tegra_cpu_lp2_min_residency(void);
101 unsigned long tegra_mc_clk_stop_min_residency(void);
102 #ifdef CONFIG_ARCH_TEGRA_HAS_SYMMETRIC_CPU_PWR_GATE
103 unsigned long tegra_min_residency_vmin_fmin(void);
104 unsigned long tegra_min_residency_ncpu(void);
105 unsigned long tegra_min_residency_crail(void);
106 #endif
107 void tegra_clear_cpu_in_pd(int cpu);
108 bool tegra_set_cpu_in_pd(int cpu);
109
110 void tegra_mc_clk_prepare(void);
111 void tegra_mc_clk_finish(void);
112 int tegra_suspend_dram(enum tegra_suspend_mode mode, unsigned int flags);
113 #ifdef CONFIG_TEGRA_LP1_LOW_COREVOLTAGE
114 int tegra_is_lp1_suspend_mode(void);
115 #endif
116 void tegra_lp1bb_suspend_emc_rate(unsigned long emc_min, unsigned long emc_max);
117
118 #ifdef CONFIG_ARCH_TEGRA_14x_SOC
119 #define FLOW_CTRL_CLUSTER_CONTROL \
120         (IO_ADDRESS(TEGRA_FLOW_CTRL_BASE) + 0x2c)
121 #endif
122
123 #define FLOW_CTRL_CPU_PWR_CSR \
124         (IO_ADDRESS(TEGRA_FLOW_CTRL_BASE) + 0x38)
125 #define FLOW_CTRL_CPU_PWR_CSR_RAIL_ENABLE       1
126
127 #define FLOW_CTRL_MPID \
128         (IO_ADDRESS(TEGRA_FLOW_CTRL_BASE) + 0x3c)
129
130 #define FLOW_CTRL_RAM_REPAIR \
131         (IO_ADDRESS(TEGRA_FLOW_CTRL_BASE) + 0x40)
132 #define FLOW_CTRL_RAM_REPAIR_BYPASS_EN  (1<<2)
133
134 #define FUSE_SKU_DIRECT_CONFIG \
135         (IO_ADDRESS(TEGRA_FUSE_BASE) + 0x1F4)
136 #define FUSE_SKU_DISABLE_ALL_CPUS       (1<<5)
137 #define FUSE_SKU_NUM_DISABLED_CPUS(x)   (((x) >> 3) & 3)
138
139 void __init tegra_init_suspend(struct tegra_suspend_platform_data *plat);
140
141 u64 tegra_rtc_read_ms(void);
142
143 /*
144  * Callbacks for platform drivers to implement.
145  */
146 extern void (*tegra_deep_sleep)(int);
147
148 unsigned int tegra_idle_power_down_last(unsigned int us, unsigned int flags);
149
150 #if defined(CONFIG_PM_SLEEP) && !defined(CONFIG_ARCH_TEGRA_2x_SOC)
151 void tegra_lp0_suspend_mc(void);
152 void tegra_lp0_resume_mc(void);
153 void tegra_lp0_cpu_mode(bool enter);
154 #else
155 static inline void tegra_lp0_suspend_mc(void) {}
156 static inline void tegra_lp0_resume_mc(void) {}
157 static inline void tegra_lp0_cpu_mode(bool enter) {}
158 #endif
159
160 #ifdef CONFIG_TEGRA_CLUSTER_CONTROL
161 #define INSTRUMENT_CLUSTER_SWITCH 0     /* Should be zero for shipping code */
162 #define DEBUG_CLUSTER_SWITCH 0          /* Should be zero for shipping code */
163 #define PARAMETERIZE_CLUSTER_SWITCH 1   /* Should be zero for shipping code */
164
165 static inline bool is_g_cluster_present(void)
166 {
167         u32 fuse_sku = readl(FUSE_SKU_DIRECT_CONFIG);
168         if (fuse_sku & FUSE_SKU_DISABLE_ALL_CPUS)
169                 return false;
170         return true;
171 }
172 static inline unsigned int is_lp_cluster(void)
173 {
174         unsigned int reg;
175 #ifdef CONFIG_ARCH_TEGRA_14x_SOC
176         reg = readl(FLOW_CTRL_CLUSTER_CONTROL);
177         return reg & 1; /* 0 == G, 1 == LP*/
178 #else
179         asm("mrc        p15, 0, %0, c0, c0, 5\n"
180             "ubfx       %0, %0, #8, #4"
181             : "=r" (reg)
182             :
183             : "cc","memory");
184         return reg ; /* 0 == G, 1 == LP*/
185 #endif
186 }
187 int tegra_cluster_control(unsigned int us, unsigned int flags);
188 void tegra_cluster_switch_prolog(unsigned int flags);
189 void tegra_cluster_switch_epilog(unsigned int flags);
190 int tegra_switch_to_g_cluster(void);
191 int tegra_switch_to_lp_cluster(void);
192 int tegra_cluster_switch(struct clk *cpu_clk, struct clk *new_cluster_clk);
193 #else
194 #define INSTRUMENT_CLUSTER_SWITCH 0     /* Must be zero for ARCH_TEGRA_2x_SOC */
195 #define DEBUG_CLUSTER_SWITCH 0          /* Must be zero for ARCH_TEGRA_2x_SOC */
196 #define PARAMETERIZE_CLUSTER_SWITCH 0   /* Must be zero for ARCH_TEGRA_2x_SOC */
197
198 static inline bool is_g_cluster_present(void)   { return true; }
199 static inline unsigned int is_lp_cluster(void)  { return 0; }
200 static inline int tegra_cluster_control(unsigned int us, unsigned int flags)
201 {
202         return -EPERM;
203 }
204 static inline void tegra_cluster_switch_prolog(unsigned int flags) {}
205 static inline void tegra_cluster_switch_epilog(unsigned int flags) {}
206 static inline int tegra_switch_to_g_cluster(void)
207 {
208         return -EPERM;
209 }
210 static inline int tegra_switch_to_lp_cluster(void)
211 {
212         return -EPERM;
213 }
214 static inline int tegra_cluster_switch(struct clk *cpu_clk,
215                                        struct clk *new_cluster_clk)
216 {
217         return -EPERM;
218 }
219 #endif
220
221 #ifdef CONFIG_ARCH_TEGRA_2x_SOC
222 void tegra2_lp0_suspend_init(void);
223 void tegra2_lp2_set_trigger(unsigned long cycles);
224 unsigned long tegra2_lp2_timer_remain(void);
225 #else
226 void tegra3_lp2_set_trigger(unsigned long cycles);
227 unsigned long tegra3_lp2_timer_remain(void);
228 int tegra3_is_cpu_wake_timer_ready(unsigned int cpu);
229 void tegra3_lp2_timer_cancel_secondary(void);
230 #endif
231
232 static inline void tegra_lp0_suspend_init(void)
233 {
234 #ifdef CONFIG_ARCH_TEGRA_2x_SOC
235         tegra2_lp0_suspend_init();
236 #endif
237 }
238
239 static inline void tegra_pd_set_trigger(unsigned long cycles)
240 {
241 #ifdef CONFIG_ARCH_TEGRA_2x_SOC
242         tegra2_lp2_set_trigger(cycles);
243 #else
244         tegra3_lp2_set_trigger(cycles);
245 #endif
246 }
247
248 static inline unsigned long tegra_pd_timer_remain(void)
249 {
250 #ifdef CONFIG_ARCH_TEGRA_2x_SOC
251         return tegra2_lp2_timer_remain();
252 #else
253         return tegra3_lp2_timer_remain();
254 #endif
255 }
256
257 static inline int tegra_is_cpu_wake_timer_ready(unsigned int cpu)
258 {
259 #if defined(CONFIG_TEGRA_LP2_CPU_TIMER) || defined(CONFIG_ARCH_TEGRA_2x_SOC)
260         return 1;
261 #else
262         return tegra3_is_cpu_wake_timer_ready(cpu);
263 #endif
264 }
265
266 static inline void tegra_pd_timer_cancel_secondary(void)
267 {
268 #ifndef CONFIG_ARCH_TEGRA_2x_SOC
269         tegra3_lp2_timer_cancel_secondary();
270 #endif
271 }
272
273 #if DEBUG_CLUSTER_SWITCH && 0 /* !!!FIXME!!! THIS IS BROKEN */
274 extern unsigned int tegra_cluster_debug;
275 #define DEBUG_CLUSTER(x) do { if (tegra_cluster_debug) printk x; } while (0)
276 #else
277 #define DEBUG_CLUSTER(x) do { } while (0)
278 #endif
279 #if PARAMETERIZE_CLUSTER_SWITCH
280 void tegra_cluster_switch_set_parameters(unsigned int us, unsigned int flags);
281 #else
282 static inline void tegra_cluster_switch_set_parameters(
283         unsigned int us, unsigned int flags)
284 { }
285 #endif
286
287 #ifdef CONFIG_SMP
288 extern bool tegra_all_cpus_booted __read_mostly;
289 #else
290 #define tegra_all_cpus_booted (true)
291 #endif
292
293 #if !defined(CONFIG_ARCH_TEGRA_2x_SOC) && !defined(CONFIG_ARCH_TEGRA_3x_SOC) \
294         && defined(CONFIG_SMP)
295 void tegra_smp_clear_power_mask(void);
296 #else
297 static inline void tegra_smp_clear_power_mask(void){}
298 #endif
299
300 #if defined(CONFIG_ARCH_TEGRA_14x_SOC)
301 void tegra_smp_save_power_mask(void);
302 void tegra_smp_restore_power_mask(void);
303 #endif
304
305 #ifdef CONFIG_TEGRA_USE_SECURE_KERNEL
306 void tegra_generic_smc(u32 type, u32 subtype, u32 arg);
307 #endif
308
309 /* The debug channel uart base physical address */
310 extern unsigned long  debug_uart_port_base;
311
312 extern struct clk *debug_uart_clk;
313 void tegra_console_uart_suspend(void);
314 void tegra_console_uart_resume(void);
315
316
317 #endif /* _MACH_TEGRA_PM_H_ */