ARM: tegra14: clock: Update EMC suspend configuration
[linux-3.10.git] / arch / arm / mach-tegra / pm.h
1 /*
2  * arch/arm/mach-tegra/include/mach/pm.h
3  *
4  * Copyright (C) 2010 Google, Inc.
5  *
6  * Author:
7  *      Colin Cross <ccross@google.com>
8  *
9  * Copyright (c) 2010-2013, NVIDIA CORPORATION.  All rights reserved.
10  *
11  * This program is free software; you can redistribute it and/or modify it
12  * under the terms and conditions of the GNU General Public License,
13  * version 2, as published by the Free Software Foundation.
14  *
15  * This program is distributed in the hope it will be useful, but WITHOUT
16  * ANY WARRANTY; without even the implied warranty of MERCHANTABILITY or
17  * FITNESS FOR A PARTICULAR PURPOSE.  See the GNU General Public License for
18  * more details.
19  *
20  * You should have received a copy of the GNU General Public License
21  * along with this program.  If not, see <http://www.gnu.org/licenses/>.
22  */
23
24
25 #ifndef _MACH_TEGRA_PM_H_
26 #define _MACH_TEGRA_PM_H_
27
28 #include <linux/mutex.h>
29 #include <linux/init.h>
30 #include <linux/errno.h>
31 #include <linux/clkdev.h>
32
33 #include "iomap.h"
34
35 #define PMC_SCRATCH0            0x50
36 #define PMC_SCRATCH1            0x54
37 #define PMC_SCRATCH4            0x60
38
39 enum tegra_suspend_mode {
40         TEGRA_SUSPEND_NONE = 0,
41         TEGRA_SUSPEND_LP2,      /* CPU voltage off */
42         TEGRA_SUSPEND_LP1,      /* CPU voltage off, DRAM self-refresh */
43         TEGRA_SUSPEND_LP0,      /* CPU + core voltage off, DRAM self-refresh */
44         TEGRA_MAX_SUSPEND_MODE,
45 };
46
47 enum suspend_stage {
48         TEGRA_SUSPEND_BEFORE_PERIPHERAL,
49         TEGRA_SUSPEND_BEFORE_CPU,
50 };
51
52 enum resume_stage {
53         TEGRA_RESUME_AFTER_PERIPHERAL,
54         TEGRA_RESUME_AFTER_CPU,
55 };
56
57 struct tegra_suspend_platform_data {
58         unsigned long cpu_timer;   /* CPU power good time in us,  LP2/LP1 */
59         unsigned long cpu_off_timer;    /* CPU power off time us, LP2/LP1 */
60         unsigned long core_timer;  /* core power good time in ticks,  LP0 */
61         unsigned long core_off_timer;   /* core power off time ticks, LP0 */
62         bool corereq_high;         /* Core power request active-high */
63         bool sysclkreq_high;       /* System clock request is active-high */
64         bool sysclkreq_gpio;       /* if System clock request is set to gpio */
65         bool combined_req;         /* if core & CPU power requests are combined */
66         enum tegra_suspend_mode suspend_mode;
67         unsigned long cpu_lp2_min_residency; /* Min LP2 state residency in us */
68         void (*board_suspend)(int lp_state, enum suspend_stage stg);
69         /* lp_state = 0 for LP0 state, 1 for LP1 state, 2 for LP2 state */
70         void (*board_resume)(int lp_state, enum resume_stage stg);
71         unsigned int cpu_resume_boost;  /* CPU frequency resume boost in kHz */
72 #ifdef CONFIG_TEGRA_LP1_LOW_COREVOLTAGE
73         bool lp1_lowvolt_support;
74         unsigned int i2c_base_addr;
75         unsigned int pmuslave_addr;
76         unsigned int core_reg_addr;
77         unsigned int lp1_core_volt_low_cold;
78         unsigned int lp1_core_volt_low;
79         unsigned int lp1_core_volt_high;
80 #endif
81         unsigned int lp1bb_core_volt_min;
82         unsigned long lp1bb_emc_rate_min;
83         unsigned long lp1bb_emc_rate_max;
84 #ifdef CONFIG_ARCH_TEGRA_HAS_SYMMETRIC_CPU_PWR_GATE
85         unsigned long min_residency_vmin_fmin;
86         unsigned long min_residency_ncpu_slow;
87         unsigned long min_residency_ncpu_fast;
88         unsigned long min_residency_crail;
89 #endif
90         unsigned long min_residency_mc_clk;
91         bool usb_vbus_internal_wake; /* support for internal vbus wake */
92         bool usb_id_internal_wake; /* support for internal id wake */
93
94         void (*suspend_dfll_bypass)(void);
95         void (*resume_dfll_bypass)(void);
96 };
97
98 /* clears io dpd settings before kernel code */
99 void tegra_bl_io_dpd_cleanup(void);
100
101 unsigned long tegra_cpu_power_good_time(void);
102 unsigned long tegra_cpu_power_off_time(void);
103 unsigned long tegra_cpu_lp2_min_residency(void);
104 unsigned long tegra_mc_clk_stop_min_residency(void);
105 #ifdef CONFIG_ARCH_TEGRA_HAS_SYMMETRIC_CPU_PWR_GATE
106 unsigned long tegra_min_residency_vmin_fmin(void);
107 unsigned long tegra_min_residency_ncpu(void);
108 unsigned long tegra_min_residency_crail(void);
109 #endif
110 void tegra_clear_cpu_in_pd(int cpu);
111 bool tegra_set_cpu_in_pd(int cpu);
112
113 void tegra_mc_clk_prepare(void);
114 void tegra_mc_clk_finish(void);
115 int tegra_suspend_dram(enum tegra_suspend_mode mode, unsigned int flags);
116 #ifdef CONFIG_TEGRA_LP1_LOW_COREVOLTAGE
117 int tegra_is_lp1_suspend_mode(void);
118 #endif
119 void tegra_lp1bb_suspend_emc_rate(unsigned long emc_min, unsigned long emc_max);
120 void tegra_lp1bb_suspend_mv_set(int mv);
121 unsigned long tegra_lp1bb_emc_min_rate_get(void);
122
123 #ifdef CONFIG_ARCH_TEGRA_14x_SOC
124 #define FLOW_CTRL_CLUSTER_CONTROL \
125         (IO_ADDRESS(TEGRA_FLOW_CTRL_BASE) + 0x2c)
126 #endif
127
128 #define FLOW_CTRL_CPU_PWR_CSR \
129         (IO_ADDRESS(TEGRA_FLOW_CTRL_BASE) + 0x38)
130 #define FLOW_CTRL_CPU_PWR_CSR_RAIL_ENABLE       1
131
132 #define FLOW_CTRL_MPID \
133         (IO_ADDRESS(TEGRA_FLOW_CTRL_BASE) + 0x3c)
134
135 #define FLOW_CTRL_RAM_REPAIR \
136         (IO_ADDRESS(TEGRA_FLOW_CTRL_BASE) + 0x40)
137 #define FLOW_CTRL_RAM_REPAIR_BYPASS_EN  (1<<2)
138
139 #define FUSE_SKU_DIRECT_CONFIG \
140         (IO_ADDRESS(TEGRA_FUSE_BASE) + 0x1F4)
141 #define FUSE_SKU_DISABLE_ALL_CPUS       (1<<5)
142 #define FUSE_SKU_NUM_DISABLED_CPUS(x)   (((x) >> 3) & 3)
143
144 void __init tegra_init_suspend(struct tegra_suspend_platform_data *plat);
145
146 u64 tegra_rtc_read_ms(void);
147
148 /*
149  * Callbacks for platform drivers to implement.
150  */
151 extern void (*tegra_deep_sleep)(int);
152
153 unsigned int tegra_idle_power_down_last(unsigned int us, unsigned int flags);
154
155 #if defined(CONFIG_PM_SLEEP) && !defined(CONFIG_ARCH_TEGRA_2x_SOC)
156 void tegra_lp0_suspend_mc(void);
157 void tegra_lp0_resume_mc(void);
158 void tegra_lp0_cpu_mode(bool enter);
159 #else
160 static inline void tegra_lp0_suspend_mc(void) {}
161 static inline void tegra_lp0_resume_mc(void) {}
162 static inline void tegra_lp0_cpu_mode(bool enter) {}
163 #endif
164
165 #ifdef CONFIG_TEGRA_CLUSTER_CONTROL
166 #define INSTRUMENT_CLUSTER_SWITCH 0     /* Should be zero for shipping code */
167 #define DEBUG_CLUSTER_SWITCH 0          /* Should be zero for shipping code */
168 #define PARAMETERIZE_CLUSTER_SWITCH 1   /* Should be zero for shipping code */
169
170 static inline bool is_g_cluster_present(void)
171 {
172         u32 fuse_sku = readl(FUSE_SKU_DIRECT_CONFIG);
173         if (fuse_sku & FUSE_SKU_DISABLE_ALL_CPUS)
174                 return false;
175         return true;
176 }
177 static inline unsigned int is_lp_cluster(void)
178 {
179         unsigned int reg;
180 #ifdef CONFIG_ARCH_TEGRA_14x_SOC
181         reg = readl(FLOW_CTRL_CLUSTER_CONTROL);
182         return reg & 1; /* 0 == G, 1 == LP*/
183 #else
184         asm("mrc        p15, 0, %0, c0, c0, 5\n"
185             "ubfx       %0, %0, #8, #4"
186             : "=r" (reg)
187             :
188             : "cc","memory");
189         return reg ; /* 0 == G, 1 == LP*/
190 #endif
191 }
192 int tegra_cluster_control(unsigned int us, unsigned int flags);
193 void tegra_cluster_switch_prolog(unsigned int flags);
194 void tegra_cluster_switch_epilog(unsigned int flags);
195 int tegra_switch_to_g_cluster(void);
196 int tegra_switch_to_lp_cluster(void);
197 int tegra_cluster_switch(struct clk *cpu_clk, struct clk *new_cluster_clk);
198 #else
199 #define INSTRUMENT_CLUSTER_SWITCH 0     /* Must be zero for ARCH_TEGRA_2x_SOC */
200 #define DEBUG_CLUSTER_SWITCH 0          /* Must be zero for ARCH_TEGRA_2x_SOC */
201 #define PARAMETERIZE_CLUSTER_SWITCH 0   /* Must be zero for ARCH_TEGRA_2x_SOC */
202
203 static inline bool is_g_cluster_present(void)   { return true; }
204 static inline unsigned int is_lp_cluster(void)  { return 0; }
205 static inline int tegra_cluster_control(unsigned int us, unsigned int flags)
206 {
207         return -EPERM;
208 }
209 static inline void tegra_cluster_switch_prolog(unsigned int flags) {}
210 static inline void tegra_cluster_switch_epilog(unsigned int flags) {}
211 static inline int tegra_switch_to_g_cluster(void)
212 {
213         return -EPERM;
214 }
215 static inline int tegra_switch_to_lp_cluster(void)
216 {
217         return -EPERM;
218 }
219 static inline int tegra_cluster_switch(struct clk *cpu_clk,
220                                        struct clk *new_cluster_clk)
221 {
222         return -EPERM;
223 }
224 #endif
225
226 #ifdef CONFIG_ARCH_TEGRA_2x_SOC
227 void tegra2_lp0_suspend_init(void);
228 void tegra2_lp2_set_trigger(unsigned long cycles);
229 unsigned long tegra2_lp2_timer_remain(void);
230 #else
231 void tegra3_lp2_set_trigger(unsigned long cycles);
232 unsigned long tegra3_lp2_timer_remain(void);
233 int tegra3_is_cpu_wake_timer_ready(unsigned int cpu);
234 void tegra3_lp2_timer_cancel_secondary(void);
235 #endif
236
237 static inline void tegra_lp0_suspend_init(void)
238 {
239 #ifdef CONFIG_ARCH_TEGRA_2x_SOC
240         tegra2_lp0_suspend_init();
241 #endif
242 }
243
244 static inline void tegra_pd_set_trigger(unsigned long cycles)
245 {
246 #ifdef CONFIG_ARCH_TEGRA_2x_SOC
247         tegra2_lp2_set_trigger(cycles);
248 #else
249         tegra3_lp2_set_trigger(cycles);
250 #endif
251 }
252
253 static inline unsigned long tegra_pd_timer_remain(void)
254 {
255 #ifdef CONFIG_ARCH_TEGRA_2x_SOC
256         return tegra2_lp2_timer_remain();
257 #else
258         return tegra3_lp2_timer_remain();
259 #endif
260 }
261
262 static inline int tegra_is_cpu_wake_timer_ready(unsigned int cpu)
263 {
264 #if defined(CONFIG_TEGRA_LP2_CPU_TIMER) || defined(CONFIG_ARCH_TEGRA_2x_SOC)
265         return 1;
266 #else
267         return tegra3_is_cpu_wake_timer_ready(cpu);
268 #endif
269 }
270
271 static inline void tegra_pd_timer_cancel_secondary(void)
272 {
273 #ifndef CONFIG_ARCH_TEGRA_2x_SOC
274         tegra3_lp2_timer_cancel_secondary();
275 #endif
276 }
277
278 #if DEBUG_CLUSTER_SWITCH && 0 /* !!!FIXME!!! THIS IS BROKEN */
279 extern unsigned int tegra_cluster_debug;
280 #define DEBUG_CLUSTER(x) do { if (tegra_cluster_debug) printk x; } while (0)
281 #else
282 #define DEBUG_CLUSTER(x) do { } while (0)
283 #endif
284 #if PARAMETERIZE_CLUSTER_SWITCH
285 void tegra_cluster_switch_set_parameters(unsigned int us, unsigned int flags);
286 #else
287 static inline void tegra_cluster_switch_set_parameters(
288         unsigned int us, unsigned int flags)
289 { }
290 #endif
291
292 #ifdef CONFIG_SMP
293 extern bool tegra_all_cpus_booted __read_mostly;
294 #else
295 #define tegra_all_cpus_booted (true)
296 #endif
297
298 #if !defined(CONFIG_ARCH_TEGRA_2x_SOC) && !defined(CONFIG_ARCH_TEGRA_3x_SOC) \
299         && defined(CONFIG_SMP)
300 void tegra_smp_clear_power_mask(void);
301 #else
302 static inline void tegra_smp_clear_power_mask(void){}
303 #endif
304
305 #if defined(CONFIG_ARCH_TEGRA_14x_SOC)
306 void tegra_smp_save_power_mask(void);
307 void tegra_smp_restore_power_mask(void);
308 #endif
309
310 #ifdef CONFIG_TEGRA_USE_SECURE_KERNEL
311 void tegra_generic_smc(u32 type, u32 subtype, u32 arg);
312 #endif
313
314 /* The debug channel uart base physical address */
315 extern unsigned long  debug_uart_port_base;
316
317 extern struct clk *debug_uart_clk;
318 void tegra_console_uart_suspend(void);
319 void tegra_console_uart_resume(void);
320
321
322 #endif /* _MACH_TEGRA_PM_H_ */