8be42e0d002ba2b6f8a06be8af5ccc985d29ad71
[linux-3.10.git] / arch / arm / mach-tegra / pm.h
1 /*
2  * arch/arm/mach-tegra/include/mach/pm.h
3  *
4  * Copyright (C) 2010 Google, Inc.
5  * Copyright (c) 2010-2012, NVIDIA CORPORATION.  All rights reserved.
6  *
7  * Author:
8  *      Colin Cross <ccross@google.com>
9  *
10  * This software is licensed under the terms of the GNU General Public
11  * License version 2, as published by the Free Software Foundation, and
12  * may be copied, distributed, and modified under those terms.
13  *
14  * This program is distributed in the hope that it will be useful,
15  * but WITHOUT ANY WARRANTY; without even the implied warranty of
16  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
17  * GNU General Public License for more details.
18  *
19  */
20
21
22 #ifndef _MACH_TEGRA_PM_H_
23 #define _MACH_TEGRA_PM_H_
24
25 #include <linux/mutex.h>
26 #include <linux/init.h>
27 #include <linux/errno.h>
28 #include <linux/clkdev.h>
29
30 #include <mach/iomap.h>
31
32 #define PMC_SCRATCH0            0x50
33 #define PMC_SCRATCH1            0x54
34 #define PMC_SCRATCH4            0x60
35
36 enum tegra_suspend_mode {
37         TEGRA_SUSPEND_NONE = 0,
38         TEGRA_SUSPEND_LP2,      /* CPU voltage off */
39         TEGRA_SUSPEND_LP1,      /* CPU voltage off, DRAM self-refresh */
40         TEGRA_SUSPEND_LP0,      /* CPU + core voltage off, DRAM self-refresh */
41         TEGRA_MAX_SUSPEND_MODE,
42 };
43
44 enum suspend_stage {
45         TEGRA_SUSPEND_BEFORE_PERIPHERAL,
46         TEGRA_SUSPEND_BEFORE_CPU,
47 };
48
49 enum resume_stage {
50         TEGRA_RESUME_AFTER_PERIPHERAL,
51         TEGRA_RESUME_AFTER_CPU,
52 };
53
54 struct tegra_suspend_platform_data {
55         unsigned long cpu_timer;   /* CPU power good time in us,  LP2/LP1 */
56         unsigned long cpu_off_timer;    /* CPU power off time us, LP2/LP1 */
57         unsigned long core_timer;  /* core power good time in ticks,  LP0 */
58         unsigned long core_off_timer;   /* core power off time ticks, LP0 */
59         bool corereq_high;         /* Core power request active-high */
60         bool sysclkreq_high;       /* System clock request is active-high */
61         bool combined_req;         /* if core & CPU power requests are combined */
62         enum tegra_suspend_mode suspend_mode;
63         unsigned long cpu_lp2_min_residency; /* Min LP2 state residency in us */
64         void (*board_suspend)(int lp_state, enum suspend_stage stg);
65         /* lp_state = 0 for LP0 state, 1 for LP1 state, 2 for LP2 state */
66         void (*board_resume)(int lp_state, enum resume_stage stg);
67         unsigned int cpu_resume_boost;  /* CPU frequency resume boost in kHz */
68 #ifdef CONFIG_TEGRA_LP1_950
69         bool lp1_lowvolt_support;
70         unsigned int i2c_base_addr;
71         unsigned int pmuslave_addr;
72         unsigned int core_reg_addr;
73         unsigned int lp1_core_volt_low;
74         unsigned int lp1_core_volt_high;
75 #endif
76 #ifdef CONFIG_ARCH_TEGRA_HAS_SYMMETRIC_CPU_PWR_GATE
77         unsigned long min_residency_noncpu;
78         unsigned long min_residency_crail;
79 #endif
80 };
81
82 /* clears io dpd settings before kernel code */
83 void tegra_bl_io_dpd_cleanup(void);
84
85 unsigned long tegra_cpu_power_good_time(void);
86 unsigned long tegra_cpu_power_off_time(void);
87 unsigned long tegra_cpu_lp2_min_residency(void);
88 #ifdef CONFIG_ARCH_TEGRA_HAS_SYMMETRIC_CPU_PWR_GATE
89 unsigned long tegra_min_residency_noncpu(void);
90 unsigned long tegra_min_residency_crail(void);
91 #endif
92 void tegra_clear_cpu_in_pd(int cpu);
93 bool tegra_set_cpu_in_pd(int cpu);
94
95 int tegra_suspend_dram(enum tegra_suspend_mode mode, unsigned int flags);
96
97 #define FLOW_CTRL_CLUSTER_CONTROL \
98         (IO_ADDRESS(TEGRA_FLOW_CTRL_BASE) + 0x2c)
99
100 #define FLOW_CTRL_CPU_PWR_CSR \
101         (IO_ADDRESS(TEGRA_FLOW_CTRL_BASE) + 0x38)
102 #define FLOW_CTRL_CPU_PWR_CSR_RAIL_ENABLE       1
103
104 #define FLOW_CTRL_MPID \
105         (IO_ADDRESS(TEGRA_FLOW_CTRL_BASE) + 0x3c)
106
107 #define FLOW_CTRL_RAM_REPAIR \
108         (IO_ADDRESS(TEGRA_FLOW_CTRL_BASE) + 0x40)
109 #define FLOW_CTRL_RAM_REPAIR_BYPASS_EN  (1<<2)
110
111 #define FUSE_SKU_DIRECT_CONFIG \
112         (IO_ADDRESS(TEGRA_FUSE_BASE) + 0x1F4)
113 #define FUSE_SKU_DISABLE_ALL_CPUS       (1<<5)
114 #define FUSE_SKU_NUM_DISABLED_CPUS(x)   (((x) >> 3) & 3)
115
116 void __init tegra_init_suspend(struct tegra_suspend_platform_data *plat);
117
118 u64 tegra_rtc_read_ms(void);
119
120 /*
121  * Callbacks for platform drivers to implement.
122  */
123 extern void (*tegra_deep_sleep)(int);
124
125 unsigned int tegra_idle_power_down_last(unsigned int us, unsigned int flags);
126
127 #if defined(CONFIG_PM_SLEEP) && !defined(CONFIG_ARCH_TEGRA_2x_SOC)
128 void tegra_lp0_suspend_mc(void);
129 void tegra_lp0_resume_mc(void);
130 void tegra_lp0_cpu_mode(bool enter);
131 #else
132 static inline void tegra_lp0_suspend_mc(void) {}
133 static inline void tegra_lp0_resume_mc(void) {}
134 static inline void tegra_lp0_cpu_mode(bool enter) {}
135 #endif
136
137 #ifdef CONFIG_TEGRA_CLUSTER_CONTROL
138 #define INSTRUMENT_CLUSTER_SWITCH 0     /* Should be zero for shipping code */
139 #define DEBUG_CLUSTER_SWITCH 0          /* Should be zero for shipping code */
140 #define PARAMETERIZE_CLUSTER_SWITCH 1   /* Should be zero for shipping code */
141
142 static inline bool is_g_cluster_present(void)
143 {
144         u32 fuse_sku = readl(FUSE_SKU_DIRECT_CONFIG);
145         if (fuse_sku & FUSE_SKU_DISABLE_ALL_CPUS)
146                 return false;
147         return true;
148 }
149 static inline unsigned int is_lp_cluster(void)
150 {
151         unsigned int reg;
152         reg = readl(FLOW_CTRL_CLUSTER_CONTROL);
153         return (reg & 1); /* 0 == G, 1 == LP*/
154 }
155 int tegra_cluster_control(unsigned int us, unsigned int flags);
156 void tegra_cluster_switch_prolog(unsigned int flags);
157 void tegra_cluster_switch_epilog(unsigned int flags);
158 int tegra_switch_to_g_cluster(void);
159 int tegra_switch_to_lp_cluster(void);
160 int tegra_cluster_switch(struct clk *cpu_clk, struct clk *new_cluster_clk);
161 #else
162 #define INSTRUMENT_CLUSTER_SWITCH 0     /* Must be zero for ARCH_TEGRA_2x_SOC */
163 #define DEBUG_CLUSTER_SWITCH 0          /* Must be zero for ARCH_TEGRA_2x_SOC */
164 #define PARAMETERIZE_CLUSTER_SWITCH 0   /* Must be zero for ARCH_TEGRA_2x_SOC */
165
166 static inline bool is_g_cluster_present(void)   { return true; }
167 static inline unsigned int is_lp_cluster(void)  { return 0; }
168 static inline int tegra_cluster_control(unsigned int us, unsigned int flags)
169 {
170         return -EPERM;
171 }
172 static inline void tegra_cluster_switch_prolog(unsigned int flags) {}
173 static inline void tegra_cluster_switch_epilog(unsigned int flags) {}
174 static inline int tegra_switch_to_g_cluster(void)
175 {
176         return -EPERM;
177 }
178 static inline int tegra_switch_to_lp_cluster(void)
179 {
180         return -EPERM;
181 }
182 static inline int tegra_cluster_switch(struct clk *cpu_clk,
183                                        struct clk *new_cluster_clk)
184 {
185         return -EPERM;
186 }
187 #endif
188
189 #ifdef CONFIG_ARCH_TEGRA_2x_SOC
190 void tegra2_lp0_suspend_init(void);
191 void tegra2_lp2_set_trigger(unsigned long cycles);
192 unsigned long tegra2_lp2_timer_remain(void);
193 #else
194 void tegra3_lp2_set_trigger(unsigned long cycles);
195 unsigned long tegra3_lp2_timer_remain(void);
196 int tegra3_is_cpu_wake_timer_ready(unsigned int cpu);
197 void tegra3_lp2_timer_cancel_secondary(void);
198 #endif
199
200 static inline void tegra_lp0_suspend_init(void)
201 {
202 #ifdef CONFIG_ARCH_TEGRA_2x_SOC
203         tegra2_lp0_suspend_init();
204 #endif
205 }
206
207 static inline void tegra_pd_set_trigger(unsigned long cycles)
208 {
209 #ifdef CONFIG_ARCH_TEGRA_2x_SOC
210         tegra2_lp2_set_trigger(cycles);
211 #else
212         tegra3_lp2_set_trigger(cycles);
213 #endif
214 }
215
216 static inline unsigned long tegra_pd_timer_remain(void)
217 {
218 #ifdef CONFIG_ARCH_TEGRA_2x_SOC
219         return tegra2_lp2_timer_remain();
220 #else
221         return tegra3_lp2_timer_remain();
222 #endif
223 }
224
225 static inline int tegra_is_cpu_wake_timer_ready(unsigned int cpu)
226 {
227 #if defined(CONFIG_TEGRA_LP2_CPU_TIMER) || defined(CONFIG_ARCH_TEGRA_2x_SOC)
228         return 1;
229 #else
230         return tegra3_is_cpu_wake_timer_ready(cpu);
231 #endif
232 }
233
234 static inline void tegra_pd_timer_cancel_secondary(void)
235 {
236 #ifndef CONFIG_ARCH_TEGRA_2x_SOC
237         tegra3_lp2_timer_cancel_secondary();
238 #endif
239 }
240
241 #if DEBUG_CLUSTER_SWITCH && 0 /* !!!FIXME!!! THIS IS BROKEN */
242 extern unsigned int tegra_cluster_debug;
243 #define DEBUG_CLUSTER(x) do { if (tegra_cluster_debug) printk x; } while (0)
244 #else
245 #define DEBUG_CLUSTER(x) do { } while (0)
246 #endif
247 #if PARAMETERIZE_CLUSTER_SWITCH
248 void tegra_cluster_switch_set_parameters(unsigned int us, unsigned int flags);
249 #else
250 static inline void tegra_cluster_switch_set_parameters(
251         unsigned int us, unsigned int flags)
252 { }
253 #endif
254
255 #ifdef CONFIG_SMP
256 extern bool tegra_all_cpus_booted __read_mostly;
257 #else
258 #define tegra_all_cpus_booted (true)
259 #endif
260
261 #if !defined(CONFIG_ARCH_TEGRA_2x_SOC) && !defined(CONFIG_ARCH_TEGRA_3x_SOC) \
262         && defined(CONFIG_SMP)
263 void tegra_smp_clear_power_mask(void);
264 #else
265 static inline void tegra_smp_clear_power_mask(void){}
266 #endif
267
268 #ifdef CONFIG_TRUSTED_FOUNDATIONS
269 void tegra_generic_smc(u32 type, u32 subtype, u32 arg);
270 #endif
271
272 /* The debug channel uart base physical address */
273 extern unsigned long  debug_uart_port_base;
274
275 extern struct clk *debug_uart_clk;
276 void tegra_console_uart_suspend(void);
277 void tegra_console_uart_resume(void);
278
279
280 #endif /* _MACH_TEGRA_PM_H_ */