0f962c6370e829336bb97cfd820adf1c64bda017
[linux-3.10.git] / arch / arm / mach-tegra / pm.h
1 /*
2  * arch/arm/mach-tegra/include/mach/pm.h
3  *
4  * Copyright (C) 2010 Google, Inc.
5  * Copyright (c) 2010-2012, NVIDIA CORPORATION.  All rights reserved.
6  *
7  * Author:
8  *      Colin Cross <ccross@google.com>
9  *
10  * This software is licensed under the terms of the GNU General Public
11  * License version 2, as published by the Free Software Foundation, and
12  * may be copied, distributed, and modified under those terms.
13  *
14  * This program is distributed in the hope that it will be useful,
15  * but WITHOUT ANY WARRANTY; without even the implied warranty of
16  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
17  * GNU General Public License for more details.
18  *
19  */
20
21
22 #ifndef _MACH_TEGRA_PM_H_
23 #define _MACH_TEGRA_PM_H_
24
25 #include <linux/mutex.h>
26 #include <linux/init.h>
27 #include <linux/errno.h>
28 #include <linux/clkdev.h>
29
30 #include <mach/iomap.h>
31
32 #define PMC_SCRATCH0            0x50
33 #define PMC_SCRATCH1            0x54
34 #define PMC_SCRATCH4            0x60
35
36 enum tegra_suspend_mode {
37         TEGRA_SUSPEND_NONE = 0,
38         TEGRA_SUSPEND_LP2,      /* CPU voltage off */
39         TEGRA_SUSPEND_LP1,      /* CPU voltage off, DRAM self-refresh */
40         TEGRA_SUSPEND_LP0,      /* CPU + core voltage off, DRAM self-refresh */
41         TEGRA_MAX_SUSPEND_MODE,
42 };
43
44 enum suspend_stage {
45         TEGRA_SUSPEND_BEFORE_PERIPHERAL,
46         TEGRA_SUSPEND_BEFORE_CPU,
47 };
48
49 enum resume_stage {
50         TEGRA_RESUME_AFTER_PERIPHERAL,
51         TEGRA_RESUME_AFTER_CPU,
52 };
53
54 struct tegra_suspend_platform_data {
55         unsigned long cpu_timer;   /* CPU power good time in us,  LP2/LP1 */
56         unsigned long cpu_off_timer;    /* CPU power off time us, LP2/LP1 */
57         unsigned long core_timer;  /* core power good time in ticks,  LP0 */
58         unsigned long core_off_timer;   /* core power off time ticks, LP0 */
59         bool corereq_high;         /* Core power request active-high */
60         bool sysclkreq_high;       /* System clock request is active-high */
61         bool combined_req;         /* if core & CPU power requests are combined */
62         enum tegra_suspend_mode suspend_mode;
63         unsigned long cpu_lp2_min_residency; /* Min LP2 state residency in us */
64         void (*board_suspend)(int lp_state, enum suspend_stage stg);
65         /* lp_state = 0 for LP0 state, 1 for LP1 state, 2 for LP2 state */
66         void (*board_resume)(int lp_state, enum resume_stage stg);
67         unsigned int cpu_resume_boost;  /* CPU frequency resume boost in kHz */
68 #ifdef CONFIG_TEGRA_LP1_950
69         bool lp1_lowvolt_support;
70         unsigned int i2c_base_addr;
71         unsigned int pmuslave_addr;
72         unsigned int core_reg_addr;
73         unsigned int lp1_core_volt_low;
74         unsigned int lp1_core_volt_high;
75 #endif
76 #ifdef CONFIG_ARCH_TEGRA_HAS_SYMMETRIC_CPU_PWR_GATE
77         unsigned long min_residency_noncpu;
78         unsigned long min_residency_crail;
79 #endif
80 };
81
82 /* clears io dpd settings before kernel code */
83 void tegra_bl_io_dpd_cleanup(void);
84
85 unsigned long tegra_cpu_power_good_time(void);
86 unsigned long tegra_cpu_power_off_time(void);
87 unsigned long tegra_cpu_lp2_min_residency(void);
88 #ifdef CONFIG_ARCH_TEGRA_HAS_SYMMETRIC_CPU_PWR_GATE
89 unsigned long tegra_min_residency_noncpu(void);
90 unsigned long tegra_min_residency_crail(void);
91 #endif
92 void tegra_clear_cpu_in_lp2(int cpu);
93 bool tegra_set_cpu_in_lp2(int cpu);
94
95 int tegra_suspend_dram(enum tegra_suspend_mode mode, unsigned int flags);
96
97 #define FLOW_CTRL_CLUSTER_CONTROL \
98         (IO_ADDRESS(TEGRA_FLOW_CTRL_BASE) + 0x2c)
99
100 #define FLOW_CTRL_CPU_PWR_CSR \
101         (IO_ADDRESS(TEGRA_FLOW_CTRL_BASE) + 0x38)
102 #define FLOW_CTRL_CPU_PWR_CSR_RAIL_ENABLE       1
103
104 #define FLOW_CTRL_RAM_REPAIR \
105         (IO_ADDRESS(TEGRA_FLOW_CTRL_BASE) + 0x40)
106 #define FLOW_CTRL_RAM_REPAIR_BYPASS_EN  (1<<2)
107
108 #define FUSE_SKU_DIRECT_CONFIG \
109         (IO_ADDRESS(TEGRA_FUSE_BASE) + 0x1F4)
110 #define FUSE_SKU_DISABLE_ALL_CPUS       (1<<5)
111 #define FUSE_SKU_NUM_DISABLED_CPUS(x)   (((x) >> 3) & 3)
112
113 void __init tegra_init_suspend(struct tegra_suspend_platform_data *plat);
114
115 u64 tegra_rtc_read_ms(void);
116
117 /*
118  * Callbacks for platform drivers to implement.
119  */
120 extern void (*tegra_deep_sleep)(int);
121
122 unsigned int tegra_idle_lp2_last(unsigned int us, unsigned int flags);
123
124 #if defined(CONFIG_PM_SLEEP) && !defined(CONFIG_ARCH_TEGRA_2x_SOC)
125 void tegra_lp0_suspend_mc(void);
126 void tegra_lp0_resume_mc(void);
127 void tegra_lp0_cpu_mode(bool enter);
128 #else
129 static inline void tegra_lp0_suspend_mc(void) {}
130 static inline void tegra_lp0_resume_mc(void) {}
131 static inline void tegra_lp0_cpu_mode(bool enter) {}
132 #endif
133
134 #ifdef CONFIG_TEGRA_CLUSTER_CONTROL
135 #define INSTRUMENT_CLUSTER_SWITCH 0     /* Should be zero for shipping code */
136 #define DEBUG_CLUSTER_SWITCH 0          /* Should be zero for shipping code */
137 #define PARAMETERIZE_CLUSTER_SWITCH 1   /* Should be zero for shipping code */
138
139 static inline bool is_g_cluster_present(void)
140 {
141         u32 fuse_sku = readl(FUSE_SKU_DIRECT_CONFIG);
142         if (fuse_sku & FUSE_SKU_DISABLE_ALL_CPUS)
143                 return false;
144         return true;
145 }
146 static inline unsigned int is_lp_cluster(void)
147 {
148         unsigned int reg;
149         reg = readl(FLOW_CTRL_CLUSTER_CONTROL);
150         return (reg & 1); /* 0 == G, 1 == LP*/
151 }
152 int tegra_cluster_control(unsigned int us, unsigned int flags);
153 void tegra_cluster_switch_prolog(unsigned int flags);
154 void tegra_cluster_switch_epilog(unsigned int flags);
155 #else
156 #define INSTRUMENT_CLUSTER_SWITCH 0     /* Must be zero for ARCH_TEGRA_2x_SOC */
157 #define DEBUG_CLUSTER_SWITCH 0          /* Must be zero for ARCH_TEGRA_2x_SOC */
158 #define PARAMETERIZE_CLUSTER_SWITCH 0   /* Must be zero for ARCH_TEGRA_2x_SOC */
159
160 static inline bool is_g_cluster_present(void)   { return true; }
161 static inline unsigned int is_lp_cluster(void)  { return 0; }
162 static inline int tegra_cluster_control(unsigned int us, unsigned int flags)
163 {
164         return -EPERM;
165 }
166 static inline void tegra_cluster_switch_prolog(unsigned int flags) {}
167 static inline void tegra_cluster_switch_epilog(unsigned int flags) {}
168 #endif
169
170 #ifdef CONFIG_ARCH_TEGRA_2x_SOC
171 void tegra2_lp0_suspend_init(void);
172 void tegra2_lp2_set_trigger(unsigned long cycles);
173 unsigned long tegra2_lp2_timer_remain(void);
174 #else
175 void tegra3_lp2_set_trigger(unsigned long cycles);
176 unsigned long tegra3_lp2_timer_remain(void);
177 int tegra3_is_lp2_timer_ready(unsigned int cpu);
178 void tegra3_lp2_timer_cancel_secondary(void);
179 #endif
180
181 static inline void tegra_lp0_suspend_init(void)
182 {
183 #ifdef CONFIG_ARCH_TEGRA_2x_SOC
184         tegra2_lp0_suspend_init();
185 #endif
186 }
187
188 static inline void tegra_lp2_set_trigger(unsigned long cycles)
189 {
190 #ifdef CONFIG_ARCH_TEGRA_2x_SOC
191         tegra2_lp2_set_trigger(cycles);
192 #else
193         tegra3_lp2_set_trigger(cycles);
194 #endif
195 }
196
197 static inline unsigned long tegra_lp2_timer_remain(void)
198 {
199 #ifdef CONFIG_ARCH_TEGRA_2x_SOC
200         return tegra2_lp2_timer_remain();
201 #else
202         return tegra3_lp2_timer_remain();
203 #endif
204 }
205
206 static inline int tegra_is_lp2_timer_ready(unsigned int cpu)
207 {
208 #if defined(CONFIG_TEGRA_LP2_CPU_TIMER) || defined(CONFIG_ARCH_TEGRA_2x_SOC)
209         return 1;
210 #else
211         return tegra3_is_lp2_timer_ready(cpu);
212 #endif
213 }
214
215 static inline void tegra_lp2_timer_cancel_secondary(void)
216 {
217 #ifndef CONFIG_ARCH_TEGRA_2x_SOC
218         tegra3_lp2_timer_cancel_secondary();
219 #endif
220 }
221
222 #if DEBUG_CLUSTER_SWITCH && 0 /* !!!FIXME!!! THIS IS BROKEN */
223 extern unsigned int tegra_cluster_debug;
224 #define DEBUG_CLUSTER(x) do { if (tegra_cluster_debug) printk x; } while (0)
225 #else
226 #define DEBUG_CLUSTER(x) do { } while (0)
227 #endif
228 #if PARAMETERIZE_CLUSTER_SWITCH
229 void tegra_cluster_switch_set_parameters(unsigned int us, unsigned int flags);
230 #else
231 static inline void tegra_cluster_switch_set_parameters(
232         unsigned int us, unsigned int flags)
233 { }
234 #endif
235
236 #ifdef CONFIG_SMP
237 extern bool tegra_all_cpus_booted __read_mostly;
238 #else
239 #define tegra_all_cpus_booted (true)
240 #endif
241
242 #if !defined(CONFIG_ARCH_TEGRA_2x_SOC) && !defined(CONFIG_ARCH_TEGRA_3x_SOC)
243 void tegra_smp_clear_power_mask(void);
244 #else
245 static inline void tegra_smp_clear_power_mask(void){}
246 #endif
247
248 #ifdef CONFIG_TRUSTED_FOUNDATIONS
249 void tegra_generic_smc(u32 type, u32 subtype, u32 arg);
250 #endif
251
252 /* The debug channel uart base physical address */
253 extern unsigned long  debug_uart_port_base;
254
255 extern struct clk *debug_uart_clk;
256 void tegra_console_uart_suspend(void);
257 void tegra_console_uart_resume(void);
258
259 #endif /* _MACH_TEGRA_PM_H_ */