ARM: tegra: la: Add support for latency allowance.
[linux-3.10.git] / arch / arm / mach-tegra / latency_allowance.c
1 /*
2  * arch/arm/mach-tegra/latency_allowance.c
3  *
4  * Copyright (C) 2011 NVIDIA Corporation
5  *
6  * This software is licensed under the terms of the GNU General Public
7  * License version 2, as published by the Free Software Foundation, and
8  * may be copied, distributed, and modified under those terms.
9  *
10  * This program is distributed in the hope that it will be useful,
11  * but WITHOUT ANY WARRANTY; without even the implied warranty of
12  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
13  * GNU General Public License for more details.
14  *
15  */
16
17 #include <linux/types.h>
18 #include <linux/init.h>
19 #include <linux/kernel.h>
20 #include <linux/err.h>
21 #include <linux/spinlock_types.h>
22 #include <linux/spinlock.h>
23 #include <linux/stringify.h>
24 #include <asm/bug.h>
25 #include <asm/io.h>
26 #include <asm/string.h>
27 #include <mach/iomap.h>
28 #include <mach/io.h>
29 #include <mach/latency_allowance.h>
30
31 #define MC_ARB_OVERRIDE         0xe8
32 #define GLOBAL_LATENCY_SCALING_ENABLE_BIT 7
33
34 #define MC_LA_AFI_0             0x2e0
35 #define MC_LA_AVPC_ARM7_0       0x2e4
36 #define MC_LA_DC_0              0x2e8
37 #define MC_LA_DC_1              0x2ec
38 #define MC_LA_DC_2              0x2f0
39 #define MC_LA_DCB_0             0x2f4
40 #define MC_LA_DCB_1             0x2f8
41 #define MC_LA_DCB_2             0x2fc
42 #define MC_LA_EPP_0             0x300
43 #define MC_LA_EPP_1             0x304
44 #define MC_LA_G2_0              0x308
45 #define MC_LA_G2_1              0x304
46 #define MC_LA_HC_0              0x310
47 #define MC_LA_HC_1              0x314
48 #define MC_LA_HDA_0             0x318
49 #define MC_LA_ISP_0             0x31C
50 #define MC_LA_MPCORE_0          0x320
51 #define MC_LA_MPCORELP_0        0x324
52 #define MC_LA_MPE_0             0x328
53 #define MC_LA_MPE_1             0x32c
54 #define MC_LA_MPE_2             0x330
55 #define MC_LA_NV_0              0x334
56 #define MC_LA_NV_1              0x338
57 #define MC_LA_NV2_0             0x33c
58 #define MC_LA_NV2_1             0x340
59 #define MC_LA_PPCS_0            0x344
60 #define MC_LA_PPCS_1            0x348
61 #define MC_LA_PTC_0             0x34c
62 #define MC_LA_SATA_0            0x350
63 #define MC_LA_VDE_0             0x354
64 #define MC_LA_VDE_1             0x358
65 #define MC_LA_VDE_2             0x35c
66 #define MC_LA_VDE_3             0x360
67 #define MC_LA_VI_0              0x364
68 #define MC_LA_VI_1              0x368
69 #define MC_LA_VI_2              0x36c
70
71 #define DS_DISP_MCCIF_DISPLAY0A_HYST (0x481 * 4)
72 #define DS_DISP_MCCIF_DISPLAY0B_HYST (0x482 * 4)
73 #define DS_DISP_MCCIF_DISPLAY0C_HYST (0x483 * 4)
74 #define DS_DISP_MCCIF_DISPLAY1B_HYST (0x484 * 4)
75
76 #define DS_DISP_MCCIF_DISPLAY0AB_HYST (0x481 * 4)
77 #define DS_DISP_MCCIF_DISPLAY0BB_HYST (0x482 * 4)
78 #define DS_DISP_MCCIF_DISPLAY0CB_HYST (0x483 * 4)
79 #define DS_DISP_MCCIF_DISPLAY1BB_HYST (0x484 * 4)
80
81 #define VI_MCCIF_VIWSB_HYST     (0x9a * 4)
82 #define VI_MCCIF_VIWU_HYST      (0x9b * 4)
83 #define VI_MCCIF_VIWV_HYST      (0x9c * 4)
84 #define VI_MCCIF_VIWY_HYST      (0x9d * 4)
85
86 #define VI_TIMEOUT_WOCAL_VI     (0x70 * 4)
87 #define VI_RESERVE_3            (0x97 * 4)
88 #define VI_RESERVE_4            (0x98 * 4)
89
90 #define ENABLE_LA_DEBUG         0
91 #define TEST_LA_CODE            0
92
93 #define la_debug(fmt, ...) \
94         if (ENABLE_LA_DEBUG) { \
95                 printk(KERN_INFO pr_fmt(fmt), ##__VA_ARGS__); \
96         }
97
98 struct la_client_info {
99         unsigned int fifo_size_in_atoms;
100         unsigned int expiration_in_ns;  /* worst case expiration value */
101         void __iomem *reg_addr;
102         unsigned long mask;
103         unsigned long shift;
104         enum tegra_la_id id;
105         char *name;
106         bool scaling_supported;
107 };
108
109 static DEFINE_SPINLOCK(safety_lock);
110
111 static const int ns_per_tick = 30;
112 /* fifo atom size in bytes for non-fdc clients*/
113 static const int normal_atom_size = 16;
114 /* fifo atom size in bytes for fdc clients*/
115 static const int fdc_atom_size = 32;
116
117 #define MC_RA(r) \
118         (IO_ADDRESS(TEGRA_MC_BASE) + (MC_##r))
119 #define RA(r) \
120         (IO_ADDRESS(TEGRA_MC_BASE) + (MC_LA_##r))
121
122 #define MASK(x) \
123         ((0xFFFFFFFFUL >> (31 - (1 ? x) + (0 ? x))) << (0 ? x))
124 #define SHIFT(x) \
125         (0 ? x)
126 #define ID(id) \
127         TEGRA_LA_##id
128
129 #define LA_INFO(f, e, a, r, id, ss) \
130 {f, e, RA(a), MASK(r), SHIFT(r), ID(id), __stringify(id), ss}
131
132 /*
133  * The rule for getting the fifo_size_in_atoms is:
134  * 1.If REORDER_DEPTH exists, use it(default is overridden).
135  * 2.Else if (write_client) use RFIFO_DEPTH.
136  * 3.Else (read client) use RDFIFO_DEPTH.
137  * Refer to project.h file.
138  */
139 struct la_client_info la_info[] = {
140         LA_INFO(32,     150,    AFI_0,  7 : 0,          AFIR,           false),
141         LA_INFO(32,     150,    AFI_0,  23 : 16,        AFIW,           false),
142         LA_INFO(2,      150,    AVPC_ARM7_0, 7 : 0,     AVPC_ARM7R,     false),
143         LA_INFO(2,      150,    AVPC_ARM7_0, 23 : 16,   AVPC_ARM7W,     false),
144         LA_INFO(128,    1050,   DC_0,   7 : 0,          DISPLAY_0A,     true),
145         LA_INFO(64,     1050,   DC_0,   23 : 16,        DISPLAY_0B,     true),
146         LA_INFO(128,    1050,   DC_1,   7 : 0,          DISPLAY_0C,     true),
147         LA_INFO(64,     1050,   DC_1,   23 : 16,        DISPLAY_1B,     true),
148         LA_INFO(2,      1050,   DC_2,   7 : 0,          DISPLAY_HC,     false),
149         LA_INFO(128,    1050,   DCB_0,  7 : 0,          DISPLAY_0AB,    true),
150         LA_INFO(64,     1050,   DCB_0,  23 : 16,        DISPLAY_0BB,    true),
151         LA_INFO(128,    1050,   DCB_1,  7 : 0,          DISPLAY_0CB,    true),
152         LA_INFO(64,     1050,   DCB_1,  23 : 16,        DISPLAY_1BB,    true),
153         LA_INFO(2,      1050,   DCB_2,  7 : 0,          DISPLAY_HCB,    false),
154         LA_INFO(8,      150,    EPP_0,  7 : 0,          EPPUP,          false),
155         LA_INFO(64,     150,    EPP_0,  23 : 16,        EPPU,           false),
156         LA_INFO(64,     150,    EPP_1,  7 : 0,          EPPV,           false),
157         LA_INFO(64,     150,    EPP_1,  23 : 16,        EPPY,           false),
158         LA_INFO(64,     150,    G2_0,   7 : 0,          G2PR,           false),
159         LA_INFO(64,     150,    G2_0,   23 : 16,        G2SR,           false),
160         LA_INFO(48,     150,    G2_1,   7 : 0,          G2DR,           false),
161         LA_INFO(128,    150,    G2_1,   23 : 16,        G2DW,           false),
162         LA_INFO(16,     150,    HC_0,   7 : 0,          HOST1X_DMAR,    false),
163         LA_INFO(8,      150,    HC_0,   23 : 16,        HOST1XR,        false),
164         LA_INFO(32,     150,    HC_1,   7 : 0,          HOST1XW,        false),
165         LA_INFO(16,     150,    HDA_0,  7 : 0,          HDAR,           false),
166         LA_INFO(16,     150,    HDA_0,  23 : 16,        HDAW,           false),
167         LA_INFO(64,     150,    ISP_0,  7 : 0,          ISPW,           false),
168         LA_INFO(14,     150,    MPCORE_0, 7 : 0,        MPCORER,        false),
169         LA_INFO(24,     150,    MPCORE_0, 23 : 16,      MPCOREW,        false),
170         LA_INFO(14,     150,    MPCORELP_0, 7 : 0,      MPCORE_LPR,     false),
171         LA_INFO(24,     150,    MPCORELP_0, 23 : 16,    MPCORE_LPW,     false),
172         LA_INFO(8,      150,    MPE_0,  7 : 0,          MPE_UNIFBR,     false),
173         LA_INFO(2,      150,    MPE_0,  23 : 16,        MPE_IPRED,      false),
174         LA_INFO(64,     150,    MPE_1,  7 : 0,          MPE_AMEMRD,     false),
175         LA_INFO(8,      150,    MPE_1,  23 : 16,        MPE_CSRD,       false),
176         LA_INFO(8,      150,    MPE_2,  7 : 0,          MPE_UNIFBW,     false),
177         LA_INFO(8,      150,    MPE_2,  23 : 16,        MPE_CSWR,       false),
178         LA_INFO(48,     150,    NV_0,   7 : 0,          FDCDRD,         false),
179         LA_INFO(64,     150,    NV_0,   23 : 16,        IDXSRD,         false),
180         LA_INFO(64,     150,    NV_1,   7 : 0,          TEXSRD,         false),
181         LA_INFO(48,     150,    NV_1,   23 : 16,        FDCDWR,         false),
182         LA_INFO(48,     150,    NV2_0,  7 : 0,          FDCDRD2,        false),
183         LA_INFO(64,     150,    NV2_0,  23 : 16,        IDXSRD2,        false),
184         LA_INFO(64,     150,    NV2_1,  7 : 0,          TEXSRD2,        false),
185         LA_INFO(48,     150,    NV2_1,  23 : 16,        FDCDWR2,        false),
186         LA_INFO(2,      150,    PPCS_0, 7 : 0,          PPCS_AHBDMAR,   false),
187         LA_INFO(8,      150,    PPCS_0, 23 : 16,        PPCS_AHBSLVR,   false),
188         LA_INFO(2,      150,    PPCS_1, 7 : 0,          PPCS_AHBDMAW,   false),
189         LA_INFO(4,      150,    PPCS_1, 23 : 16,        PPCS_AHBSLVW,   false),
190         LA_INFO(2,      150,    PTC_0,  7 : 0,          PTCR,           false),
191         LA_INFO(32,     150,    SATA_0, 7 : 0,          SATAR,          false),
192         LA_INFO(32,     150,    SATA_0, 23 : 16,        SATAW,          false),
193         LA_INFO(8,      150,    VDE_0,  7 : 0,          VDE_BSEVR,      false),
194         LA_INFO(4,      150,    VDE_0,  23 : 16,        VDE_MBER,       false),
195         LA_INFO(16,     150,    VDE_1,  7 : 0,          VDE_MCER,       false),
196         LA_INFO(16,     150,    VDE_1,  23 : 16,        VDE_TPER,       false),
197         LA_INFO(4,      150,    VDE_2,  7 : 0,          VDE_BSEVW,      false),
198         LA_INFO(16,     150,    VDE_2,  23 : 16,        VDE_DBGW,       false),
199         LA_INFO(2,      150,    VDE_3,  7 : 0,          VDE_MBEW,       false),
200         LA_INFO(16,     150,    VDE_3,  23 : 16,        VDE_TPMW,       false),
201         LA_INFO(8,      1050,   VI_0,   7 : 0,          VI_RUV,         false),
202         LA_INFO(64,     1050,   VI_0,   23 : 16,        VI_WSB,         true),
203         LA_INFO(64,     1050,   VI_1,   7 : 0,          VI_WU,          true),
204         LA_INFO(64,     1050,   VI_1,   23 : 16,        VI_WV,          true),
205         LA_INFO(64,     1050,   VI_2,   7 : 0,          VI_WY,          true),
206
207 /* end of list. */
208         LA_INFO(0,      0,      AFI_0,  0 : 0,          MAX_ID,         false)
209 };
210
211 struct la_scaling_info {
212         unsigned int threshold_low;
213         unsigned int threshold_mid;
214         unsigned int threshold_high;
215         int scaling_ref_count;
216         int actual_la_to_set;
217         int la_set;
218 };
219
220 struct la_scaling_reg_info {
221         enum tegra_la_id id;
222         void __iomem *tl_reg_addr;
223         unsigned int tl_mask;
224         unsigned int tl_shift;
225         void __iomem *tm_reg_addr;
226         unsigned int tm_mask;
227         unsigned int tm_shift;
228         void __iomem *th_reg_addr;
229         unsigned int th_mask;
230         unsigned int th_shift;
231 };
232
233 #define DISP1_RA(r) \
234         (IO_ADDRESS(TEGRA_DISPLAY_BASE) + DS_DISP_MCCIF_##r##_HYST)
235 #define DISP2_RA(r) \
236         (IO_ADDRESS(TEGRA_DISPLAY2_BASE) + DS_DISP_MCCIF_##r##_HYST)
237
238 #define DISP_SCALING_REG_INFO(id, r, ra) \
239         { \
240                 ID(id), \
241                 ra(r), MASK(15 : 8), SHIFT(15 : 8), \
242                 ra(r), MASK(23 : 16), SHIFT(15 : 8), \
243                 ra(r), MASK(7 : 0), SHIFT(15 : 8) \
244         }
245
246 struct la_scaling_reg_info disp_info[] = {
247         DISP_SCALING_REG_INFO(DISPLAY_0A, DISPLAY0A, DISP1_RA),
248         DISP_SCALING_REG_INFO(DISPLAY_0B, DISPLAY0B, DISP1_RA),
249         DISP_SCALING_REG_INFO(DISPLAY_0C, DISPLAY0C, DISP1_RA),
250         DISP_SCALING_REG_INFO(DISPLAY_1B, DISPLAY1B, DISP1_RA),
251         DISP_SCALING_REG_INFO(MAX_ID,     DISPLAY1B, DISP1_RA), /*dummy entry*/
252         DISP_SCALING_REG_INFO(DISPLAY_0AB, DISPLAY0AB, DISP2_RA),
253         DISP_SCALING_REG_INFO(DISPLAY_0BB, DISPLAY0BB, DISP2_RA),
254         DISP_SCALING_REG_INFO(DISPLAY_0CB, DISPLAY0CB, DISP2_RA),
255         DISP_SCALING_REG_INFO(DISPLAY_1BB, DISPLAY1BB, DISP2_RA),
256 };
257
258 #define VI_TH_RA(r) \
259         (IO_ADDRESS(TEGRA_VI_BASE) + VI_MCCIF_##r##_HYST)
260 #define VI_TM_RA(r) \
261         (IO_ADDRESS(TEGRA_VI_BASE) + VI_TIMEOUT_WOCAL_VI)
262 #define VI_TL_RA(r) \
263         (IO_ADDRESS(TEGRA_VI_BASE) + VI_RESERVE_##r)
264
265 struct la_scaling_reg_info vi_info[] = {
266         {
267                 ID(VI_WSB),
268                 VI_TL_RA(4), MASK(7 : 0), SHIFT(7 : 0),
269                 VI_TM_RA(0), MASK(7 : 0), SHIFT(7 : 0),
270                 VI_TH_RA(VIWSB), MASK(7 : 0), SHIFT(7 : 0)
271         },
272         {
273                 ID(VI_WU),
274                 VI_TL_RA(3), MASK(15 : 8), SHIFT(15 : 8),
275                 VI_TM_RA(0), MASK(15 : 8), SHIFT(15 : 8),
276                 VI_TH_RA(VIWU), MASK(7 : 0), SHIFT(7 : 0)
277         },
278         {
279                 ID(VI_WV),
280                 VI_TL_RA(3), MASK(7 : 0), SHIFT(7 : 0),
281                 VI_TM_RA(0), MASK(23 : 16), SHIFT(23 : 16),
282                 VI_TH_RA(VIWV), MASK(7 : 0), SHIFT(7 : 0)
283         },
284         {
285                 ID(VI_WY),
286                 VI_TL_RA(4), MASK(15 : 8), SHIFT(15 : 8),
287                 VI_TM_RA(0), MASK(31 : 24), SHIFT(31 : 24),
288                 VI_TH_RA(VIWY), MASK(7 : 0), SHIFT(7 : 0)
289         }
290 };
291
292 static struct la_scaling_info scaling_info[TEGRA_LA_MAX_ID];
293 static int la_scaling_enable_count;
294
295 #define VALIDATE_ID(id) \
296         do { \
297                 if (id >= TEGRA_LA_MAX_ID) \
298                         return -EINVAL; \
299                 BUG_ON(la_info[id].id != id); \
300         } while (0)
301
302 #define VALIDATE_BW(bw_in_mbps) \
303         do { \
304                 if (bw_in_mbps >= 4096) \
305                         return -EINVAL; \
306         } while (0)
307
308 #define VALIDATE_THRESHOLDS(tl, tm, th) \
309         do { \
310                 if (tl > 100 || tm > 100 || th > 100) \
311                         return -EINVAL; \
312         } while (0)
313
314 static void set_thresholds(struct la_scaling_reg_info *info,
315                             enum tegra_la_id id)
316 {
317         unsigned long reg_read;
318         unsigned long reg_write;
319         unsigned int thresh_low;
320         unsigned int thresh_mid;
321         unsigned int thresh_high;
322         int la_set;
323
324         reg_read = readl(la_info[id].reg_addr);
325         la_set = (reg_read & la_info[id].mask) >> la_info[id].shift;
326         /* la should be set before enabling scaling. */
327         BUG_ON(la_set != scaling_info[id].la_set);
328
329         thresh_low = (scaling_info[id].threshold_low * la_set) / 100;
330         thresh_mid = (scaling_info[id].threshold_mid * la_set) / 100;
331         thresh_high = (scaling_info[id].threshold_high * la_set) / 100;
332         la_debug("%s: la_set=%d, thresh_low=%d(%d%%), thresh_mid=%d(%d%%),"
333                 " thresh_high=%d(%d%%) ", __func__, la_set,
334                 thresh_low, scaling_info[id].threshold_low,
335                 thresh_mid, scaling_info[id].threshold_mid,
336                 thresh_high, scaling_info[id].threshold_high);
337
338         reg_read = readl(info->tl_reg_addr);
339         reg_write = (reg_read & ~info->tl_mask) |
340                 (thresh_low << info->tl_shift);
341         writel(reg_write, info->tl_reg_addr);
342         la_debug("reg_addr=0x%x, read=0x%x, write=0x%x",
343                 (u32)info->tl_reg_addr, (u32)reg_read, (u32)reg_write);
344
345         reg_read = readl(info->tm_reg_addr);
346         reg_write = (reg_read & ~info->tm_mask) |
347                 (thresh_mid << info->tm_shift);
348         writel(reg_write, info->tm_reg_addr);
349         la_debug("reg_addr=0x%x, read=0x%x, write=0x%x",
350                 (u32)info->tm_reg_addr, (u32)reg_read, (u32)reg_write);
351
352         reg_read = readl(info->th_reg_addr);
353         reg_write = (reg_read & ~info->th_mask) |
354                 (thresh_high << info->th_shift);
355         writel(reg_write, info->th_reg_addr);
356         la_debug("reg_addr=0x%x, read=0x%x, write=0x%x",
357                 (u32)info->th_reg_addr, (u32)reg_read, (u32)reg_write);
358 }
359
360 static void set_disp_latency_thresholds(enum tegra_la_id id)
361 {
362         set_thresholds(&disp_info[id - ID(DISPLAY_0A)], id);
363 }
364
365 static void set_vi_latency_thresholds(enum tegra_la_id id)
366 {
367         set_thresholds(&vi_info[id - ID(VI_WSB)], id);
368 }
369
370 /* Sets latency allowance based on clients memory bandwitdh requirement.
371  * Bandwidth passed is in mega bytes per second.
372  */
373 int tegra_set_latency_allowance(enum tegra_la_id id,
374                                 unsigned int bandwidth_in_mbps)
375 {
376         int ideal_la;
377         int la_to_set;
378         unsigned long reg_read;
379         unsigned long reg_write;
380         int bytes_per_atom = normal_atom_size;
381
382         VALIDATE_ID(id);
383         VALIDATE_BW(bandwidth_in_mbps);
384         if (id == ID(FDCDRD) || id == ID(FDCDWR) ||
385                 id == ID(FDCDRD2) || id == ID(FDCDWR2))
386                 bytes_per_atom = fdc_atom_size;
387
388         ideal_la = (la_info[id].fifo_size_in_atoms * bytes_per_atom * 1000) /
389                     (bandwidth_in_mbps * ns_per_tick);
390         la_to_set = ideal_la - (la_info[id].expiration_in_ns/ns_per_tick) - 1;
391         scaling_info[id].actual_la_to_set = la_to_set;
392         la_debug("\n%s:id=%d,bw=%dmbps, la_to_set=%d",
393                 __func__, id, bandwidth_in_mbps, la_to_set);
394         la_to_set = (la_to_set < 0) ? 0 : la_to_set;
395         la_to_set = (la_to_set > 255) ? 255 : la_to_set;
396
397         spin_lock(&safety_lock);
398         reg_read = readl(la_info[id].reg_addr);
399         reg_write = (reg_read & ~la_info[id].mask) |
400                         (la_to_set << la_info[id].shift);
401         writel(reg_write, la_info[id].reg_addr);
402         scaling_info[id].la_set = la_to_set;
403         la_debug("reg_addr=0x%x, read=0x%x, write=0x%x",
404                 (u32)la_info[id].reg_addr, (u32)reg_read, (u32)reg_write);
405         spin_unlock(&safety_lock);
406         return 0;
407 }
408
409 /* Thresholds for scaling are specified in % of fifo freeness.
410  * If threshold_low is specified as 20%, it means when the fifo free
411  * between 0 to 20%, use la as programmed_la.
412  * If threshold_mid is specified as 50%, it means when the fifo free
413  * between 20 to 50%, use la as programmed_la/2 .
414  * If threshold_high is specified as 80%, it means when the fifo free
415  * between 50 to 80%, use la as programmed_la/4.
416  * When the fifo is free between 80 to 100%, use la as 0(highest priority).
417  */
418 int tegra_enable_latency_scaling(enum tegra_la_id id,
419                                     unsigned int threshold_low,
420                                     unsigned int threshold_mid,
421                                     unsigned int threshold_high)
422 {
423         unsigned long reg;
424         void __iomem *scaling_enable_reg = MC_RA(ARB_OVERRIDE);
425
426         VALIDATE_ID(id);
427         VALIDATE_THRESHOLDS(threshold_low, threshold_mid, threshold_high);
428
429         if (la_info[id].scaling_supported == false)
430                 goto exit;
431
432         spin_lock(&safety_lock);
433
434         la_debug("\n%s: id=%d, tl=%d, tm=%d, th=%d", __func__,
435                 id, threshold_low, threshold_mid, threshold_high);
436         scaling_info[id].threshold_low = threshold_low;
437         scaling_info[id].threshold_mid = threshold_mid;
438         scaling_info[id].threshold_high = threshold_high;
439         scaling_info[id].scaling_ref_count++;
440
441         if (id >= ID(DISPLAY_0A) && id <= ID(DISPLAY_1BB))
442                 set_disp_latency_thresholds(id);
443         else if (id >= ID(VI_WSB) && id <= ID(VI_WY))
444                 set_vi_latency_thresholds(id);
445         if (!la_scaling_enable_count++) {
446                 reg = readl(scaling_enable_reg);
447                 reg |= (1 << GLOBAL_LATENCY_SCALING_ENABLE_BIT);
448                 writel(reg,  scaling_enable_reg);
449                 la_debug("enabled scaling.");
450         }
451         spin_unlock(&safety_lock);
452 exit:
453         return 0;
454 }
455
456 void tegra_disable_latency_scaling(enum tegra_la_id id)
457 {
458         unsigned long reg;
459         void __iomem *scaling_enable_reg = MC_RA(ARB_OVERRIDE);
460
461         if (id >= TEGRA_LA_MAX_ID)
462                 return;
463         BUG_ON(la_info[id].id != id);
464
465         if (la_info[id].scaling_supported == false)
466                 return;
467         spin_lock(&safety_lock);
468         la_debug("\n%s: id=%d", __func__, id);
469         scaling_info[id].scaling_ref_count--;
470         BUG_ON(scaling_info[id].scaling_ref_count < 0);
471
472         if (!--la_scaling_enable_count) {
473                 reg = readl(scaling_enable_reg);
474                 reg = reg & ~(1 << GLOBAL_LATENCY_SCALING_ENABLE_BIT);
475                 writel(reg, scaling_enable_reg);
476                 la_debug("disabled scaling.");
477         }
478         spin_unlock(&safety_lock);
479 }
480
481 static int __init tegra_latency_allowance_init(void)
482 {
483         la_scaling_enable_count = 0;
484         return 0;
485 }
486
487 core_initcall(tegra_latency_allowance_init);
488
489 #if TEST_LA_CODE
490 static int __init test_la(void)
491 {
492         int err;
493         enum tegra_la_id id = 0;
494         int repeat_count = 5;
495
496         do {
497                 for (id = 0; id < TEGRA_LA_MAX_ID; id++) {
498                         err = tegra_set_latency_allowance(id, 200);
499                         if (err)
500                                 la_debug("\n***tegra_set_latency_allowance,"
501                                         " err=%d", err);
502                 }
503
504                 for (id = 0; id < TEGRA_LA_MAX_ID; id++) {
505                         if (id >= ID(DISPLAY_0AB) && id <= ID(DISPLAY_HCB))
506                                 continue;
507                         if (id >= ID(VI_WSB) && id <= ID(VI_WY))
508                                 continue;
509                         err = tegra_enable_latency_scaling(id, 20, 50, 80);
510                         if (err)
511                                 la_debug("\n***tegra_enable_latency_scaling,"
512                                         " err=%d", err);
513                 }
514
515                 la_debug("la_scaling_enable_count =%d",
516                         la_scaling_enable_count);
517                 for (id = 0; id < TEGRA_LA_MAX_ID; id++) {
518                         if (id >= ID(DISPLAY_0AB) && id <= ID(DISPLAY_HCB))
519                                 continue;
520                         if (id >= ID(VI_WSB) && id <= ID(VI_WY))
521                                 continue;
522                         tegra_disable_latency_scaling(id);
523                 }
524                 la_debug("la_scaling_enable_count=%d",
525                         la_scaling_enable_count);
526         } while (--repeat_count);
527         return 0;
528 }
529
530 late_initcall(test_la);
531 #endif