ARM: tegra: la: remove printf warning
[linux-3.10.git] / arch / arm / mach-tegra / latency_allowance.c
1 /*
2  * arch/arm/mach-tegra/latency_allowance.c
3  *
4  * Copyright (C) 2011 NVIDIA Corporation
5  *
6  * This software is licensed under the terms of the GNU General Public
7  * License version 2, as published by the Free Software Foundation, and
8  * may be copied, distributed, and modified under those terms.
9  *
10  * This program is distributed in the hope that it will be useful,
11  * but WITHOUT ANY WARRANTY; without even the implied warranty of
12  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
13  * GNU General Public License for more details.
14  *
15  */
16
17 #include <linux/types.h>
18 #include <linux/init.h>
19 #include <linux/kernel.h>
20 #include <linux/debugfs.h>
21 #include <linux/seq_file.h>
22 #include <linux/err.h>
23 #include <linux/spinlock_types.h>
24 #include <linux/spinlock.h>
25 #include <linux/stringify.h>
26 #include <asm/bug.h>
27 #include <asm/io.h>
28 #include <asm/string.h>
29 #include <mach/iomap.h>
30 #include <mach/io.h>
31 #include <mach/latency_allowance.h>
32
33 #define MC_ARB_OVERRIDE         0xe8
34 #define GLOBAL_LATENCY_SCALING_ENABLE_BIT 7
35
36 #define MC_LA_AFI_0             0x2e0
37 #define MC_LA_AVPC_ARM7_0       0x2e4
38 #define MC_LA_DC_0              0x2e8
39 #define MC_LA_DC_1              0x2ec
40 #define MC_LA_DC_2              0x2f0
41 #define MC_LA_DCB_0             0x2f4
42 #define MC_LA_DCB_1             0x2f8
43 #define MC_LA_DCB_2             0x2fc
44 #define MC_LA_EPP_0             0x300
45 #define MC_LA_EPP_1             0x304
46 #define MC_LA_G2_0              0x308
47 #define MC_LA_G2_1              0x304
48 #define MC_LA_HC_0              0x310
49 #define MC_LA_HC_1              0x314
50 #define MC_LA_HDA_0             0x318
51 #define MC_LA_ISP_0             0x31C
52 #define MC_LA_MPCORE_0          0x320
53 #define MC_LA_MPCORELP_0        0x324
54 #define MC_LA_MPE_0             0x328
55 #define MC_LA_MPE_1             0x32c
56 #define MC_LA_MPE_2             0x330
57 #define MC_LA_NV_0              0x334
58 #define MC_LA_NV_1              0x338
59 #define MC_LA_NV2_0             0x33c
60 #define MC_LA_NV2_1             0x340
61 #define MC_LA_PPCS_0            0x344
62 #define MC_LA_PPCS_1            0x348
63 #define MC_LA_PTC_0             0x34c
64 #define MC_LA_SATA_0            0x350
65 #define MC_LA_VDE_0             0x354
66 #define MC_LA_VDE_1             0x358
67 #define MC_LA_VDE_2             0x35c
68 #define MC_LA_VDE_3             0x360
69 #define MC_LA_VI_0              0x364
70 #define MC_LA_VI_1              0x368
71 #define MC_LA_VI_2              0x36c
72
73 #define DS_DISP_MCCIF_DISPLAY0A_HYST (0x481 * 4)
74 #define DS_DISP_MCCIF_DISPLAY0B_HYST (0x482 * 4)
75 #define DS_DISP_MCCIF_DISPLAY0C_HYST (0x483 * 4)
76 #define DS_DISP_MCCIF_DISPLAY1B_HYST (0x484 * 4)
77
78 #define DS_DISP_MCCIF_DISPLAY0AB_HYST (0x481 * 4)
79 #define DS_DISP_MCCIF_DISPLAY0BB_HYST (0x482 * 4)
80 #define DS_DISP_MCCIF_DISPLAY0CB_HYST (0x483 * 4)
81 #define DS_DISP_MCCIF_DISPLAY1BB_HYST (0x484 * 4)
82
83 #define VI_MCCIF_VIWSB_HYST     (0x9a * 4)
84 #define VI_MCCIF_VIWU_HYST      (0x9b * 4)
85 #define VI_MCCIF_VIWV_HYST      (0x9c * 4)
86 #define VI_MCCIF_VIWY_HYST      (0x9d * 4)
87
88 #define VI_TIMEOUT_WOCAL_VI     (0x70 * 4)
89 #define VI_RESERVE_3            (0x97 * 4)
90 #define VI_RESERVE_4            (0x98 * 4)
91
92 #define ENABLE_LA_DEBUG         0
93 #define TEST_LA_CODE            0
94
95 #define la_debug(fmt, ...) \
96         if (ENABLE_LA_DEBUG) { \
97                 printk(KERN_INFO pr_fmt(fmt), ##__VA_ARGS__); \
98         }
99
100 static struct dentry *latency_debug_dir;
101
102 struct la_client_info {
103         unsigned int fifo_size_in_atoms;
104         unsigned int expiration_in_ns;  /* worst case expiration value */
105         void __iomem *reg_addr;
106         unsigned long mask;
107         unsigned long shift;
108         enum tegra_la_id id;
109         char *name;
110         bool scaling_supported;
111 };
112
113 static DEFINE_SPINLOCK(safety_lock);
114
115 static const int ns_per_tick = 30;
116 /* fifo atom size in bytes for non-fdc clients*/
117 static const int normal_atom_size = 16;
118 /* fifo atom size in bytes for fdc clients*/
119 static const int fdc_atom_size = 32;
120
121 #define MC_RA(r) \
122         (IO_ADDRESS(TEGRA_MC_BASE) + (MC_##r))
123 #define RA(r) \
124         (IO_ADDRESS(TEGRA_MC_BASE) + (MC_LA_##r))
125
126 #define MASK(x) \
127         ((0xFFFFFFFFUL >> (31 - (1 ? x) + (0 ? x))) << (0 ? x))
128 #define SHIFT(x) \
129         (0 ? x)
130 #define ID(id) \
131         TEGRA_LA_##id
132
133 #define LA_INFO(f, e, a, r, id, ss) \
134 {f, e, RA(a), MASK(r), SHIFT(r), ID(id), __stringify(id), ss}
135
136 /*
137  * The rule for getting the fifo_size_in_atoms is:
138  * 1.If REORDER_DEPTH exists, use it(default is overridden).
139  * 2.Else if (write_client) use RFIFO_DEPTH.
140  * 3.Else (read client) use RDFIFO_DEPTH.
141  * Refer to project.h file.
142  */
143 struct la_client_info la_info[] = {
144         LA_INFO(32,     150,    AFI_0,  7 : 0,          AFIR,           false),
145         LA_INFO(32,     150,    AFI_0,  23 : 16,        AFIW,           false),
146         LA_INFO(2,      150,    AVPC_ARM7_0, 7 : 0,     AVPC_ARM7R,     false),
147         LA_INFO(2,      150,    AVPC_ARM7_0, 23 : 16,   AVPC_ARM7W,     false),
148         LA_INFO(128,    1050,   DC_0,   7 : 0,          DISPLAY_0A,     true),
149         LA_INFO(64,     1050,   DC_0,   23 : 16,        DISPLAY_0B,     true),
150         LA_INFO(128,    1050,   DC_1,   7 : 0,          DISPLAY_0C,     true),
151         LA_INFO(64,     1050,   DC_1,   23 : 16,        DISPLAY_1B,     true),
152         LA_INFO(2,      1050,   DC_2,   7 : 0,          DISPLAY_HC,     false),
153         LA_INFO(128,    1050,   DCB_0,  7 : 0,          DISPLAY_0AB,    true),
154         LA_INFO(64,     1050,   DCB_0,  23 : 16,        DISPLAY_0BB,    true),
155         LA_INFO(128,    1050,   DCB_1,  7 : 0,          DISPLAY_0CB,    true),
156         LA_INFO(64,     1050,   DCB_1,  23 : 16,        DISPLAY_1BB,    true),
157         LA_INFO(2,      1050,   DCB_2,  7 : 0,          DISPLAY_HCB,    false),
158         LA_INFO(8,      150,    EPP_0,  7 : 0,          EPPUP,          false),
159         LA_INFO(64,     150,    EPP_0,  23 : 16,        EPPU,           false),
160         LA_INFO(64,     150,    EPP_1,  7 : 0,          EPPV,           false),
161         LA_INFO(64,     150,    EPP_1,  23 : 16,        EPPY,           false),
162         LA_INFO(64,     150,    G2_0,   7 : 0,          G2PR,           false),
163         LA_INFO(64,     150,    G2_0,   23 : 16,        G2SR,           false),
164         LA_INFO(48,     150,    G2_1,   7 : 0,          G2DR,           false),
165         LA_INFO(128,    150,    G2_1,   23 : 16,        G2DW,           false),
166         LA_INFO(16,     150,    HC_0,   7 : 0,          HOST1X_DMAR,    false),
167         LA_INFO(8,      150,    HC_0,   23 : 16,        HOST1XR,        false),
168         LA_INFO(32,     150,    HC_1,   7 : 0,          HOST1XW,        false),
169         LA_INFO(16,     150,    HDA_0,  7 : 0,          HDAR,           false),
170         LA_INFO(16,     150,    HDA_0,  23 : 16,        HDAW,           false),
171         LA_INFO(64,     150,    ISP_0,  7 : 0,          ISPW,           false),
172         LA_INFO(14,     150,    MPCORE_0, 7 : 0,        MPCORER,        false),
173         LA_INFO(24,     150,    MPCORE_0, 23 : 16,      MPCOREW,        false),
174         LA_INFO(14,     150,    MPCORELP_0, 7 : 0,      MPCORE_LPR,     false),
175         LA_INFO(24,     150,    MPCORELP_0, 23 : 16,    MPCORE_LPW,     false),
176         LA_INFO(8,      150,    MPE_0,  7 : 0,          MPE_UNIFBR,     false),
177         LA_INFO(2,      150,    MPE_0,  23 : 16,        MPE_IPRED,      false),
178         LA_INFO(64,     150,    MPE_1,  7 : 0,          MPE_AMEMRD,     false),
179         LA_INFO(8,      150,    MPE_1,  23 : 16,        MPE_CSRD,       false),
180         LA_INFO(8,      150,    MPE_2,  7 : 0,          MPE_UNIFBW,     false),
181         LA_INFO(8,      150,    MPE_2,  23 : 16,        MPE_CSWR,       false),
182         LA_INFO(48,     150,    NV_0,   7 : 0,          FDCDRD,         false),
183         LA_INFO(64,     150,    NV_0,   23 : 16,        IDXSRD,         false),
184         LA_INFO(64,     150,    NV_1,   7 : 0,          TEXSRD,         false),
185         LA_INFO(48,     150,    NV_1,   23 : 16,        FDCDWR,         false),
186         LA_INFO(48,     150,    NV2_0,  7 : 0,          FDCDRD2,        false),
187         LA_INFO(64,     150,    NV2_0,  23 : 16,        IDXSRD2,        false),
188         LA_INFO(64,     150,    NV2_1,  7 : 0,          TEXSRD2,        false),
189         LA_INFO(48,     150,    NV2_1,  23 : 16,        FDCDWR2,        false),
190         LA_INFO(2,      150,    PPCS_0, 7 : 0,          PPCS_AHBDMAR,   false),
191         LA_INFO(8,      150,    PPCS_0, 23 : 16,        PPCS_AHBSLVR,   false),
192         LA_INFO(2,      150,    PPCS_1, 7 : 0,          PPCS_AHBDMAW,   false),
193         LA_INFO(4,      150,    PPCS_1, 23 : 16,        PPCS_AHBSLVW,   false),
194         LA_INFO(2,      150,    PTC_0,  7 : 0,          PTCR,           false),
195         LA_INFO(32,     150,    SATA_0, 7 : 0,          SATAR,          false),
196         LA_INFO(32,     150,    SATA_0, 23 : 16,        SATAW,          false),
197         LA_INFO(8,      150,    VDE_0,  7 : 0,          VDE_BSEVR,      false),
198         LA_INFO(4,      150,    VDE_0,  23 : 16,        VDE_MBER,       false),
199         LA_INFO(16,     150,    VDE_1,  7 : 0,          VDE_MCER,       false),
200         LA_INFO(16,     150,    VDE_1,  23 : 16,        VDE_TPER,       false),
201         LA_INFO(4,      150,    VDE_2,  7 : 0,          VDE_BSEVW,      false),
202         LA_INFO(16,     150,    VDE_2,  23 : 16,        VDE_DBGW,       false),
203         LA_INFO(2,      150,    VDE_3,  7 : 0,          VDE_MBEW,       false),
204         LA_INFO(16,     150,    VDE_3,  23 : 16,        VDE_TPMW,       false),
205         LA_INFO(8,      1050,   VI_0,   7 : 0,          VI_RUV,         false),
206         LA_INFO(64,     1050,   VI_0,   23 : 16,        VI_WSB,         true),
207         LA_INFO(64,     1050,   VI_1,   7 : 0,          VI_WU,          true),
208         LA_INFO(64,     1050,   VI_1,   23 : 16,        VI_WV,          true),
209         LA_INFO(64,     1050,   VI_2,   7 : 0,          VI_WY,          true),
210
211 /* end of list. */
212         LA_INFO(0,      0,      AFI_0,  0 : 0,          MAX_ID,         false)
213 };
214
215 struct la_scaling_info {
216         unsigned int threshold_low;
217         unsigned int threshold_mid;
218         unsigned int threshold_high;
219         int scaling_ref_count;
220         int actual_la_to_set;
221         int la_set;
222 };
223
224 struct la_scaling_reg_info {
225         enum tegra_la_id id;
226         void __iomem *tl_reg_addr;
227         unsigned int tl_mask;
228         unsigned int tl_shift;
229         void __iomem *tm_reg_addr;
230         unsigned int tm_mask;
231         unsigned int tm_shift;
232         void __iomem *th_reg_addr;
233         unsigned int th_mask;
234         unsigned int th_shift;
235 };
236
237 #define DISP1_RA(r) \
238         (IO_ADDRESS(TEGRA_DISPLAY_BASE) + DS_DISP_MCCIF_##r##_HYST)
239 #define DISP2_RA(r) \
240         (IO_ADDRESS(TEGRA_DISPLAY2_BASE) + DS_DISP_MCCIF_##r##_HYST)
241
242 #define DISP_SCALING_REG_INFO(id, r, ra) \
243         { \
244                 ID(id), \
245                 ra(r), MASK(15 : 8), SHIFT(15 : 8), \
246                 ra(r), MASK(23 : 16), SHIFT(15 : 8), \
247                 ra(r), MASK(7 : 0), SHIFT(15 : 8) \
248         }
249
250 struct la_scaling_reg_info disp_info[] = {
251         DISP_SCALING_REG_INFO(DISPLAY_0A, DISPLAY0A, DISP1_RA),
252         DISP_SCALING_REG_INFO(DISPLAY_0B, DISPLAY0B, DISP1_RA),
253         DISP_SCALING_REG_INFO(DISPLAY_0C, DISPLAY0C, DISP1_RA),
254         DISP_SCALING_REG_INFO(DISPLAY_1B, DISPLAY1B, DISP1_RA),
255         DISP_SCALING_REG_INFO(MAX_ID,     DISPLAY1B, DISP1_RA), /*dummy entry*/
256         DISP_SCALING_REG_INFO(DISPLAY_0AB, DISPLAY0AB, DISP2_RA),
257         DISP_SCALING_REG_INFO(DISPLAY_0BB, DISPLAY0BB, DISP2_RA),
258         DISP_SCALING_REG_INFO(DISPLAY_0CB, DISPLAY0CB, DISP2_RA),
259         DISP_SCALING_REG_INFO(DISPLAY_1BB, DISPLAY1BB, DISP2_RA),
260 };
261
262 #define VI_TH_RA(r) \
263         (IO_ADDRESS(TEGRA_VI_BASE) + VI_MCCIF_##r##_HYST)
264 #define VI_TM_RA(r) \
265         (IO_ADDRESS(TEGRA_VI_BASE) + VI_TIMEOUT_WOCAL_VI)
266 #define VI_TL_RA(r) \
267         (IO_ADDRESS(TEGRA_VI_BASE) + VI_RESERVE_##r)
268
269 struct la_scaling_reg_info vi_info[] = {
270         {
271                 ID(VI_WSB),
272                 VI_TL_RA(4), MASK(7 : 0), SHIFT(7 : 0),
273                 VI_TM_RA(0), MASK(7 : 0), SHIFT(7 : 0),
274                 VI_TH_RA(VIWSB), MASK(7 : 0), SHIFT(7 : 0)
275         },
276         {
277                 ID(VI_WU),
278                 VI_TL_RA(3), MASK(15 : 8), SHIFT(15 : 8),
279                 VI_TM_RA(0), MASK(15 : 8), SHIFT(15 : 8),
280                 VI_TH_RA(VIWU), MASK(7 : 0), SHIFT(7 : 0)
281         },
282         {
283                 ID(VI_WV),
284                 VI_TL_RA(3), MASK(7 : 0), SHIFT(7 : 0),
285                 VI_TM_RA(0), MASK(23 : 16), SHIFT(23 : 16),
286                 VI_TH_RA(VIWV), MASK(7 : 0), SHIFT(7 : 0)
287         },
288         {
289                 ID(VI_WY),
290                 VI_TL_RA(4), MASK(15 : 8), SHIFT(15 : 8),
291                 VI_TM_RA(0), MASK(31 : 24), SHIFT(31 : 24),
292                 VI_TH_RA(VIWY), MASK(7 : 0), SHIFT(7 : 0)
293         }
294 };
295
296 static struct la_scaling_info scaling_info[TEGRA_LA_MAX_ID];
297 static int la_scaling_enable_count;
298
299 #define VALIDATE_ID(id) \
300         do { \
301                 if (id >= TEGRA_LA_MAX_ID) \
302                         return -EINVAL; \
303                 BUG_ON(la_info[id].id != id); \
304         } while (0)
305
306 #define VALIDATE_BW(bw_in_mbps) \
307         do { \
308                 if (bw_in_mbps >= 4096) \
309                         return -EINVAL; \
310         } while (0)
311
312 #define VALIDATE_THRESHOLDS(tl, tm, th) \
313         do { \
314                 if (tl > 100 || tm > 100 || th > 100) \
315                         return -EINVAL; \
316         } while (0)
317
318 static void set_thresholds(struct la_scaling_reg_info *info,
319                             enum tegra_la_id id)
320 {
321         unsigned long reg_read;
322         unsigned long reg_write;
323         unsigned int thresh_low;
324         unsigned int thresh_mid;
325         unsigned int thresh_high;
326         int la_set;
327
328         reg_read = readl(la_info[id].reg_addr);
329         la_set = (reg_read & la_info[id].mask) >> la_info[id].shift;
330         /* la should be set before enabling scaling. */
331         BUG_ON(la_set != scaling_info[id].la_set);
332
333         thresh_low = (scaling_info[id].threshold_low * la_set) / 100;
334         thresh_mid = (scaling_info[id].threshold_mid * la_set) / 100;
335         thresh_high = (scaling_info[id].threshold_high * la_set) / 100;
336         la_debug("%s: la_set=%d, thresh_low=%d(%d%%), thresh_mid=%d(%d%%),"
337                 " thresh_high=%d(%d%%) ", __func__, la_set,
338                 thresh_low, scaling_info[id].threshold_low,
339                 thresh_mid, scaling_info[id].threshold_mid,
340                 thresh_high, scaling_info[id].threshold_high);
341
342         reg_read = readl(info->tl_reg_addr);
343         reg_write = (reg_read & ~info->tl_mask) |
344                 (thresh_low << info->tl_shift);
345         writel(reg_write, info->tl_reg_addr);
346         la_debug("reg_addr=0x%x, read=0x%x, write=0x%x",
347                 (u32)info->tl_reg_addr, (u32)reg_read, (u32)reg_write);
348
349         reg_read = readl(info->tm_reg_addr);
350         reg_write = (reg_read & ~info->tm_mask) |
351                 (thresh_mid << info->tm_shift);
352         writel(reg_write, info->tm_reg_addr);
353         la_debug("reg_addr=0x%x, read=0x%x, write=0x%x",
354                 (u32)info->tm_reg_addr, (u32)reg_read, (u32)reg_write);
355
356         reg_read = readl(info->th_reg_addr);
357         reg_write = (reg_read & ~info->th_mask) |
358                 (thresh_high << info->th_shift);
359         writel(reg_write, info->th_reg_addr);
360         la_debug("reg_addr=0x%x, read=0x%x, write=0x%x",
361                 (u32)info->th_reg_addr, (u32)reg_read, (u32)reg_write);
362 }
363
364 static void set_disp_latency_thresholds(enum tegra_la_id id)
365 {
366         set_thresholds(&disp_info[id - ID(DISPLAY_0A)], id);
367 }
368
369 static void set_vi_latency_thresholds(enum tegra_la_id id)
370 {
371         set_thresholds(&vi_info[id - ID(VI_WSB)], id);
372 }
373
374 /* Sets latency allowance based on clients memory bandwitdh requirement.
375  * Bandwidth passed is in mega bytes per second.
376  */
377 int tegra_set_latency_allowance(enum tegra_la_id id,
378                                 unsigned int bandwidth_in_mbps)
379 {
380         int ideal_la;
381         int la_to_set;
382         unsigned long reg_read;
383         unsigned long reg_write;
384         int bytes_per_atom = normal_atom_size;
385
386         VALIDATE_ID(id);
387         VALIDATE_BW(bandwidth_in_mbps);
388         if (id == ID(FDCDRD) || id == ID(FDCDWR) ||
389                 id == ID(FDCDRD2) || id == ID(FDCDWR2))
390                 bytes_per_atom = fdc_atom_size;
391
392         ideal_la = (la_info[id].fifo_size_in_atoms * bytes_per_atom * 1000) /
393                     (bandwidth_in_mbps * ns_per_tick);
394         la_to_set = ideal_la - (la_info[id].expiration_in_ns/ns_per_tick) - 1;
395         scaling_info[id].actual_la_to_set = la_to_set;
396         la_debug("\n%s:id=%d,bw=%dmbps, la_to_set=%d",
397                 __func__, id, bandwidth_in_mbps, la_to_set);
398         la_to_set = (la_to_set < 0) ? 0 : la_to_set;
399         la_to_set = (la_to_set > 255) ? 255 : la_to_set;
400
401         /* until display can use latency allowance scaling, use a more
402          * aggressive LA setting. Bug 862709 */
403         if (id >= ID(DISPLAY_0A) && id <= ID(DISPLAY_HCB))
404                 la_to_set /= 3;
405
406         spin_lock(&safety_lock);
407         reg_read = readl(la_info[id].reg_addr);
408         reg_write = (reg_read & ~la_info[id].mask) |
409                         (la_to_set << la_info[id].shift);
410         writel(reg_write, la_info[id].reg_addr);
411         scaling_info[id].la_set = la_to_set;
412         la_debug("reg_addr=0x%x, read=0x%x, write=0x%x",
413                 (u32)la_info[id].reg_addr, (u32)reg_read, (u32)reg_write);
414         spin_unlock(&safety_lock);
415         return 0;
416 }
417
418 /* Thresholds for scaling are specified in % of fifo freeness.
419  * If threshold_low is specified as 20%, it means when the fifo free
420  * between 0 to 20%, use la as programmed_la.
421  * If threshold_mid is specified as 50%, it means when the fifo free
422  * between 20 to 50%, use la as programmed_la/2 .
423  * If threshold_high is specified as 80%, it means when the fifo free
424  * between 50 to 80%, use la as programmed_la/4.
425  * When the fifo is free between 80 to 100%, use la as 0(highest priority).
426  */
427 int tegra_enable_latency_scaling(enum tegra_la_id id,
428                                     unsigned int threshold_low,
429                                     unsigned int threshold_mid,
430                                     unsigned int threshold_high)
431 {
432         unsigned long reg;
433         void __iomem *scaling_enable_reg = MC_RA(ARB_OVERRIDE);
434
435         VALIDATE_ID(id);
436         VALIDATE_THRESHOLDS(threshold_low, threshold_mid, threshold_high);
437
438         if (la_info[id].scaling_supported == false)
439                 goto exit;
440
441         spin_lock(&safety_lock);
442
443         la_debug("\n%s: id=%d, tl=%d, tm=%d, th=%d", __func__,
444                 id, threshold_low, threshold_mid, threshold_high);
445         scaling_info[id].threshold_low = threshold_low;
446         scaling_info[id].threshold_mid = threshold_mid;
447         scaling_info[id].threshold_high = threshold_high;
448         scaling_info[id].scaling_ref_count++;
449
450         if (id >= ID(DISPLAY_0A) && id <= ID(DISPLAY_1BB))
451                 set_disp_latency_thresholds(id);
452         else if (id >= ID(VI_WSB) && id <= ID(VI_WY))
453                 set_vi_latency_thresholds(id);
454         if (!la_scaling_enable_count++) {
455                 reg = readl(scaling_enable_reg);
456                 reg |= (1 << GLOBAL_LATENCY_SCALING_ENABLE_BIT);
457                 writel(reg,  scaling_enable_reg);
458                 la_debug("enabled scaling.");
459         }
460         spin_unlock(&safety_lock);
461 exit:
462         return 0;
463 }
464
465 void tegra_disable_latency_scaling(enum tegra_la_id id)
466 {
467         unsigned long reg;
468         void __iomem *scaling_enable_reg = MC_RA(ARB_OVERRIDE);
469
470         if (id >= TEGRA_LA_MAX_ID)
471                 return;
472         BUG_ON(la_info[id].id != id);
473
474         if (la_info[id].scaling_supported == false)
475                 return;
476         spin_lock(&safety_lock);
477         la_debug("\n%s: id=%d", __func__, id);
478         scaling_info[id].scaling_ref_count--;
479         BUG_ON(scaling_info[id].scaling_ref_count < 0);
480
481         if (!--la_scaling_enable_count) {
482                 reg = readl(scaling_enable_reg);
483                 reg = reg & ~(1 << GLOBAL_LATENCY_SCALING_ENABLE_BIT);
484                 writel(reg, scaling_enable_reg);
485                 la_debug("disabled scaling.");
486         }
487         spin_unlock(&safety_lock);
488 }
489
490 static int la_regs_show(struct seq_file *s, void *unused)
491 {
492         unsigned i;
493         unsigned long la;
494
495         /* iterate the list, but don't print MAX_ID */
496         for (i = 0; i < ARRAY_SIZE(la_info) - 1; i++) {
497                 la = (readl(la_info[i].reg_addr) & la_info[i].mask)
498                         >> la_info[i].shift;
499                 seq_printf(s, "%-16s: %4lu\n", la_info[i].name, la);
500         }
501
502         return 0;
503 }
504
505 static int dbg_la_regs_open(struct inode *inode, struct file *file)
506 {
507         return single_open(file, la_regs_show, inode->i_private);
508 }
509
510 static const struct file_operations regs_fops = {
511         .open           = dbg_la_regs_open,
512         .read           = seq_read,
513         .llseek         = seq_lseek,
514         .release        = single_release,
515 };
516
517 static int __init tegra_latency_allowance_debugfs_init(void)
518 {
519         if (latency_debug_dir)
520                 return 0;
521
522         latency_debug_dir = debugfs_create_dir("tegra_latency", NULL);
523
524         debugfs_create_file("la_info", S_IRUGO, latency_debug_dir, NULL,
525                 &regs_fops);
526
527         return 0;
528 }
529
530 late_initcall(tegra_latency_allowance_debugfs_init);
531
532 static int __init tegra_latency_allowance_init(void)
533 {
534         la_scaling_enable_count = 0;
535         return 0;
536 }
537
538 core_initcall(tegra_latency_allowance_init);
539
540 #if TEST_LA_CODE
541 static int __init test_la(void)
542 {
543         int err;
544         enum tegra_la_id id = 0;
545         int repeat_count = 5;
546
547         do {
548                 for (id = 0; id < TEGRA_LA_MAX_ID; id++) {
549                         err = tegra_set_latency_allowance(id, 200);
550                         if (err)
551                                 la_debug("\n***tegra_set_latency_allowance,"
552                                         " err=%d", err);
553                 }
554
555                 for (id = 0; id < TEGRA_LA_MAX_ID; id++) {
556                         if (id >= ID(DISPLAY_0AB) && id <= ID(DISPLAY_HCB))
557                                 continue;
558                         if (id >= ID(VI_WSB) && id <= ID(VI_WY))
559                                 continue;
560                         err = tegra_enable_latency_scaling(id, 20, 50, 80);
561                         if (err)
562                                 la_debug("\n***tegra_enable_latency_scaling,"
563                                         " err=%d", err);
564                 }
565
566                 la_debug("la_scaling_enable_count =%d",
567                         la_scaling_enable_count);
568                 for (id = 0; id < TEGRA_LA_MAX_ID; id++) {
569                         if (id >= ID(DISPLAY_0AB) && id <= ID(DISPLAY_HCB))
570                                 continue;
571                         if (id >= ID(VI_WSB) && id <= ID(VI_WY))
572                                 continue;
573                         tegra_disable_latency_scaling(id);
574                 }
575                 la_debug("la_scaling_enable_count=%d",
576                         la_scaling_enable_count);
577         } while (--repeat_count);
578         return 0;
579 }
580
581 late_initcall(test_la);
582 #endif