f05fd076b96e9932385c686d8956172d6eb21926
[linux-3.10.git] / arch / arm / mach-tegra / irq.c
1 /*
2  * Copyright (C) 2011 Google, Inc.
3  *
4  * Author:
5  *      Colin Cross <ccross@android.com>
6  *
7  * Copyright (C) 2010-2012, NVIDIA Corporation
8  *
9  * This software is licensed under the terms of the GNU General Public
10  * License version 2, as published by the Free Software Foundation, and
11  * may be copied, distributed, and modified under those terms.
12  *
13  * This program is distributed in the hope that it will be useful,
14  * but WITHOUT ANY WARRANTY; without even the implied warranty of
15  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
16  * GNU General Public License for more details.
17  *
18  */
19
20 #include <linux/kernel.h>
21 #include <linux/interrupt.h>
22 #include <linux/irq.h>
23 #include <linux/io.h>
24 #include <linux/of.h>
25 #include <linux/irqchip/arm-gic.h>
26 #include <linux/syscore_ops.h>
27
28 #include <mach/legacy_irq.h>
29
30 #include "board.h"
31 #include "gic.h"
32 #include "iomap.h"
33 #include "pm-irq.h"
34
35 #define ICTLR_CPU_IEP_VFIQ      0x08
36 #define ICTLR_CPU_IEP_FIR       0x14
37 #define ICTLR_CPU_IEP_FIR_SET   0x18
38 #define ICTLR_CPU_IEP_FIR_CLR   0x1c
39
40 #define ICTLR_CPU_IER           0x20
41 #define ICTLR_CPU_IER_SET       0x24
42 #define ICTLR_CPU_IER_CLR       0x28
43 #define ICTLR_CPU_IEP_CLASS     0x2C
44
45 #define ICTLR_COP_IER           0x30
46 #define ICTLR_COP_IER_SET       0x34
47 #define ICTLR_COP_IER_CLR       0x38
48 #define ICTLR_COP_IEP_CLASS     0x3c
49
50 #define FIRST_LEGACY_IRQ 32
51
52 static int num_ictlrs;
53
54 static void __iomem *ictlr_reg_base[] = {
55         IO_ADDRESS(TEGRA_PRIMARY_ICTLR_BASE),
56         IO_ADDRESS(TEGRA_SECONDARY_ICTLR_BASE),
57         IO_ADDRESS(TEGRA_TERTIARY_ICTLR_BASE),
58         IO_ADDRESS(TEGRA_QUATERNARY_ICTLR_BASE),
59         IO_ADDRESS(TEGRA_QUINARY_ICTLR_BASE),
60 };
61
62 #ifdef CONFIG_PM_SLEEP
63 static u32 cop_ier[ARRAY_SIZE(ictlr_reg_base)];
64 static u32 cpu_ier[ARRAY_SIZE(ictlr_reg_base)];
65 static u32 cpu_iep[ARRAY_SIZE(ictlr_reg_base)];
66 #endif
67
68 static inline void tegra_irq_write_mask(unsigned int irq, unsigned long reg)
69 {
70         void __iomem *base;
71         u32 mask;
72
73         BUG_ON(irq < FIRST_LEGACY_IRQ ||
74                 irq >= FIRST_LEGACY_IRQ + num_ictlrs * 32);
75
76         base = ictlr_reg_base[(irq - FIRST_LEGACY_IRQ) / 32];
77         mask = BIT((irq - FIRST_LEGACY_IRQ) % 32);
78
79         __raw_writel(mask, base + reg);
80 }
81
82 static void tegra_mask(struct irq_data *d)
83 {
84         if (d->irq < FIRST_LEGACY_IRQ)
85                 return;
86
87         tegra_irq_write_mask(d->irq, ICTLR_CPU_IER_CLR);
88 }
89
90 static void tegra_unmask(struct irq_data *d)
91 {
92         if (d->irq < FIRST_LEGACY_IRQ)
93                 return;
94
95         tegra_irq_write_mask(d->irq, ICTLR_CPU_IER_SET);
96 }
97
98 static void tegra_ack(struct irq_data *d)
99 {
100         if (d->irq < FIRST_LEGACY_IRQ)
101                 return;
102
103         tegra_irq_write_mask(d->irq, ICTLR_CPU_IEP_FIR_CLR);
104 }
105
106 static void tegra_eoi(struct irq_data *d)
107 {
108         if (d->irq < FIRST_LEGACY_IRQ)
109                 return;
110
111         tegra_irq_write_mask(d->irq, ICTLR_CPU_IEP_FIR_CLR);
112 }
113
114 static int tegra_retrigger(struct irq_data *d)
115 {
116         if (d->irq < FIRST_LEGACY_IRQ)
117                 return 0;
118
119         tegra_irq_write_mask(d->irq, ICTLR_CPU_IEP_FIR_SET);
120
121         return 1;
122 }
123
124 static int tegra_set_type(struct irq_data *d, unsigned int flow_type)
125 {
126         int wake = tegra_irq_to_wake(d->irq);
127
128         return tegra_pm_irq_set_wake_type(wake, flow_type);
129 }
130
131
132 #ifdef CONFIG_PM_SLEEP
133 static int tegra_set_wake(struct irq_data *d, unsigned int enable)
134 {
135         int wake = tegra_irq_to_wake(d->irq);
136
137         return tegra_pm_irq_set_wake(wake, enable);
138 }
139
140 static int tegra_legacy_irq_suspend(void)
141 {
142         unsigned long flags;
143         int i;
144
145         local_irq_save(flags);
146         for (i = 0; i < num_ictlrs; i++) {
147                 void __iomem *ictlr = ictlr_reg_base[i];
148                 cpu_ier[i] = readl(ictlr + ICTLR_CPU_IER);
149                 cpu_iep[i] = readl(ictlr + ICTLR_CPU_IEP_CLASS);
150                 cop_ier[i] = readl(ictlr + ICTLR_COP_IER);
151                 writel(~0, ictlr + ICTLR_COP_IER_CLR);
152         }
153         local_irq_restore(flags);
154
155         return 0;
156 }
157
158 static void tegra_legacy_irq_resume(void)
159 {
160         unsigned long flags;
161         int i;
162
163         local_irq_save(flags);
164         for (i = 0; i < num_ictlrs; i++) {
165                 void __iomem *ictlr = ictlr_reg_base[i];
166                 writel(cpu_iep[i], ictlr + ICTLR_CPU_IEP_CLASS);
167                 writel(~0ul, ictlr + ICTLR_CPU_IER_CLR);
168                 writel(cpu_ier[i], ictlr + ICTLR_CPU_IER_SET);
169                 writel(0, ictlr + ICTLR_COP_IEP_CLASS);
170                 writel(~0ul, ictlr + ICTLR_COP_IER_CLR);
171                 writel(cop_ier[i], ictlr + ICTLR_COP_IER_SET);
172         }
173         local_irq_restore(flags);
174 }
175
176 static struct syscore_ops tegra_legacy_irq_syscore_ops = {
177         .suspend = tegra_legacy_irq_suspend,
178         .resume = tegra_legacy_irq_resume,
179 };
180
181 static int tegra_legacy_irq_syscore_init(void)
182 {
183         register_syscore_ops(&tegra_legacy_irq_syscore_ops);
184
185         return 0;
186 }
187 subsys_initcall(tegra_legacy_irq_syscore_init);
188 #else
189 #define tegra_set_wake NULL
190 #endif
191
192 void __init tegra_init_irq(void)
193 {
194         int i;
195         void __iomem *distbase;
196
197         distbase = IO_ADDRESS(TEGRA_ARM_INT_DIST_BASE);
198         num_ictlrs = readl_relaxed(distbase + GIC_DIST_CTR) & 0x1f;
199
200         if (num_ictlrs > ARRAY_SIZE(ictlr_reg_base)) {
201                 WARN(1, "Too many (%d) interrupt controllers found. Maximum is %d.",
202                         num_ictlrs, ARRAY_SIZE(ictlr_reg_base));
203                 num_ictlrs = ARRAY_SIZE(ictlr_reg_base);
204         }
205
206         for (i = 0; i < num_ictlrs; i++) {
207                 void __iomem *ictlr = ictlr_reg_base[i];
208                 writel(~0, ictlr + ICTLR_CPU_IER_CLR);
209                 writel(0, ictlr + ICTLR_CPU_IEP_CLASS);
210                 writel(~0, ictlr + ICTLR_CPU_IEP_FIR_CLR);
211         }
212
213         gic_arch_extn.irq_ack = tegra_ack;
214         gic_arch_extn.irq_eoi = tegra_eoi;
215         gic_arch_extn.irq_mask = tegra_mask;
216         gic_arch_extn.irq_unmask = tegra_unmask;
217         gic_arch_extn.irq_retrigger = tegra_retrigger;
218         gic_arch_extn.irq_set_type = tegra_set_type;
219         gic_arch_extn.irq_set_wake = tegra_set_wake;
220         gic_arch_extn.flags = IRQCHIP_MASK_ON_SUSPEND;
221
222         /*
223          * Check if there is a devicetree present, since the GIC will be
224          * initialized elsewhere under DT.
225          */
226         if (!of_have_populated_dt())
227                 tegra_gic_init();
228 }
229
230 void tegra_init_legacy_irq_cop(void)
231 {
232         int i;
233
234         for (i = 0; i < num_ictlrs; i++) {
235                 void __iomem *ictlr = ictlr_reg_base[i];
236                 writel(~0, ictlr + ICTLR_COP_IER_CLR);
237                 writel(0, ictlr + ICTLR_COP_IEP_CLASS);
238         }
239 }