unknown changes from android-tegra-nv-3.4
[linux-3.10.git] / arch / arm / mach-tegra / irq.c
1 /*
2  * Copyright (C) 2011 Google, Inc.
3  *
4  * Author:
5  *      Colin Cross <ccross@android.com>
6  *
7  * Copyright (C) 2010-2012, NVIDIA Corporation
8  *
9  * This software is licensed under the terms of the GNU General Public
10  * License version 2, as published by the Free Software Foundation, and
11  * may be copied, distributed, and modified under those terms.
12  *
13  * This program is distributed in the hope that it will be useful,
14  * but WITHOUT ANY WARRANTY; without even the implied warranty of
15  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
16  * GNU General Public License for more details.
17  *
18  */
19
20 #include <linux/kernel.h>
21 #include <linux/interrupt.h>
22 #include <linux/irq.h>
23 #include <linux/io.h>
24 #include <linux/of.h>
25 #include <linux/irqchip/arm-gic.h>
26 #include <linux/syscore_ops.h>
27
28 #include <mach/legacy_irq.h>
29
30 #include "board.h"
31 #include "gic.h"
32 #include "iomap.h"
33 #include "pm-irq.h"
34
35 #define ICTLR_CPU_IEP_VFIQ      0x08
36 #define ICTLR_CPU_IEP_FIR       0x14
37 #define ICTLR_CPU_IEP_FIR_SET   0x18
38 #define ICTLR_CPU_IEP_FIR_CLR   0x1c
39
40 #define ICTLR_CPU_IER           0x20
41 #define ICTLR_CPU_IER_SET       0x24
42 #define ICTLR_CPU_IER_CLR       0x28
43 #define ICTLR_CPU_IEP_CLASS     0x2C
44
45 #define ICTLR_COP_IER           0x30
46 #define ICTLR_COP_IER_SET       0x34
47 #define ICTLR_COP_IER_CLR       0x38
48 #define ICTLR_COP_IEP_CLASS     0x3c
49
50 #ifdef CONFIG_ARCH_TEGRA_2x_SOC
51 #define NUM_ICTLRS 4
52 #else
53 #define NUM_ICTLRS 5
54 #endif
55
56 #define FIRST_LEGACY_IRQ 32
57
58 static int num_ictlrs;
59
60 static void __iomem *ictlr_reg_base[] = {
61         IO_ADDRESS(TEGRA_PRIMARY_ICTLR_BASE),
62         IO_ADDRESS(TEGRA_SECONDARY_ICTLR_BASE),
63         IO_ADDRESS(TEGRA_TERTIARY_ICTLR_BASE),
64         IO_ADDRESS(TEGRA_QUATERNARY_ICTLR_BASE),
65 #if (NUM_ICTLRS > 4)
66         IO_ADDRESS(TEGRA_QUINARY_ICTLR_BASE),
67 #endif
68 };
69
70 #ifdef CONFIG_PM_SLEEP
71 static u32 cop_ier[NUM_ICTLRS];
72 static u32 cpu_ier[NUM_ICTLRS];
73 static u32 cpu_iep[NUM_ICTLRS];
74 #endif
75
76 static inline void tegra_irq_write_mask(unsigned int irq, unsigned long reg)
77 {
78         void __iomem *base;
79         u32 mask;
80
81         BUG_ON(irq < FIRST_LEGACY_IRQ ||
82                 irq >= FIRST_LEGACY_IRQ + num_ictlrs * 32);
83
84         base = ictlr_reg_base[(irq - FIRST_LEGACY_IRQ) / 32];
85         mask = BIT((irq - FIRST_LEGACY_IRQ) % 32);
86
87         __raw_writel(mask, base + reg);
88 }
89
90 static void tegra_mask(struct irq_data *d)
91 {
92         if (d->irq < FIRST_LEGACY_IRQ)
93                 return;
94
95         tegra_irq_write_mask(d->irq, ICTLR_CPU_IER_CLR);
96 }
97
98 static void tegra_unmask(struct irq_data *d)
99 {
100         if (d->irq < FIRST_LEGACY_IRQ)
101                 return;
102
103         tegra_irq_write_mask(d->irq, ICTLR_CPU_IER_SET);
104 }
105
106 static void tegra_ack(struct irq_data *d)
107 {
108         if (d->irq < FIRST_LEGACY_IRQ)
109                 return;
110
111         tegra_irq_write_mask(d->irq, ICTLR_CPU_IEP_FIR_CLR);
112 }
113
114 static void tegra_eoi(struct irq_data *d)
115 {
116         if (d->irq < FIRST_LEGACY_IRQ)
117                 return;
118
119         tegra_irq_write_mask(d->irq, ICTLR_CPU_IEP_FIR_CLR);
120 }
121
122 static int tegra_retrigger(struct irq_data *d)
123 {
124         if (d->irq < FIRST_LEGACY_IRQ)
125                 return 0;
126
127         tegra_irq_write_mask(d->irq, ICTLR_CPU_IEP_FIR_SET);
128
129         return 1;
130 }
131
132 static int tegra_set_type(struct irq_data *d, unsigned int flow_type)
133 {
134         int wake = tegra_irq_to_wake(d->irq);
135
136         return tegra_pm_irq_set_wake_type(wake, flow_type);
137 }
138
139
140 #ifdef CONFIG_PM_SLEEP
141 static int tegra_set_wake(struct irq_data *d, unsigned int enable)
142 {
143         int wake = tegra_irq_to_wake(d->irq);
144
145         return tegra_pm_irq_set_wake(wake, enable);
146 }
147
148 static int tegra_legacy_irq_suspend(void)
149 {
150         unsigned long flags;
151         int i;
152
153         local_irq_save(flags);
154         for (i = 0; i < NUM_ICTLRS; i++) {
155                 void __iomem *ictlr = ictlr_reg_base[i];
156                 cpu_ier[i] = readl(ictlr + ICTLR_CPU_IER);
157                 cpu_iep[i] = readl(ictlr + ICTLR_CPU_IEP_CLASS);
158                 cop_ier[i] = readl(ictlr + ICTLR_COP_IER);
159                 writel(~0, ictlr + ICTLR_COP_IER_CLR);
160         }
161         local_irq_restore(flags);
162
163         return 0;
164 }
165
166 static void tegra_legacy_irq_resume(void)
167 {
168         unsigned long flags;
169         int i;
170
171         local_irq_save(flags);
172         for (i = 0; i < NUM_ICTLRS; i++) {
173                 void __iomem *ictlr = ictlr_reg_base[i];
174                 writel(cpu_iep[i], ictlr + ICTLR_CPU_IEP_CLASS);
175                 writel(~0ul, ictlr + ICTLR_CPU_IER_CLR);
176                 writel(cpu_ier[i], ictlr + ICTLR_CPU_IER_SET);
177                 writel(0, ictlr + ICTLR_COP_IEP_CLASS);
178                 writel(~0ul, ictlr + ICTLR_COP_IER_CLR);
179                 writel(cop_ier[i], ictlr + ICTLR_COP_IER_SET);
180         }
181         local_irq_restore(flags);
182 }
183
184 static struct syscore_ops tegra_legacy_irq_syscore_ops = {
185         .suspend = tegra_legacy_irq_suspend,
186         .resume = tegra_legacy_irq_resume,
187 };
188
189 static int tegra_legacy_irq_syscore_init(void)
190 {
191         register_syscore_ops(&tegra_legacy_irq_syscore_ops);
192
193         return 0;
194 }
195 subsys_initcall(tegra_legacy_irq_syscore_init);
196 #else
197 #define tegra_set_wake NULL
198 #endif
199
200 void __init tegra_init_irq(void)
201 {
202         int i;
203         void __iomem *distbase;
204
205         distbase = IO_ADDRESS(TEGRA_ARM_INT_DIST_BASE);
206         num_ictlrs = readl_relaxed(distbase + GIC_DIST_CTR) & 0x1f;
207
208         if (num_ictlrs > ARRAY_SIZE(ictlr_reg_base)) {
209                 WARN(1, "Too many (%d) interrupt controllers found. Maximum is %d.",
210                         num_ictlrs, ARRAY_SIZE(ictlr_reg_base));
211                 num_ictlrs = ARRAY_SIZE(ictlr_reg_base);
212         }
213
214         for (i = 0; i < num_ictlrs; i++) {
215                 void __iomem *ictlr = ictlr_reg_base[i];
216                 writel(~0, ictlr + ICTLR_CPU_IER_CLR);
217                 writel(0, ictlr + ICTLR_CPU_IEP_CLASS);
218                 writel(~0, ictlr + ICTLR_CPU_IEP_FIR_CLR);
219         }
220
221         gic_arch_extn.irq_ack = tegra_ack;
222         gic_arch_extn.irq_eoi = tegra_eoi;
223         gic_arch_extn.irq_mask = tegra_mask;
224         gic_arch_extn.irq_unmask = tegra_unmask;
225         gic_arch_extn.irq_retrigger = tegra_retrigger;
226         gic_arch_extn.irq_set_type = tegra_set_type;
227         gic_arch_extn.irq_set_wake = tegra_set_wake;
228         gic_arch_extn.flags = IRQCHIP_MASK_ON_SUSPEND;
229
230         /*
231          * Check if there is a devicetree present, since the GIC will be
232          * initialized elsewhere under DT.
233          */
234         if (!of_have_populated_dt())
235                 gic_init(0, 29, distbase,
236                         IO_ADDRESS(TEGRA_ARM_PERIF_BASE + 0x100));
237 }
238
239 void tegra_init_legacy_irq_cop(void)
240 {
241         int i;
242
243         for (i = 0; i < NUM_ICTLRS; i++) {
244                 void __iomem *ictlr = ictlr_reg_base[i];
245                 writel(~0, ictlr + ICTLR_COP_IER_CLR);
246                 writel(0, ictlr + ICTLR_COP_IEP_CLASS);
247         }
248 }