ARM: tegra12: set CPU rate to 2.2GHz for sku 0x87
[linux-3.10.git] / arch / arm / mach-tegra / include / mach / irqs.h
1 /*
2  * arch/arm/mach-tegra/include/mach/irqs.h
3  *
4  * Copyright (C) 2010 Google, Inc.
5  * Copyright (c) 2011-2013, NVIDIA CORPORATION, All rights reserved.
6  *
7  * Author:
8  *      Colin Cross <ccross@google.com>
9  *      Erik Gilling <konkers@google.com>
10  *
11  * This software is licensed under the terms of the GNU General Public
12  * License version 2, as published by the Free Software Foundation, and
13  * may be copied, distributed, and modified under those terms.
14  *
15  * This program is distributed in the hope that it will be useful,
16  * but WITHOUT ANY WARRANTY; without even the implied warranty of
17  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
18  * GNU General Public License for more details.
19  *
20  */
21
22 #ifndef __MACH_TEGRA_IRQS_H
23 #define __MACH_TEGRA_IRQS_H
24
25 #define INT_GIC_BASE                    0
26
27 #define IRQ_LOCALTIMER                  29
28
29 #ifdef CONFIG_ARCH_TEGRA_2x_SOC
30 /* Primary Interrupt Controller */
31 #define INT_PRI_BASE                    (INT_GIC_BASE + 32)
32 #define INT_TMR1                        (INT_PRI_BASE + 0)
33 #define INT_TMR2                        (INT_PRI_BASE + 1)
34 #define INT_RTC                         (INT_PRI_BASE + 2)
35 #define INT_I2S2                        (INT_PRI_BASE + 3)
36 #define INT_SHR_SEM_INBOX_IBF           (INT_PRI_BASE + 4)
37 #define INT_SHR_SEM_INBOX_IBE           (INT_PRI_BASE + 5)
38 #define INT_SHR_SEM_OUTBOX_IBF          (INT_PRI_BASE + 6)
39 #define INT_SHR_SEM_OUTBOX_IBE          (INT_PRI_BASE + 7)
40 #define INT_VDE_UCQ_ERROR               (INT_PRI_BASE + 8)
41 #define INT_VDE_SYNC_TOKEN              (INT_PRI_BASE + 9)
42 #define INT_VDE_BSE_V                   (INT_PRI_BASE + 10)
43 #define INT_VDE_BSE_A                   (INT_PRI_BASE + 11)
44 #define INT_VDE_SXE                     (INT_PRI_BASE + 12)
45 #define INT_I2S1                        (INT_PRI_BASE + 13)
46 #define INT_SDMMC1                      (INT_PRI_BASE + 14)
47 #define INT_SDMMC2                      (INT_PRI_BASE + 15)
48 #define INT_XIO                         (INT_PRI_BASE + 16)
49 #define INT_VDE                         (INT_PRI_BASE + 17)
50 #define INT_AVP_UCQ                     (INT_PRI_BASE + 18)
51 #define INT_SDMMC3                      (INT_PRI_BASE + 19)
52 #define INT_USB                         (INT_PRI_BASE + 20)
53 #define INT_USB2                        (INT_PRI_BASE + 21)
54 #define INT_PRI_RES_22                  (INT_PRI_BASE + 22)
55 #define INT_EIDE                        (INT_PRI_BASE + 23)
56 #define INT_NANDFLASH                   (INT_PRI_BASE + 24)
57 #define INT_VCP                         (INT_PRI_BASE + 25)
58 #define INT_APB_DMA                     (INT_PRI_BASE + 26)
59 #define INT_AHB_DMA                     (INT_PRI_BASE + 27)
60 #define INT_GNT_0                       (INT_PRI_BASE + 28)
61 #define INT_GNT_1                       (INT_PRI_BASE + 29)
62 #define INT_OWR                         (INT_PRI_BASE + 30)
63 #define INT_SDMMC4                      (INT_PRI_BASE + 31)
64
65 /* Secondary Interrupt Controller */
66 #define INT_SEC_BASE                    (INT_PRI_BASE + 32)
67 #define INT_GPIO1                       (INT_SEC_BASE + 0)
68 #define INT_GPIO2                       (INT_SEC_BASE + 1)
69 #define INT_GPIO3                       (INT_SEC_BASE + 2)
70 #define INT_GPIO4                       (INT_SEC_BASE + 3)
71 #define INT_UARTA                       (INT_SEC_BASE + 4)
72 #define INT_UARTB                       (INT_SEC_BASE + 5)
73 #define INT_I2C                         (INT_SEC_BASE + 6)
74 #define INT_SPI                         (INT_SEC_BASE + 7)
75 #define INT_TWC                         (INT_SEC_BASE + 8)
76 #define INT_TMR3                        (INT_SEC_BASE + 9)
77 #define INT_TMR4                        (INT_SEC_BASE + 10)
78 #define INT_FLOW_RSM0                   (INT_SEC_BASE + 11)
79 #define INT_FLOW_RSM1                   (INT_SEC_BASE + 12)
80 #define INT_SPDIF                       (INT_SEC_BASE + 13)
81 #define INT_UARTC                       (INT_SEC_BASE + 14)
82 #define INT_MIPI                        (INT_SEC_BASE + 15)
83 #define INT_EVENTA                      (INT_SEC_BASE + 16)
84 #define INT_EVENTB                      (INT_SEC_BASE + 17)
85 #define INT_EVENTC                      (INT_SEC_BASE + 18)
86 #define INT_EVENTD                      (INT_SEC_BASE + 19)
87 #define INT_VFIR                        (INT_SEC_BASE + 20)
88 #define INT_DVC                         (INT_SEC_BASE + 21)
89 #define INT_SYS_STATS_MON               (INT_SEC_BASE + 22)
90 #define INT_GPIO5                       (INT_SEC_BASE + 23)
91 #define INT_CPU0_PMU_INTR               (INT_SEC_BASE + 24)
92 #define INT_CPU1_PMU_INTR               (INT_SEC_BASE + 25)
93 #define INT_SEC_RES_26                  (INT_SEC_BASE + 26)
94 #define INT_SPI_1                       (INT_SEC_BASE + 27)
95 #define INT_APB_DMA_COP                 (INT_SEC_BASE + 28)
96 #define INT_AHB_DMA_COP                 (INT_SEC_BASE + 29)
97 #define INT_DMA_TX                      (INT_SEC_BASE + 30)
98 #define INT_DMA_RX                      (INT_SEC_BASE + 31)
99
100 /* Tertiary Interrupt Controller */
101 #define INT_TRI_BASE                    (INT_SEC_BASE + 32)
102 #define INT_HOST1X_COP_SYNCPT           (INT_TRI_BASE + 0)
103 #define INT_HOST1X_MPCORE_SYNCPT        (INT_TRI_BASE + 1)
104 #define INT_HOST1X_COP_GENERAL          (INT_TRI_BASE + 2)
105 #define INT_HOST1X_MPCORE_GENERAL       (INT_TRI_BASE + 3)
106 #define INT_MPE_GENERAL                 (INT_TRI_BASE + 4)
107 #define INT_VI_GENERAL                  (INT_TRI_BASE + 5)
108 #define INT_EPP_GENERAL                 (INT_TRI_BASE + 6)
109 #define INT_ISP_GENERAL                 (INT_TRI_BASE + 7)
110 #define INT_2D_GENERAL                  (INT_TRI_BASE + 8)
111 #define INT_DISPLAY_GENERAL             (INT_TRI_BASE + 9)
112 #define INT_DISPLAY_B_GENERAL           (INT_TRI_BASE + 10)
113 #define INT_HDMI                        (INT_TRI_BASE + 11)
114 #define INT_TVO_GENERAL                 (INT_TRI_BASE + 12)
115 #define INT_MC_GENERAL                  (INT_TRI_BASE + 13)
116 #define INT_EMC_GENERAL                 (INT_TRI_BASE + 14)
117 #define INT_TRI_RES_15                  (INT_TRI_BASE + 15)
118 #define INT_TRI_RES_16                  (INT_TRI_BASE + 16)
119 #define INT_AC97                        (INT_TRI_BASE + 17)
120 #define INT_SPI_2                       (INT_TRI_BASE + 18)
121 #define INT_SPI_3                       (INT_TRI_BASE + 19)
122 #define INT_I2C2                        (INT_TRI_BASE + 20)
123 #define INT_KBC                         (INT_TRI_BASE + 21)
124 #define INT_EXTERNAL_PMU                (INT_TRI_BASE + 22)
125 #define INT_GPIO6                       (INT_TRI_BASE + 23)
126 #define INT_TVDAC                       (INT_TRI_BASE + 24)
127 #define INT_GPIO7                       (INT_TRI_BASE + 25)
128 #define INT_UARTD                       (INT_TRI_BASE + 26)
129 #define INT_UARTE                       (INT_TRI_BASE + 27)
130 #define INT_I2C3                        (INT_TRI_BASE + 28)
131 #define INT_SPI_4                       (INT_TRI_BASE + 29)
132 #define INT_TRI_RES_30                  (INT_TRI_BASE + 30)
133 #define INT_SW_RESERVED                 (INT_TRI_BASE + 31)
134
135 /* Quaternary Interrupt Controller */
136 #define INT_QUAD_BASE                   (INT_TRI_BASE + 32)
137 #define INT_SNOR                        (INT_QUAD_BASE + 0)
138 #define INT_USB3                        (INT_QUAD_BASE + 1)
139 #define INT_PCIE_INTR                   (INT_QUAD_BASE + 2)
140 #define INT_PCIE_MSI                    (INT_QUAD_BASE + 3)
141 #define INT_QUAD_RES_4                  (INT_QUAD_BASE + 4)
142 #define INT_QUAD_RES_5                  (INT_QUAD_BASE + 5)
143 #define INT_QUAD_RES_6                  (INT_QUAD_BASE + 6)
144 #define INT_QUAD_RES_7                  (INT_QUAD_BASE + 7)
145 #define INT_APB_DMA_CH0                 (INT_QUAD_BASE + 8)
146 #define INT_APB_DMA_CH1                 (INT_QUAD_BASE + 9)
147 #define INT_APB_DMA_CH2                 (INT_QUAD_BASE + 10)
148 #define INT_APB_DMA_CH3                 (INT_QUAD_BASE + 11)
149 #define INT_APB_DMA_CH4                 (INT_QUAD_BASE + 12)
150 #define INT_APB_DMA_CH5                 (INT_QUAD_BASE + 13)
151 #define INT_APB_DMA_CH6                 (INT_QUAD_BASE + 14)
152 #define INT_APB_DMA_CH7                 (INT_QUAD_BASE + 15)
153 #define INT_APB_DMA_CH8                 (INT_QUAD_BASE + 16)
154 #define INT_APB_DMA_CH9                 (INT_QUAD_BASE + 17)
155 #define INT_APB_DMA_CH10                (INT_QUAD_BASE + 18)
156 #define INT_APB_DMA_CH11                (INT_QUAD_BASE + 19)
157 #define INT_APB_DMA_CH12                (INT_QUAD_BASE + 20)
158 #define INT_APB_DMA_CH13                (INT_QUAD_BASE + 21)
159 #define INT_APB_DMA_CH14                (INT_QUAD_BASE + 22)
160 #define INT_APB_DMA_CH15                (INT_QUAD_BASE + 23)
161 #define INT_QUAD_RES_24                 (INT_QUAD_BASE + 24)
162 #define INT_QUAD_RES_25                 (INT_QUAD_BASE + 25)
163 #define INT_QUAD_RES_26                 (INT_QUAD_BASE + 26)
164 #define INT_QUAD_RES_27                 (INT_QUAD_BASE + 27)
165 #define INT_QUAD_RES_28                 (INT_QUAD_BASE + 28)
166 #define INT_QUAD_RES_29                 (INT_QUAD_BASE + 29)
167 #define INT_QUAD_RES_30                 (INT_QUAD_BASE + 30)
168 #define INT_QUAD_RES_31                 (INT_QUAD_BASE + 31)
169
170 #define INT_GIC_NR                      (INT_QUAD_BASE + 32)
171
172 #define INT_MAIN_NR                     (INT_GIC_NR - INT_PRI_BASE)
173
174 #define INT_GPIO_BASE                   (INT_QUAD_BASE + 32)
175 #define INT_GPIO_NR                     (28 * 8)
176
177 #define INT_PCI_MSI_BASE                (INT_GPIO_BASE + \
178                                          INT_GPIO_NR)
179 #define INT_PCI_MSI_NR                  (0)
180
181 #elif defined(CONFIG_ARCH_TEGRA_3x_SOC)
182
183 /* Primary Interrupt Controller */
184 #define INT_PRI_BASE                    (INT_GIC_BASE + 32)
185 #define INT_TMR1                        (INT_PRI_BASE + 0)
186 #define INT_TMR2                        (INT_PRI_BASE + 1)
187 #define INT_RTC                         (INT_PRI_BASE + 2)
188 #define INT_CEC                         (INT_PRI_BASE + 3)
189 #define INT_SHR_SEM_INBOX_IBF           (INT_PRI_BASE + 4)
190 #define INT_SHR_SEM_INBOX_IBE           (INT_PRI_BASE + 5)
191 #define INT_SHR_SEM_OUTBOX_IBF          (INT_PRI_BASE + 6)
192 #define INT_SHR_SEM_OUTBOX_IBE          (INT_PRI_BASE + 7)
193 #define INT_VDE_UCQ_ERROR               (INT_PRI_BASE + 8)
194 #define INT_VDE_SYNC_TOKEN              (INT_PRI_BASE + 9)
195 #define INT_VDE_BSE_V                   (INT_PRI_BASE + 10)
196 #define INT_VDE_BSE_A                   (INT_PRI_BASE + 11)
197 #define INT_VDE_SXE                     (INT_PRI_BASE + 12)
198 #define INT_SATA_RX_STAT                (INT_PRI_BASE + 13)
199 #define INT_SDMMC1                      (INT_PRI_BASE + 14)
200 #define INT_SDMMC2                      (INT_PRI_BASE + 15)
201 #define INT_XIO                         (INT_PRI_BASE + 16)
202 #define INT_VDE                         (INT_PRI_BASE + 17)
203 #define INT_AVP_UCQ                     (INT_PRI_BASE + 18)
204 #define INT_SDMMC3                      (INT_PRI_BASE + 19)
205 #define INT_USB                         (INT_PRI_BASE + 20)
206 #define INT_USB2                        (INT_PRI_BASE + 21)
207 #define INT_HSMMC                       (INT_PRI_BASE + 22)
208 #define INT_SATA_CTL                    (INT_PRI_BASE + 23)
209 #define INT_NANDFLASH                   (INT_PRI_BASE + 24)
210 #define INT_VCP                         (INT_PRI_BASE + 25)
211 #define INT_APB_DMA                     (INT_PRI_BASE + 26)
212 #define INT_AHB_DMA                     (INT_PRI_BASE + 27)
213 #define INT_GNT_0                       (INT_PRI_BASE + 28)
214 #define INT_GNT_1                       (INT_PRI_BASE + 29)
215 #define INT_OWR                         (INT_PRI_BASE + 30)
216 #define INT_SDMMC4                      (INT_PRI_BASE + 31)
217
218 /* Secondary Interrupt Controller */
219 #define INT_SEC_BASE                    (INT_PRI_BASE + 32)
220 #define INT_GPIO1                       (INT_SEC_BASE + 0)
221 #define INT_GPIO2                       (INT_SEC_BASE + 1)
222 #define INT_GPIO3                       (INT_SEC_BASE + 2)
223 #define INT_GPIO4                       (INT_SEC_BASE + 3)
224 #define INT_UARTA                       (INT_SEC_BASE + 4)
225 #define INT_UARTB                       (INT_SEC_BASE + 5)
226 #define INT_I2C                         (INT_SEC_BASE + 6)
227 #define INT_SPI                         (INT_SEC_BASE + 7)
228 #define INT_DTV                         INT_SPI
229 #define INT_TWC                         (INT_SEC_BASE + 8)
230 #define INT_TMR3                        (INT_SEC_BASE + 9)
231 #define INT_TMR4                        (INT_SEC_BASE + 10)
232 #define INT_FLOW_RSM0                   (INT_SEC_BASE + 11)
233 #define INT_FLOW_RSM1                   (INT_SEC_BASE + 12)
234 #define INT_ACTMON                      (INT_SEC_BASE + 13)
235 #define INT_UARTC                       (INT_SEC_BASE + 14)
236 #define INT_MIPI                        (INT_SEC_BASE + 15)
237 #define INT_EVENTA                      (INT_SEC_BASE + 16)
238 #define INT_EVENTB                      (INT_SEC_BASE + 17)
239 #define INT_EVENTC                      (INT_SEC_BASE + 18)
240 #define INT_EVENTD                      (INT_SEC_BASE + 19)
241 #define INT_VFIR                        (INT_SEC_BASE + 20)
242 #define INT_I2C5                        (INT_SEC_BASE + 21)
243 #define INT_SYS_STATS_MON               (INT_SEC_BASE + 22)
244 #define INT_GPIO5                       (INT_SEC_BASE + 23)
245 #define INT_SPEEDO_PMON_0               (INT_SEC_BASE + 24)
246 #define INT_SPEEDO_PMON_1               (INT_SEC_BASE + 25)
247 #define INT_SE                          (INT_SEC_BASE + 26)
248 #define INT_SPI_1                       (INT_SEC_BASE + 27)
249 #define INT_APB_DMA_COP                 (INT_SEC_BASE + 28)
250 #define INT_AHB_DMA_COP                 (INT_SEC_BASE + 29)
251 #define INT_DMA_TX                      (INT_SEC_BASE + 30)
252 #define INT_DMA_RX                      (INT_SEC_BASE + 31)
253
254 /* Tertiary Interrupt Controller */
255 #define INT_TRI_BASE                    (INT_SEC_BASE + 32)
256 #define INT_HOST1X_COP_SYNCPT           (INT_TRI_BASE + 0)
257 #define INT_HOST1X_MPCORE_SYNCPT        (INT_TRI_BASE + 1)
258 #define INT_HOST1X_COP_GENERAL          (INT_TRI_BASE + 2)
259 #define INT_HOST1X_MPCORE_GENERAL       (INT_TRI_BASE + 3)
260 #define INT_MPE_GENERAL                 (INT_TRI_BASE + 4)
261 #define INT_VI_GENERAL                  (INT_TRI_BASE + 5)
262 #define INT_EPP_GENERAL                 (INT_TRI_BASE + 6)
263 #define INT_ISP_GENERAL                 (INT_TRI_BASE + 7)
264 #define INT_2D_GENERAL                  (INT_TRI_BASE + 8)
265 #define INT_DISPLAY_GENERAL             (INT_TRI_BASE + 9)
266 #define INT_DISPLAY_B_GENERAL           (INT_TRI_BASE + 10)
267 #define INT_HDMI                        (INT_TRI_BASE + 11)
268 #define INT_TVO_GENERAL                 (INT_TRI_BASE + 12)
269 #define INT_MC_GENERAL                  (INT_TRI_BASE + 13)
270 #define INT_EMC_GENERAL                 (INT_TRI_BASE + 14)
271 #define INT_SPI_6                       (INT_SEC_BASE + 15)
272 #define INT_NOR_FLASH                   (INT_TRI_BASE + 16)
273 #define INT_HDA                         (INT_TRI_BASE + 17)
274 #define INT_SPI_2                       (INT_TRI_BASE + 18)
275 #define INT_SPI_3                       (INT_TRI_BASE + 19)
276 #define INT_I2C2                        (INT_TRI_BASE + 20)
277 #define INT_KBC                         (INT_TRI_BASE + 21)
278 #define INT_EXTERNAL_PMU                (INT_TRI_BASE + 22)
279 #define INT_GPIO6                       (INT_TRI_BASE + 23)
280 #define INT_TVDAC                       (INT_TRI_BASE + 24)
281 #define INT_GPIO7                       (INT_TRI_BASE + 25)
282 #define INT_UARTD                       (INT_TRI_BASE + 26)
283 #define INT_UARTE                       (INT_TRI_BASE + 27)
284 #define INT_I2C3                        (INT_TRI_BASE + 28)
285 #define INT_SPI_4                       (INT_TRI_BASE + 29)
286 #define INT_SPI_5                       (INT_TRI_BASE + 30)
287 #define INT_SW_RESERVED                 (INT_TRI_BASE + 31)
288
289 /* Quaternary Interrupt Controller */
290 #define INT_QUAD_BASE                   (INT_TRI_BASE + 32)
291 #define INT_SNOR                        (INT_QUAD_BASE + 0)
292 #define INT_USB3                        (INT_QUAD_BASE + 1)
293 #define INT_PCIE_INTR                   (INT_QUAD_BASE + 2)
294 #define INT_PCIE_MSI                    (INT_QUAD_BASE + 3)
295 #define INT_PCIE                        (INT_QUAD_BASE + 4)
296 #define INT_AVP_CACHE                   (INT_QUAD_BASE + 5)
297 #define INT_TSENSOR                     (INT_QUAD_BASE + 6)
298 #define INT_AUDIO_CLUSTER               (INT_QUAD_BASE + 7)
299 #define INT_APB_DMA_CH0                 (INT_QUAD_BASE + 8)
300 #define INT_APB_DMA_CH1                 (INT_QUAD_BASE + 9)
301 #define INT_APB_DMA_CH2                 (INT_QUAD_BASE + 10)
302 #define INT_APB_DMA_CH3                 (INT_QUAD_BASE + 11)
303 #define INT_APB_DMA_CH4                 (INT_QUAD_BASE + 12)
304 #define INT_APB_DMA_CH5                 (INT_QUAD_BASE + 13)
305 #define INT_APB_DMA_CH6                 (INT_QUAD_BASE + 14)
306 #define INT_APB_DMA_CH7                 (INT_QUAD_BASE + 15)
307 #define INT_APB_DMA_CH8                 (INT_QUAD_BASE + 16)
308 #define INT_APB_DMA_CH9                 (INT_QUAD_BASE + 17)
309 #define INT_APB_DMA_CH10                (INT_QUAD_BASE + 18)
310 #define INT_APB_DMA_CH11                (INT_QUAD_BASE + 19)
311 #define INT_APB_DMA_CH12                (INT_QUAD_BASE + 20)
312 #define INT_APB_DMA_CH13                (INT_QUAD_BASE + 21)
313 #define INT_APB_DMA_CH14                (INT_QUAD_BASE + 22)
314 #define INT_APB_DMA_CH15                (INT_QUAD_BASE + 23)
315 #define INT_I2C4                        (INT_QUAD_BASE + 24)
316 #define INT_TMR5                        (INT_QUAD_BASE + 25)
317 #define INT_TMR_SHARED                  (INT_QUAD_BASE + 26) /* Deprecated */
318 #define INT_WDT_CPU                     (INT_QUAD_BASE + 27)
319 #define INT_WDT_AVP                     (INT_QUAD_BASE + 28)
320 #define INT_GPIO8                       (INT_QUAD_BASE + 29)
321 #define INT_CAR                         (INT_QUAD_BASE + 30)
322 #define INT_QUAD_RES_31                 (INT_QUAD_BASE + 31)
323
324 /* Quintary Interrupt Controller */
325 #define INT_QUINT_BASE                  (INT_QUAD_BASE + 32)
326 #define INT_APB_DMA_CH16                (INT_QUINT_BASE + 0)
327 #define INT_APB_DMA_CH17                (INT_QUINT_BASE + 1)
328 #define INT_APB_DMA_CH18                (INT_QUINT_BASE + 2)
329 #define INT_APB_DMA_CH19                (INT_QUINT_BASE + 3)
330 #define INT_APB_DMA_CH20                (INT_QUINT_BASE + 4)
331 #define INT_APB_DMA_CH21                (INT_QUINT_BASE + 5)
332 #define INT_APB_DMA_CH22                (INT_QUINT_BASE + 6)
333 #define INT_APB_DMA_CH23                (INT_QUINT_BASE + 7)
334 #define INT_APB_DMA_CH24                (INT_QUINT_BASE + 8)
335 #define INT_APB_DMA_CH25                (INT_QUINT_BASE + 9)
336 #define INT_APB_DMA_CH26                (INT_QUINT_BASE + 10)
337 #define INT_APB_DMA_CH27                (INT_QUINT_BASE + 11)
338 #define INT_APB_DMA_CH28                (INT_QUINT_BASE + 12)
339 #define INT_APB_DMA_CH29                (INT_QUINT_BASE + 13)
340 #define INT_APB_DMA_CH30                (INT_QUINT_BASE + 14)
341 #define INT_APB_DMA_CH31                (INT_QUINT_BASE + 15)
342 #define INT_CPU0_PMU_INTR               (INT_QUINT_BASE + 16)
343 #define INT_CPU1_PMU_INTR               (INT_QUINT_BASE + 17)
344 #define INT_CPU2_PMU_INTR               (INT_QUINT_BASE + 18)
345 #define INT_CPU3_PMU_INTR               (INT_QUINT_BASE + 19)
346 #define INT_CPU4_PMU_INTR               (INT_QUINT_BASE + 20)
347 #define INT_CPU5_PMU_INTR               (INT_QUINT_BASE + 21)
348 #define INT_CPU6_PMU_INTR               (INT_QUINT_BASE + 22)
349 #define INT_CPU7_PMU_INTR               (INT_QUINT_BASE + 23)
350 #define INT_TMR6                        (INT_QUINT_BASE + 24)
351 #define INT_TMR7                        (INT_QUINT_BASE + 25)
352 #define INT_TMR8                        (INT_QUINT_BASE + 26)
353 #define INT_TMR9                        (INT_QUINT_BASE + 27)
354 #define INT_TMR10                       (INT_QUINT_BASE + 28)
355 #define INT_QUINT_RES_29                (INT_QUINT_BASE + 29)
356 #define INT_QUINT_RES_30                (INT_QUINT_BASE + 30)
357 #define INT_QUINT_RES_31                (INT_QUINT_BASE + 31)
358
359 #define INT_GIC_NR                      (INT_QUINT_BASE + 32)
360
361 #define INT_MAIN_NR                     (INT_GIC_NR - INT_PRI_BASE)
362
363 #define INT_GPIO_BASE                   (INT_QUINT_BASE + 32)
364 #define INT_GPIO_NR                     (32 * 8)
365
366 #define INT_PCI_MSI_BASE                (INT_GPIO_BASE + \
367                                          INT_GPIO_NR)
368 #define INT_PCI_MSI_NR                  (32 * 8)
369
370 #elif defined(CONFIG_ARCH_TEGRA_11x_SOC) || defined(CONFIG_ARCH_TEGRA_14x_SOC)
371
372 /* Primary Interrupt Controller */
373 #define INT_PRI_BASE                    (INT_GIC_BASE + 32)
374 #define INT_TMR1                        (INT_PRI_BASE + 0)
375 #define INT_TMR2                        (INT_PRI_BASE + 1)
376 #define INT_RTC                         (INT_PRI_BASE + 2)
377 #define INT_CEC                         (INT_PRI_BASE + 3)
378 #define INT_SHR_SEM_INBOX_IBF           (INT_PRI_BASE + 4)
379 #define INT_SHR_SEM_INBOX_IBE           (INT_PRI_BASE + 5)
380 #define INT_SHR_SEM_OUTBOX_IBF          (INT_PRI_BASE + 6)
381 #define INT_SHR_SEM_OUTBOX_IBE          (INT_PRI_BASE + 7)
382 #define INT_VDE_UCQ_ERROR               (INT_PRI_BASE + 8)
383 #define INT_VDE_SYNC_TOKEN              (INT_PRI_BASE + 9)
384 #define INT_VDE_BSE_V                   (INT_PRI_BASE + 10)
385 #define INT_VDE_BSE_A                   (INT_PRI_BASE + 11)
386 #define INT_VDE_SXE                     (INT_PRI_BASE + 12)
387 #define INT_SATA_RX_STAT                (INT_PRI_BASE + 13)
388 #define INT_SDMMC1                      (INT_PRI_BASE + 14)
389 #define INT_SDMMC2                      (INT_PRI_BASE + 15)
390 /* unused                               (INT_PRI_BASE + 16) */
391 #define INT_VDE                         (INT_PRI_BASE + 17)
392 #define INT_AVP_UCQ                     (INT_PRI_BASE + 18)
393 #define INT_SDMMC3                      (INT_PRI_BASE + 19)
394 #define INT_USB                         (INT_PRI_BASE + 20)
395 #define INT_USB2                        (INT_PRI_BASE + 21)
396 #if defined(CONFIG_ARCH_TEGRA_14x_SOC)
397 #define INT_MIPI_BIF                    (INT_PRI_BASE + 22)
398 #endif
399 #define INT_SATA_CTL                    (INT_PRI_BASE + 23)
400 #define INT_NANDFLASH                   (INT_PRI_BASE + 24)
401 #define INT_VCP                         (INT_PRI_BASE + 25)
402 #define INT_APB_DMA                     (INT_PRI_BASE + 26)
403 #define INT_AHB_DMA                     (INT_PRI_BASE + 27)
404 #define INT_GNT_0                       (INT_PRI_BASE + 28)
405 #define INT_GNT_1                       (INT_PRI_BASE + 29)
406 #define INT_OWR                         (INT_PRI_BASE + 30)
407 #define INT_SDMMC4                      (INT_PRI_BASE + 31)
408
409 /* Secondary Interrupt Controller */
410 #define INT_SEC_BASE                    (INT_PRI_BASE + 32)
411 #define INT_GPIO1                       (INT_SEC_BASE + 0)
412 #define INT_GPIO2                       (INT_SEC_BASE + 1)
413 #define INT_GPIO3                       (INT_SEC_BASE + 2)
414 #define INT_GPIO4                       (INT_SEC_BASE + 3)
415 #define INT_UARTA                       (INT_SEC_BASE + 4)
416 #define INT_UARTB                       (INT_SEC_BASE + 5)
417 #define INT_I2C                         (INT_SEC_BASE + 6)
418 #define INT_XUSB_HOST_INT               (INT_SEC_BASE + 7)
419 #define INT_XUSB_HOST_SMI               (INT_SEC_BASE + 8)
420 #define INT_TMR3                        (INT_SEC_BASE + 9)
421 #define INT_TMR4                        (INT_SEC_BASE + 10)
422 #define INT_USB3_HOST_PME               (INT_SEC_BASE + 11)
423 #define INT_USB3_DEV_HOST               (INT_SEC_BASE + 12)
424 #define INT_ACTMON                      (INT_SEC_BASE + 13)
425 #define INT_UARTC                       (INT_SEC_BASE + 14)
426 #define INT_MIPI                        (INT_SEC_BASE + 15)
427 #define INT_THERMAL                     (INT_SEC_BASE + 16)
428 #define INT_XUSB_PADCTL                 (INT_SEC_BASE + 17)
429 #define INT_TSEC                        (INT_SEC_BASE + 18)
430 #define INT_EDP                         (INT_SEC_BASE + 19)
431 #define INT_VFIR                        (INT_SEC_BASE + 20)
432 #define INT_I2C5                        (INT_SEC_BASE + 21)
433 #define INT_SYS_STATS_MON               (INT_SEC_BASE + 22)
434 #define INT_GPIO5                       (INT_SEC_BASE + 23)
435 #define INT_USB3_DEV_SMI                (INT_SEC_BASE + 24)
436 #define INT_USB3_DEV_PME                (INT_SEC_BASE + 25)
437 #define INT_SE                          (INT_SEC_BASE + 26)
438 #define INT_SPI_1                       (INT_SEC_BASE + 27)
439 #define INT_APB_DMA_COP                 (INT_SEC_BASE + 28)
440 #define INT_AHB_DMA_COP                 (INT_SEC_BASE + 29)
441 /* unused                               (INT_SEC_BASE + 30) */
442 #ifdef CONFIG_ARCH_TEGRA_14x_SOC
443 #define INT_I2C6                        (INT_SEC_BASE + 31)
444 #endif
445
446 /* Tertiary Interrupt Controller */
447 #define INT_TRI_BASE                    (INT_SEC_BASE + 32)
448 #define INT_HOST1X_COP_SYNCPT           (INT_TRI_BASE + 0)
449 #define INT_HOST1X_MPCORE_SYNCPT        (INT_TRI_BASE + 1)
450 #define INT_HOST1X_COP_GENERAL          (INT_TRI_BASE + 2)
451 #define INT_HOST1X_MPCORE_GENERAL       (INT_TRI_BASE + 3)
452 #define INT_MPE_GENERAL                 (INT_TRI_BASE + 4)
453 #define INT_VI_GENERAL                  (INT_TRI_BASE + 5)
454 #define INT_EPP_GENERAL                 (INT_TRI_BASE + 6)
455 #define INT_ISP_GENERAL                 (INT_TRI_BASE + 7)
456 #define INT_2D_GENERAL                  (INT_TRI_BASE + 8)
457 #define INT_DISPLAY_GENERAL             (INT_TRI_BASE + 9)
458 #define INT_DISPLAY_B_GENERAL           (INT_TRI_BASE + 10)
459 #define INT_HDMI                        (INT_TRI_BASE + 11)
460 #if defined(CONFIG_ARCH_TEGRA_14x_SOC)
461 #define INT_PMC_WAKE_INT                (INT_TRI_BASE + 12)
462 #endif
463 #define INT_MC_GENERAL                  (INT_TRI_BASE + 13)
464 #define INT_EMC_GENERAL                 (INT_TRI_BASE + 14)
465 #define INT_SPI_6                       (INT_SEC_BASE + 15)
466 #if defined(CONFIG_ARCH_TEGRA_14x_SOC)
467 #define INT_BB2AP_INT1                  (INT_TRI_BASE + 16)
468 #endif
469 #define INT_HDA                         (INT_TRI_BASE + 17)
470 #define INT_SPI_2                       (INT_TRI_BASE + 18)
471 #define INT_SPI_3                       (INT_TRI_BASE + 19)
472 #define INT_I2C2                        (INT_TRI_BASE + 20)
473 #define INT_KBC                         (INT_TRI_BASE + 21)
474 #define INT_EXTERNAL_PMU                (INT_TRI_BASE + 22)
475 #define INT_GPIO6                       (INT_TRI_BASE + 23)
476 #if defined(CONFIG_ARCH_TEGRA_14x_SOC)
477 #define INT_BB2AP_INT0                  (INT_TRI_BASE + 24)
478 #endif
479 #define INT_GPIO7                       (INT_TRI_BASE + 25)
480 #define INT_UARTD                       (INT_TRI_BASE + 26)
481 #define INT_UARTE                       (INT_TRI_BASE + 27)
482 #define INT_I2C3                        (INT_TRI_BASE + 28)
483 #define INT_SPI_4                       (INT_TRI_BASE + 29)
484 #define INT_DTV                 INT_SPI_4
485 #define INT_SPI_5                       (INT_TRI_BASE + 30)
486 #define INT_SW_RESERVED                 (INT_TRI_BASE + 31)
487
488 /* Quaternary Interrupt Controller */
489 #define INT_QUAD_BASE                   (INT_TRI_BASE + 32)
490 #define INT_SNOR                        (INT_QUAD_BASE + 0)
491 #define INT_USB3                        (INT_QUAD_BASE + 1)
492 #define INT_PCIE_INTR                   (INT_QUAD_BASE + 2)
493 #define INT_PCIE_MSI                    (INT_QUAD_BASE + 3)
494 #define INT_PCIE                        (INT_QUAD_BASE + 4)
495 #define INT_AVP_CACHE                   (INT_QUAD_BASE + 5)
496 #define INT_AUDIO_CLUSTER               (INT_QUAD_BASE + 7)
497 #define INT_APB_DMA_CH0                 (INT_QUAD_BASE + 8)
498 #define INT_APB_DMA_CH1                 (INT_QUAD_BASE + 9)
499 #define INT_APB_DMA_CH2                 (INT_QUAD_BASE + 10)
500 #define INT_APB_DMA_CH3                 (INT_QUAD_BASE + 11)
501 #define INT_APB_DMA_CH4                 (INT_QUAD_BASE + 12)
502 #define INT_APB_DMA_CH5                 (INT_QUAD_BASE + 13)
503 #define INT_APB_DMA_CH6                 (INT_QUAD_BASE + 14)
504 #define INT_APB_DMA_CH7                 (INT_QUAD_BASE + 15)
505 #define INT_APB_DMA_CH8                 (INT_QUAD_BASE + 16)
506 #define INT_APB_DMA_CH9                 (INT_QUAD_BASE + 17)
507 #define INT_APB_DMA_CH10                (INT_QUAD_BASE + 18)
508 #define INT_APB_DMA_CH11                (INT_QUAD_BASE + 19)
509 #define INT_APB_DMA_CH12                (INT_QUAD_BASE + 20)
510 #define INT_APB_DMA_CH13                (INT_QUAD_BASE + 21)
511 #define INT_APB_DMA_CH14                (INT_QUAD_BASE + 22)
512 #define INT_APB_DMA_CH15                (INT_QUAD_BASE + 23)
513 #define INT_I2C4                        (INT_QUAD_BASE + 24)
514 #define INT_TMR5                        (INT_QUAD_BASE + 25)
515 #define INT_TMR_SHARED                  (INT_QUAD_BASE + 26) /* Deprecated */
516 #define INT_WDT_CPU                     (INT_QUAD_BASE + 27)
517 #define INT_WDT_AVP                     (INT_QUAD_BASE + 28)
518 #define INT_GPIO8                       (INT_QUAD_BASE + 29)
519 #define INT_CAR                         (INT_QUAD_BASE + 30)
520 #define INT_HIER_GROUP1_CPU             (INT_QUAD_BASE + 31)
521
522 /* Quintary Interrupt Controller */
523 #define INT_QUINT_BASE                  (INT_QUAD_BASE + 32)
524 #define INT_APB_DMA_CH16                (INT_QUINT_BASE + 0)
525 #define INT_APB_DMA_CH17                (INT_QUINT_BASE + 1)
526 #define INT_APB_DMA_CH18                (INT_QUINT_BASE + 2)
527 #define INT_APB_DMA_CH19                (INT_QUINT_BASE + 3)
528 #define INT_APB_DMA_CH20                (INT_QUINT_BASE + 4)
529 #define INT_APB_DMA_CH21                (INT_QUINT_BASE + 5)
530 #define INT_APB_DMA_CH22                (INT_QUINT_BASE + 6)
531 #define INT_APB_DMA_CH23                (INT_QUINT_BASE + 7)
532 #define INT_APB_DMA_CH24                (INT_QUINT_BASE + 8)
533 #define INT_APB_DMA_CH25                (INT_QUINT_BASE + 9)
534 #define INT_APB_DMA_CH26                (INT_QUINT_BASE + 10)
535 #define INT_APB_DMA_CH27                (INT_QUINT_BASE + 11)
536 #define INT_APB_DMA_CH28                (INT_QUINT_BASE + 12)
537 #define INT_APB_DMA_CH29                (INT_QUINT_BASE + 13)
538 #define INT_APB_DMA_CH30                (INT_QUINT_BASE + 14)
539 #define INT_APB_DMA_CH31                (INT_QUINT_BASE + 15)
540 #define INT_CPU0_PMU_INTR               (INT_QUINT_BASE + 16)
541 #define INT_CPU1_PMU_INTR               (INT_QUINT_BASE + 17)
542 #define INT_CPU2_PMU_INTR               (INT_QUINT_BASE + 18)
543 #define INT_CPU3_PMU_INTR               (INT_QUINT_BASE + 19)
544 #define INT_SDMMC1_SYS                  (INT_QUINT_BASE + 20)
545 #define INT_SDMMC2_SYS                  (INT_QUINT_BASE + 21)
546 #define INT_SDMMC3_SYS                  (INT_QUINT_BASE + 22)
547 #define INT_SDMMC4_SYS                  (INT_QUINT_BASE + 23)
548 #define INT_TMR6                        (INT_QUINT_BASE + 24)
549 #define INT_TMR7                        (INT_QUINT_BASE + 25)
550 #define INT_TMR8                        (INT_QUINT_BASE + 26)
551 #define INT_TMR9                        (INT_QUINT_BASE + 27)
552 #define INT_TMR10                       (INT_QUINT_BASE + 28)
553 #if defined(CONFIG_ARCH_TEGRA_14x_SOC)
554 #define INT_BB2AP_MEM_REQ_SOON_INT      (INT_QUINT_BASE + 29)
555 #else
556 #define INT_HIER_GROUP1_COP             (INT_QUINT_BASE + 29)
557 #endif
558 #define INT_MC0_GENERAL                 (INT_QUINT_BASE + 30)
559 #define INT_EMC0_GENERAL                (INT_QUINT_BASE + 31)
560
561 #define INT_GIC_NR                      (INT_QUINT_BASE + 32)
562
563 #define INT_MAIN_NR                     (INT_GIC_NR - INT_PRI_BASE)
564
565 #define INT_GPIO_BASE                   (INT_QUINT_BASE + 32)
566 #define INT_GPIO_NR                     (32 * 8)
567
568 #define INT_PCI_MSI_BASE                (INT_GPIO_BASE + \
569                                          INT_GPIO_NR)
570 #define INT_PCI_MSI_NR                  (32 * 8)
571
572 #elif defined(CONFIG_ARCH_TEGRA_12x_SOC)
573
574 /* Primary Interrupt Controller */
575 #define INT_PRI_BASE                    (INT_GIC_BASE + 32)
576 #define INT_TMR1                        (INT_PRI_BASE + 0)
577 #define INT_TMR2                        (INT_PRI_BASE + 1)
578 #define INT_RTC                         (INT_PRI_BASE + 2)
579 #define INT_CEC                         (INT_PRI_BASE + 3)
580 #define INT_SHR_SEM_INBOX_IBF           (INT_PRI_BASE + 4)
581 #define INT_SHR_SEM_INBOX_IBE           (INT_PRI_BASE + 5)
582 #define INT_SHR_SEM_OUTBOX_IBF          (INT_PRI_BASE + 6)
583 #define INT_SHR_SEM_OUTBOX_IBE          (INT_PRI_BASE + 7)
584 #define INT_VDE_UCQ_ERROR               (INT_PRI_BASE + 8)
585 #define INT_VDE_SYNC_TOKEN              (INT_PRI_BASE + 9)
586 #define INT_VDE_BSE_V                   (INT_PRI_BASE + 10)
587 #define INT_VDE_BSE_A                   (INT_PRI_BASE + 11)
588 #define INT_VDE_SXE                     (INT_PRI_BASE + 12)
589 #define INT_SATA_RX_STAT                (INT_PRI_BASE + 13)
590 #define INT_SDMMC1                      (INT_PRI_BASE + 14)
591 #define INT_SDMMC2                      (INT_PRI_BASE + 15)
592 /* unused                               (INT_PRI_BASE + 16) */
593 #define INT_VDE                         (INT_PRI_BASE + 17)
594 #define INT_AVP_UCQ                     (INT_PRI_BASE + 18)
595 #define INT_SDMMC3                      (INT_PRI_BASE + 19)
596 #define INT_USB                         (INT_PRI_BASE + 20)
597 #define INT_USB2                        (INT_PRI_BASE + 21)
598 /* unused                               (INT_PRI_BASE + 22) */
599 #define INT_SATA_CTL                    (INT_PRI_BASE + 23)
600 #define INT_NANDFLASH                   (INT_PRI_BASE + 24)
601 #define INT_VCP                         (INT_PRI_BASE + 25)
602 #define INT_APB_DMA                     (INT_PRI_BASE + 26)
603 #define INT_AHB_DMA                     (INT_PRI_BASE + 27)
604 #define INT_GNT_0                       (INT_PRI_BASE + 28)
605 #define INT_GNT_1                       (INT_PRI_BASE + 29)
606 #define INT_OWR                         (INT_PRI_BASE + 30)
607 #define INT_SDMMC4                      (INT_PRI_BASE + 31)
608
609 /* Secondary Interrupt Controller */
610 #define INT_SEC_BASE                    (INT_PRI_BASE + 32)
611 #define INT_GPIO1                       (INT_SEC_BASE + 0)
612 #define INT_GPIO2                       (INT_SEC_BASE + 1)
613 #define INT_GPIO3                       (INT_SEC_BASE + 2)
614 #define INT_GPIO4                       (INT_SEC_BASE + 3)
615 #define INT_UARTA                       (INT_SEC_BASE + 4)
616 #define INT_UARTB                       (INT_SEC_BASE + 5)
617 #define INT_I2C                         (INT_SEC_BASE + 6)
618 #define INT_XUSB_HOST_INT               (INT_SEC_BASE + 7)
619 #define INT_XUSB_HOST_SMI               (INT_SEC_BASE + 8)
620 #define INT_TMR3                        (INT_SEC_BASE + 9)
621 #define INT_TMR4                        (INT_SEC_BASE + 10)
622 #define INT_USB3_HOST_PME               (INT_SEC_BASE + 11)
623 #define INT_USB3_DEV_HOST               (INT_SEC_BASE + 12)
624 #define INT_ACTMON                      (INT_SEC_BASE + 13)
625 #define INT_UARTC                       (INT_SEC_BASE + 14)
626 #define INT_MIPI                        (INT_SEC_BASE + 15)
627 #define INT_THERMAL                     (INT_SEC_BASE + 16)
628 #define IRQ_ETH                         (INT_SEC_BASE + 16)
629 #define INT_XUSB_PADCTL                 (INT_SEC_BASE + 17)
630 #define INT_TSEC                        (INT_SEC_BASE + 18)
631 #define INT_EDP                         (INT_SEC_BASE + 19)
632 #define INT_VFIR                        (INT_SEC_BASE + 20)
633 #define INT_I2C5                        (INT_SEC_BASE + 21)
634 #define INT_SYS_STATS_MON               (INT_SEC_BASE + 22)
635 #define INT_GPIO5                       (INT_SEC_BASE + 23)
636 #define INT_USB3_DEV_SMI                (INT_SEC_BASE + 24)
637 #define INT_USB3_DEV_PME                (INT_SEC_BASE + 25)
638 #define INT_SE                          (INT_SEC_BASE + 26)
639 #define INT_SPI_1                       (INT_SEC_BASE + 27)
640 #define INT_APB_DMA_COP                 (INT_SEC_BASE + 28)
641 #define INT_AHB_DMA_COP                 (INT_SEC_BASE + 29)
642 /* unused                               (INT_SEC_BASE + 30) */
643 #define INT_I2C6                        (INT_SEC_BASE + 31)
644
645 /* Tertiary Interrupt Controller */
646 #define INT_TRI_BASE                    (INT_SEC_BASE + 32)
647 #define INT_HOST1X_COP_SYNCPT           (INT_TRI_BASE + 0)
648 #define INT_HOST1X_MPCORE_SYNCPT        (INT_TRI_BASE + 1)
649 #define INT_HOST1X_COP_GENERAL          (INT_TRI_BASE + 2)
650 #define INT_HOST1X_MPCORE_GENERAL       (INT_TRI_BASE + 3)
651 #define INT_MPE_GENERAL                 (INT_TRI_BASE + 4)
652 #define INT_VI_GENERAL                  (INT_TRI_BASE + 5)
653 #define INT_EPP_GENERAL                 (INT_TRI_BASE + 6)
654 #define INT_ISP_GENERAL                 (INT_TRI_BASE + 7)
655 #define INT_2D_GENERAL                  (INT_TRI_BASE + 8)
656 #define INT_DISPLAY_GENERAL             (INT_TRI_BASE + 9)
657 #define INT_DISPLAY_B_GENERAL           (INT_TRI_BASE + 10)
658 #define INT_HDMI                        (INT_TRI_BASE + 11)
659 /* unused                               (INT_TRI_BASE + 12) */
660 #define INT_MC_GENERAL                  (INT_TRI_BASE + 13)
661 #define INT_EMC_GENERAL                 (INT_TRI_BASE + 14)
662 #define INT_SPI_6                       (INT_SEC_BASE + 15)
663 /* unused                               (INT_TRI_BASE + 16) */
664 #define INT_HDA                         (INT_TRI_BASE + 17)
665 #define INT_SPI_2                       (INT_TRI_BASE + 18)
666 #define INT_SPI_3                       (INT_TRI_BASE + 19)
667 #define INT_I2C2                        (INT_TRI_BASE + 20)
668 #define INT_KBC                         (INT_TRI_BASE + 21)
669 #define INT_EXTERNAL_PMU                (INT_TRI_BASE + 22)
670 #define INT_GPIO6                       (INT_TRI_BASE + 23)
671 /* unused                               (INT_TRI_BASE + 24) */
672 #define INT_GPIO7                       (INT_TRI_BASE + 25)
673 #define INT_UARTD                       (INT_TRI_BASE + 26)
674 #define INT_UARTE                       (INT_TRI_BASE + 27)
675 #define INT_I2C3                        (INT_TRI_BASE + 28)
676 #define INT_SPI_4                       (INT_TRI_BASE + 29)
677 #define INT_DTV                 INT_SPI_4
678 #define INT_SPI_5                       (INT_TRI_BASE + 30)
679 #define INT_SW_RESERVED                 (INT_TRI_BASE + 31)
680
681 /* Quaternary Interrupt Controller */
682 #define INT_QUAD_BASE                   (INT_TRI_BASE + 32)
683 #define INT_SNOR                        (INT_QUAD_BASE + 0)
684 #define INT_USB3                        (INT_QUAD_BASE + 1)
685 #define INT_PCIE_INTR                   (INT_QUAD_BASE + 2)
686 #define INT_PCIE_MSI                    (INT_QUAD_BASE + 3)
687 #define INT_PCIE                        (INT_QUAD_BASE + 4)
688 #define INT_AVP_CACHE                   (INT_QUAD_BASE + 5)
689 #define INT_TSENSOR                     (INT_QUAD_BASE + 6)
690 #define INT_AUDIO_CLUSTER               (INT_QUAD_BASE + 7)
691 #define INT_APB_DMA_CH0                 (INT_QUAD_BASE + 8)
692 #define INT_APB_DMA_CH1                 (INT_QUAD_BASE + 9)
693 #define INT_APB_DMA_CH2                 (INT_QUAD_BASE + 10)
694 #define INT_APB_DMA_CH3                 (INT_QUAD_BASE + 11)
695 #define INT_APB_DMA_CH4                 (INT_QUAD_BASE + 12)
696 #define INT_APB_DMA_CH5                 (INT_QUAD_BASE + 13)
697 #define INT_APB_DMA_CH6                 (INT_QUAD_BASE + 14)
698 #define INT_APB_DMA_CH7                 (INT_QUAD_BASE + 15)
699 #define INT_APB_DMA_CH8                 (INT_QUAD_BASE + 16)
700 #define INT_APB_DMA_CH9                 (INT_QUAD_BASE + 17)
701 #define INT_APB_DMA_CH10                (INT_QUAD_BASE + 18)
702 #define INT_APB_DMA_CH11                (INT_QUAD_BASE + 19)
703 #define INT_APB_DMA_CH12                (INT_QUAD_BASE + 20)
704 #define INT_APB_DMA_CH13                (INT_QUAD_BASE + 21)
705 #define INT_APB_DMA_CH14                (INT_QUAD_BASE + 22)
706 #define INT_APB_DMA_CH15                (INT_QUAD_BASE + 23)
707 #define INT_I2C4                        (INT_QUAD_BASE + 24)
708 #define INT_TMR5                        (INT_QUAD_BASE + 25)
709 #define INT_TMR_SHARED                  (INT_QUAD_BASE + 26) /* Deprecated */
710 #define INT_WDT_CPU                     (INT_QUAD_BASE + 27)
711 #define INT_WDT_AVP                     (INT_QUAD_BASE + 28)
712 #define INT_GPIO8                       (INT_QUAD_BASE + 29)
713 #define INT_CAR                         (INT_QUAD_BASE + 30)
714 #define INT_HIER_GROUP1_CPU             (INT_QUAD_BASE + 31)
715
716 /* Quinary Interrupt Controller */
717 #define INT_QUINT_BASE                  (INT_QUAD_BASE + 32)
718 #define INT_APB_DMA_CH16                (INT_QUINT_BASE + 0)
719 #define INT_APB_DMA_CH17                (INT_QUINT_BASE + 1)
720 #define INT_APB_DMA_CH18                (INT_QUINT_BASE + 2)
721 #define INT_APB_DMA_CH19                (INT_QUINT_BASE + 3)
722 #define INT_APB_DMA_CH20                (INT_QUINT_BASE + 4)
723 #define INT_APB_DMA_CH21                (INT_QUINT_BASE + 5)
724 #define INT_APB_DMA_CH22                (INT_QUINT_BASE + 6)
725 #define INT_APB_DMA_CH23                (INT_QUINT_BASE + 7)
726 #define INT_APB_DMA_CH24                (INT_QUINT_BASE + 8)
727 #define INT_APB_DMA_CH25                (INT_QUINT_BASE + 9)
728 #define INT_APB_DMA_CH26                (INT_QUINT_BASE + 10)
729 #define INT_APB_DMA_CH27                (INT_QUINT_BASE + 11)
730 #define INT_APB_DMA_CH28                (INT_QUINT_BASE + 12)
731 #define INT_APB_DMA_CH29                (INT_QUINT_BASE + 13)
732 #define INT_APB_DMA_CH30                (INT_QUINT_BASE + 14)
733 #define INT_APB_DMA_CH31                (INT_QUINT_BASE + 15)
734 #define INT_CPU0_PMU_INTR               (INT_QUINT_BASE + 16)
735 #define INT_CPU1_PMU_INTR               (INT_QUINT_BASE + 17)
736 #define INT_CPU2_PMU_INTR               (INT_QUINT_BASE + 18)
737 #define INT_CPU3_PMU_INTR               (INT_QUINT_BASE + 19)
738 #define INT_SDMMC1_SYS                  (INT_QUINT_BASE + 20)
739 #define INT_SDMMC2_SYS                  (INT_QUINT_BASE + 21)
740 #define INT_SDMMC3_SYS                  (INT_QUINT_BASE + 22)
741 #define INT_SDMMC4_SYS                  (INT_QUINT_BASE + 23)
742 #define INT_TMR6                        (INT_QUINT_BASE + 24)
743 #define INT_TMR7                        (INT_QUINT_BASE + 25)
744 #define INT_TMR8                        (INT_QUINT_BASE + 26)
745 #define INT_TMR9                        (INT_QUINT_BASE + 27)
746 #define INT_TMR10                       (INT_QUINT_BASE + 28)
747 #define INT_GPU                         (INT_QUINT_BASE + 29)
748 #define INT_GPU_NONSTALL                (INT_QUINT_BASE + 30)
749 #define INT_DPAUX                       (INT_QUINT_BASE + 31)
750
751 #define INT_GIC_NR                      (INT_QUINT_BASE + 32)
752
753 #define INT_MAIN_NR                     (INT_GIC_NR - INT_PRI_BASE)
754
755 #define INT_SYNCPT_THRESH_BASE          (INT_QUINT_BASE + 32)
756 #define INT_SYNCPT_THRESH_NR            (32 * 6)
757
758 #define INT_GPIO_BASE                   (INT_SYNCPT_THRESH_BASE + \
759                                          INT_SYNCPT_THRESH_NR)
760 #define INT_GPIO_NR                     (32 * 8)
761
762 #define INT_PCI_MSI_BASE                (INT_GPIO_BASE + \
763                                          INT_GPIO_NR)
764 #define INT_PCI_MSI_NR                  (32 * 8)
765
766 #else
767
768 /* future chips */
769
770 #endif
771
772 #define FIQ_START                       INT_GIC_BASE
773
774 #define TEGRA_NR_IRQS                   (INT_PCI_MSI_BASE + \
775                                                         INT_PCI_MSI_NR)
776
777 #define INT_BOARD_BASE                  TEGRA_NR_IRQS
778
779 #define NR_BOARD_IRQS                   64
780
781 #define NR_IRQS                         (INT_BOARD_BASE + NR_BOARD_IRQS)
782
783 #endif