unknown changes from android-tegra-nv-3.4
[linux-3.10.git] / arch / arm / mach-tegra / include / mach / irqs.h
1 /*
2  * arch/arm/mach-tegra/include/mach/irqs.h
3  *
4  * Copyright (C) 2010 Google, Inc.
5  * Copyright (C) 2011 NVIDIA Corporation.
6  *
7  * Author:
8  *      Colin Cross <ccross@google.com>
9  *      Erik Gilling <konkers@google.com>
10  *
11  * This software is licensed under the terms of the GNU General Public
12  * License version 2, as published by the Free Software Foundation, and
13  * may be copied, distributed, and modified under those terms.
14  *
15  * This program is distributed in the hope that it will be useful,
16  * but WITHOUT ANY WARRANTY; without even the implied warranty of
17  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
18  * GNU General Public License for more details.
19  *
20  */
21
22 #ifndef __MACH_TEGRA_IRQS_H
23 #define __MACH_TEGRA_IRQS_H
24
25 #define INT_GIC_BASE                    0
26
27 #define IRQ_LOCALTIMER                  29
28
29 /* Primary Interrupt Controller */
30 #define INT_PRI_BASE                    (INT_GIC_BASE + 32)
31 #define INT_TMR1                        (INT_PRI_BASE + 0)
32 #define INT_TMR2                        (INT_PRI_BASE + 1)
33 #define INT_RTC                         (INT_PRI_BASE + 2)
34 #if defined(CONFIG_ARCH_TEGRA_2x_SOC)
35 #define INT_I2S2                        (INT_PRI_BASE + 3)
36 #endif
37 #if defined(CONFIG_ARCH_TEGRA_3x_SOC) || defined(CONFIG_ARCH_TEGRA_11x_SOC)
38 #define INT_CEC                         (INT_PRI_BASE + 3)
39 #endif
40 #define INT_SHR_SEM_INBOX_IBF           (INT_PRI_BASE + 4)
41 #define INT_SHR_SEM_INBOX_IBE           (INT_PRI_BASE + 5)
42 #define INT_SHR_SEM_OUTBOX_IBF          (INT_PRI_BASE + 6)
43 #define INT_SHR_SEM_OUTBOX_IBE          (INT_PRI_BASE + 7)
44 #define INT_VDE_UCQ_ERROR               (INT_PRI_BASE + 8)
45 #define INT_VDE_SYNC_TOKEN              (INT_PRI_BASE + 9)
46 #define INT_VDE_BSE_V                   (INT_PRI_BASE + 10)
47 #define INT_VDE_BSE_A                   (INT_PRI_BASE + 11)
48 #define INT_VDE_SXE                     (INT_PRI_BASE + 12)
49 #ifdef CONFIG_ARCH_TEGRA_2x_SOC
50 #define INT_I2S1                        (INT_PRI_BASE + 13)
51 #endif
52 #if defined(CONFIG_ARCH_TEGRA_3x_SOC) || defined(CONFIG_ARCH_TEGRA_11x_SOC)
53 #define INT_SATA_RX_STAT                (INT_PRI_BASE + 13)
54 #endif
55 #define INT_SDMMC1                      (INT_PRI_BASE + 14)
56 #define INT_SDMMC2                      (INT_PRI_BASE + 15)
57 #if defined(CONFIG_ARCH_TEGRA_3x_SOC) || defined(CONFIG_ARCH_TEGRA_2x_SOC)
58 #define INT_XIO                         (INT_PRI_BASE + 16)
59 #endif
60 #define INT_VDE                         (INT_PRI_BASE + 17)
61 #define INT_AVP_UCQ                     (INT_PRI_BASE + 18)
62 #define INT_SDMMC3                      (INT_PRI_BASE + 19)
63 #define INT_USB                         (INT_PRI_BASE + 20)
64 #define INT_USB2                        (INT_PRI_BASE + 21)
65 #if defined(CONFIG_ARCH_TEGRA_2x_SOC)
66 #define INT_PRI_RES_22                  (INT_PRI_BASE + 22)
67 #define INT_EIDE                        (INT_PRI_BASE + 23)
68 #endif
69 #if defined(CONFIG_ARCH_TEGRA_3x_SOC)
70 #define INT_HSMMC                       (INT_PRI_BASE + 22)
71 #endif
72 #if defined(CONFIG_ARCH_TEGRA_3x_SOC) || defined(CONFIG_ARCH_TEGRA_11x_SOC)
73 #define INT_SATA_CTL                    (INT_PRI_BASE + 23)
74 #endif
75 #define INT_NANDFLASH                   (INT_PRI_BASE + 24)
76 #define INT_VCP                         (INT_PRI_BASE + 25)
77 #define INT_APB_DMA                     (INT_PRI_BASE + 26)
78 #define INT_AHB_DMA                     (INT_PRI_BASE + 27)
79 #define INT_GNT_0                       (INT_PRI_BASE + 28)
80 #define INT_GNT_1                       (INT_PRI_BASE + 29)
81 #define INT_OWR                         (INT_PRI_BASE + 30)
82 #define INT_SDMMC4                      (INT_PRI_BASE + 31)
83
84 /* Secondary Interrupt Controller */
85 #define INT_SEC_BASE                    (INT_PRI_BASE + 32)
86 #define INT_GPIO1                       (INT_SEC_BASE + 0)
87 #define INT_GPIO2                       (INT_SEC_BASE + 1)
88 #define INT_GPIO3                       (INT_SEC_BASE + 2)
89 #define INT_GPIO4                       (INT_SEC_BASE + 3)
90 #define INT_UARTA                       (INT_SEC_BASE + 4)
91 #define INT_UARTB                       (INT_SEC_BASE + 5)
92 #define INT_I2C                         (INT_SEC_BASE + 6)
93 #if defined(CONFIG_ARCH_TEGRA_11x_SOC)
94 #define INT_USB3_HOST_INT               (INT_SEC_BASE + 7)
95 #elif defined(CONFIG_ARCH_TEGRA_3x_SOC) || defined(CONFIG_ARCH_TEGRA_2x_SOC)
96 #define INT_SPI                         (INT_SEC_BASE + 7)
97 #endif
98 #if defined(CONFIG_ARCH_TEGRA_3x_SOC)
99 #define INT_DTV                         INT_SPI
100 #endif
101 #if defined(CONFIG_ARCH_TEGRA_11x_SOC)
102 #define INT_USB3_NOT_SMI                (INT_SEC_BASE + 8)
103 #elif defined(CONFIG_ARCH_TEGRA_3x_SOC) || defined(CONFIG_ARCH_TEGRA_2x_SOC)
104 #define INT_TWC                         (INT_SEC_BASE + 8)
105 #endif
106 #define INT_TMR3                        (INT_SEC_BASE + 9)
107 #define INT_TMR4                        (INT_SEC_BASE + 10)
108 #if defined(CONFIG_ARCH_TEGRA_3x_SOC) || defined(CONFIG_ARCH_TEGRA_2x_SOC)
109 #define INT_FLOW_RSM0                   (INT_SEC_BASE + 11)
110 #define INT_FLOW_RSM1                   (INT_SEC_BASE + 12)
111 #else
112 #define INT_USB3_HOST_PME               (INT_SEC_BASE + 11)
113 #define INT_USB3_DEV_HOST               (INT_SEC_BASE + 12)
114 #endif
115 #if defined(CONFIG_ARCH_TEGRA_2x_SOC)
116 #define INT_SPDIF                       (INT_SEC_BASE + 13)
117 #endif
118 #if defined(CONFIG_ARCH_TEGRA_3x_SOC) || defined(CONFIG_ARCH_TEGRA_11x_SOC)
119 #define INT_ACTMON                      (INT_SEC_BASE + 13)
120 #endif
121 #define INT_UARTC                       (INT_SEC_BASE + 14)
122 #define INT_MIPI                        (INT_SEC_BASE + 15)
123 #if defined(CONFIG_ARCH_TEGRA_3x_SOC) || defined(CONFIG_ARCH_TEGRA_2x_SOC)
124 #define INT_EVENTA                      (INT_SEC_BASE + 16)
125 #define INT_EVENTB                      (INT_SEC_BASE + 17)
126 #define INT_EVENTC                      (INT_SEC_BASE + 18)
127 #define INT_EVENTD                      (INT_SEC_BASE + 19)
128 #else
129 #define INT_TSEC                        (INT_SEC_BASE + 18)
130 #define INT_EDP                         (INT_SEC_BASE + 19)
131 #endif
132 #define INT_VFIR                        (INT_SEC_BASE + 20)
133 #ifdef CONFIG_ARCH_TEGRA_2x_SOC
134 #define INT_DVC                         (INT_SEC_BASE + 21)
135 #endif
136 #if defined(CONFIG_ARCH_TEGRA_3x_SOC) || defined(CONFIG_ARCH_TEGRA_11x_SOC)
137 #define INT_I2C5                        (INT_SEC_BASE + 21)
138 #endif
139 #define INT_SYS_STATS_MON               (INT_SEC_BASE + 22)
140 #define INT_GPIO5                       (INT_SEC_BASE + 23)
141 #if defined(CONFIG_ARCH_TEGRA_2x_SOC)
142 #define INT_CPU0_PMU_INTR               (INT_SEC_BASE + 24)
143 #define INT_CPU1_PMU_INTR               (INT_SEC_BASE + 25)
144 #define INT_SEC_RES_26                  (INT_SEC_BASE + 26)
145 #endif
146 #if defined(CONFIG_ARCH_TEGRA_3x_SOC)
147 #define INT_SPEEDO_PMON_0               (INT_SEC_BASE + 24)
148 #define INT_SPEEDO_PMON_1               (INT_SEC_BASE + 25)
149 #endif
150 #if defined(CONFIG_ARCH_TEGRA_11x_SOC)
151 #define INT_USB3_DEV_SMI                (INT_SEC_BASE + 24)
152 #define INT_USB3_DEV_PME                (INT_SEC_BASE + 25)
153 #endif
154 #if defined(CONFIG_ARCH_TEGRA_3x_SOC) || defined(CONFIG_ARCH_TEGRA_11x_SOC)
155 #define INT_SE                          (INT_SEC_BASE + 26)
156 #endif
157 #define INT_SPI_1                       (INT_SEC_BASE + 27)
158 #define INT_APB_DMA_COP                 (INT_SEC_BASE + 28)
159 #define INT_AHB_DMA_COP                 (INT_SEC_BASE + 29)
160 #if defined(CONFIG_ARCH_TEGRA_3x_SOC) || defined(CONFIG_ARCH_TEGRA_2x_SOC)
161 #define INT_DMA_TX                      (INT_SEC_BASE + 30)
162 #define INT_DMA_RX                      (INT_SEC_BASE + 31)
163 #endif
164
165 /* Tertiary Interrupt Controller */
166 #define INT_TRI_BASE                    (INT_SEC_BASE + 32)
167 #define INT_HOST1X_COP_SYNCPT           (INT_TRI_BASE + 0)
168 #define INT_HOST1X_MPCORE_SYNCPT        (INT_TRI_BASE + 1)
169 #define INT_HOST1X_COP_GENERAL          (INT_TRI_BASE + 2)
170 #define INT_HOST1X_MPCORE_GENERAL       (INT_TRI_BASE + 3)
171 #define INT_MPE_GENERAL                 (INT_TRI_BASE + 4)
172 #define INT_VI_GENERAL                  (INT_TRI_BASE + 5)
173 #define INT_EPP_GENERAL                 (INT_TRI_BASE + 6)
174 #define INT_ISP_GENERAL                 (INT_TRI_BASE + 7)
175 #define INT_2D_GENERAL                  (INT_TRI_BASE + 8)
176 #define INT_DISPLAY_GENERAL             (INT_TRI_BASE + 9)
177 #define INT_DISPLAY_B_GENERAL           (INT_TRI_BASE + 10)
178 #define INT_HDMI                        (INT_TRI_BASE + 11)
179 #if defined(CONFIG_ARCH_TEGRA_3x_SOC) || defined(CONFIG_ARCH_TEGRA_2x_SOC)
180 #define INT_TVO_GENERAL                 (INT_TRI_BASE + 12)
181 #endif
182 #define INT_MC_GENERAL                  (INT_TRI_BASE + 13)
183 #define INT_EMC_GENERAL                 (INT_TRI_BASE + 14)
184 #if defined(CONFIG_ARCH_TEGRA_2x_SOC)
185 #define INT_TRI_RES_15                  (INT_TRI_BASE + 15)
186 #define INT_TRI_RES_16                  (INT_TRI_BASE + 16)
187 #define INT_AC97                        (INT_TRI_BASE + 17)
188 #endif
189 #if defined(CONFIG_ARCH_TEGRA_3x_SOC) || defined(CONFIG_ARCH_TEGRA_11x_SOC)
190 #define INT_SPI_6                       (INT_SEC_BASE + 15)
191 #endif
192 #if defined(CONFIG_ARCH_TEGRA_3x_SOC) || defined(CONFIG_ARCH_TEGRA_2x_SOC)
193 #define INT_NOR_FLASH                   (INT_TRI_BASE + 16)
194 #endif
195 #if defined(CONFIG_ARCH_TEGRA_3x_SOC) || defined(CONFIG_ARCH_TEGRA_11x_SOC)
196 #define INT_HDA                         (INT_TRI_BASE + 17)
197 #endif
198 #define INT_SPI_2                       (INT_TRI_BASE + 18)
199 #define INT_SPI_3                       (INT_TRI_BASE + 19)
200 #define INT_I2C2                        (INT_TRI_BASE + 20)
201 #define INT_KBC                         (INT_TRI_BASE + 21)
202 #define INT_EXTERNAL_PMU                (INT_TRI_BASE + 22)
203 #define INT_GPIO6                       (INT_TRI_BASE + 23)
204 #if defined(CONFIG_ARCH_TEGRA_3x_SOC) || defined(CONFIG_ARCH_TEGRA_2x_SOC)
205 #define INT_TVDAC                       (INT_TRI_BASE + 24)
206 #endif
207 #define INT_GPIO7                       (INT_TRI_BASE + 25)
208 #define INT_UARTD                       (INT_TRI_BASE + 26)
209 #define INT_UARTE                       (INT_TRI_BASE + 27)
210 #define INT_I2C3                        (INT_TRI_BASE + 28)
211 #define INT_SPI_4                       (INT_TRI_BASE + 29)
212 #if defined(CONFIG_ARCH_TEGRA_2x_SOC)
213 #define INT_TRI_RES_30                  (INT_TRI_BASE + 30)
214 #endif
215 #if defined(CONFIG_ARCH_TEGRA_3x_SOC) || defined(CONFIG_ARCH_TEGRA_11x_SOC)
216 #define INT_SPI_5                       (INT_TRI_BASE + 30)
217 #endif
218 #define INT_SW_RESERVED                 (INT_TRI_BASE + 31)
219
220 /* Quaternary Interrupt Controller */
221 #define INT_QUAD_BASE                   (INT_TRI_BASE + 32)
222 #define INT_SNOR                        (INT_QUAD_BASE + 0)
223 #define INT_USB3                        (INT_QUAD_BASE + 1)
224 #define INT_PCIE_INTR                   (INT_QUAD_BASE + 2)
225 #define INT_PCIE_MSI                    (INT_QUAD_BASE + 3)
226 #if defined(CONFIG_ARCH_TEGRA_2x_SOC)
227 #define INT_QUAD_RES_4                  (INT_QUAD_BASE + 4)
228 #define INT_QUAD_RES_5                  (INT_QUAD_BASE + 5)
229 #define INT_QUAD_RES_6                  (INT_QUAD_BASE + 6)
230 #define INT_QUAD_RES_7                  (INT_QUAD_BASE + 7)
231 #endif
232 #if defined(CONFIG_ARCH_TEGRA_3x_SOC) || defined(CONFIG_ARCH_TEGRA_11x_SOC)
233 #define INT_PCIE                        (INT_QUAD_BASE + 4)
234 #define INT_AVP_CACHE                   (INT_QUAD_BASE + 5)
235 #define INT_TSENSOR                     (INT_QUAD_BASE + 6)
236 #define INT_AUDIO_CLUSTER               (INT_QUAD_BASE + 7)
237 #endif
238 #define INT_APB_DMA_CH0                 (INT_QUAD_BASE + 8)
239 #define INT_APB_DMA_CH1                 (INT_QUAD_BASE + 9)
240 #define INT_APB_DMA_CH2                 (INT_QUAD_BASE + 10)
241 #define INT_APB_DMA_CH3                 (INT_QUAD_BASE + 11)
242 #define INT_APB_DMA_CH4                 (INT_QUAD_BASE + 12)
243 #define INT_APB_DMA_CH5                 (INT_QUAD_BASE + 13)
244 #define INT_APB_DMA_CH6                 (INT_QUAD_BASE + 14)
245 #define INT_APB_DMA_CH7                 (INT_QUAD_BASE + 15)
246 #define INT_APB_DMA_CH8                 (INT_QUAD_BASE + 16)
247 #define INT_APB_DMA_CH9                 (INT_QUAD_BASE + 17)
248 #define INT_APB_DMA_CH10                (INT_QUAD_BASE + 18)
249 #define INT_APB_DMA_CH11                (INT_QUAD_BASE + 19)
250 #define INT_APB_DMA_CH12                (INT_QUAD_BASE + 20)
251 #define INT_APB_DMA_CH13                (INT_QUAD_BASE + 21)
252 #define INT_APB_DMA_CH14                (INT_QUAD_BASE + 22)
253 #define INT_APB_DMA_CH15                (INT_QUAD_BASE + 23)
254 #if defined(CONFIG_ARCH_TEGRA_2x_SOC)
255 #define INT_QUAD_RES_24                 (INT_QUAD_BASE + 24)
256 #define INT_QUAD_RES_25                 (INT_QUAD_BASE + 25)
257 #define INT_QUAD_RES_26                 (INT_QUAD_BASE + 26)
258 #define INT_QUAD_RES_27                 (INT_QUAD_BASE + 27)
259 #define INT_QUAD_RES_28                 (INT_QUAD_BASE + 28)
260 #define INT_QUAD_RES_29                 (INT_QUAD_BASE + 29)
261 #define INT_QUAD_RES_30                 (INT_QUAD_BASE + 30)
262 #endif
263 #if defined(CONFIG_ARCH_TEGRA_3x_SOC) || defined(CONFIG_ARCH_TEGRA_11x_SOC)
264 #define INT_I2C4                        (INT_QUAD_BASE + 24)
265 #define INT_TMR5                        (INT_QUAD_BASE + 25)
266 #define INT_TMR_SHARED                  (INT_QUAD_BASE + 26) /* Deprecated */
267 #define INT_WDT_CPU                     (INT_QUAD_BASE + 27)
268 #define INT_WDT_AVP                     (INT_QUAD_BASE + 28)
269 #define INT_GPIO8                       (INT_QUAD_BASE + 29)
270 #define INT_CAR                         (INT_QUAD_BASE + 30)
271 #endif
272 #if defined(CONFIG_ARCH_TEGRA_3x_SOC) || defined(CONFIG_ARCH_TEGRA_2x_SOC)
273 #define INT_QUAD_RES_31                 (INT_QUAD_BASE + 31)
274 #endif
275 #if defined(CONFIG_ARCH_TEGRA_11x_SOC)
276 #define INT_HIER_GROUP1_CPU             (INT_QUAD_BASE + 31)
277 #endif
278
279 /* Quintary Interrupt Controller */
280 #define INT_QUINT_BASE                  (INT_QUAD_BASE + 32)
281 #if defined(CONFIG_ARCH_TEGRA_3x_SOC) || defined(CONFIG_ARCH_TEGRA_11x_SOC)
282 #define INT_APB_DMA_CH16                (INT_QUINT_BASE + 0)
283 #define INT_APB_DMA_CH17                (INT_QUINT_BASE + 1)
284 #define INT_APB_DMA_CH18                (INT_QUINT_BASE + 2)
285 #define INT_APB_DMA_CH19                (INT_QUINT_BASE + 3)
286 #define INT_APB_DMA_CH20                (INT_QUINT_BASE + 4)
287 #define INT_APB_DMA_CH21                (INT_QUINT_BASE + 5)
288 #define INT_APB_DMA_CH22                (INT_QUINT_BASE + 6)
289 #define INT_APB_DMA_CH23                (INT_QUINT_BASE + 7)
290 #define INT_APB_DMA_CH24                (INT_QUINT_BASE + 8)
291 #define INT_APB_DMA_CH25                (INT_QUINT_BASE + 9)
292 #define INT_APB_DMA_CH26                (INT_QUINT_BASE + 10)
293 #define INT_APB_DMA_CH27                (INT_QUINT_BASE + 11)
294 #define INT_APB_DMA_CH28                (INT_QUINT_BASE + 12)
295 #define INT_APB_DMA_CH29                (INT_QUINT_BASE + 13)
296 #define INT_APB_DMA_CH30                (INT_QUINT_BASE + 14)
297 #define INT_APB_DMA_CH31                (INT_QUINT_BASE + 15)
298 #define INT_CPU0_PMU_INTR               (INT_QUINT_BASE + 16)
299 #define INT_CPU1_PMU_INTR               (INT_QUINT_BASE + 17)
300 #define INT_CPU2_PMU_INTR               (INT_QUINT_BASE + 18)
301 #define INT_CPU3_PMU_INTR               (INT_QUINT_BASE + 19)
302 #endif
303 #if defined(CONFIG_ARCH_TEGRA_3x_SOC)
304 #define INT_CPU4_PMU_INTR               (INT_QUINT_BASE + 20)
305 #define INT_CPU5_PMU_INTR               (INT_QUINT_BASE + 21)
306 #define INT_CPU6_PMU_INTR               (INT_QUINT_BASE + 22)
307 #define INT_CPU7_PMU_INTR               (INT_QUINT_BASE + 23)
308 #elif defined(CONFIG_ARCH_TEGRA_11x_SOC)
309 #define INT_SDMMC1_SYS                  (INT_QUINT_BASE + 20)
310 #define INT_SDMMC2_SYS                  (INT_QUINT_BASE + 21)
311 #define INT_SDMMC3_SYS                  (INT_QUINT_BASE + 22)
312 #define INT_SDMMC4_SYS                  (INT_QUINT_BASE + 23)
313 #endif
314 #define INT_TMR6                        (INT_QUINT_BASE + 24)
315 #define INT_TMR7                        (INT_QUINT_BASE + 25)
316 #define INT_TMR8                        (INT_QUINT_BASE + 26)
317 #define INT_TMR9                        (INT_QUINT_BASE + 27)
318 #define INT_TMR10                       (INT_QUINT_BASE + 28)
319 #if defined(CONFIG_ARCH_TEGRA_3x_SOC)
320 #define INT_QUINT_RES_29                (INT_QUINT_BASE + 29)
321 #define INT_QUINT_RES_30                (INT_QUINT_BASE + 30)
322 #define INT_QUINT_RES_31                (INT_QUINT_BASE + 31)
323 #elif defined(CONFIG_ARCH_TEGRA_11x_SOC)
324 #define INT_HIER_GROUP1_COP             (INT_QUINT_BASE + 29)
325 #define INT_MC0_GENERAL                 (INT_QUINT_BASE + 30)
326 #define INT_EMC0_GENERAL                (INT_QUINT_BASE + 31)
327 #endif
328
329 #define INT_GIC_NR                      (INT_QUINT_BASE + 32)
330
331 #define INT_MAIN_NR                     (INT_GIC_NR - INT_PRI_BASE)
332
333 #define INT_SYNCPT_THRESH_BASE          (INT_QUINT_BASE + 32)
334 #define INT_SYNCPT_THRESH_NR            32
335
336 #define INT_GPIO_BASE                   (INT_SYNCPT_THRESH_BASE + \
337                                          INT_SYNCPT_THRESH_NR)
338
339 /* Tegra30 has 8 banks of 32 GPIOs */
340 #define INT_GPIO_NR                     (32 * 8)
341
342 #define INT_PCI_MSI_BASE                (INT_GPIO_BASE + \
343                                          INT_GPIO_NR)
344 #define INT_PCI_MSI_NR                  (32 * 8)
345
346 #define FIQ_START                       INT_GIC_BASE
347
348 #define TEGRA_NR_IRQS                   (INT_PCI_MSI_BASE + \
349                                                         INT_PCI_MSI_NR)
350
351 #define INT_BOARD_BASE                  TEGRA_NR_IRQS
352
353 #define NR_BOARD_IRQS                   64
354
355 #define NR_IRQS                         (INT_BOARD_BASE + NR_BOARD_IRQS)
356
357 #endif