arm: tegra: scu: Enable IC and SCU standby
[linux-3.10.git] / arch / arm / mach-tegra / headsmp.S
1 /*
2  * arch/arm/mach-tegra/headsmp.S
3  *
4  * CPU initialization routines for Tegra SoCs
5  *
6  * Copyright (c) 2009-2011, NVIDIA Corporation.
7  * Copyright (c) 2011 Google, Inc.
8  * Author: Colin Cross <ccross@android.com>
9  *         Gary King <gking@nvidia.com>
10  *
11  * This program is free software; you can redistribute it and/or modify
12  * it under the terms of the GNU General Public License as published by
13  * the Free Software Foundation; either version 2 of the License.
14  *
15  * This program is distributed in the hope that it will be useful, but WITHOUT
16  * ANY WARRANTY; without even the implied warranty of MERCHANTABILITY or
17  * FITNESS FOR A PARTICULAR PURPOSE.  See the GNU General Public License for
18  * more details.
19  */
20
21 #include <linux/linkage.h>
22 #include <linux/init.h>
23
24 #include <asm/cache.h>
25 #include <asm/page.h>
26
27 #include "flowctrl.h"
28 #include "iomap.h"
29 #include "reset.h"
30 #include "sleep.h"
31
32 #define DEBUG_CPU_RESET_HANDLER 0       /* Non-zero enables debug code */
33
34 #define APB_MISC_GP_HIDREV      0x804
35 #define PMC_SCRATCH41   0x140
36
37 #define RESET_DATA(x)   ((TEGRA_RESET_##x)*4)
38
39         .section ".text.head", "ax"
40         __CPUINIT
41
42 /*
43  *      __invalidate_cpu_state
44  *
45  *        Invalidates volatile CPU state (SCU tags, caches, branch address
46  *        arrays, exclusive monitor, etc.) so that they can be safely enabled
47  *        instruction caching and branch predicition enabled
48  */
49 __invalidate_cpu_state:
50         clrex
51         mov     r0, #0
52         mcr     p15, 0, r0, c1, c0, 1   @ disable SMP, prefetch, broadcast
53         isb
54         mcr     p15, 0, r0, c7, c5, 0   @ invalidate BTAC, i-cache
55         mcr     p15, 0, r0, c7, c5, 6   @ invalidate branch pred array
56         mcr     p15, 0, r0, c8, c7, 0   @ invalidate unified TLB
57         dsb
58         isb
59
60         cpu_id  r0
61         cmp     r0, #0
62         mov32   r1, (TEGRA_ARM_PERIF_BASE + 0xC)
63         movne   r0, r0, lsl #2
64         movne   r2, #0xf
65         movne   r2, r2, lsl r0
66         strne   r2, [r1]                @ invalidate SCU tags for CPU
67
68         dsb
69         mov     r0, #0x1800
70         mcr     p15, 0, r0, c1, c0, 0   @ enable branch prediction, i-cache
71         isb
72         /* fall through */
73
74 /*
75  *   The secondary kernel init calls v7_flush_dcache_all before it enables
76  *   the L1; however, the L1 comes out of reset in an undefined state, so
77  *   the clean + invalidate performed by v7_flush_dcache_all causes a bunch
78  *   of cache lines with uninitialized data and uninitialized tags to get
79  *   written out to memory, which does really unpleasant things to the main
80  *   processor.  We fix this by performing an invalidate, rather than a
81  *   clean + invalidate, before jumping into the kernel.
82  */
83 ENTRY(v7_invalidate_l1)
84         mov     r0, #0
85         mcr     p15, 2, r0, c0, c0, 0
86         mrc     p15, 1, r0, c0, c0, 0
87
88         ldr     r1, =0x7fff
89         and     r2, r1, r0, lsr #13
90
91         ldr     r1, =0x3ff
92
93         and     r3, r1, r0, lsr #3  @ NumWays - 1
94         add     r2, r2, #1          @ NumSets
95
96         and     r0, r0, #0x7
97         add     r0, r0, #4          @ SetShift
98
99         clz     r1, r3              @ WayShift
100         add     r4, r3, #1          @ NumWays
101 1:      sub     r2, r2, #1          @ NumSets--
102         mov     r3, r4              @ Temp = NumWays
103 2:      subs    r3, r3, #1          @ Temp--
104         mov     r5, r3, lsl r1
105         mov     r6, r2, lsl r0
106         orr     r5, r5, r6          @ Reg = (Temp<<WayShift)|(NumSets<<SetShift)
107         mcr     p15, 0, r5, c7, c6, 2
108         bgt     2b
109         cmp     r2, #0
110         bgt     1b
111         dsb
112         isb
113         mov     pc, lr
114 ENDPROC(v7_invalidate_l1)
115
116
117 #ifdef CONFIG_SMP
118 /* 
119  *      tegra_secondary_startup
120  *
121  *       Initial secondary processor boot vector; jumps to kernel's
122  *       secondary_startup routine. Used for initial boot and hotplug
123  *       of secondary CPUs.
124  */
125 ENTRY(tegra_secondary_startup)
126         bl      __invalidate_cpu_state
127         b       secondary_startup
128 ENDPROC(tegra_secondary_startup)
129 #endif
130
131 #ifdef CONFIG_PM_SLEEP
132 /*
133  *      tegra_resume
134  *
135  *        CPU boot vector when restarting the a CPU following
136  *        an LP2 transition. Also branched to by LP0 and LP1 resume after
137  *        re-enabling sdram.
138  */
139 ENTRY(tegra_resume)
140         bl      __invalidate_cpu_state
141
142         cpu_id  r0
143         cmp     r0, #0                          @ CPU0?
144         bne     cpu_resume                      @ no
145
146 #ifndef CONFIG_ARCH_TEGRA_2x_SOC
147         @ Clear the flow controller flags for this CPU.
148         mov32   r2, TEGRA_FLOW_CTRL_BASE+8      @ CPU0 CSR
149         ldr     r1, [r2]
150         orr     r1, r1, #(1 << 15) | (1 << 14)  @ write to clear event & intr
151         movw    r0, #0x0FFD     @ enable, cluster_switch, immed, & bitmaps
152         bic     r1, r1, r0
153         str     r1, [r2]
154 #endif
155
156         /* enable SCU */
157         mov32   r0, TEGRA_ARM_PERIF_BASE
158         ldr     r1, [r0]
159         orr     r1, r1, #1
160 #if defined(CONFIG_HAVE_ARM_SCU)
161         orr     r1, r1, #(1 << 3)       @ Enable SCU speculative line fill.
162         orr     r1, r1, #(1 << 5)       @ Enable IC standby.
163         orr     r1, r1, #(1 << 6)       @ Enable SCU standby.
164 #endif
165         str     r1, [r0]
166
167         b       cpu_resume
168 ENDPROC(tegra_resume)
169 #endif
170
171         .align L1_CACHE_SHIFT
172 ENTRY(__tegra_cpu_reset_handler_start)
173
174 /*
175  * __tegra_cpu_reset_handler:
176  *
177  * Common handler for all CPU reset events.
178  *
179  * Register usage within the reset handler:
180  *
181  *      R7  = CPU present (to the OS) mask
182  *      R8  = CPU in LP1 state mask
183  *      R9  = CPU in LP2 state mask
184  *      R10 = CPU number
185  *      R11 = CPU mask
186  *      R12 = pointer to reset handler data
187  *
188  * NOTE: This code is copied to IRAM. All code and data accesses
189  *       must be position-independent.
190  */
191
192         .align L1_CACHE_SHIFT
193 ENTRY(__tegra_cpu_reset_handler)
194
195 #if DEBUG_CPU_RESET_HANDLER
196         b       .
197 #endif
198 #ifndef CONFIG_TRUSTED_FOUNDATIONS
199         cpsid   aif, 0x13                       @ SVC mode, interrupts disabled
200         mrc     p15, 0, r0, c0, c0, 0           @ read main ID register
201         and     r5, r0, #0x00f00000             @ variant
202         and     r6, r0, #0x0000000f             @ revision
203         orr     r6, r6, r5, lsr #20-4           @ combine variant and revision
204 #ifdef CONFIG_ARM_ERRATA_743622
205         teq     r6, #0x20                       @ present in r2p0
206         teqne   r6, #0x21                       @ present in r2p1
207         teqne   r6, #0x22                       @ present in r2p2
208         teqne   r6, #0x27                       @ present in r2p7
209         teqne   r6, #0x29                       @ present in r2p9
210         mrceq   p15, 0, r10, c15, c0, 1         @ read diagnostic register
211         orreq   r10, r10, #1 << 6               @ set bit #6
212         mcreq   p15, 0, r10, c15, c0, 1         @ write diagnostic register
213 #endif
214 #endif
215         mrc     p15, 0, r10, c0, c0, 5          @ MPIDR
216         and     r10, r10, #0x3                  @ R10 = CPU number
217         mov     r11, #1
218         mov     r11, r11, lsl r10               @ R11 = CPU mask
219         adr     r12, __tegra_cpu_reset_handler_data
220
221 #ifdef CONFIG_SMP
222         /* Does the OS know about this CPU? */
223         ldr     r7, [r12, #RESET_DATA(MASK_PRESENT)]
224         tst     r7, r11                         @ if !present
225         bleq    __die                           @ CPU not present (to OS)
226 #endif
227
228 #ifdef CONFIG_ARCH_TEGRA_2x_SOC
229         /* Are we on Tegra20? */
230         mov32   r6, TEGRA_APB_MISC_BASE
231         ldr     r0, [r6, #APB_MISC_GP_HIDREV]
232         and     r0, r0, #0xff00
233         cmp     r0, #(0x20 << 8)
234         bne     1f
235         /* If not CPU0, don't let CPU0 reset CPU1 now that CPU1 is coming up. */
236         mov32   r6, TEGRA_PMC_BASE
237         mov     r0, #0
238         cmp     r10, #0
239         strne   r0, [r6, #PMC_SCRATCH41]
240 1:
241 #endif
242
243 #ifdef CONFIG_PM_SLEEP
244         /* Waking up from LP1? */
245         ldr     r8, [r12, #RESET_DATA(MASK_LP1)]
246         tst     r8, r11                         @ if in_lp1
247         beq     __is_not_lp1
248         cmp     r10, #0
249         bne     __die                           @ only CPU0 can be here
250         ldr     lr, [r12, #RESET_DATA(STARTUP_LP1)]
251         cmp     lr, #0
252         bleq    __die                           @ no LP1 startup handler
253         bx      lr
254 __is_not_lp1:
255 #endif
256
257         /* Waking up from LP2? */
258         ldr     r9, [r12, #RESET_DATA(MASK_LP2)]
259         tst     r9, r11                         @ if in_lp2
260         beq     __is_not_lp2
261         ldr     lr, [r12, #RESET_DATA(STARTUP_LP2)]
262         cmp     lr, #0
263         bleq    __die                           @ no LP2 startup handler
264         bx      lr
265
266 __is_not_lp2:
267 #ifdef CONFIG_SMP
268         /*
269          * Can only be secondary boot (initial or hotplug) but CPU 0
270          * cannot be here.
271          */
272         cmp     r10, #0
273         bleq    __die                           @ CPU0 cannot be here
274         ldr     lr, [r12, #RESET_DATA(STARTUP_SECONDARY)]
275         cmp     lr, #0
276         bleq    __die                           @ no secondary startup handler
277         bx      lr
278 #endif
279
280 /*
281  * We don't know why the CPU reset. Just kill it.
282  * The LR register will contain the address we died at + 4.
283  */
284
285 __die:
286         sub     lr, lr, #4
287         mov32   r7, TEGRA_PMC_BASE
288         str     lr, [r7, #PMC_SCRATCH41]
289
290         mov32   r7, TEGRA_CLK_RESET_BASE
291
292         /* Are we on Tegra20? */
293         mov32   r6, TEGRA_APB_MISC_BASE
294         ldr     r0, [r6, #APB_MISC_GP_HIDREV]
295         and     r0, r0, #0xff00
296         cmp     r0, #(0x20 << 8)
297         bne     1f
298
299 #ifdef CONFIG_ARCH_TEGRA_2x_SOC
300         mov32   r0, 0x1111
301         mov     r1, r0, lsl r10
302         str     r1, [r7, #0x340]                @ CLK_RST_CPU_CMPLX_SET
303 #endif
304 1:
305 #ifdef CONFIG_ARCH_TEGRA_3x_SOC
306         mov32   r6, TEGRA_FLOW_CTRL_BASE
307
308         cmp     r10, #0
309         moveq   r1, #FLOW_CTRL_HALT_CPU0_EVENTS
310         moveq   r2, #FLOW_CTRL_CPU0_CSR
311         movne   r1, r10, lsl #3
312         addne   r2, r1, #(FLOW_CTRL_CPU1_CSR-8)
313         addne   r1, r1, #(FLOW_CTRL_HALT_CPU1_EVENTS-8)
314
315         /* Clear CPU "event" and "interrupt" flags and power gate
316            it when halting but not before it is in the "WFI" state. */
317         ldr     r0, [r6, +r2]
318         orr     r0, r0, #FLOW_CTRL_CSR_INTR_FLAG | FLOW_CTRL_CSR_EVENT_FLAG
319         orr     r0, r0, #FLOW_CTRL_CSR_ENABLE
320         str     r0, [r6, +r2]
321
322         /* Unconditionally halt this CPU */
323         mov     r0, #FLOW_CTRL_WAITEVENT
324         str     r0, [r6, +r1]
325         ldr     r0, [r6, +r1]                   @ memory barrier
326
327         dsb
328         isb
329         wfi                                     @ CPU should be power gated here
330
331         /* If the CPU didn't power gate above just kill it's clock. */
332
333         mov     r0, r11, lsl #8
334         str     r0, [r7, #348]                  @ CLK_CPU_CMPLX_SET
335 #endif
336
337         /* If the CPU still isn't dead, just spin here. */
338         b       .
339 ENDPROC(__tegra_cpu_reset_handler)
340
341         .align L1_CACHE_SHIFT
342         .type   __tegra_cpu_reset_handler_data, %object
343         .globl  __tegra_cpu_reset_handler_data
344 __tegra_cpu_reset_handler_data:
345         .rept   TEGRA_RESET_DATA_SIZE
346         .long   0
347         .endr
348         .align L1_CACHE_SHIFT
349
350 ENTRY(__tegra_cpu_reset_handler_end)