arm: tegra: Add traces for SecureOS measurements
[linux-3.10.git] / arch / arm / mach-tegra / headsmp.S
1 /*
2  * arch/arm/mach-tegra/headsmp.S
3  *
4  * CPU initialization routines for Tegra SoCs
5  *
6  * Copyright (c) 2009-2012, NVIDIA Corporation.
7  * Copyright (c) 2011 Google, Inc.
8  * Author: Colin Cross <ccross@android.com>
9  *         Gary King <gking@nvidia.com>
10  *
11  * This program is free software; you can redistribute it and/or modify
12  * it under the terms of the GNU General Public License as published by
13  * the Free Software Foundation; either version 2 of the License.
14  *
15  * This program is distributed in the hope that it will be useful, but WITHOUT
16  * ANY WARRANTY; without even the implied warranty of MERCHANTABILITY or
17  * FITNESS FOR A PARTICULAR PURPOSE.  See the GNU General Public License for
18  * more details.
19  */
20
21 #include <linux/linkage.h>
22 #include <linux/init.h>
23
24 #include <asm/assembler.h>
25 #include <asm/cache.h>
26 #include <asm/page.h>
27
28 #include "flowctrl.h"
29 #include "iomap.h"
30 #include "sleep.h"
31 #include "reset.h"
32
33 #define APB_MISC_GP_HIDREV      0x804
34 #define PMC_SCRATCH41   0x140
35
36 #define DEBUG_CPU_RESET_HANDLER 0       /* Non-zero enables debug code */
37
38 #define RESET_DATA(x)   ((TEGRA_RESET_##x)*4)
39
40 #ifdef CONFIG_SMP
41 /*
42  *      tegra_secondary_startup
43  *
44  *       Initial secondary processor boot vector; jumps to kernel's
45  *       secondary_startup routine. Used for initial boot and hotplug
46  *       of secondary CPUs.
47  */
48         __CPUINIT
49 ENTRY(tegra_secondary_startup)
50         bl      __invalidate_cpu_state
51
52         /* enable user space perf counter access */
53         /* only accessible in secure state       */
54         mrc     p15, 0, r0, c9, c12, 0
55         lsr     r0, #11
56         and     r0, r0, #0x1f
57         movt    r0, #0x8000
58         mcr     p15, 0, r0, c9, c14, 2
59         mov     r0, #1
60         mcr     p15, 0, r0, c9, c14, 0
61
62         b       secondary_startup
63 ENDPROC(tegra_secondary_startup)
64 #endif
65
66         .section ".text.head", "ax"
67 #ifdef CONFIG_PM_SLEEP
68 /*
69  *      tegra_resume
70  *
71  *        CPU boot vector when restarting the a CPU following
72  *        an LP2 transition. Also branched to by LP0 and LP1 resume after
73  *        re-enabling sdram.
74  */
75 ENTRY(tegra_resume)
76 #ifdef CONFIG_TRUSTED_FOUNDATIONS
77         mov32   r1, TEGRA_TMRUS_BASE
78         ldr     r0, [r1]
79         adr     r1, tegra_resume_entry_time
80         str     r0, [r1]
81 #endif
82
83         bl      __invalidate_cpu_state
84
85         cpu_id  r0
86 #ifndef CONFIG_TEGRA_VIRTUAL_CPUID
87         cmp     r0, #0                          @ CPU0?
88         bne     cpu_resume                      @ no
89 #endif
90
91 #ifndef CONFIG_ARCH_TEGRA_2x_SOC
92         @ Clear the flow controller flags for this CPU.
93         cpu_to_csr_reg  r1, r0
94         mov32   r2, TEGRA_FLOW_CTRL_BASE
95         ldr     r1, [r2, r1]
96         orr     r1, r1, #(1 << 15) | (1 << 14)  @ write to clear event & intr
97         movw    r0, #0x3FFD     @ enable, enable_ext, cluster_switch, immed, & bitmaps
98         bic     r1, r1, r0
99         str     r1, [r2]
100 #endif
101
102 #if defined(CONFIG_HAVE_ARM_SCU)
103         /* enable SCU */
104         mov32   r0, TEGRA_ARM_PERIF_BASE
105         ldr     r1, [r0]
106         orr     r1, r1, #1
107         str     r1, [r0]
108 #endif
109
110 #ifdef CONFIG_TRUSTED_FOUNDATIONS
111         mov32   r1, TEGRA_TMRUS_BASE
112         ldr     r0, [r1]
113         adr     r1, tegra_resume_smc_entry_time
114         str     r0, [r1]
115
116         /* wake up (should have specified args?) */
117         bl      tegra_generic_smc
118
119         mov32   r1, TEGRA_TMRUS_BASE
120         ldr     r0, [r1]
121         adr     r1, tegra_resume_smc_exit_time
122         str     r0, [r1]
123 #endif
124
125         b       cpu_resume
126 ENDPROC(tegra_resume)
127
128 #ifdef CONFIG_TRUSTED_FOUNDATIONS
129         .globl tegra_resume_timestamps_start
130         .globl tegra_resume_smc_entry_time
131         .globl tegra_resume_smc_exit_time
132         .globl tegra_resume_entry_time
133         .globl tegra_resume_timestamps_end
134 tegra_resume_timestamps_start:
135 tegra_resume_smc_entry_time:
136         .long   0
137 tegra_resume_smc_exit_time:
138         .long   0
139 tegra_resume_entry_time:
140         .long   0
141 tegra_resume_timestamps_end:
142 ENTRY(__tegra_resume_timestamps_end)
143 #endif
144 #endif
145
146 /*
147  *      __invalidate_cpu_state
148  *
149  *        Invalidates volatile CPU state (SCU tags, caches, branch address
150  *        arrays, exclusive monitor, etc.) so that they can be safely enabled
151  *        instruction caching and branch predicition enabled
152  *
153  *        For tegra chips with CONFIG_HAVE_ARM_SCU undefined, it means there is
154  *        an integrated SCU in L2 memory system, this is true for Cortex-A15
155  *        MP processors. In this case, we only need to set the correct L2 cache
156  *        data RAM latency and enable i-cache/branch prediction
157  */
158 __invalidate_cpu_state:
159         clrex
160         mov     r0, #0
161         mcr     p15, 0, r0, c1, c0, 1   @ disable SMP, prefetch, broadcast
162         isb
163 #if defined(CONFIG_HAVE_ARM_SCU)
164         mcr     p15, 0, r0, c7, c5, 0   @ invalidate BTAC, i-cache
165         mcr     p15, 0, r0, c7, c5, 6   @ invalidate branch pred array
166         mcr     p15, 0, r0, c8, c5, 0   @ invalidate instruction TLB
167         mcr     p15, 0, r0, c8, c6, 0   @ invalidate data TLB
168         mcr     p15, 0, r0, c8, c7, 0   @ invalidate unified TLB
169         dsb
170         isb
171
172         cpu_id  r0
173         cmp     r0, #0
174         mov32   r1, (TEGRA_ARM_PERIF_BASE + 0xC)
175         movne   r0, r0, lsl #2
176         movne   r2, #0xf
177         movne   r2, r2, lsl r0
178         strne   r2, [r1]                @ invalidate SCU tags for CPU
179
180         dsb
181         mov     r0, #0x1800
182         mcr     p15, 0, r0, c1, c0, 0   @ enable branch prediction, i-cache
183         isb
184         /* fall through */
185 #else
186         /*      This is only needed for cluster 0 with integrated L2 cache */
187         mov32   r0, TEGRA_FLOW_CTRL_BASE+0x2c   @ CLUSTER_CONTROL
188         ldr     r0, [r0]
189         tst     r0, #1
190         bne     __enable_i_cache_branch_pred
191         mrc     p15, 0x1, r0, c9, c0, 2
192         and     r1, r0, #7
193         cmp     r1, #2
194         beq     __enable_i_cache_branch_pred
195         bic     r0, r0, #7
196         orr     r0, r0, #2
197         mcr     p15, 0x1, r0, c9, c0, 2
198 __enable_i_cache_branch_pred:
199         mov     r0, #0x1800
200         mcr     p15, 0, r0, c1, c0, 0   @ enable branch prediction, i-cache
201         mov     pc, lr
202         /* no fall through, just return to the caller */
203 #endif
204
205 /*
206  *      tegra_invalidate_cache
207  *
208  *        Invalidates the L1 data cache (no clean) during initial boot of a cpu
209  *
210  *        Corrupted registers: r0-r6
211  */
212 tegra_invalidate_cache:
213         mov     r0, #0
214         mcr     p15, 2, r0, c0, c0, 0
215         mrc     p15, 1, r0, c0, c0, 0
216
217         movw    r1, #0x7fff
218         and     r2, r1, r0, lsr #13
219
220         movw    r1, #0x3ff
221
222         and     r3, r1, r0, lsr #3      @ NumWays - 1
223         add     r2, r2, #1      @ NumSets
224
225         and     r0, r0, #0x7
226         add     r0, r0, #4      @ SetShift
227
228         clz     r1, r3          @ WayShift
229         add     r4, r3, #1      @ NumWays
230 1:      sub     r2, r2, #1      @ NumSets--
231         mov     r3, r4          @ Temp = NumWays
232 2:      subs    r3, r3, #1      @ Temp--
233         mov     r5, r3, lsl r1
234         mov     r6, r2, lsl r0
235         orr     r5, r5, r6      @ Reg = (Temp<<WayShift)|(NumSets<<SetShift)
236         mcr     p15, 0, r5, c7, c6, 2
237         bgt     2b
238         cmp     r2, #0
239         bgt     1b
240         dsb
241         isb
242         mov     pc, lr
243
244 /*
245  * __tegra_cpu_reset_handler_halt_failed:
246  *
247  * Alternate entry point for reset handler for cases where the
248  * WFI halt failed to take effect.
249  *
250  */
251         .align L1_CACHE_SHIFT
252 ENTRY(__tegra_cpu_reset_handler_start)
253
254 /*
255  * __tegra_cpu_reset_handler:
256  *
257  * Common handler for all CPU reset events.
258  *
259  * Register usage within the reset handler:
260  *
261  *      R7  = CPU present (to the OS) mask
262  *      R8  = CPU in LP1 state mask
263  *      R9  = CPU in LP2 state mask
264  *      R10 = CPU number
265  *      R11 = CPU mask
266  *      R12 = pointer to reset handler data
267  *
268  * NOTE: This code is copied to IRAM. All code and data accesses
269  *       must be position-independent.
270  */
271
272         .align L1_CACHE_SHIFT
273 ENTRY(__tegra_cpu_reset_handler)
274
275 /* DO NOT put any code before the !defined(CONFIG_ARM_SAVE_DEBUG_CONTEXT)
276    block below. It must be the first thing in this subroutine. */
277
278 #if !defined(CONFIG_ARM_SAVE_DEBUG_CONTEXT) || DEBUG_CPU_RESET_HANDLER
279         /* If Debug Architecture v7.1 or later, unlock the OS lock. */
280         mrc     p15, 0, r0, c0, c1, 2           @ ID_DFR0
281         and     r0, r0, #0xF                    @ coprocessor debug model
282         cmp     r0, #5                          @ debug arch >= v7.1?
283         movge   r0, #0                          @ yes, unlock debug
284         mcrge   p14, 0, r0, c1, c0, 4           @ DBGOSLAR
285 #endif
286 #if DEBUG_CPU_RESET_HANDLER
287         b       .
288 #endif
289 #ifndef CONFIG_TRUSTED_FOUNDATIONS
290         cpsid   aif, 0x13                       @ SVC mode, interrupts disabled
291         mrc     p15, 0, r0, c0, c0, 0           @ read main ID register
292         and     r5, r0, #0x00f00000             @ variant
293         and     r6, r0, #0x0000000f             @ revision
294         orr     r6, r6, r5, lsr #20-4           @ combine variant and revision
295 #ifdef CONFIG_ARM_ERRATA_743622
296         teq     r6, #0x20                       @ present in r2p0
297         teqne   r6, #0x21                       @ present in r2p1
298         teqne   r6, #0x22                       @ present in r2p2
299         teqne   r6, #0x27                       @ present in r2p7
300         teqne   r6, #0x29                       @ present in r2p9
301         mrceq   p15, 0, r10, c15, c0, 1         @ read diagnostic register
302         orreq   r10, r10, #1 << 6               @ set bit #6
303         mcreq   p15, 0, r10, c15, c0, 1         @ write diagnostic register
304 #endif
305 #endif
306         mrc     p15, 0, r10, c0, c0, 5          @ MPIDR
307         and     r10, r10, #0x3                  @ R10 = CPU number
308         mov     r11, #1
309         mov     r11, r11, lsl r10               @ R11 = CPU mask
310         adr     r12, __tegra_cpu_reset_handler_data
311
312 #ifdef CONFIG_SMP
313         /* Does the OS know about this CPU? */
314         ldr     r7, [r12, #RESET_DATA(MASK_PRESENT)]
315         tst     r7, r11                         @ if !present
316         bleq    __die                           @ CPU not present (to OS)
317 #endif
318
319 #ifdef CONFIG_ARCH_TEGRA_2x_SOC
320         /* If CPU1, don't let CPU0 reset CPU1 now that CPU1 is coming up. */
321         mov32   r6, TEGRA_PMC_BASE
322         mov     r0, #0
323         cmp     r10, #0
324         strne   r0, [r6, #PMC_SCRATCH41]
325 #endif
326
327 #ifdef CONFIG_PM_SLEEP
328         /* Waking up from LP1? */
329         ldr     r8, [r12, #RESET_DATA(MASK_LP1)]
330         tst     r8, r11                         @ if in_lp1
331         beq     __is_not_lp1
332         cmp     r10, #0
333         bne     __die                           @ only CPU0 can be here
334         ldr     lr, [r12, #RESET_DATA(STARTUP_LP1)]
335         cmp     lr, #0
336         bleq    __die                           @ no LP1 startup handler
337         bx      lr
338 __is_not_lp1:
339 #endif
340
341         /* Waking up from LP2? */
342         ldr     r9, [r12, #RESET_DATA(MASK_LP2)]
343         tst     r9, r11                         @ if in_lp2
344         beq     __is_not_lp2
345         ldr     lr, [r12, #RESET_DATA(STARTUP_LP2)]
346         cmp     lr, #0
347         bleq    __die                           @ no LP2 startup handler
348         bx      lr
349
350 __is_not_lp2:
351
352 #ifdef CONFIG_SMP
353 #ifndef CONFIG_TEGRA_VIRTUAL_CPUID
354         /* Can only be secondary boot (initial or hotplug) but CPU 0
355            cannot be here. */
356         cmp     r10, #0
357         bleq    __die                           @ CPU0 cannot be here
358 #endif
359         ldr     lr, [r12, #RESET_DATA(STARTUP_SECONDARY)]
360         cmp     lr, #0
361         bleq    __die                           @ no secondary startup handler
362         bx      lr
363 #endif
364
365 /*
366  * We don't know why the CPU reset. Just kill it.
367  * The LR register will contain the address we died at + 4.
368  */
369
370 __die:
371         sub     lr, lr, #4
372         mov32   r7, TEGRA_PMC_BASE
373         str     lr, [r7, #PMC_SCRATCH41]
374
375         mov32   r7, TEGRA_CLK_RESET_BASE
376
377         /* Are we on Tegra20? */
378         mov32   r6, TEGRA_APB_MISC_BASE
379         ldr     r0, [r6, #APB_MISC_GP_HIDREV]
380         and     r0, r0, #0xff00
381         cmp     r0, #(0x20 << 8)
382         bne     1f
383
384 #ifdef CONFIG_ARCH_TEGRA_2x_SOC
385         mov32   r0, 0x1111
386         mov     r1, r0, lsl r10
387         str     r1, [r7, #0x340]                @ CLK_RST_CPU_CMPLX_SET
388 #endif
389 1:
390 #ifdef CONFIG_ARCH_TEGRA_3x_SOC
391         mov32   r6, TEGRA_FLOW_CTRL_BASE
392
393         cmp     r10, #0
394         moveq   r1, #FLOW_CTRL_HALT_CPU0_EVENTS
395         moveq   r2, #FLOW_CTRL_CPU0_CSR
396         movne   r1, r10, lsl #3
397         addne   r2, r1, #(FLOW_CTRL_CPU1_CSR-8)
398         addne   r1, r1, #(FLOW_CTRL_HALT_CPU1_EVENTS-8)
399
400         /* Clear CPU "event" and "interrupt" flags and power gate
401            it when halting but not before it is in the "WFI" state. */
402         ldr     r0, [r6, +r2]
403         orr     r0, r0, #FLOW_CTRL_CSR_INTR_FLAG | FLOW_CTRL_CSR_EVENT_FLAG
404         orr     r0, r0, #FLOW_CTRL_CSR_ENABLE
405         str     r0, [r6, +r2]
406
407         /* Unconditionally halt this CPU */
408         mov     r0, #FLOW_CTRL_WAITEVENT
409         str     r0, [r6, +r1]
410         ldr     r0, [r6, +r1]                   @ memory barrier
411
412         dsb
413         isb
414         wfi                                     @ CPU should be power gated here
415
416         /* If the CPU didn't power gate above just kill it's clock. */
417
418         mov     r0, r11, lsl #8
419         str     r0, [r7, #348]                  @ CLK_CPU_CMPLX_SET
420 #endif
421
422         /* If the CPU still isn't dead, just spin here. */
423         b       .
424 ENDPROC(__tegra_cpu_reset_handler)
425
426         .align L1_CACHE_SHIFT
427         .type   __tegra_cpu_reset_handler_data, %object
428         .globl  __tegra_cpu_reset_handler_data
429 __tegra_cpu_reset_handler_data:
430         .rept   TEGRA_RESET_DATA_SIZE
431         .long   0
432         .endr
433         .size   __tegra_cpu_reset_handler_data, . - __tegra_cpu_reset_handler_data
434         .align L1_CACHE_SHIFT
435 ENTRY(__tegra_cpu_reset_handler_end)