ARM: tegra: Clear PMU event overflow status
[linux-3.10.git] / arch / arm / mach-tegra / headsmp.S
1 /*
2  * arch/arm/mach-tegra/headsmp.S
3  *
4  * CPU initialization routines for Tegra SoCs
5  *
6  * Copyright (c) 2009-2012, NVIDIA Corporation.
7  * Copyright (c) 2011 Google, Inc.
8  * Author: Colin Cross <ccross@android.com>
9  *         Gary King <gking@nvidia.com>
10  *
11  * This program is free software; you can redistribute it and/or modify
12  * it under the terms of the GNU General Public License as published by
13  * the Free Software Foundation; either version 2 of the License.
14  *
15  * This program is distributed in the hope that it will be useful, but WITHOUT
16  * ANY WARRANTY; without even the implied warranty of MERCHANTABILITY or
17  * FITNESS FOR A PARTICULAR PURPOSE.  See the GNU General Public License for
18  * more details.
19  */
20
21 #include <linux/linkage.h>
22 #include <linux/init.h>
23
24 #include <asm/assembler.h>
25 #include <asm/cache.h>
26 #include <asm/page.h>
27
28 #include "flowctrl.h"
29 #include "iomap.h"
30 #include "sleep.h"
31 #include "reset.h"
32
33 #define APB_MISC_GP_HIDREV      0x804
34 #define PMC_SCRATCH41   0x140
35
36 #define DEBUG_CPU_RESET_HANDLER 0       /* Non-zero enables debug code */
37
38 #define RESET_DATA(x)   ((TEGRA_RESET_##x)*4)
39
40 #ifdef CONFIG_SMP
41 /*
42  *      tegra_secondary_startup
43  *
44  *       Initial secondary processor boot vector; jumps to kernel's
45  *       secondary_startup routine. Used for initial boot and hotplug
46  *       of secondary CPUs.
47  */
48         __CPUINIT
49 ENTRY(tegra_secondary_startup)
50         bl      __invalidate_cpu_state
51
52         /* enable user space perf counter access */
53         /* only accessible in secure state       */
54         mrc     p15, 0, r0, c9, c12, 0
55         lsr     r0, #11
56         and     r0, r0, #0x1f
57         mov     r1, #1
58         lsl     r1, r1, r0
59         sub     r1, r1, #1
60         movt    r1, #0x8000
61         mcr     p15, 0, r1, c9, c14, 2
62         mov     r0, #1
63         mcr     p15, 0, r0, c9, c14, 0
64
65         b       secondary_startup
66 ENDPROC(tegra_secondary_startup)
67 #endif
68
69         .section ".text.head", "ax"
70 #ifdef CONFIG_PM_SLEEP
71 /*
72  *      tegra_resume
73  *
74  *        CPU boot vector when restarting the a CPU following
75  *        an LP2 transition. Also branched to by LP0 and LP1 resume after
76  *        re-enabling sdram.
77  */
78 ENTRY(tegra_resume)
79 #ifdef CONFIG_TRUSTED_FOUNDATIONS
80         mov32   r1, TEGRA_TMRUS_BASE
81         ldr     r0, [r1]
82         adr     r1, tegra_resume_entry_time
83         str     r0, [r1]
84 #endif
85
86         bl      __invalidate_cpu_state
87
88         cpu_id  r0
89 #ifndef CONFIG_TEGRA_VIRTUAL_CPUID
90         cmp     r0, #0                          @ CPU0?
91         bne     cpu_resume                      @ no
92 #endif
93
94 #ifndef CONFIG_ARCH_TEGRA_2x_SOC
95         @ Clear the flow controller flags for this CPU.
96         cpu_to_csr_reg  r1, r0
97         mov32   r2, TEGRA_FLOW_CTRL_BASE
98         ldr     r1, [r2, r1]
99         orr     r1, r1, #(1 << 15) | (1 << 14)  @ write to clear event & intr
100         movw    r0, #0x3FFD     @ enable, enable_ext, cluster_switch, immed, & bitmaps
101         bic     r1, r1, r0
102         str     r1, [r2]
103 #endif
104
105 #if defined(CONFIG_HAVE_ARM_SCU)
106         /* enable SCU */
107         mov32   r0, TEGRA_ARM_PERIF_BASE
108         ldr     r1, [r0]
109         orr     r1, r1, #1
110         str     r1, [r0]
111 #endif
112
113 #ifdef CONFIG_TRUSTED_FOUNDATIONS
114         mov32   r1, TEGRA_TMRUS_BASE
115         ldr     r0, [r1]
116         adr     r1, tegra_resume_smc_entry_time
117         str     r0, [r1]
118
119         /* wake up (should have specified args?) */
120         bl      tegra_generic_smc
121
122         mov32   r1, TEGRA_TMRUS_BASE
123         ldr     r0, [r1]
124         adr     r1, tegra_resume_smc_exit_time
125         str     r0, [r1]
126 #endif
127
128         b       cpu_resume
129 ENDPROC(tegra_resume)
130
131 #ifdef CONFIG_TRUSTED_FOUNDATIONS
132         .globl tegra_resume_timestamps_start
133         .globl tegra_resume_smc_entry_time
134         .globl tegra_resume_smc_exit_time
135         .globl tegra_resume_entry_time
136         .globl tegra_resume_timestamps_end
137 tegra_resume_timestamps_start:
138 tegra_resume_smc_entry_time:
139         .long   0
140 tegra_resume_smc_exit_time:
141         .long   0
142 tegra_resume_entry_time:
143         .long   0
144 tegra_resume_timestamps_end:
145 ENTRY(__tegra_resume_timestamps_end)
146 #endif
147 #endif
148
149 /*
150  *      __invalidate_cpu_state
151  *
152  *        Invalidates volatile CPU state (SCU tags, caches, branch address
153  *        arrays, exclusive monitor, etc.) so that they can be safely enabled
154  *        instruction caching and branch predicition enabled
155  *
156  *        For tegra chips with CONFIG_HAVE_ARM_SCU undefined, it means there is
157  *        an integrated SCU in L2 memory system, this is true for Cortex-A15
158  *        MP processors. In this case, we only need to set the correct L2 cache
159  *        data RAM latency and enable i-cache/branch prediction
160  */
161 __invalidate_cpu_state:
162         clrex
163         mov     r0, #0
164         mcr     p15, 0, r0, c1, c0, 1   @ disable SMP, prefetch, broadcast
165         isb
166 #if defined(CONFIG_HAVE_ARM_SCU)
167         mcr     p15, 0, r0, c7, c5, 0   @ invalidate BTAC, i-cache
168         mcr     p15, 0, r0, c7, c5, 6   @ invalidate branch pred array
169         mcr     p15, 0, r0, c8, c5, 0   @ invalidate instruction TLB
170         mcr     p15, 0, r0, c8, c6, 0   @ invalidate data TLB
171         mcr     p15, 0, r0, c8, c7, 0   @ invalidate unified TLB
172         dsb
173         isb
174
175         cpu_id  r0
176         cmp     r0, #0
177         mov32   r1, (TEGRA_ARM_PERIF_BASE + 0xC)
178         movne   r0, r0, lsl #2
179         movne   r2, #0xf
180         movne   r2, r2, lsl r0
181         strne   r2, [r1]                @ invalidate SCU tags for CPU
182
183         dsb
184         mov     r0, #0x1800
185         mcr     p15, 0, r0, c1, c0, 0   @ enable branch prediction, i-cache
186         isb
187         /* fall through */
188 #else
189         /*      This is only needed for cluster 0 with integrated L2 cache */
190         mov32   r0, TEGRA_FLOW_CTRL_BASE+0x2c   @ CLUSTER_CONTROL
191         ldr     r0, [r0]
192         tst     r0, #1
193         bne     __enable_i_cache_branch_pred
194         mrc     p15, 0x1, r0, c9, c0, 2
195         and     r1, r0, #7
196         cmp     r1, #2
197         beq     __enable_i_cache_branch_pred
198         bic     r0, r0, #7
199         orr     r0, r0, #2
200         mcr     p15, 0x1, r0, c9, c0, 2
201 __enable_i_cache_branch_pred:
202         mov     r0, #0x1800
203         mcr     p15, 0, r0, c1, c0, 0   @ enable branch prediction, i-cache
204         mov     pc, lr
205         /* no fall through, just return to the caller */
206 #endif
207
208 /*
209  *      tegra_invalidate_cache
210  *
211  *        Invalidates the L1 data cache (no clean) during initial boot of a cpu
212  *
213  *        Corrupted registers: r0-r6
214  */
215 tegra_invalidate_cache:
216         mov     r0, #0
217         mcr     p15, 2, r0, c0, c0, 0
218         mrc     p15, 1, r0, c0, c0, 0
219
220         movw    r1, #0x7fff
221         and     r2, r1, r0, lsr #13
222
223         movw    r1, #0x3ff
224
225         and     r3, r1, r0, lsr #3      @ NumWays - 1
226         add     r2, r2, #1      @ NumSets
227
228         and     r0, r0, #0x7
229         add     r0, r0, #4      @ SetShift
230
231         clz     r1, r3          @ WayShift
232         add     r4, r3, #1      @ NumWays
233 1:      sub     r2, r2, #1      @ NumSets--
234         mov     r3, r4          @ Temp = NumWays
235 2:      subs    r3, r3, #1      @ Temp--
236         mov     r5, r3, lsl r1
237         mov     r6, r2, lsl r0
238         orr     r5, r5, r6      @ Reg = (Temp<<WayShift)|(NumSets<<SetShift)
239         mcr     p15, 0, r5, c7, c6, 2
240         bgt     2b
241         cmp     r2, #0
242         bgt     1b
243         dsb
244         isb
245         mov     pc, lr
246
247 /*
248  * __tegra_cpu_reset_handler_halt_failed:
249  *
250  * Alternate entry point for reset handler for cases where the
251  * WFI halt failed to take effect.
252  *
253  */
254         .align L1_CACHE_SHIFT
255 ENTRY(__tegra_cpu_reset_handler_start)
256
257 /*
258  * __tegra_cpu_reset_handler:
259  *
260  * Common handler for all CPU reset events.
261  *
262  * Register usage within the reset handler:
263  *
264  *      R7  = CPU present (to the OS) mask
265  *      R8  = CPU in LP1 state mask
266  *      R9  = CPU in LP2 state mask
267  *      R10 = CPU number
268  *      R11 = CPU mask
269  *      R12 = pointer to reset handler data
270  *
271  * NOTE: This code is copied to IRAM. All code and data accesses
272  *       must be position-independent.
273  */
274
275         .align L1_CACHE_SHIFT
276 ENTRY(__tegra_cpu_reset_handler)
277
278 /* DO NOT put any code before the !defined(CONFIG_ARM_SAVE_DEBUG_CONTEXT)
279    block below. It must be the first thing in this subroutine. */
280
281 #if !defined(CONFIG_ARM_SAVE_DEBUG_CONTEXT) || DEBUG_CPU_RESET_HANDLER
282         /* If Debug Architecture v7.1 or later, unlock the OS lock. */
283         mrc     p15, 0, r0, c0, c1, 2           @ ID_DFR0
284         and     r0, r0, #0xF                    @ coprocessor debug model
285         cmp     r0, #5                          @ debug arch >= v7.1?
286         movge   r0, #0                          @ yes, unlock debug
287         mcrge   p14, 0, r0, c1, c0, 4           @ DBGOSLAR
288 #endif
289 #if DEBUG_CPU_RESET_HANDLER
290         b       .
291 #endif
292 #ifndef CONFIG_TRUSTED_FOUNDATIONS
293         cpsid   aif, 0x13                       @ SVC mode, interrupts disabled
294         mrc     p15, 0, r0, c0, c0, 0           @ read main ID register
295         and     r5, r0, #0x00f00000             @ variant
296         and     r6, r0, #0x0000000f             @ revision
297         orr     r6, r6, r5, lsr #20-4           @ combine variant and revision
298 #ifdef CONFIG_ARM_ERRATA_743622
299         teq     r6, #0x20                       @ present in r2p0
300         teqne   r6, #0x21                       @ present in r2p1
301         teqne   r6, #0x22                       @ present in r2p2
302         teqne   r6, #0x27                       @ present in r2p7
303         teqne   r6, #0x29                       @ present in r2p9
304         mrceq   p15, 0, r10, c15, c0, 1         @ read diagnostic register
305         orreq   r10, r10, #1 << 6               @ set bit #6
306         mcreq   p15, 0, r10, c15, c0, 1         @ write diagnostic register
307 #endif
308 #endif
309         mrc     p15, 0, r10, c0, c0, 5          @ MPIDR
310         and     r10, r10, #0x3                  @ R10 = CPU number
311         mov     r11, #1
312         mov     r11, r11, lsl r10               @ R11 = CPU mask
313         adr     r12, __tegra_cpu_reset_handler_data
314
315 #ifdef CONFIG_SMP
316         /* Does the OS know about this CPU? */
317         ldr     r7, [r12, #RESET_DATA(MASK_PRESENT)]
318         tst     r7, r11                         @ if !present
319         bleq    __die                           @ CPU not present (to OS)
320 #endif
321
322 #ifdef CONFIG_ARCH_TEGRA_2x_SOC
323         /* If CPU1, don't let CPU0 reset CPU1 now that CPU1 is coming up. */
324         mov32   r6, TEGRA_PMC_BASE
325         mov     r0, #0
326         cmp     r10, #0
327         strne   r0, [r6, #PMC_SCRATCH41]
328 #endif
329
330 #ifdef CONFIG_PM_SLEEP
331         /* Waking up from LP1? */
332         ldr     r8, [r12, #RESET_DATA(MASK_LP1)]
333         tst     r8, r11                         @ if in_lp1
334         beq     __is_not_lp1
335         cmp     r10, #0
336         bne     __die                           @ only CPU0 can be here
337         ldr     lr, [r12, #RESET_DATA(STARTUP_LP1)]
338         cmp     lr, #0
339         bleq    __die                           @ no LP1 startup handler
340         bx      lr
341 __is_not_lp1:
342 #endif
343
344         /* Waking up from LP2? */
345         ldr     r9, [r12, #RESET_DATA(MASK_LP2)]
346         tst     r9, r11                         @ if in_lp2
347         beq     __is_not_lp2
348         ldr     lr, [r12, #RESET_DATA(STARTUP_LP2)]
349         cmp     lr, #0
350         bleq    __die                           @ no LP2 startup handler
351         bx      lr
352
353 __is_not_lp2:
354
355 #ifdef CONFIG_SMP
356 #ifndef CONFIG_TEGRA_VIRTUAL_CPUID
357         /* Can only be secondary boot (initial or hotplug) but CPU 0
358            cannot be here. */
359         cmp     r10, #0
360         bleq    __die                           @ CPU0 cannot be here
361 #endif
362         ldr     lr, [r12, #RESET_DATA(STARTUP_SECONDARY)]
363         cmp     lr, #0
364         bleq    __die                           @ no secondary startup handler
365         bx      lr
366 #endif
367
368 /*
369  * We don't know why the CPU reset. Just kill it.
370  * The LR register will contain the address we died at + 4.
371  */
372
373 __die:
374         sub     lr, lr, #4
375         mov32   r7, TEGRA_PMC_BASE
376         str     lr, [r7, #PMC_SCRATCH41]
377
378         mov32   r7, TEGRA_CLK_RESET_BASE
379
380         /* Are we on Tegra20? */
381         mov32   r6, TEGRA_APB_MISC_BASE
382         ldr     r0, [r6, #APB_MISC_GP_HIDREV]
383         and     r0, r0, #0xff00
384         cmp     r0, #(0x20 << 8)
385         bne     1f
386
387 #ifdef CONFIG_ARCH_TEGRA_2x_SOC
388         mov32   r0, 0x1111
389         mov     r1, r0, lsl r10
390         str     r1, [r7, #0x340]                @ CLK_RST_CPU_CMPLX_SET
391 #endif
392 1:
393 #ifdef CONFIG_ARCH_TEGRA_3x_SOC
394         mov32   r6, TEGRA_FLOW_CTRL_BASE
395
396         cmp     r10, #0
397         moveq   r1, #FLOW_CTRL_HALT_CPU0_EVENTS
398         moveq   r2, #FLOW_CTRL_CPU0_CSR
399         movne   r1, r10, lsl #3
400         addne   r2, r1, #(FLOW_CTRL_CPU1_CSR-8)
401         addne   r1, r1, #(FLOW_CTRL_HALT_CPU1_EVENTS-8)
402
403         /* Clear CPU "event" and "interrupt" flags and power gate
404            it when halting but not before it is in the "WFI" state. */
405         ldr     r0, [r6, +r2]
406         orr     r0, r0, #FLOW_CTRL_CSR_INTR_FLAG | FLOW_CTRL_CSR_EVENT_FLAG
407         orr     r0, r0, #FLOW_CTRL_CSR_ENABLE
408         str     r0, [r6, +r2]
409
410         /* Unconditionally halt this CPU */
411         mov     r0, #FLOW_CTRL_WAITEVENT
412         str     r0, [r6, +r1]
413         ldr     r0, [r6, +r1]                   @ memory barrier
414
415         dsb
416         isb
417         wfi                                     @ CPU should be power gated here
418
419         /* If the CPU didn't power gate above just kill it's clock. */
420
421         mov     r0, r11, lsl #8
422         str     r0, [r7, #348]                  @ CLK_CPU_CMPLX_SET
423 #endif
424
425         /* If the CPU still isn't dead, just spin here. */
426         b       .
427 ENDPROC(__tegra_cpu_reset_handler)
428
429         .align L1_CACHE_SHIFT
430         .type   __tegra_cpu_reset_handler_data, %object
431         .globl  __tegra_cpu_reset_handler_data
432 __tegra_cpu_reset_handler_data:
433         .rept   TEGRA_RESET_DATA_SIZE
434         .long   0
435         .endr
436         .size   __tegra_cpu_reset_handler_data, . - __tegra_cpu_reset_handler_data
437         .align L1_CACHE_SHIFT
438 ENTRY(__tegra_cpu_reset_handler_end)