ARM: tegra11: Update L2 data RAM latency only once
[linux-3.10.git] / arch / arm / mach-tegra / headsmp.S
1 /*
2  * arch/arm/mach-tegra/headsmp.S
3  *
4  * CPU initialization routines for Tegra SoCs
5  *
6  * Copyright (c) 2009-2012, NVIDIA Corporation.
7  * Copyright (c) 2011 Google, Inc.
8  * Author: Colin Cross <ccross@android.com>
9  *         Gary King <gking@nvidia.com>
10  *
11  * This program is free software; you can redistribute it and/or modify
12  * it under the terms of the GNU General Public License as published by
13  * the Free Software Foundation; either version 2 of the License.
14  *
15  * This program is distributed in the hope that it will be useful, but WITHOUT
16  * ANY WARRANTY; without even the implied warranty of MERCHANTABILITY or
17  * FITNESS FOR A PARTICULAR PURPOSE.  See the GNU General Public License for
18  * more details.
19  */
20
21 #include <linux/linkage.h>
22 #include <linux/init.h>
23
24 #include <asm/assembler.h>
25 #include <asm/cache.h>
26 #include <asm/page.h>
27
28 #include "flowctrl.h"
29 #include "iomap.h"
30 #include "sleep.h"
31 #include "reset.h"
32
33 #define APB_MISC_GP_HIDREV      0x804
34 #define PMC_SCRATCH41   0x140
35
36 #define DEBUG_CPU_RESET_HANDLER 0       /* Non-zero enables debug code */
37
38 #define RESET_DATA(x)   ((TEGRA_RESET_##x)*4)
39
40         .section ".text.head", "ax"
41         __CPUINIT
42
43 #ifdef CONFIG_SMP
44 /*
45  *      tegra_secondary_startup
46  *
47  *       Initial secondary processor boot vector; jumps to kernel's
48  *       secondary_startup routine. Used for initial boot and hotplug
49  *       of secondary CPUs.
50  */
51         __CPUINIT
52 ENTRY(tegra_secondary_startup)
53         bl      __invalidate_cpu_state
54         b       secondary_startup
55 ENDPROC(tegra_secondary_startup)
56         .previous
57 #endif
58
59 #ifdef CONFIG_PM_SLEEP
60 /*
61  *      tegra_resume
62  *
63  *        CPU boot vector when restarting the a CPU following
64  *        an LP2 transition. Also branched to by LP0 and LP1 resume after
65  *        re-enabling sdram.
66  */
67 ENTRY(tegra_resume)
68         bl      __invalidate_cpu_state
69
70         cpu_id  r0
71         cmp     r0, #0                          @ CPU0?
72         bne     cpu_resume                      @ no
73
74 #ifndef CONFIG_ARCH_TEGRA_2x_SOC
75         @ Clear the flow controller flags for this CPU.
76         mov32   r2, TEGRA_FLOW_CTRL_BASE+8      @ CPU0 CSR
77         ldr     r1, [r2]
78         orr     r1, r1, #(1 << 15) | (1 << 14)  @ write to clear event & intr
79         movw    r0, #0x3FFD     @ enable, enable_ext, cluster_switch, immed, & bitmaps
80         bic     r1, r1, r0
81         str     r1, [r2]
82 #endif
83
84 #if defined(CONFIG_HAVE_ARM_SCU)
85         /* enable SCU */
86         mov32   r0, TEGRA_ARM_PERIF_BASE
87         ldr     r1, [r0]
88         orr     r1, r1, #1
89         orr     r1, r1, #(1 << 3)       @ Enable SCU speculative line fill.
90         orr     r1, r1, #(1 << 5)       @ Enable IC standby.
91         orr     r1, r1, #(1 << 6)       @ Enable SCU standby.
92         str     r1, [r0]
93 #endif
94
95 #ifdef CONFIG_TRUSTED_FOUNDATIONS
96         /* wake up (should have specified args?) */
97         bl      tegra_generic_smc
98 #endif
99
100         b       cpu_resume
101 ENDPROC(tegra_resume)
102 #endif
103
104 /*
105  *      __invalidate_cpu_state
106  *
107  *        Invalidates volatile CPU state (SCU tags, caches, branch address
108  *        arrays, exclusive monitor, etc.) so that they can be safely enabled
109  *        instruction caching and branch predicition enabled
110  */
111 __invalidate_cpu_state:
112         clrex
113         mov     r0, #0
114         mcr     p15, 0, r0, c1, c0, 1   @ disable SMP, prefetch, broadcast
115         isb
116         mcr     p15, 0, r0, c7, c5, 0   @ invalidate BTAC, i-cache
117         mcr     p15, 0, r0, c7, c5, 6   @ invalidate branch pred array
118         mcr     p15, 0, r0, c8, c5, 0   @ invalidate instruction TLB
119         mcr     p15, 0, r0, c8, c6, 0   @ invalidate data TLB
120         mcr     p15, 0, r0, c8, c7, 0   @ invalidate unified TLB
121         dsb
122         isb
123
124 #if defined(CONFIG_HAVE_ARM_SCU)
125         cpu_id  r0
126         cmp     r0, #0
127         mov32   r1, (TEGRA_ARM_PERIF_BASE + 0xC)
128         movne   r0, r0, lsl #2
129         movne   r2, #0xf
130         movne   r2, r2, lsl r0
131         strne   r2, [r1]                @ invalidate SCU tags for CPU
132 #else
133         /*      This is only needed for cluster 0 with integrated L2 cache */
134         mov32   r0, TEGRA_FLOW_CTRL_BASE+0x2c   @ CLUSTER_CONTROL
135         ldr     r0, [r0]
136         tst     r0, #1
137         bne     enable_icache_bp
138         mrc     p15, 0x1, r0, c9, c0, 2
139         and     r1, r0, #7
140         cmp     r1, #2
141         beq     enable_icache_bp
142         bic r0, r0, #7
143         orr r0, r0, #2
144         mcr p15, 0x1, r0, c9, c0, 2
145
146 #endif
147
148 enable_icache_bp:
149         dsb
150         mov     r0, #0x1800
151         mcr     p15, 0, r0, c1, c0, 0   @ enable branch prediction, i-cache
152         isb
153         /* fall through */
154
155 /*
156  *      tegra_invalidate_cache
157  *
158  *        Invalidates the L1 or L2 data cache (no clean) during initial boot of
159  *        a cpu. For architecture with external L2, invalidate L1 only. For
160  *        architecture with integrated L2 and SCU, invalidate L2 if current CPU
161  *        boots up with a power gated NC partition initially or power rail was
162  *        initially off, invalidates L1 in other cases
163  *
164  *        Corrupted registers: r0-r6
165  */
166 tegra_invalidate_cache:
167 #if defined(CONFIG_HAVE_ARM_SCU)
168         mov     r0, #0
169 #else
170         cpu_id  r0
171         cpu_to_csr_reg  r1, r0
172         mov32   r0, TEGRA_FLOW_CTRL_BASE
173         ldr     r0, [r0, r1]
174         tst     r0, #FLOW_CTRL_CSR_ENABLE_EXT_MASK
175         movne   r0, #2
176         moveq   r0, #0
177 #endif
178         mcr     p15, 2, r0, c0, c0, 0
179         mrc     p15, 1, r0, c0, c0, 0
180
181         movw    r1, #0x7fff
182         and     r2, r1, r0, lsr #13
183
184         movw    r1, #0x3ff
185
186         and     r3, r1, r0, lsr #3      @ NumWays - 1
187         add     r2, r2, #1      @ NumSets
188
189         and     r0, r0, #0x7
190         add     r0, r0, #4      @ SetShift
191
192         clz     r1, r3          @ WayShift
193         add     r4, r3, #1      @ NumWays
194 1:      sub     r2, r2, #1      @ NumSets--
195         mov     r3, r4          @ Temp = NumWays
196 2:      subs    r3, r3, #1      @ Temp--
197         mov     r5, r3, lsl r1
198         mov     r6, r2, lsl r0
199         orr     r5, r5, r6      @ Reg = (Temp<<WayShift)|(NumSets<<SetShift)
200         mcr     p15, 0, r5, c7, c6, 2
201         bgt     2b
202         cmp     r2, #0
203         bgt     1b
204 #if !defined(CONFIG_HAVE_ARM_SCU)
205         mov     r0, #0
206         mcr     p15, 2, r0, c0, c0, 0
207 #endif
208         dsb
209         isb
210         mov     pc, lr
211
212 /*
213  * __tegra_cpu_reset_handler_halt_failed:
214  *
215  * Alternate entry point for reset handler for cases where the
216  * WFI halt failed to take effect.
217  *
218  */
219         .align L1_CACHE_SHIFT
220 ENTRY(__tegra_cpu_reset_handler_start)
221
222 /*
223  * __tegra_cpu_reset_handler:
224  *
225  * Common handler for all CPU reset events.
226  *
227  * Register usage within the reset handler:
228  *
229  *      R7  = CPU present (to the OS) mask
230  *      R8  = CPU in LP1 state mask
231  *      R9  = CPU in LP2 state mask
232  *      R10 = CPU number
233  *      R11 = CPU mask
234  *      R12 = pointer to reset handler data
235  *
236  * NOTE: This code is copied to IRAM. All code and data accesses
237  *       must be position-independent.
238  */
239
240         .align L1_CACHE_SHIFT
241 ENTRY(__tegra_cpu_reset_handler)
242
243 /* DO NOT put any code before the !defined(CONFIG_ARM_SAVE_DEBUG_CONTEXT)
244    block below. It must be the first thing in this subroutine. */
245
246 #if !defined(CONFIG_ARM_SAVE_DEBUG_CONTEXT) || DEBUG_CPU_RESET_HANDLER
247         /* If Debug Architecture v7.1 or later, unlock the OS lock. */
248         mrc     p15, 0, r0, c0, c1, 2           @ ID_DFR0
249         and     r0, r0, #0xF                    @ coprocessor debug model
250         cmp     r0, #5                          @ debug arch >= v7.1?
251         movge   r0, #0                          @ yes, unlock debug
252         mcrge   p14, 0, r0, c1, c0, 4           @ DBGOSLAR
253 #endif
254 #if DEBUG_CPU_RESET_HANDLER
255         b       .
256 #endif
257 #ifndef CONFIG_TRUSTED_FOUNDATIONS
258         cpsid   aif, 0x13                       @ SVC mode, interrupts disabled
259         mrc     p15, 0, r0, c0, c0, 0           @ read main ID register
260         and     r5, r0, #0x00f00000             @ variant
261         and     r6, r0, #0x0000000f             @ revision
262         orr     r6, r6, r5, lsr #20-4           @ combine variant and revision
263 #ifdef CONFIG_ARM_ERRATA_743622
264         teq     r6, #0x20                       @ present in r2p0
265         teqne   r6, #0x21                       @ present in r2p1
266         teqne   r6, #0x22                       @ present in r2p2
267         teqne   r6, #0x27                       @ present in r2p7
268         teqne   r6, #0x29                       @ present in r2p9
269         mrceq   p15, 0, r10, c15, c0, 1         @ read diagnostic register
270         orreq   r10, r10, #1 << 6               @ set bit #6
271         mcreq   p15, 0, r10, c15, c0, 1         @ write diagnostic register
272 #endif
273 #endif
274         mrc     p15, 0, r10, c0, c0, 5          @ MPIDR
275         and     r10, r10, #0x3                  @ R10 = CPU number
276         mov     r11, #1
277         mov     r11, r11, lsl r10               @ R11 = CPU mask
278         adr     r12, __tegra_cpu_reset_handler_data
279
280 #ifdef CONFIG_SMP
281         /* Does the OS know about this CPU? */
282         ldr     r7, [r12, #RESET_DATA(MASK_PRESENT)]
283         tst     r7, r11                         @ if !present
284         bleq    __die                           @ CPU not present (to OS)
285 #endif
286
287 #ifdef CONFIG_ARCH_TEGRA_2x_SOC
288         /* If CPU1, don't let CPU0 reset CPU1 now that CPU1 is coming up. */
289         mov32   r6, TEGRA_PMC_BASE
290         mov     r0, #0
291         cmp     r10, #0
292         strne   r0, [r6, #PMC_SCRATCH41]
293 #endif
294
295 #ifdef CONFIG_PM_SLEEP
296         /* Waking up from LP1? */
297         ldr     r8, [r12, #RESET_DATA(MASK_LP1)]
298         tst     r8, r11                         @ if in_lp1
299         beq     __is_not_lp1
300         cmp     r10, #0
301         bne     __die                           @ only CPU0 can be here
302         ldr     lr, [r12, #RESET_DATA(STARTUP_LP1)]
303         cmp     lr, #0
304         bleq    __die                           @ no LP1 startup handler
305         bx      lr
306 __is_not_lp1:
307 #endif
308
309         /* Waking up from LP2? */
310         ldr     r9, [r12, #RESET_DATA(MASK_LP2)]
311         tst     r9, r11                         @ if in_lp2
312         beq     __is_not_lp2
313         ldr     lr, [r12, #RESET_DATA(STARTUP_LP2)]
314         cmp     lr, #0
315         bleq    __die                           @ no LP2 startup handler
316         bx      lr
317
318 __is_not_lp2:
319
320 #ifdef CONFIG_SMP
321         /* Can only be secondary boot (initial or hotplug) but CPU 0
322            cannot be here. */
323         cmp     r10, #0
324         bleq    __die                           @ CPU0 cannot be here
325         ldr     lr, [r12, #RESET_DATA(STARTUP_SECONDARY)]
326         cmp     lr, #0
327         bleq    __die                           @ no secondary startup handler
328         bx      lr
329 #endif
330
331 /*
332  * We don't know why the CPU reset. Just kill it.
333  * The LR register will contain the address we died at + 4.
334  */
335
336 __die:
337         sub     lr, lr, #4
338         mov32   r7, TEGRA_PMC_BASE
339         str     lr, [r7, #PMC_SCRATCH41]
340
341         mov32   r7, TEGRA_CLK_RESET_BASE
342
343         /* Are we on Tegra20? */
344         mov32   r6, TEGRA_APB_MISC_BASE
345         ldr     r0, [r6, #APB_MISC_GP_HIDREV]
346         and     r0, r0, #0xff00
347         cmp     r0, #(0x20 << 8)
348         bne     1f
349
350 #ifdef CONFIG_ARCH_TEGRA_2x_SOC
351         mov32   r0, 0x1111
352         mov     r1, r0, lsl r10
353         str     r1, [r7, #0x340]                @ CLK_RST_CPU_CMPLX_SET
354 #endif
355 1:
356 #ifdef CONFIG_ARCH_TEGRA_3x_SOC
357         mov32   r6, TEGRA_FLOW_CTRL_BASE
358
359         cmp     r10, #0
360         moveq   r1, #FLOW_CTRL_HALT_CPU0_EVENTS
361         moveq   r2, #FLOW_CTRL_CPU0_CSR
362         movne   r1, r10, lsl #3
363         addne   r2, r1, #(FLOW_CTRL_CPU1_CSR-8)
364         addne   r1, r1, #(FLOW_CTRL_HALT_CPU1_EVENTS-8)
365
366         /* Clear CPU "event" and "interrupt" flags and power gate
367            it when halting but not before it is in the "WFI" state. */
368         ldr     r0, [r6, +r2]
369         orr     r0, r0, #FLOW_CTRL_CSR_INTR_FLAG | FLOW_CTRL_CSR_EVENT_FLAG
370         orr     r0, r0, #FLOW_CTRL_CSR_ENABLE
371         str     r0, [r6, +r2]
372
373         /* Unconditionally halt this CPU */
374         mov     r0, #FLOW_CTRL_WAITEVENT
375         str     r0, [r6, +r1]
376         ldr     r0, [r6, +r1]                   @ memory barrier
377
378         dsb
379         isb
380         wfi                                     @ CPU should be power gated here
381
382         /* If the CPU didn't power gate above just kill it's clock. */
383
384         mov     r0, r11, lsl #8
385         str     r0, [r7, #348]                  @ CLK_CPU_CMPLX_SET
386 #endif
387
388         /* If the CPU still isn't dead, just spin here. */
389         b       .
390 ENDPROC(__tegra_cpu_reset_handler)
391
392         .align L1_CACHE_SHIFT
393         .type   __tegra_cpu_reset_handler_data, %object
394         .globl  __tegra_cpu_reset_handler_data
395 __tegra_cpu_reset_handler_data:
396         .rept   TEGRA_RESET_DATA_SIZE
397         .long   0
398         .endr
399         .size   __tegra_cpu_reset_handler_data, . - __tegra_cpu_reset_handler_data
400         .align L1_CACHE_SHIFT
401 ENTRY(__tegra_cpu_reset_handler_end)