ARM: tegra11x: remove redundant cpu invalidation
[linux-3.10.git] / arch / arm / mach-tegra / headsmp.S
1 /*
2  * arch/arm/mach-tegra/headsmp.S
3  *
4  * CPU initialization routines for Tegra SoCs
5  *
6  * Copyright (c) 2009-2012, NVIDIA Corporation.
7  * Copyright (c) 2011 Google, Inc.
8  * Author: Colin Cross <ccross@android.com>
9  *         Gary King <gking@nvidia.com>
10  *
11  * This program is free software; you can redistribute it and/or modify
12  * it under the terms of the GNU General Public License as published by
13  * the Free Software Foundation; either version 2 of the License.
14  *
15  * This program is distributed in the hope that it will be useful, but WITHOUT
16  * ANY WARRANTY; without even the implied warranty of MERCHANTABILITY or
17  * FITNESS FOR A PARTICULAR PURPOSE.  See the GNU General Public License for
18  * more details.
19  */
20
21 #include <linux/linkage.h>
22 #include <linux/init.h>
23
24 #include <asm/assembler.h>
25 #include <asm/cache.h>
26 #include <asm/page.h>
27
28 #include "flowctrl.h"
29 #include "iomap.h"
30 #include "sleep.h"
31 #include "reset.h"
32
33 #define APB_MISC_GP_HIDREV      0x804
34 #define PMC_SCRATCH41   0x140
35
36 #define DEBUG_CPU_RESET_HANDLER 0       /* Non-zero enables debug code */
37
38 #define RESET_DATA(x)   ((TEGRA_RESET_##x)*4)
39
40 #ifdef CONFIG_SMP
41 /*
42  *      tegra_secondary_startup
43  *
44  *       Initial secondary processor boot vector; jumps to kernel's
45  *       secondary_startup routine. Used for initial boot and hotplug
46  *       of secondary CPUs.
47  */
48         __CPUINIT
49 ENTRY(tegra_secondary_startup)
50         bl      __invalidate_cpu_state
51
52         /* enable user space perf counter access */
53         /* only accessible in secure state       */
54         mrc     p15, 0, r0, c9, c12, 0
55         lsr     r0, #11
56         and     r0, r0, #0x1f
57         movt    r0, #0x8000
58         mcr     p15, 0, r0, c9, c14, 2
59         mov     r0, #1
60         mcr     p15, 0, r0, c9, c14, 0
61
62         b       secondary_startup
63 ENDPROC(tegra_secondary_startup)
64 #endif
65
66         .section ".text.head", "ax"
67 #ifdef CONFIG_PM_SLEEP
68 /*
69  *      tegra_resume
70  *
71  *        CPU boot vector when restarting the a CPU following
72  *        an LP2 transition. Also branched to by LP0 and LP1 resume after
73  *        re-enabling sdram.
74  */
75 ENTRY(tegra_resume)
76         bl      __invalidate_cpu_state
77
78         cpu_id  r0
79 #ifndef CONFIG_TEGRA_VIRTUAL_CPUID
80         cmp     r0, #0                          @ CPU0?
81         bne     cpu_resume                      @ no
82 #endif
83
84 #ifndef CONFIG_ARCH_TEGRA_2x_SOC
85         @ Clear the flow controller flags for this CPU.
86         cpu_to_csr_reg  r1, r0
87         mov32   r2, TEGRA_FLOW_CTRL_BASE
88         ldr     r1, [r2, r1]
89         orr     r1, r1, #(1 << 15) | (1 << 14)  @ write to clear event & intr
90         movw    r0, #0x3FFD     @ enable, enable_ext, cluster_switch, immed, & bitmaps
91         bic     r1, r1, r0
92         str     r1, [r2]
93 #endif
94
95 #if defined(CONFIG_HAVE_ARM_SCU)
96         /* enable SCU */
97         mov32   r0, TEGRA_ARM_PERIF_BASE
98         ldr     r1, [r0]
99         orr     r1, r1, #1
100         str     r1, [r0]
101 #endif
102
103 #ifdef CONFIG_TRUSTED_FOUNDATIONS
104         /* wake up (should have specified args?) */
105         bl      tegra_generic_smc
106 #endif
107
108         b       cpu_resume
109 ENDPROC(tegra_resume)
110 #endif
111
112 /*
113  *      __invalidate_cpu_state
114  *
115  *        Invalidates volatile CPU state (SCU tags, caches, branch address
116  *        arrays, exclusive monitor, etc.) so that they can be safely enabled
117  *        instruction caching and branch predicition enabled
118  *
119  *        For tegra chips with CONFIG_HAVE_ARM_SCU undefined, it means there is
120  *        an integrated SCU in L2 memory system, this is true for Cortex-A15
121  *        MP processors. In this case, we only need to set the correct L2 cache
122  *        data RAM latency and enable i-cache/branch prediction
123  */
124 __invalidate_cpu_state:
125         clrex
126         mov     r0, #0
127         mcr     p15, 0, r0, c1, c0, 1   @ disable SMP, prefetch, broadcast
128         isb
129 #if defined(CONFIG_HAVE_ARM_SCU)
130         mcr     p15, 0, r0, c7, c5, 0   @ invalidate BTAC, i-cache
131         mcr     p15, 0, r0, c7, c5, 6   @ invalidate branch pred array
132         mcr     p15, 0, r0, c8, c5, 0   @ invalidate instruction TLB
133         mcr     p15, 0, r0, c8, c6, 0   @ invalidate data TLB
134         mcr     p15, 0, r0, c8, c7, 0   @ invalidate unified TLB
135         dsb
136         isb
137
138         cpu_id  r0
139         cmp     r0, #0
140         mov32   r1, (TEGRA_ARM_PERIF_BASE + 0xC)
141         movne   r0, r0, lsl #2
142         movne   r2, #0xf
143         movne   r2, r2, lsl r0
144         strne   r2, [r1]                @ invalidate SCU tags for CPU
145
146         dsb
147         mov     r0, #0x1800
148         mcr     p15, 0, r0, c1, c0, 0   @ enable branch prediction, i-cache
149         isb
150         /* fall through */
151 #else
152         /*      This is only needed for cluster 0 with integrated L2 cache */
153         mov32   r0, TEGRA_FLOW_CTRL_BASE+0x2c   @ CLUSTER_CONTROL
154         ldr     r0, [r0]
155         tst     r0, #1
156         bne     __enable_i_cache_branch_pred
157         mrc     p15, 0x1, r0, c9, c0, 2
158         and     r1, r0, #7
159         cmp     r1, #2
160         beq     __enable_i_cache_branch_pred
161         bic     r0, r0, #7
162         orr     r0, r0, #2
163         mcr     p15, 0x1, r0, c9, c0, 2
164 __enable_i_cache_branch_pred:
165         mov     r0, #0x1800
166         mcr     p15, 0, r0, c1, c0, 0   @ enable branch prediction, i-cache
167         mov     pc, lr
168         /* no fall through, just return to the caller */
169 #endif
170
171 /*
172  *      tegra_invalidate_cache
173  *
174  *        Invalidates the L1 data cache (no clean) during initial boot of a cpu
175  *
176  *        Corrupted registers: r0-r6
177  */
178 tegra_invalidate_cache:
179         mov     r0, #0
180         mcr     p15, 2, r0, c0, c0, 0
181         mrc     p15, 1, r0, c0, c0, 0
182
183         movw    r1, #0x7fff
184         and     r2, r1, r0, lsr #13
185
186         movw    r1, #0x3ff
187
188         and     r3, r1, r0, lsr #3      @ NumWays - 1
189         add     r2, r2, #1      @ NumSets
190
191         and     r0, r0, #0x7
192         add     r0, r0, #4      @ SetShift
193
194         clz     r1, r3          @ WayShift
195         add     r4, r3, #1      @ NumWays
196 1:      sub     r2, r2, #1      @ NumSets--
197         mov     r3, r4          @ Temp = NumWays
198 2:      subs    r3, r3, #1      @ Temp--
199         mov     r5, r3, lsl r1
200         mov     r6, r2, lsl r0
201         orr     r5, r5, r6      @ Reg = (Temp<<WayShift)|(NumSets<<SetShift)
202         mcr     p15, 0, r5, c7, c6, 2
203         bgt     2b
204         cmp     r2, #0
205         bgt     1b
206         dsb
207         isb
208         mov     pc, lr
209
210 /*
211  * __tegra_cpu_reset_handler_halt_failed:
212  *
213  * Alternate entry point for reset handler for cases where the
214  * WFI halt failed to take effect.
215  *
216  */
217         .align L1_CACHE_SHIFT
218 ENTRY(__tegra_cpu_reset_handler_start)
219
220 /*
221  * __tegra_cpu_reset_handler:
222  *
223  * Common handler for all CPU reset events.
224  *
225  * Register usage within the reset handler:
226  *
227  *      R7  = CPU present (to the OS) mask
228  *      R8  = CPU in LP1 state mask
229  *      R9  = CPU in LP2 state mask
230  *      R10 = CPU number
231  *      R11 = CPU mask
232  *      R12 = pointer to reset handler data
233  *
234  * NOTE: This code is copied to IRAM. All code and data accesses
235  *       must be position-independent.
236  */
237
238         .align L1_CACHE_SHIFT
239 ENTRY(__tegra_cpu_reset_handler)
240
241 /* DO NOT put any code before the !defined(CONFIG_ARM_SAVE_DEBUG_CONTEXT)
242    block below. It must be the first thing in this subroutine. */
243
244 #if !defined(CONFIG_ARM_SAVE_DEBUG_CONTEXT) || DEBUG_CPU_RESET_HANDLER
245         /* If Debug Architecture v7.1 or later, unlock the OS lock. */
246         mrc     p15, 0, r0, c0, c1, 2           @ ID_DFR0
247         and     r0, r0, #0xF                    @ coprocessor debug model
248         cmp     r0, #5                          @ debug arch >= v7.1?
249         movge   r0, #0                          @ yes, unlock debug
250         mcrge   p14, 0, r0, c1, c0, 4           @ DBGOSLAR
251 #endif
252 #if DEBUG_CPU_RESET_HANDLER
253         b       .
254 #endif
255 #ifndef CONFIG_TRUSTED_FOUNDATIONS
256         cpsid   aif, 0x13                       @ SVC mode, interrupts disabled
257         mrc     p15, 0, r0, c0, c0, 0           @ read main ID register
258         and     r5, r0, #0x00f00000             @ variant
259         and     r6, r0, #0x0000000f             @ revision
260         orr     r6, r6, r5, lsr #20-4           @ combine variant and revision
261 #ifdef CONFIG_ARM_ERRATA_743622
262         teq     r6, #0x20                       @ present in r2p0
263         teqne   r6, #0x21                       @ present in r2p1
264         teqne   r6, #0x22                       @ present in r2p2
265         teqne   r6, #0x27                       @ present in r2p7
266         teqne   r6, #0x29                       @ present in r2p9
267         mrceq   p15, 0, r10, c15, c0, 1         @ read diagnostic register
268         orreq   r10, r10, #1 << 6               @ set bit #6
269         mcreq   p15, 0, r10, c15, c0, 1         @ write diagnostic register
270 #endif
271 #endif
272         mrc     p15, 0, r10, c0, c0, 5          @ MPIDR
273         and     r10, r10, #0x3                  @ R10 = CPU number
274         mov     r11, #1
275         mov     r11, r11, lsl r10               @ R11 = CPU mask
276         adr     r12, __tegra_cpu_reset_handler_data
277
278 #ifdef CONFIG_SMP
279         /* Does the OS know about this CPU? */
280         ldr     r7, [r12, #RESET_DATA(MASK_PRESENT)]
281         tst     r7, r11                         @ if !present
282         bleq    __die                           @ CPU not present (to OS)
283 #endif
284
285 #ifdef CONFIG_ARCH_TEGRA_2x_SOC
286         /* If CPU1, don't let CPU0 reset CPU1 now that CPU1 is coming up. */
287         mov32   r6, TEGRA_PMC_BASE
288         mov     r0, #0
289         cmp     r10, #0
290         strne   r0, [r6, #PMC_SCRATCH41]
291 #endif
292
293 #ifdef CONFIG_PM_SLEEP
294         /* Waking up from LP1? */
295         ldr     r8, [r12, #RESET_DATA(MASK_LP1)]
296         tst     r8, r11                         @ if in_lp1
297         beq     __is_not_lp1
298         cmp     r10, #0
299         bne     __die                           @ only CPU0 can be here
300         ldr     lr, [r12, #RESET_DATA(STARTUP_LP1)]
301         cmp     lr, #0
302         bleq    __die                           @ no LP1 startup handler
303         bx      lr
304 __is_not_lp1:
305 #endif
306
307         /* Waking up from LP2? */
308         ldr     r9, [r12, #RESET_DATA(MASK_LP2)]
309         tst     r9, r11                         @ if in_lp2
310         beq     __is_not_lp2
311         ldr     lr, [r12, #RESET_DATA(STARTUP_LP2)]
312         cmp     lr, #0
313         bleq    __die                           @ no LP2 startup handler
314         bx      lr
315
316 __is_not_lp2:
317
318 #ifdef CONFIG_SMP
319 #ifndef CONFIG_TEGRA_VIRTUAL_CPUID
320         /* Can only be secondary boot (initial or hotplug) but CPU 0
321            cannot be here. */
322         cmp     r10, #0
323         bleq    __die                           @ CPU0 cannot be here
324 #endif
325         ldr     lr, [r12, #RESET_DATA(STARTUP_SECONDARY)]
326         cmp     lr, #0
327         bleq    __die                           @ no secondary startup handler
328         bx      lr
329 #endif
330
331 /*
332  * We don't know why the CPU reset. Just kill it.
333  * The LR register will contain the address we died at + 4.
334  */
335
336 __die:
337         sub     lr, lr, #4
338         mov32   r7, TEGRA_PMC_BASE
339         str     lr, [r7, #PMC_SCRATCH41]
340
341         mov32   r7, TEGRA_CLK_RESET_BASE
342
343         /* Are we on Tegra20? */
344         mov32   r6, TEGRA_APB_MISC_BASE
345         ldr     r0, [r6, #APB_MISC_GP_HIDREV]
346         and     r0, r0, #0xff00
347         cmp     r0, #(0x20 << 8)
348         bne     1f
349
350 #ifdef CONFIG_ARCH_TEGRA_2x_SOC
351         mov32   r0, 0x1111
352         mov     r1, r0, lsl r10
353         str     r1, [r7, #0x340]                @ CLK_RST_CPU_CMPLX_SET
354 #endif
355 1:
356 #ifdef CONFIG_ARCH_TEGRA_3x_SOC
357         mov32   r6, TEGRA_FLOW_CTRL_BASE
358
359         cmp     r10, #0
360         moveq   r1, #FLOW_CTRL_HALT_CPU0_EVENTS
361         moveq   r2, #FLOW_CTRL_CPU0_CSR
362         movne   r1, r10, lsl #3
363         addne   r2, r1, #(FLOW_CTRL_CPU1_CSR-8)
364         addne   r1, r1, #(FLOW_CTRL_HALT_CPU1_EVENTS-8)
365
366         /* Clear CPU "event" and "interrupt" flags and power gate
367            it when halting but not before it is in the "WFI" state. */
368         ldr     r0, [r6, +r2]
369         orr     r0, r0, #FLOW_CTRL_CSR_INTR_FLAG | FLOW_CTRL_CSR_EVENT_FLAG
370         orr     r0, r0, #FLOW_CTRL_CSR_ENABLE
371         str     r0, [r6, +r2]
372
373         /* Unconditionally halt this CPU */
374         mov     r0, #FLOW_CTRL_WAITEVENT
375         str     r0, [r6, +r1]
376         ldr     r0, [r6, +r1]                   @ memory barrier
377
378         dsb
379         isb
380         wfi                                     @ CPU should be power gated here
381
382         /* If the CPU didn't power gate above just kill it's clock. */
383
384         mov     r0, r11, lsl #8
385         str     r0, [r7, #348]                  @ CLK_CPU_CMPLX_SET
386 #endif
387
388         /* If the CPU still isn't dead, just spin here. */
389         b       .
390 ENDPROC(__tegra_cpu_reset_handler)
391
392         .align L1_CACHE_SHIFT
393         .type   __tegra_cpu_reset_handler_data, %object
394         .globl  __tegra_cpu_reset_handler_data
395 __tegra_cpu_reset_handler_data:
396         .rept   TEGRA_RESET_DATA_SIZE
397         .long   0
398         .endr
399         .size   __tegra_cpu_reset_handler_data, . - __tegra_cpu_reset_handler_data
400         .align L1_CACHE_SHIFT
401 ENTRY(__tegra_cpu_reset_handler_end)