unknown changes from android-tegra-nv-3.4
[linux-3.10.git] / arch / arm / mach-tegra / headsmp.S
1 /*
2  * arch/arm/mach-tegra/headsmp.S
3  *
4  * CPU initialization routines for Tegra SoCs
5  *
6  * Copyright (c) 2009-2011, NVIDIA Corporation.
7  * Copyright (c) 2011 Google, Inc.
8  * Author: Colin Cross <ccross@android.com>
9  *         Gary King <gking@nvidia.com>
10  *
11  * This program is free software; you can redistribute it and/or modify
12  * it under the terms of the GNU General Public License as published by
13  * the Free Software Foundation; either version 2 of the License.
14  *
15  * This program is distributed in the hope that it will be useful, but WITHOUT
16  * ANY WARRANTY; without even the implied warranty of MERCHANTABILITY or
17  * FITNESS FOR A PARTICULAR PURPOSE.  See the GNU General Public License for
18  * more details.
19  */
20
21 #include <linux/linkage.h>
22 #include <linux/init.h>
23
24 #include <asm/assembler.h>
25 #include <asm/cache.h>
26 #include <asm/page.h>
27
28 #include "flowctrl.h"
29 #include "iomap.h"
30 #include "sleep.h"
31 #include "reset.h"
32
33 #define APB_MISC_GP_HIDREV      0x804
34 #define PMC_SCRATCH41   0x140
35
36 #define DEBUG_CPU_RESET_HANDLER 0       /* Non-zero enables debug code */
37
38 #define RESET_DATA(x)   ((TEGRA_RESET_##x)*4)
39
40         .section ".text.head", "ax"
41         __CPUINIT
42
43 #ifdef CONFIG_SMP
44 /*
45  *      tegra_secondary_startup
46  *
47  *       Initial secondary processor boot vector; jumps to kernel's
48  *       secondary_startup routine. Used for initial boot and hotplug
49  *       of secondary CPUs.
50  */
51         __CPUINIT
52 ENTRY(tegra_secondary_startup)
53         bl      __invalidate_cpu_state
54         b       secondary_startup
55 ENDPROC(tegra_secondary_startup)
56         .previous
57 #endif
58
59 #ifdef CONFIG_PM_SLEEP
60 /*
61  *      tegra_resume
62  *
63  *        CPU boot vector when restarting the a CPU following
64  *        an LP2 transition. Also branched to by LP0 and LP1 resume after
65  *        re-enabling sdram.
66  */
67 ENTRY(tegra_resume)
68         bl      __invalidate_cpu_state
69
70         cpu_id  r0
71         cmp     r0, #0                          @ CPU0?
72         bne     cpu_resume                      @ no
73
74 #ifndef CONFIG_ARCH_TEGRA_2x_SOC
75         @ Clear the flow controller flags for this CPU.
76         mov32   r2, TEGRA_FLOW_CTRL_BASE+8      @ CPU0 CSR
77         ldr     r1, [r2]
78         orr     r1, r1, #(1 << 15) | (1 << 14)  @ write to clear event & intr
79         movw    r0, #0x0FFD     @ enable, cluster_switch, immed, & bitmaps
80         bic     r1, r1, r0
81         str     r1, [r2]
82 #endif
83
84         /* enable SCU */
85         mov32   r0, TEGRA_ARM_PERIF_BASE
86         ldr     r1, [r0]
87         orr     r1, r1, #1
88 #if defined(CONFIG_HAVE_ARM_SCU)
89         orr     r1, r1, #(1 << 3)       @ Enable SCU speculative line fill.
90         orr     r1, r1, #(1 << 5)       @ Enable IC standby.
91         orr     r1, r1, #(1 << 6)       @ Enable SCU standby.
92 #endif
93         str     r1, [r0]
94
95 #ifdef CONFIG_TRUSTED_FOUNDATIONS
96         /* wake up (should have specified args?) */
97         bl      tegra_generic_smc
98 #endif
99
100         b       cpu_resume
101 ENDPROC(tegra_resume)
102 #endif
103
104 /*
105  *      __invalidate_cpu_state
106  *
107  *        Invalidates volatile CPU state (SCU tags, caches, branch address
108  *        arrays, exclusive monitor, etc.) so that they can be safely enabled
109  *        instruction caching and branch predicition enabled
110  */
111 __invalidate_cpu_state:
112         clrex
113         mov     r0, #0
114         mcr     p15, 0, r0, c1, c0, 1   @ disable SMP, prefetch, broadcast
115         isb
116         mcr     p15, 0, r0, c7, c5, 0   @ invalidate BTAC, i-cache
117         mcr     p15, 0, r0, c7, c5, 6   @ invalidate branch pred array
118         mcr     p15, 0, r0, c8, c7, 0   @ invalidate unified TLB
119         dsb
120         isb
121
122         cpu_id  r0
123         cmp     r0, #0
124         mov32   r1, (TEGRA_ARM_PERIF_BASE + 0xC)
125         movne   r0, r0, lsl #2
126         movne   r2, #0xf
127         movne   r2, r2, lsl r0
128         strne   r2, [r1]                @ invalidate SCU tags for CPU
129
130         dsb
131         mov     r0, #0x1800
132         mcr     p15, 0, r0, c1, c0, 0   @ enable branch prediction, i-cache
133         isb
134         /* fall through */
135
136 /*
137  *      tegra_invalidate_l1
138  *
139  *        Invalidates the L1 data cache (no clean) during initial boot of a cpu
140  *
141  *        Corrupted registers: r0-r6
142  */
143 tegra_invalidate_l1:
144         mov     r0, #0
145         mcr     p15, 2, r0, c0, c0, 0
146         mrc     p15, 1, r0, c0, c0, 0
147
148         movw    r1, #0x7fff
149         and     r2, r1, r0, lsr #13
150
151         movw    r1, #0x3ff
152
153         and     r3, r1, r0, lsr #3      @ NumWays - 1
154         add     r2, r2, #1      @ NumSets
155
156         and     r0, r0, #0x7
157         add     r0, r0, #4      @ SetShift
158
159         clz     r1, r3          @ WayShift
160         add     r4, r3, #1      @ NumWays
161 1:      sub     r2, r2, #1      @ NumSets--
162         mov     r3, r4          @ Temp = NumWays
163 2:      subs    r3, r3, #1      @ Temp--
164         mov     r5, r3, lsl r1
165         mov     r6, r2, lsl r0
166         orr     r5, r5, r6      @ Reg = (Temp<<WayShift)|(NumSets<<SetShift)
167         mcr     p15, 0, r5, c7, c6, 2
168         bgt     2b
169         cmp     r2, #0
170         bgt     1b
171         dsb
172         isb
173         mov     pc, lr
174
175 /*
176  * __tegra_cpu_reset_handler_halt_failed:
177  *
178  * Alternate entry point for reset handler for cases where the
179  * WFI halt failed to take effect.
180  *
181  */
182         .align L1_CACHE_SHIFT
183 ENTRY(__tegra_cpu_reset_handler_start)
184
185 /*
186  * __tegra_cpu_reset_handler:
187  *
188  * Common handler for all CPU reset events.
189  *
190  * Register usage within the reset handler:
191  *
192  *      R7  = CPU present (to the OS) mask
193  *      R8  = CPU in LP1 state mask
194  *      R9  = CPU in LP2 state mask
195  *      R10 = CPU number
196  *      R11 = CPU mask
197  *      R12 = pointer to reset handler data
198  *
199  * NOTE: This code is copied to IRAM. All code and data accesses
200  *       must be position-independent.
201  */
202
203         .align L1_CACHE_SHIFT
204 ENTRY(__tegra_cpu_reset_handler)
205
206 #if DEBUG_CPU_RESET_HANDLER
207         b       .
208 #endif
209 #ifndef CONFIG_TRUSTED_FOUNDATIONS
210         cpsid   aif, 0x13                       @ SVC mode, interrupts disabled
211         mrc     p15, 0, r0, c0, c0, 0           @ read main ID register
212         and     r5, r0, #0x00f00000             @ variant
213         and     r6, r0, #0x0000000f             @ revision
214         orr     r6, r6, r5, lsr #20-4           @ combine variant and revision
215 #ifdef CONFIG_ARM_ERRATA_743622
216         teq     r6, #0x20                       @ present in r2p0
217         teqne   r6, #0x21                       @ present in r2p1
218         teqne   r6, #0x22                       @ present in r2p2
219         teqne   r6, #0x27                       @ present in r2p7
220         teqne   r6, #0x29                       @ present in r2p9
221         mrceq   p15, 0, r10, c15, c0, 1         @ read diagnostic register
222         orreq   r10, r10, #1 << 6               @ set bit #6
223         mcreq   p15, 0, r10, c15, c0, 1         @ write diagnostic register
224 #endif
225 #endif
226         mrc     p15, 0, r10, c0, c0, 5          @ MPIDR
227         and     r10, r10, #0x3                  @ R10 = CPU number
228         mov     r11, #1
229         mov     r11, r11, lsl r10               @ R11 = CPU mask
230         adr     r12, __tegra_cpu_reset_handler_data
231
232 #ifdef CONFIG_SMP
233         /* Does the OS know about this CPU? */
234         ldr     r7, [r12, #RESET_DATA(MASK_PRESENT)]
235         tst     r7, r11                         @ if !present
236         bleq    __die                           @ CPU not present (to OS)
237 #endif
238
239 #ifdef CONFIG_ARCH_TEGRA_2x_SOC
240         /* If CPU1, don't let CPU0 reset CPU1 now that CPU1 is coming up. */
241         mov32   r6, TEGRA_PMC_BASE
242         mov     r0, #0
243         cmp     r10, #0
244         strne   r0, [r6, #PMC_SCRATCH41]
245 #endif
246
247 #ifdef CONFIG_PM_SLEEP
248         /* Waking up from LP1? */
249         ldr     r8, [r12, #RESET_DATA(MASK_LP1)]
250         tst     r8, r11                         @ if in_lp1
251         beq     __is_not_lp1
252         cmp     r10, #0
253         bne     __die                           @ only CPU0 can be here
254         ldr     lr, [r12, #RESET_DATA(STARTUP_LP1)]
255         cmp     lr, #0
256         bleq    __die                           @ no LP1 startup handler
257         bx      lr
258 __is_not_lp1:
259 #endif
260
261         /* Waking up from LP2? */
262         ldr     r9, [r12, #RESET_DATA(MASK_LP2)]
263         tst     r9, r11                         @ if in_lp2
264         beq     __is_not_lp2
265         ldr     lr, [r12, #RESET_DATA(STARTUP_LP2)]
266         cmp     lr, #0
267         bleq    __die                           @ no LP2 startup handler
268         bx      lr
269
270 __is_not_lp2:
271
272 #ifdef CONFIG_SMP
273         /* Can only be secondary boot (initial or hotplug) but CPU 0
274            cannot be here. */
275         cmp     r10, #0
276         bleq    __die                           @ CPU0 cannot be here
277         ldr     lr, [r12, #RESET_DATA(STARTUP_SECONDARY)]
278         cmp     lr, #0
279         bleq    __die                           @ no secondary startup handler
280         bx      lr
281 #endif
282
283 /*
284  * We don't know why the CPU reset. Just kill it.
285  * The LR register will contain the address we died at + 4.
286  */
287
288 __die:
289         sub     lr, lr, #4
290         mov32   r7, TEGRA_PMC_BASE
291         str     lr, [r7, #PMC_SCRATCH41]
292
293         mov32   r7, TEGRA_CLK_RESET_BASE
294
295         /* Are we on Tegra20? */
296         mov32   r6, TEGRA_APB_MISC_BASE
297         ldr     r0, [r6, #APB_MISC_GP_HIDREV]
298         and     r0, r0, #0xff00
299         cmp     r0, #(0x20 << 8)
300         bne     1f
301
302 #ifdef CONFIG_ARCH_TEGRA_2x_SOC
303         mov32   r0, 0x1111
304         mov     r1, r0, lsl r10
305         str     r1, [r7, #0x340]                @ CLK_RST_CPU_CMPLX_SET
306 #endif
307 1:
308 #ifdef CONFIG_ARCH_TEGRA_3x_SOC
309         mov32   r6, TEGRA_FLOW_CTRL_BASE
310
311         cmp     r10, #0
312         moveq   r1, #FLOW_CTRL_HALT_CPU0_EVENTS
313         moveq   r2, #FLOW_CTRL_CPU0_CSR
314         movne   r1, r10, lsl #3
315         addne   r2, r1, #(FLOW_CTRL_CPU1_CSR-8)
316         addne   r1, r1, #(FLOW_CTRL_HALT_CPU1_EVENTS-8)
317
318         /* Clear CPU "event" and "interrupt" flags and power gate
319            it when halting but not before it is in the "WFI" state. */
320         ldr     r0, [r6, +r2]
321         orr     r0, r0, #FLOW_CTRL_CSR_INTR_FLAG | FLOW_CTRL_CSR_EVENT_FLAG
322         orr     r0, r0, #FLOW_CTRL_CSR_ENABLE
323         str     r0, [r6, +r2]
324
325         /* Unconditionally halt this CPU */
326         mov     r0, #FLOW_CTRL_WAITEVENT
327         str     r0, [r6, +r1]
328         ldr     r0, [r6, +r1]                   @ memory barrier
329
330         dsb
331         isb
332         wfi                                     @ CPU should be power gated here
333
334         /* If the CPU didn't power gate above just kill it's clock. */
335
336         mov     r0, r11, lsl #8
337         str     r0, [r7, #348]                  @ CLK_CPU_CMPLX_SET
338 #endif
339
340         /* If the CPU still isn't dead, just spin here. */
341         b       .
342 ENDPROC(__tegra_cpu_reset_handler)
343
344         .align L1_CACHE_SHIFT
345         .type   __tegra_cpu_reset_handler_data, %object
346         .globl  __tegra_cpu_reset_handler_data
347 __tegra_cpu_reset_handler_data:
348         .rept   TEGRA_RESET_DATA_SIZE
349         .long   0
350         .endr
351         .size   __tegra_cpu_reset_handler_data, . - __tegra_cpu_reset_handler_data
352         .align L1_CACHE_SHIFT
353 ENTRY(__tegra_cpu_reset_handler_end)