6827f58180ad609b6529f787cdad9bdc7fd559a7
[linux-3.10.git] / arch / arm / mach-tegra / headsmp.S
1 /*
2  * arch/arm/mach-tegra/headsmp.S
3  *
4  * CPU initialization routines for Tegra SoCs
5  *
6  * Copyright (c) 2009-2012, NVIDIA Corporation.
7  * Copyright (c) 2011 Google, Inc.
8  * Author: Colin Cross <ccross@android.com>
9  *         Gary King <gking@nvidia.com>
10  *
11  * This program is free software; you can redistribute it and/or modify
12  * it under the terms of the GNU General Public License as published by
13  * the Free Software Foundation; either version 2 of the License.
14  *
15  * This program is distributed in the hope that it will be useful, but WITHOUT
16  * ANY WARRANTY; without even the implied warranty of MERCHANTABILITY or
17  * FITNESS FOR A PARTICULAR PURPOSE.  See the GNU General Public License for
18  * more details.
19  */
20
21 #include <linux/linkage.h>
22 #include <linux/init.h>
23
24 #include <asm/assembler.h>
25 #include <asm/cache.h>
26 #include <asm/page.h>
27
28 #include "flowctrl.h"
29 #include "iomap.h"
30 #include "sleep.h"
31 #include "reset.h"
32
33 #define APB_MISC_GP_HIDREV      0x804
34 #define PMC_SCRATCH41   0x140
35
36 #define DEBUG_CPU_RESET_HANDLER 0       /* Non-zero enables debug code */
37
38 #define RESET_DATA(x)   ((TEGRA_RESET_##x)*4)
39
40 #ifdef CONFIG_SMP
41 /*
42  *      tegra_secondary_startup
43  *
44  *       Initial secondary processor boot vector; jumps to kernel's
45  *       secondary_startup routine. Used for initial boot and hotplug
46  *       of secondary CPUs.
47  */
48         __CPUINIT
49 ENTRY(tegra_secondary_startup)
50         bl      __invalidate_cpu_state
51         b       secondary_startup
52 ENDPROC(tegra_secondary_startup)
53 #endif
54
55         .section ".text.head", "ax"
56 #ifdef CONFIG_PM_SLEEP
57 /*
58  *      tegra_resume
59  *
60  *        CPU boot vector when restarting the a CPU following
61  *        an LP2 transition. Also branched to by LP0 and LP1 resume after
62  *        re-enabling sdram.
63  */
64 ENTRY(tegra_resume)
65         bl      __invalidate_cpu_state
66
67         cpu_id  r0
68         cmp     r0, #0                          @ CPU0?
69         bne     cpu_resume                      @ no
70
71 #ifndef CONFIG_ARCH_TEGRA_2x_SOC
72         @ Clear the flow controller flags for this CPU.
73         mov32   r2, TEGRA_FLOW_CTRL_BASE+8      @ CPU0 CSR
74         ldr     r1, [r2]
75         orr     r1, r1, #(1 << 15) | (1 << 14)  @ write to clear event & intr
76         movw    r0, #0x3FFD     @ enable, enable_ext, cluster_switch, immed, & bitmaps
77         bic     r1, r1, r0
78         str     r1, [r2]
79 #endif
80
81 #if defined(CONFIG_HAVE_ARM_SCU)
82         /* enable SCU */
83         mov32   r0, TEGRA_ARM_PERIF_BASE
84         ldr     r1, [r0]
85         orr     r1, r1, #1
86         str     r1, [r0]
87 #endif
88
89 #ifdef CONFIG_TRUSTED_FOUNDATIONS
90         /* wake up (should have specified args?) */
91         bl      tegra_generic_smc
92 #endif
93
94         b       cpu_resume
95 ENDPROC(tegra_resume)
96 #endif
97
98 /*
99  *      __invalidate_cpu_state
100  *
101  *        Invalidates volatile CPU state (SCU tags, caches, branch address
102  *        arrays, exclusive monitor, etc.) so that they can be safely enabled
103  *        instruction caching and branch predicition enabled
104  */
105 __invalidate_cpu_state:
106         clrex
107         mov     r0, #0
108         mcr     p15, 0, r0, c1, c0, 1   @ disable SMP, prefetch, broadcast
109         isb
110         mcr     p15, 0, r0, c7, c5, 0   @ invalidate BTAC, i-cache
111         mcr     p15, 0, r0, c7, c5, 6   @ invalidate branch pred array
112         mcr     p15, 0, r0, c8, c5, 0   @ invalidate instruction TLB
113         mcr     p15, 0, r0, c8, c6, 0   @ invalidate data TLB
114         mcr     p15, 0, r0, c8, c7, 0   @ invalidate unified TLB
115         dsb
116         isb
117
118 #if defined(CONFIG_HAVE_ARM_SCU)
119         cpu_id  r0
120         cmp     r0, #0
121         mov32   r1, (TEGRA_ARM_PERIF_BASE + 0xC)
122         movne   r0, r0, lsl #2
123         movne   r2, #0xf
124         movne   r2, r2, lsl r0
125         strne   r2, [r1]                @ invalidate SCU tags for CPU
126 #else
127         /*      This is only needed for cluster 0 with integrated L2 cache */
128         mov32   r0, TEGRA_FLOW_CTRL_BASE+0x2c   @ CLUSTER_CONTROL
129         ldr     r0, [r0]
130         tst     r0, #1
131         bne     enable_icache_bp
132         mrc     p15, 0x1, r0, c9, c0, 2
133         and     r1, r0, #7
134         cmp     r1, #2
135         beq     enable_icache_bp
136         bic r0, r0, #7
137         orr r0, r0, #2
138         mcr p15, 0x1, r0, c9, c0, 2
139
140 #endif
141
142 enable_icache_bp:
143         dsb
144         mov     r0, #0x1800
145         mcr     p15, 0, r0, c1, c0, 0   @ enable branch prediction, i-cache
146         isb
147         /* fall through */
148
149 /*
150  *      tegra_invalidate_cache
151  *
152  *        Invalidates the L1 or L2 data cache (no clean) during initial boot of
153  *        a cpu. For architecture with external L2, invalidate L1 only. For
154  *        architecture with integrated L2 and SCU, invalidate L2 if current CPU
155  *        boots up with a power gated NC partition initially or power rail was
156  *        initially off, invalidates L1 in other cases
157  *
158  *        Corrupted registers: r0-r6
159  */
160 tegra_invalidate_cache:
161 #if defined(CONFIG_HAVE_ARM_SCU)
162         mov     r0, #0
163 #else
164         cpu_id  r0
165         cpu_to_csr_reg  r1, r0
166         mov32   r0, TEGRA_FLOW_CTRL_BASE
167         ldr     r0, [r0, r1]
168         tst     r0, #FLOW_CTRL_CSR_ENABLE_EXT_MASK
169         movne   r0, #2
170         moveq   r0, #0
171 #endif
172         mcr     p15, 2, r0, c0, c0, 0
173         mrc     p15, 1, r0, c0, c0, 0
174
175         movw    r1, #0x7fff
176         and     r2, r1, r0, lsr #13
177
178         movw    r1, #0x3ff
179
180         and     r3, r1, r0, lsr #3      @ NumWays - 1
181         add     r2, r2, #1      @ NumSets
182
183         and     r0, r0, #0x7
184         add     r0, r0, #4      @ SetShift
185
186         clz     r1, r3          @ WayShift
187         add     r4, r3, #1      @ NumWays
188 1:      sub     r2, r2, #1      @ NumSets--
189         mov     r3, r4          @ Temp = NumWays
190 2:      subs    r3, r3, #1      @ Temp--
191         mov     r5, r3, lsl r1
192         mov     r6, r2, lsl r0
193         orr     r5, r5, r6      @ Reg = (Temp<<WayShift)|(NumSets<<SetShift)
194         mcr     p15, 0, r5, c7, c6, 2
195         bgt     2b
196         cmp     r2, #0
197         bgt     1b
198 #if !defined(CONFIG_HAVE_ARM_SCU)
199         mov     r0, #0
200         mcr     p15, 2, r0, c0, c0, 0
201 #endif
202         dsb
203         isb
204         mov     pc, lr
205
206 /*
207  * __tegra_cpu_reset_handler_halt_failed:
208  *
209  * Alternate entry point for reset handler for cases where the
210  * WFI halt failed to take effect.
211  *
212  */
213         .align L1_CACHE_SHIFT
214 ENTRY(__tegra_cpu_reset_handler_start)
215
216 /*
217  * __tegra_cpu_reset_handler:
218  *
219  * Common handler for all CPU reset events.
220  *
221  * Register usage within the reset handler:
222  *
223  *      R7  = CPU present (to the OS) mask
224  *      R8  = CPU in LP1 state mask
225  *      R9  = CPU in LP2 state mask
226  *      R10 = CPU number
227  *      R11 = CPU mask
228  *      R12 = pointer to reset handler data
229  *
230  * NOTE: This code is copied to IRAM. All code and data accesses
231  *       must be position-independent.
232  */
233
234         .align L1_CACHE_SHIFT
235 ENTRY(__tegra_cpu_reset_handler)
236
237 /* DO NOT put any code before the !defined(CONFIG_ARM_SAVE_DEBUG_CONTEXT)
238    block below. It must be the first thing in this subroutine. */
239
240 #if !defined(CONFIG_ARM_SAVE_DEBUG_CONTEXT) || DEBUG_CPU_RESET_HANDLER
241         /* If Debug Architecture v7.1 or later, unlock the OS lock. */
242         mrc     p15, 0, r0, c0, c1, 2           @ ID_DFR0
243         and     r0, r0, #0xF                    @ coprocessor debug model
244         cmp     r0, #5                          @ debug arch >= v7.1?
245         movge   r0, #0                          @ yes, unlock debug
246         mcrge   p14, 0, r0, c1, c0, 4           @ DBGOSLAR
247 #endif
248 #if DEBUG_CPU_RESET_HANDLER
249         b       .
250 #endif
251 #ifndef CONFIG_TRUSTED_FOUNDATIONS
252         cpsid   aif, 0x13                       @ SVC mode, interrupts disabled
253         mrc     p15, 0, r0, c0, c0, 0           @ read main ID register
254         and     r5, r0, #0x00f00000             @ variant
255         and     r6, r0, #0x0000000f             @ revision
256         orr     r6, r6, r5, lsr #20-4           @ combine variant and revision
257 #ifdef CONFIG_ARM_ERRATA_743622
258         teq     r6, #0x20                       @ present in r2p0
259         teqne   r6, #0x21                       @ present in r2p1
260         teqne   r6, #0x22                       @ present in r2p2
261         teqne   r6, #0x27                       @ present in r2p7
262         teqne   r6, #0x29                       @ present in r2p9
263         mrceq   p15, 0, r10, c15, c0, 1         @ read diagnostic register
264         orreq   r10, r10, #1 << 6               @ set bit #6
265         mcreq   p15, 0, r10, c15, c0, 1         @ write diagnostic register
266 #endif
267 #endif
268         mrc     p15, 0, r10, c0, c0, 5          @ MPIDR
269         and     r10, r10, #0x3                  @ R10 = CPU number
270         mov     r11, #1
271         mov     r11, r11, lsl r10               @ R11 = CPU mask
272         adr     r12, __tegra_cpu_reset_handler_data
273
274 #ifdef CONFIG_SMP
275         /* Does the OS know about this CPU? */
276         ldr     r7, [r12, #RESET_DATA(MASK_PRESENT)]
277         tst     r7, r11                         @ if !present
278         bleq    __die                           @ CPU not present (to OS)
279 #endif
280
281 #ifdef CONFIG_ARCH_TEGRA_2x_SOC
282         /* If CPU1, don't let CPU0 reset CPU1 now that CPU1 is coming up. */
283         mov32   r6, TEGRA_PMC_BASE
284         mov     r0, #0
285         cmp     r10, #0
286         strne   r0, [r6, #PMC_SCRATCH41]
287 #endif
288
289 #ifdef CONFIG_PM_SLEEP
290         /* Waking up from LP1? */
291         ldr     r8, [r12, #RESET_DATA(MASK_LP1)]
292         tst     r8, r11                         @ if in_lp1
293         beq     __is_not_lp1
294         cmp     r10, #0
295         bne     __die                           @ only CPU0 can be here
296         ldr     lr, [r12, #RESET_DATA(STARTUP_LP1)]
297         cmp     lr, #0
298         bleq    __die                           @ no LP1 startup handler
299         bx      lr
300 __is_not_lp1:
301 #endif
302
303         /* Waking up from LP2? */
304         ldr     r9, [r12, #RESET_DATA(MASK_LP2)]
305         tst     r9, r11                         @ if in_lp2
306         beq     __is_not_lp2
307         ldr     lr, [r12, #RESET_DATA(STARTUP_LP2)]
308         cmp     lr, #0
309         bleq    __die                           @ no LP2 startup handler
310         bx      lr
311
312 __is_not_lp2:
313
314 #ifdef CONFIG_SMP
315         /* Can only be secondary boot (initial or hotplug) but CPU 0
316            cannot be here. */
317         cmp     r10, #0
318         bleq    __die                           @ CPU0 cannot be here
319         ldr     lr, [r12, #RESET_DATA(STARTUP_SECONDARY)]
320         cmp     lr, #0
321         bleq    __die                           @ no secondary startup handler
322         bx      lr
323 #endif
324
325 /*
326  * We don't know why the CPU reset. Just kill it.
327  * The LR register will contain the address we died at + 4.
328  */
329
330 __die:
331         sub     lr, lr, #4
332         mov32   r7, TEGRA_PMC_BASE
333         str     lr, [r7, #PMC_SCRATCH41]
334
335         mov32   r7, TEGRA_CLK_RESET_BASE
336
337         /* Are we on Tegra20? */
338         mov32   r6, TEGRA_APB_MISC_BASE
339         ldr     r0, [r6, #APB_MISC_GP_HIDREV]
340         and     r0, r0, #0xff00
341         cmp     r0, #(0x20 << 8)
342         bne     1f
343
344 #ifdef CONFIG_ARCH_TEGRA_2x_SOC
345         mov32   r0, 0x1111
346         mov     r1, r0, lsl r10
347         str     r1, [r7, #0x340]                @ CLK_RST_CPU_CMPLX_SET
348 #endif
349 1:
350 #ifdef CONFIG_ARCH_TEGRA_3x_SOC
351         mov32   r6, TEGRA_FLOW_CTRL_BASE
352
353         cmp     r10, #0
354         moveq   r1, #FLOW_CTRL_HALT_CPU0_EVENTS
355         moveq   r2, #FLOW_CTRL_CPU0_CSR
356         movne   r1, r10, lsl #3
357         addne   r2, r1, #(FLOW_CTRL_CPU1_CSR-8)
358         addne   r1, r1, #(FLOW_CTRL_HALT_CPU1_EVENTS-8)
359
360         /* Clear CPU "event" and "interrupt" flags and power gate
361            it when halting but not before it is in the "WFI" state. */
362         ldr     r0, [r6, +r2]
363         orr     r0, r0, #FLOW_CTRL_CSR_INTR_FLAG | FLOW_CTRL_CSR_EVENT_FLAG
364         orr     r0, r0, #FLOW_CTRL_CSR_ENABLE
365         str     r0, [r6, +r2]
366
367         /* Unconditionally halt this CPU */
368         mov     r0, #FLOW_CTRL_WAITEVENT
369         str     r0, [r6, +r1]
370         ldr     r0, [r6, +r1]                   @ memory barrier
371
372         dsb
373         isb
374         wfi                                     @ CPU should be power gated here
375
376         /* If the CPU didn't power gate above just kill it's clock. */
377
378         mov     r0, r11, lsl #8
379         str     r0, [r7, #348]                  @ CLK_CPU_CMPLX_SET
380 #endif
381
382         /* If the CPU still isn't dead, just spin here. */
383         b       .
384 ENDPROC(__tegra_cpu_reset_handler)
385
386         .align L1_CACHE_SHIFT
387         .type   __tegra_cpu_reset_handler_data, %object
388         .globl  __tegra_cpu_reset_handler_data
389 __tegra_cpu_reset_handler_data:
390         .rept   TEGRA_RESET_DATA_SIZE
391         .long   0
392         .endr
393         .size   __tegra_cpu_reset_handler_data, . - __tegra_cpu_reset_handler_data
394         .align L1_CACHE_SHIFT
395 ENTRY(__tegra_cpu_reset_handler_end)