Linux-2.6.12-rc2
[linux-3.10.git] / arch / arm / mach-omap / irq.c
1 /*
2  * linux/arch/arm/mach-omap/irq.c
3  *
4  * Interrupt handler for all OMAP boards
5  *
6  * Copyright (C) 2004 Nokia Corporation
7  * Written by Tony Lindgren <tony@atomide.com>
8  * Major cleanups by Juha Yrjölä <juha.yrjola@nokia.com>
9  *
10  * Completely re-written to support various OMAP chips with bank specific
11  * interrupt handlers.
12  *
13  * Some snippets of the code taken from the older OMAP interrupt handler
14  * Copyright (C) 2001 RidgeRun, Inc. Greg Lonnon <glonnon@ridgerun.com>
15  *
16  * GPIO interrupt handler moved to gpio.c by Juha Yrjola
17  *
18  * This program is free software; you can redistribute it and/or modify it
19  * under the terms of the GNU General Public License as published by the
20  * Free Software Foundation; either version 2 of the License, or (at your
21  * option) any later version.
22  *
23  * THIS SOFTWARE IS PROVIDED ``AS IS'' AND ANY EXPRESS OR IMPLIED
24  * WARRANTIES, INCLUDING, BUT NOT LIMITED TO, THE IMPLIED WARRANTIES OF
25  * MERCHANTABILITY AND FITNESS FOR A PARTICULAR PURPOSE ARE DISCLAIMED. IN
26  * NO EVENT SHALL THE AUTHOR BE LIABLE FOR ANY DIRECT, INDIRECT,
27  * INCIDENTAL, SPECIAL, EXEMPLARY, OR CONSEQUENTIAL DAMAGES (INCLUDING, BUT
28  * NOT LIMITED TO, PROCUREMENT OF SUBSTITUTE GOODS OR SERVICES; LOSS OF
29  * USE, DATA, OR PROFITS; OR BUSINESS INTERRUPTION) HOWEVER CAUSED AND ON
30  * ANY THEORY OF LIABILITY, WHETHER IN CONTRACT, STRICT LIABILITY, OR TORT
31  * (INCLUDING NEGLIGENCE OR OTHERWISE) ARISING IN ANY WAY OUT OF THE USE OF
32  * THIS SOFTWARE, EVEN IF ADVISED OF THE POSSIBILITY OF SUCH DAMAGE.
33  *
34  * You should have received a copy of the  GNU General Public License along
35  * with this program; if not, write  to the Free Software Foundation, Inc.,
36  * 675 Mass Ave, Cambridge, MA 02139, USA.
37  */
38
39 #include <linux/config.h>
40 #include <linux/init.h>
41 #include <linux/module.h>
42 #include <linux/sched.h>
43 #include <linux/interrupt.h>
44 #include <linux/ptrace.h>
45
46 #include <asm/hardware.h>
47 #include <asm/irq.h>
48 #include <asm/mach/irq.h>
49 #include <asm/arch/gpio.h>
50
51 #include <asm/io.h>
52
53 #define IRQ_BANK(irq) ((irq) >> 5)
54 #define IRQ_BIT(irq)  ((irq) & 0x1f)
55
56 struct omap_irq_bank {
57         unsigned long base_reg;
58         unsigned long trigger_map;
59 };
60
61 static unsigned int irq_bank_count = 0;
62 static struct omap_irq_bank *irq_banks;
63
64 static inline unsigned int irq_bank_readl(int bank, int offset)
65 {
66         return omap_readl(irq_banks[bank].base_reg + offset);
67 }
68
69 static inline void irq_bank_writel(unsigned long value, int bank, int offset)
70 {
71         omap_writel(value, irq_banks[bank].base_reg + offset);
72 }
73
74 static void omap_ack_irq(unsigned int irq)
75 {
76         if (irq > 31)
77                 omap_writel(0x1, OMAP_IH2_BASE + IRQ_CONTROL_REG_OFFSET);
78
79         omap_writel(0x1, OMAP_IH1_BASE + IRQ_CONTROL_REG_OFFSET);
80 }
81
82 static void omap_mask_irq(unsigned int irq)
83 {
84         int bank = IRQ_BANK(irq);
85         u32 l;
86
87         l = omap_readl(irq_banks[bank].base_reg + IRQ_MIR_REG_OFFSET);
88         l |= 1 << IRQ_BIT(irq);
89         omap_writel(l, irq_banks[bank].base_reg + IRQ_MIR_REG_OFFSET);
90 }
91
92 static void omap_unmask_irq(unsigned int irq)
93 {
94         int bank = IRQ_BANK(irq);
95         u32 l;
96
97         l = omap_readl(irq_banks[bank].base_reg + IRQ_MIR_REG_OFFSET);
98         l &= ~(1 << IRQ_BIT(irq));
99         omap_writel(l, irq_banks[bank].base_reg + IRQ_MIR_REG_OFFSET);
100 }
101
102 static void omap_mask_ack_irq(unsigned int irq)
103 {
104         omap_mask_irq(irq);
105         omap_ack_irq(irq);
106 }
107
108 /*
109  * Allows tuning the IRQ type and priority
110  *
111  * NOTE: There is currently no OMAP fiq handler for Linux. Read the
112  *       mailing list threads on FIQ handlers if you are planning to
113  *       add a FIQ handler for OMAP.
114  */
115 static void omap_irq_set_cfg(int irq, int fiq, int priority, int trigger)
116 {
117         signed int bank;
118         unsigned long val, offset;
119
120         bank = IRQ_BANK(irq);
121         /* FIQ is only available on bank 0 interrupts */
122         fiq = bank ? 0 : (fiq & 0x1);
123         val = fiq | ((priority & 0x1f) << 2) | ((trigger & 0x1) << 1);
124         offset = IRQ_ILR0_REG_OFFSET + IRQ_BIT(irq) * 0x4;
125         irq_bank_writel(val, bank, offset);
126 }
127
128 #ifdef CONFIG_ARCH_OMAP730
129 static struct omap_irq_bank omap730_irq_banks[] = {
130         { .base_reg = OMAP_IH1_BASE,            .trigger_map = 0xb3f8e22f },
131         { .base_reg = OMAP_IH2_BASE,            .trigger_map = 0xfdb9c1f2 },
132         { .base_reg = OMAP_IH2_BASE + 0x100,    .trigger_map = 0x800040f3 },
133 };
134 #endif
135
136 #ifdef CONFIG_ARCH_OMAP1510
137 static struct omap_irq_bank omap1510_irq_banks[] = {
138         { .base_reg = OMAP_IH1_BASE,            .trigger_map = 0xb3febfff },
139         { .base_reg = OMAP_IH2_BASE,            .trigger_map = 0xffbfffed },
140 };
141 #endif
142
143 #if defined(CONFIG_ARCH_OMAP16XX)
144
145 static struct omap_irq_bank omap1610_irq_banks[] = {
146         { .base_reg = OMAP_IH1_BASE,            .trigger_map = 0xb3fefe8f },
147         { .base_reg = OMAP_IH2_BASE,            .trigger_map = 0xfdb7c1fd },
148         { .base_reg = OMAP_IH2_BASE + 0x100,    .trigger_map = 0xfffff7ff },
149         { .base_reg = OMAP_IH2_BASE + 0x200,    .trigger_map = 0xffffffff },
150 };
151 #endif
152
153 static struct irqchip omap_irq_chip = {
154         .ack    = omap_mask_ack_irq,
155         .mask   = omap_mask_irq,
156         .unmask = omap_unmask_irq,
157 };
158
159 void __init omap_init_irq(void)
160 {
161         int i, j;
162
163 #ifdef CONFIG_ARCH_OMAP730
164         if (cpu_is_omap730()) {
165                 irq_banks = omap730_irq_banks;
166                 irq_bank_count = ARRAY_SIZE(omap730_irq_banks);
167         }
168 #endif
169 #ifdef CONFIG_ARCH_OMAP1510
170         if (cpu_is_omap1510()) {
171                 irq_banks = omap1510_irq_banks;
172                 irq_bank_count = ARRAY_SIZE(omap1510_irq_banks);
173         }
174 #endif
175 #if defined(CONFIG_ARCH_OMAP16XX)
176         if (cpu_is_omap16xx()) {
177                 irq_banks = omap1610_irq_banks;
178                 irq_bank_count = ARRAY_SIZE(omap1610_irq_banks);
179         }
180 #endif
181         printk("Total of %i interrupts in %i interrupt banks\n",
182                irq_bank_count * 32, irq_bank_count);
183
184         /* Mask and clear all interrupts */
185         for (i = 0; i < irq_bank_count; i++) {
186                 irq_bank_writel(~0x0, i, IRQ_MIR_REG_OFFSET);
187                 irq_bank_writel(0x0, i, IRQ_ITR_REG_OFFSET);
188         }
189
190         /* Clear any pending interrupts */
191         irq_bank_writel(0x03, 0, IRQ_CONTROL_REG_OFFSET);
192         irq_bank_writel(0x03, 1, IRQ_CONTROL_REG_OFFSET);
193
194         /* Enable interrupts in global mask */
195         if (cpu_is_omap730()) {
196                 irq_bank_writel(0x0, 0, IRQ_GMR_REG_OFFSET);
197         }
198
199         /* Install the interrupt handlers for each bank */
200         for (i = 0; i < irq_bank_count; i++) {
201                 for (j = i * 32; j < (i + 1) * 32; j++) {
202                         int irq_trigger;
203
204                         irq_trigger = irq_banks[i].trigger_map >> IRQ_BIT(j);
205                         omap_irq_set_cfg(j, 0, 0, irq_trigger);
206
207                         set_irq_chip(j, &omap_irq_chip);
208                         set_irq_handler(j, do_level_IRQ);
209                         set_irq_flags(j, IRQF_VALID);
210                 }
211         }
212
213         /* Unmask level 2 handler */
214         if (cpu_is_omap730()) {
215                 omap_unmask_irq(INT_730_IH2_IRQ);
216         } else {
217                 omap_unmask_irq(INT_IH2_IRQ);
218         }
219 }