ARM: tegar11: clock: Fix common initialization table
Alex Frid [Fri, 13 Jul 2012 01:50:47 +0000 (18:50 -0700)]
Fixed merge artifacts.

Change-Id: I610559303afb972e52f10b04897c265cc0f8a36a
Signed-off-by: Alex Frid <afrid@nvidia.com>
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Reviewed-by: Varun Colbert <vcolbert@nvidia.com>
Tested-by: Varun Colbert <vcolbert@nvidia.com>

arch/arm/mach-tegra/common.c

index a3acf37..9dd78f4 100644 (file)
@@ -311,32 +311,33 @@ static __initdata struct tegra_clk_init_table tegra11x_clk_init_table[] = {
        { "kfuse",      NULL,           0,              true },
        { "fuse",       NULL,           0,              true },
        { "sclk",       NULL,           0,              true },
-#ifdef CONFIG_TEGRA_SILICON_PLATFORM
        { "pll_p",      NULL,           0,              true },
        { "pll_p_out1", "pll_p",        0,              false },
        { "pll_p_out3", "pll_p",        0,              true },
+#ifdef CONFIG_TEGRA_SILICON_PLATFORM
        { "pll_m_out1", "pll_m",        275000000,      false },
        { "pll_p_out2",  "pll_p",       102000000,      false },
        { "sclk",        "pll_p_out2",  102000000,      true },
        { "pll_p_out4",  "pll_p",       204000000,      true },
+       { "hclk",       "sclk",         102000000,      true },
+       { "pclk",       "hclk",         51000000,       true },
+       { "wake.sclk",  NULL,           40000000,       true },
+       { "mselect",    "pll_p",        102000000,      true },
        { "host1x",     "pll_p",        102000000,      false },
        { "cl_dvfs_ref", "pll_p",       54000000,       false },
        { "cl_dvfs_soc", "pll_p",       54000000,       false },
 #else
-       { "pll_p",      NULL,           0,              true },
-       { "pll_p_out1", "pll_p",        0,              false },
-       { "pll_p_out3", "pll_p",        0,              true },
        { "pll_m_out1", "pll_m",        275000000,      true },
        { "pll_p_out2", "pll_p",        108000000,      false },
        { "sclk",       "pll_p_out2",   108000000,      true },
        { "pll_p_out4", "pll_p",        216000000,      true },
-       { "host1x",     "pll_p",        108000000,      false },
-       { "cl_dvfs_ref", "clk_m",       13000000,       false },
-       { "cl_dvfs_soc", "clk_m",       13000000,       false },
        { "hclk",       "sclk",         108000000,      true },
        { "pclk",       "hclk",         54000000,       true },
        { "wake.sclk",  NULL,           250000000,      true },
        { "mselect",    "pll_p",        108000000,      true },
+       { "host1x",     "pll_p",        108000000,      false },
+       { "cl_dvfs_ref", "clk_m",       13000000,       false },
+       { "cl_dvfs_soc", "clk_m",       13000000,       false },
 #endif
 #ifdef CONFIG_TEGRA_SLOW_CSITE
        { "csite",      "clk_m",        1000000,        true },