Merge branch 'linux-3.1.5' into android-tegra-nv-3.1
Varun Wadekar [Wed, 14 Dec 2011 10:03:34 +0000 (15:03 +0530)]
Conflicts:
arch/arm/Kconfig

Change-Id: If8aaaf3efcbbf6c9017b38efb6d76ef933f147fa
Signed-off-by: Varun Wadekar <vwadekar@nvidia.com>

1  2 
arch/arm/Kconfig
arch/arm/kernel/process.c
drivers/regulator/aat2870-regulator.c
drivers/usb/storage/unusual_devs.h
sound/soc/codecs/wm8753.c

@@@ -1302,25 -1297,18 +1302,37 @@@ config ARM_ERRATA_76436
          relevant cache maintenance functions and sets a specific bit
          in the diagnostic control register of the SCU.
  
 +config ARM_ERRATA_720791
 +      bool "ARM errata: Dynamic high-level clock gating corrupts the Jazelle instruction stream"
 +      depends on CPU_V7
 +      help
 +        This option enables the workaround for the 720791 Cortex-A9
 +        (r1p0..r1p2) erratum.  The Jazelle instruction stream may be
 +        corrupted when dynamic high-level clock gating is enabled.
 +        This workaround disables gating the Core clock when the Instruction
 +        side is waiting for a Page Table Walk answer or linefill completion.
 +
 +config ARM_ERRATA_752520
 +      bool "ARM errata: Faulty arbitration between PLD and Cacheable TLB requests may create a system deadlock"
 +      depends on CPU_V7
 +      help
 +        Under rare circumstances, PLDs may interfere with a Cacheable page table walk,
 +        creating a processor deadlock. The erratum can only happen when the Data Cache
 +        and MMU are enabled, with the TLB descriptors marked as L1 cacheable,
 +        so that Page Table Walks are performed as cache linefills.
 +
+ config PL310_ERRATA_769419
+       bool "PL310 errata: no automatic Store Buffer drain"
+       depends on CACHE_L2X0
+       help
+         On revisions of the PL310 prior to r3p2, the Store Buffer does
+         not automatically drain. This can cause normal, non-cacheable
+         writes to be retained when the memory system is idle, leading
+         to suboptimal I/O performance for drivers using coherent DMA.
+         This option adds a write barrier to the cpu_idle loop so that,
+         on systems with an outer cache, the store buffer is drained
+         explicitly.
  endmenu
  
  source "arch/arm/common/Kconfig"
Simple merge
Simple merge
Simple merge
Simple merge