perf, x86: Fix pre-defined cache-misses event for AMD family 15h cpus
authorAndre Przywara <andre.przywara@amd.com>
Sat, 16 Apr 2011 00:27:53 +0000 (02:27 +0200)
committerIngo Molnar <mingo@elte.hu>
Tue, 19 Apr 2011 08:07:54 +0000 (10:07 +0200)
commit83112e688f5f05dea1e63787db9a6c16b2887a1d
treea8f89610d85895e5f3eeb81c4ee340747a06987b
parent5d2cd90922c778908bd0cd669e572a5b5eafd737
perf, x86: Fix pre-defined cache-misses event for AMD family 15h cpus

With AMD cpu family 15h a unit mask was introduced for the Data Cache
Miss event (0x041/L1-dcache-load-misses). We need to enable bit 0
(first data cache miss or streaming store to a 64 B cache line) of
this mask to proper count data cache misses.

Now we set this bit for all families and models. In case a PMU does
not implement a unit mask for event 0x041 the bit is ignored.

Signed-off-by: Andre Przywara <andre.przywara@amd.com>
Signed-off-by: Robert Richter <robert.richter@amd.com>
Signed-off-by: Peter Zijlstra <a.p.zijlstra@chello.nl>
Link: http://lkml.kernel.org/r/1302913676-14352-2-git-send-email-robert.richter@amd.com
Signed-off-by: Ingo Molnar <mingo@elte.hu>
arch/x86/kernel/cpu/perf_event_amd.c