652f433a3f0d05225170728c96e952cec317a84b
[linux-2.6.git] / sound / sparc / dbri.c
1 /*
2  * Driver for DBRI sound chip found on Sparcs.
3  * Copyright (C) 2004, 2005 Martin Habets (mhabets@users.sourceforge.net)
4  *
5  * Based entirely upon drivers/sbus/audio/dbri.c which is:
6  * Copyright (C) 1997 Rudolf Koenig (rfkoenig@immd4.informatik.uni-erlangen.de)
7  * Copyright (C) 1998, 1999 Brent Baccala (baccala@freesoft.org)
8  *
9  * This is the lowlevel driver for the DBRI & MMCODEC duo used for ISDN & AUDIO
10  * on Sun SPARCstation 10, 20, LX and Voyager models.
11  *
12  * - DBRI: AT&T T5900FX Dual Basic Rates ISDN Interface. It is a 32 channel
13  *   data time multiplexer with ISDN support (aka T7259)
14  *   Interfaces: SBus,ISDN NT & TE, CHI, 4 bits parallel.
15  *   CHI: (spelled ki) Concentration Highway Interface (AT&T or Intel bus ?).
16  *   Documentation:
17  *   - "STP 4000SBus Dual Basic Rate ISDN (DBRI) Tranceiver" from
18  *     Sparc Technology Business (courtesy of Sun Support)
19  *   - Data sheet of the T7903, a newer but very similar ISA bus equivalent
20  *     available from the Lucent (formarly AT&T microelectronics) home
21  *     page.
22  *   - http://www.freesoft.org/Linux/DBRI/
23  * - MMCODEC: Crystal Semiconductor CS4215 16 bit Multimedia Audio Codec
24  *   Interfaces: CHI, Audio In & Out, 2 bits parallel
25  *   Documentation: from the Crystal Semiconductor home page.
26  *
27  * The DBRI is a 32 pipe machine, each pipe can transfer some bits between
28  * memory and a serial device (long pipes, nr 0-15) or between two serial
29  * devices (short pipes, nr 16-31), or simply send a fixed data to a serial
30  * device (short pipes).
31  * A timeslot defines the bit-offset and nr of bits read from a serial device.
32  * The timeslots are linked to 6 circular lists, one for each direction for
33  * each serial device (NT,TE,CHI). A timeslot is associated to 1 or 2 pipes
34  * (the second one is a monitor/tee pipe, valid only for serial input).
35  *
36  * The mmcodec is connected via the CHI bus and needs the data & some
37  * parameters (volume, balance, output selection) timemultiplexed in 8 byte
38  * chunks. It also has a control mode, which serves for audio format setting.
39  *
40  * Looking at the CS4215 data sheet it is easy to set up 2 or 4 codecs on
41  * the same CHI bus, so I thought perhaps it is possible to use the onboard
42  * & the speakerbox codec simultanously, giving 2 (not very independent :-)
43  * audio devices. But the SUN HW group decided against it, at least on my
44  * LX the speakerbox connector has at least 1 pin missing and 1 wrongly
45  * connected.
46  *
47  * I've tried to stick to the following function naming conventions:
48  * snd_*        ALSA stuff
49  * cs4215_*     CS4215 codec specific stuff
50  * dbri_*       DBRI high-level stuff
51  * other        DBRI low-level stuff
52  */
53
54 #include <sound/driver.h>
55 #include <linux/interrupt.h>
56 #include <linux/delay.h>
57
58 #include <sound/core.h>
59 #include <sound/pcm.h>
60 #include <sound/pcm_params.h>
61 #include <sound/info.h>
62 #include <sound/control.h>
63 #include <sound/initval.h>
64
65 #include <asm/irq.h>
66 #include <asm/io.h>
67 #include <asm/sbus.h>
68 #include <asm/atomic.h>
69
70 MODULE_AUTHOR("Rudolf Koenig, Brent Baccala and Martin Habets");
71 MODULE_DESCRIPTION("Sun DBRI");
72 MODULE_LICENSE("GPL");
73 MODULE_SUPPORTED_DEVICE("{{Sun,DBRI}}");
74
75 static int index[SNDRV_CARDS] = SNDRV_DEFAULT_IDX;      /* Index 0-MAX */
76 static char *id[SNDRV_CARDS] = SNDRV_DEFAULT_STR;       /* ID for this card */
77 static int enable[SNDRV_CARDS] = SNDRV_DEFAULT_ENABLE_PNP;      /* Enable this card */
78
79 module_param_array(index, int, NULL, 0444);
80 MODULE_PARM_DESC(index, "Index value for Sun DBRI soundcard.");
81 module_param_array(id, charp, NULL, 0444);
82 MODULE_PARM_DESC(id, "ID string for Sun DBRI soundcard.");
83 module_param_array(enable, bool, NULL, 0444);
84 MODULE_PARM_DESC(enable, "Enable Sun DBRI soundcard.");
85
86 #define DBRI_DEBUG
87
88 #define D_INT   (1<<0)
89 #define D_GEN   (1<<1)
90 #define D_CMD   (1<<2)
91 #define D_MM    (1<<3)
92 #define D_USR   (1<<4)
93 #define D_DESC  (1<<5)
94
95 static int dbri_debug;
96 module_param(dbri_debug, int, 0644);
97 MODULE_PARM_DESC(dbri_debug, "Debug value for Sun DBRI soundcard.");
98
99 #ifdef DBRI_DEBUG
100 static char *cmds[] = {
101         "WAIT", "PAUSE", "JUMP", "IIQ", "REX", "SDP", "CDP", "DTS",
102         "SSP", "CHI", "NT", "TE", "CDEC", "TEST", "CDM", "RESRV"
103 };
104
105 #define dprintk(a, x...) if(dbri_debug & a) printk(KERN_DEBUG x)
106
107 #else
108 #define dprintk(a, x...)
109
110 #endif                          /* DBRI_DEBUG */
111
112 #define DBRI_CMD(cmd, intr, value) ((cmd << 28) |       \
113                                     (intr << 27) |      \
114                                     value)
115
116 /***************************************************************************
117         CS4215 specific definitions and structures
118 ****************************************************************************/
119
120 struct cs4215 {
121         __u8 data[4];           /* Data mode: Time slots 5-8 */
122         __u8 ctrl[4];           /* Ctrl mode: Time slots 1-4 */
123         __u8 onboard;
124         __u8 offset;            /* Bit offset from frame sync to time slot 1 */
125         volatile __u32 status;
126         volatile __u32 version;
127         __u8 precision;         /* In bits, either 8 or 16 */
128         __u8 channels;          /* 1 or 2 */
129 };
130
131 /*
132  * Control mode first 
133  */
134
135 /* Time Slot 1, Status register */
136 #define CS4215_CLB      (1<<2)  /* Control Latch Bit */
137 #define CS4215_OLB      (1<<3)  /* 1: line: 2.0V, speaker 4V */
138                                 /* 0: line: 2.8V, speaker 8V */
139 #define CS4215_MLB      (1<<4)  /* 1: Microphone: 20dB gain disabled */
140 #define CS4215_RSRVD_1  (1<<5)
141
142 /* Time Slot 2, Data Format Register */
143 #define CS4215_DFR_LINEAR16     0
144 #define CS4215_DFR_ULAW         1
145 #define CS4215_DFR_ALAW         2
146 #define CS4215_DFR_LINEAR8      3
147 #define CS4215_DFR_STEREO       (1<<2)
148 static struct {
149         unsigned short freq;
150         unsigned char xtal;
151         unsigned char csval;
152 } CS4215_FREQ[] = {
153         {  8000, (1 << 4), (0 << 3) },
154         { 16000, (1 << 4), (1 << 3) },
155         { 27429, (1 << 4), (2 << 3) },  /* Actually 24428.57 */
156         { 32000, (1 << 4), (3 << 3) },
157      /* {    NA, (1 << 4), (4 << 3) }, */
158      /* {    NA, (1 << 4), (5 << 3) }, */
159         { 48000, (1 << 4), (6 << 3) },
160         {  9600, (1 << 4), (7 << 3) },
161         {  5513, (2 << 4), (0 << 3) },  /* Actually 5512.5 */
162         { 11025, (2 << 4), (1 << 3) },
163         { 18900, (2 << 4), (2 << 3) },
164         { 22050, (2 << 4), (3 << 3) },
165         { 37800, (2 << 4), (4 << 3) },
166         { 44100, (2 << 4), (5 << 3) },
167         { 33075, (2 << 4), (6 << 3) },
168         {  6615, (2 << 4), (7 << 3) },
169         { 0, 0, 0}
170 };
171
172 #define CS4215_HPF      (1<<7)  /* High Pass Filter, 1: Enabled */
173
174 #define CS4215_12_MASK  0xfcbf  /* Mask off reserved bits in slot 1 & 2 */
175
176 /* Time Slot 3, Serial Port Control register */
177 #define CS4215_XEN      (1<<0)  /* 0: Enable serial output */
178 #define CS4215_XCLK     (1<<1)  /* 1: Master mode: Generate SCLK */
179 #define CS4215_BSEL_64  (0<<2)  /* Bitrate: 64 bits per frame */
180 #define CS4215_BSEL_128 (1<<2)
181 #define CS4215_BSEL_256 (2<<2)
182 #define CS4215_MCK_MAST (0<<4)  /* Master clock */
183 #define CS4215_MCK_XTL1 (1<<4)  /* 24.576 MHz clock source */
184 #define CS4215_MCK_XTL2 (2<<4)  /* 16.9344 MHz clock source */
185 #define CS4215_MCK_CLK1 (3<<4)  /* Clockin, 256 x Fs */
186 #define CS4215_MCK_CLK2 (4<<4)  /* Clockin, see DFR */
187
188 /* Time Slot 4, Test Register */
189 #define CS4215_DAD      (1<<0)  /* 0:Digital-Dig loop, 1:Dig-Analog-Dig loop */
190 #define CS4215_ENL      (1<<1)  /* Enable Loopback Testing */
191
192 /* Time Slot 5, Parallel Port Register */
193 /* Read only here and the same as the in data mode */
194
195 /* Time Slot 6, Reserved  */
196
197 /* Time Slot 7, Version Register  */
198 #define CS4215_VERSION_MASK 0xf /* Known versions 0/C, 1/D, 2/E */
199
200 /* Time Slot 8, Reserved  */
201
202 /*
203  * Data mode
204  */
205 /* Time Slot 1-2: Left Channel Data, 2-3: Right Channel Data  */
206
207 /* Time Slot 5, Output Setting  */
208 #define CS4215_LO(v)    v       /* Left Output Attenuation 0x3f: -94.5 dB */
209 #define CS4215_LE       (1<<6)  /* Line Out Enable */
210 #define CS4215_HE       (1<<7)  /* Headphone Enable */
211
212 /* Time Slot 6, Output Setting  */
213 #define CS4215_RO(v)    v       /* Right Output Attenuation 0x3f: -94.5 dB */
214 #define CS4215_SE       (1<<6)  /* Speaker Enable */
215 #define CS4215_ADI      (1<<7)  /* A/D Data Invalid: Busy in calibration */
216
217 /* Time Slot 7, Input Setting */
218 #define CS4215_LG(v)    v       /* Left Gain Setting 0xf: 22.5 dB */
219 #define CS4215_IS       (1<<4)  /* Input Select: 1=Microphone, 0=Line */
220 #define CS4215_OVR      (1<<5)  /* 1: Overrange condition occurred */
221 #define CS4215_PIO0     (1<<6)  /* Parallel I/O 0 */
222 #define CS4215_PIO1     (1<<7)
223
224 /* Time Slot 8, Input Setting */
225 #define CS4215_RG(v)    v       /* Right Gain Setting 0xf: 22.5 dB */
226 #define CS4215_MA(v)    (v<<4)  /* Monitor Path Attenuation 0xf: mute */
227
228 /***************************************************************************
229                 DBRI specific definitions and structures
230 ****************************************************************************/
231
232 /* DBRI main registers */
233 #define REG0    0x00UL          /* Status and Control */
234 #define REG1    0x04UL          /* Mode and Interrupt */
235 #define REG2    0x08UL          /* Parallel IO */
236 #define REG3    0x0cUL          /* Test */
237 #define REG8    0x20UL          /* Command Queue Pointer */
238 #define REG9    0x24UL          /* Interrupt Queue Pointer */
239
240 #define DBRI_NO_CMDS    64
241 #define DBRI_NO_INTS    1       /* Note: the value of this define was
242                                  * originally 2.  The ringbuffer to store
243                                  * interrupts in dma is currently broken.
244                                  * This is a temporary fix until the ringbuffer
245                                  * is fixed.
246                                  */
247 #define DBRI_INT_BLK    64
248 #define DBRI_NO_DESCS   64
249 #define DBRI_NO_PIPES   32
250
251 #define DBRI_MM_ONB     1
252 #define DBRI_MM_SB      2
253
254 #define DBRI_REC        0
255 #define DBRI_PLAY       1
256 #define DBRI_NO_STREAMS 2
257
258 /* One transmit/receive descriptor */
259 struct dbri_mem {
260         volatile __u32 word1;
261         volatile __u32 ba;      /* Transmit/Receive Buffer Address */
262         volatile __u32 nda;     /* Next Descriptor Address */
263         volatile __u32 word4;
264 };
265
266 /* This structure is in a DMA region where it can accessed by both
267  * the CPU and the DBRI
268  */
269 struct dbri_dma {
270         volatile s32 cmd[DBRI_NO_CMDS]; /* Place for commands       */
271         volatile s32 intr[DBRI_NO_INTS * DBRI_INT_BLK]; /* Interrupt field  */
272         struct dbri_mem desc[DBRI_NO_DESCS];    /* Xmit/receive descriptors */
273 };
274
275 #define dbri_dma_off(member, elem)      \
276         ((u32)(unsigned long)           \
277          (&(((struct dbri_dma *)0)->member[elem])))
278
279 enum in_or_out { PIPEinput, PIPEoutput };
280
281 struct dbri_pipe {
282         u32 sdp;                /* SDP command word */
283         enum in_or_out direction;
284         int nextpipe;           /* Next pipe in linked list */
285         int prevpipe;
286         int cycle;              /* Offset of timeslot (bits) */
287         int length;             /* Length of timeslot (bits) */
288         int first_desc;         /* Index of first descriptor */
289         int desc;               /* Index of active descriptor */
290         volatile __u32 *recv_fixed_ptr; /* Ptr to receive fixed data */
291 };
292
293 struct dbri_desc {
294         int inuse;              /* Boolean flag */
295         int next;               /* Index of next desc, or -1 */
296         unsigned int len;
297 };
298
299 /* Per stream (playback or record) information */
300 struct dbri_streaminfo {
301         struct snd_pcm_substream *substream;
302         u32 dvma_buffer;        /* Device view of Alsa DMA buffer */
303         int left;               /* # of bytes left in DMA buffer  */
304         int size;               /* Size of DMA buffer             */
305         size_t offset;          /* offset in user buffer          */
306         int pipe;               /* Data pipe used                 */
307         int left_gain;          /* mixer elements                 */
308         int right_gain;
309         int balance;
310 };
311
312 /* This structure holds the information for both chips (DBRI & CS4215) */
313 struct snd_dbri {
314         struct snd_card *card;  /* ALSA card */
315         struct snd_pcm *pcm;
316
317         int regs_size, irq;     /* Needed for unload */
318         struct sbus_dev *sdev;  /* SBUS device info */
319         spinlock_t lock;
320
321         volatile struct dbri_dma *dma;  /* Pointer to our DMA block */
322         u32 dma_dvma;           /* DBRI visible DMA address */
323
324         void __iomem *regs;     /* dbri HW regs */
325         int dbri_version;       /* 'e' and up is OK */
326         int dbri_irqp;          /* intr queue pointer */
327         int wait_send;          /* sequence of command buffers send */
328         int wait_ackd;          /* sequence of command buffers acknowledged */
329
330         struct dbri_pipe pipes[DBRI_NO_PIPES];  /* DBRI's 32 data pipes */
331         struct dbri_desc descs[DBRI_NO_DESCS];
332
333         int chi_in_pipe;
334         int chi_out_pipe;
335         int chi_bpf;
336
337         struct cs4215 mm;       /* mmcodec special info */
338                                 /* per stream (playback/record) info */
339         struct dbri_streaminfo stream_info[DBRI_NO_STREAMS];
340
341         struct snd_dbri *next;
342 };
343
344 #define DBRI_MAX_VOLUME         63      /* Output volume */
345 #define DBRI_MAX_GAIN           15      /* Input gain */
346 #define DBRI_RIGHT_BALANCE      255
347 #define DBRI_MID_BALANCE        (DBRI_RIGHT_BALANCE >> 1)
348
349 /* DBRI Reg0 - Status Control Register - defines. (Page 17) */
350 #define D_P             (1<<15) /* Program command & queue pointer valid */
351 #define D_G             (1<<14) /* Allow 4-Word SBus Burst */
352 #define D_S             (1<<13) /* Allow 16-Word SBus Burst */
353 #define D_E             (1<<12) /* Allow 8-Word SBus Burst */
354 #define D_X             (1<<7)  /* Sanity Timer Disable */
355 #define D_T             (1<<6)  /* Permit activation of the TE interface */
356 #define D_N             (1<<5)  /* Permit activation of the NT interface */
357 #define D_C             (1<<4)  /* Permit activation of the CHI interface */
358 #define D_F             (1<<3)  /* Force Sanity Timer Time-Out */
359 #define D_D             (1<<2)  /* Disable Master Mode */
360 #define D_H             (1<<1)  /* Halt for Analysis */
361 #define D_R             (1<<0)  /* Soft Reset */
362
363 /* DBRI Reg1 - Mode and Interrupt Register - defines. (Page 18) */
364 #define D_LITTLE_END    (1<<8)  /* Byte Order */
365 #define D_BIG_END       (0<<8)  /* Byte Order */
366 #define D_MRR           (1<<4)  /* Multiple Error Ack on SBus (readonly) */
367 #define D_MLE           (1<<3)  /* Multiple Late Error on SBus (readonly) */
368 #define D_LBG           (1<<2)  /* Lost Bus Grant on SBus (readonly) */
369 #define D_MBE           (1<<1)  /* Burst Error on SBus (readonly) */
370 #define D_IR            (1<<0)  /* Interrupt Indicator (readonly) */
371
372 /* DBRI Reg2 - Parallel IO Register - defines. (Page 18) */
373 #define D_ENPIO3        (1<<7)  /* Enable Pin 3 */
374 #define D_ENPIO2        (1<<6)  /* Enable Pin 2 */
375 #define D_ENPIO1        (1<<5)  /* Enable Pin 1 */
376 #define D_ENPIO0        (1<<4)  /* Enable Pin 0 */
377 #define D_ENPIO         (0xf0)  /* Enable all the pins */
378 #define D_PIO3          (1<<3)  /* Pin 3: 1: Data mode, 0: Ctrl mode */
379 #define D_PIO2          (1<<2)  /* Pin 2: 1: Onboard PDN */
380 #define D_PIO1          (1<<1)  /* Pin 1: 0: Reset */
381 #define D_PIO0          (1<<0)  /* Pin 0: 1: Speakerbox PDN */
382
383 /* DBRI Commands (Page 20) */
384 #define D_WAIT          0x0     /* Stop execution */
385 #define D_PAUSE         0x1     /* Flush long pipes */
386 #define D_JUMP          0x2     /* New command queue */
387 #define D_IIQ           0x3     /* Initialize Interrupt Queue */
388 #define D_REX           0x4     /* Report command execution via interrupt */
389 #define D_SDP           0x5     /* Setup Data Pipe */
390 #define D_CDP           0x6     /* Continue Data Pipe (reread NULL Pointer) */
391 #define D_DTS           0x7     /* Define Time Slot */
392 #define D_SSP           0x8     /* Set short Data Pipe */
393 #define D_CHI           0x9     /* Set CHI Global Mode */
394 #define D_NT            0xa     /* NT Command */
395 #define D_TE            0xb     /* TE Command */
396 #define D_CDEC          0xc     /* Codec setup */
397 #define D_TEST          0xd     /* No comment */
398 #define D_CDM           0xe     /* CHI Data mode command */
399
400 /* Special bits for some commands */
401 #define D_PIPE(v)      ((v)<<0) /* Pipe Nr: 0-15 long, 16-21 short */
402
403 /* Setup Data Pipe */
404 /* IRM */
405 #define D_SDP_2SAME     (1<<18) /* Report 2nd time in a row value rcvd */
406 #define D_SDP_CHANGE    (2<<18) /* Report any changes */
407 #define D_SDP_EVERY     (3<<18) /* Report any changes */
408 #define D_SDP_EOL       (1<<17) /* EOL interrupt enable */
409 #define D_SDP_IDLE      (1<<16) /* HDLC idle interrupt enable */
410
411 /* Pipe data MODE */
412 #define D_SDP_MEM       (0<<13) /* To/from memory */
413 #define D_SDP_HDLC      (2<<13)
414 #define D_SDP_HDLC_D    (3<<13) /* D Channel (prio control) */
415 #define D_SDP_SER       (4<<13) /* Serial to serial */
416 #define D_SDP_FIXED     (6<<13) /* Short only */
417 #define D_SDP_MODE(v)   ((v)&(7<<13))
418
419 #define D_SDP_TO_SER    (1<<12) /* Direction */
420 #define D_SDP_FROM_SER  (0<<12) /* Direction */
421 #define D_SDP_MSB       (1<<11) /* Bit order within Byte */
422 #define D_SDP_LSB       (0<<11) /* Bit order within Byte */
423 #define D_SDP_P         (1<<10) /* Pointer Valid */
424 #define D_SDP_A         (1<<8)  /* Abort */
425 #define D_SDP_C         (1<<7)  /* Clear */
426
427 /* Define Time Slot */
428 #define D_DTS_VI        (1<<17) /* Valid Input Time-Slot Descriptor */
429 #define D_DTS_VO        (1<<16) /* Valid Output Time-Slot Descriptor */
430 #define D_DTS_INS       (1<<15) /* Insert Time Slot */
431 #define D_DTS_DEL       (0<<15) /* Delete Time Slot */
432 #define D_DTS_PRVIN(v) ((v)<<10)        /* Previous In Pipe */
433 #define D_DTS_PRVOUT(v)        ((v)<<5) /* Previous Out Pipe */
434
435 /* Time Slot defines */
436 #define D_TS_LEN(v)     ((v)<<24)       /* Number of bits in this time slot */
437 #define D_TS_CYCLE(v)   ((v)<<14)       /* Bit Count at start of TS */
438 #define D_TS_DI         (1<<13) /* Data Invert */
439 #define D_TS_1CHANNEL   (0<<10) /* Single Channel / Normal mode */
440 #define D_TS_MONITOR    (2<<10) /* Monitor pipe */
441 #define D_TS_NONCONTIG  (3<<10) /* Non contiguous mode */
442 #define D_TS_ANCHOR     (7<<10) /* Starting short pipes */
443 #define D_TS_MON(v)    ((v)<<5) /* Monitor Pipe */
444 #define D_TS_NEXT(v)   ((v)<<0) /* Pipe Nr: 0-15 long, 16-21 short */
445
446 /* Concentration Highway Interface Modes */
447 #define D_CHI_CHICM(v)  ((v)<<16)       /* Clock mode */
448 #define D_CHI_IR        (1<<15) /* Immediate Interrupt Report */
449 #define D_CHI_EN        (1<<14) /* CHIL Interrupt enabled */
450 #define D_CHI_OD        (1<<13) /* Open Drain Enable */
451 #define D_CHI_FE        (1<<12) /* Sample CHIFS on Rising Frame Edge */
452 #define D_CHI_FD        (1<<11) /* Frame Drive */
453 #define D_CHI_BPF(v)    ((v)<<0)        /* Bits per Frame */
454
455 /* NT: These are here for completeness */
456 #define D_NT_FBIT       (1<<17) /* Frame Bit */
457 #define D_NT_NBF        (1<<16) /* Number of bad frames to loose framing */
458 #define D_NT_IRM_IMM    (1<<15) /* Interrupt Report & Mask: Immediate */
459 #define D_NT_IRM_EN     (1<<14) /* Interrupt Report & Mask: Enable */
460 #define D_NT_ISNT       (1<<13) /* Configfure interface as NT */
461 #define D_NT_FT         (1<<12) /* Fixed Timing */
462 #define D_NT_EZ         (1<<11) /* Echo Channel is Zeros */
463 #define D_NT_IFA        (1<<10) /* Inhibit Final Activation */
464 #define D_NT_ACT        (1<<9)  /* Activate Interface */
465 #define D_NT_MFE        (1<<8)  /* Multiframe Enable */
466 #define D_NT_RLB(v)     ((v)<<5)        /* Remote Loopback */
467 #define D_NT_LLB(v)     ((v)<<2)        /* Local Loopback */
468 #define D_NT_FACT       (1<<1)  /* Force Activation */
469 #define D_NT_ABV        (1<<0)  /* Activate Bipolar Violation */
470
471 /* Codec Setup */
472 #define D_CDEC_CK(v)    ((v)<<24)       /* Clock Select */
473 #define D_CDEC_FED(v)   ((v)<<12)       /* FSCOD Falling Edge Delay */
474 #define D_CDEC_RED(v)   ((v)<<0)        /* FSCOD Rising Edge Delay */
475
476 /* Test */
477 #define D_TEST_RAM(v)   ((v)<<16)       /* RAM Pointer */
478 #define D_TEST_SIZE(v)  ((v)<<11)       /* */
479 #define D_TEST_ROMONOFF 0x5     /* Toggle ROM opcode monitor on/off */
480 #define D_TEST_PROC     0x6     /* MicroProcessor test */
481 #define D_TEST_SER      0x7     /* Serial-Controller test */
482 #define D_TEST_RAMREAD  0x8     /* Copy from Ram to system memory */
483 #define D_TEST_RAMWRITE 0x9     /* Copy into Ram from system memory */
484 #define D_TEST_RAMBIST  0xa     /* RAM Built-In Self Test */
485 #define D_TEST_MCBIST   0xb     /* Microcontroller Built-In Self Test */
486 #define D_TEST_DUMP     0xe     /* ROM Dump */
487
488 /* CHI Data Mode */
489 #define D_CDM_THI       (1<<8)  /* Transmit Data on CHIDR Pin */
490 #define D_CDM_RHI       (1<<7)  /* Receive Data on CHIDX Pin */
491 #define D_CDM_RCE       (1<<6)  /* Receive on Rising Edge of CHICK */
492 #define D_CDM_XCE       (1<<2)  /* Transmit Data on Rising Edge of CHICK */
493 #define D_CDM_XEN       (1<<1)  /* Transmit Highway Enable */
494 #define D_CDM_REN       (1<<0)  /* Receive Highway Enable */
495
496 /* The Interrupts */
497 #define D_INTR_BRDY     1       /* Buffer Ready for processing */
498 #define D_INTR_MINT     2       /* Marked Interrupt in RD/TD */
499 #define D_INTR_IBEG     3       /* Flag to idle transition detected (HDLC) */
500 #define D_INTR_IEND     4       /* Idle to flag transition detected (HDLC) */
501 #define D_INTR_EOL      5       /* End of List */
502 #define D_INTR_CMDI     6       /* Command has bean read */
503 #define D_INTR_XCMP     8       /* Transmission of frame complete */
504 #define D_INTR_SBRI     9       /* BRI status change info */
505 #define D_INTR_FXDT     10      /* Fixed data change */
506 #define D_INTR_CHIL     11      /* CHI lost frame sync (channel 36 only) */
507 #define D_INTR_COLL     11      /* Unrecoverable D-Channel collision */
508 #define D_INTR_DBYT     12      /* Dropped by frame slip */
509 #define D_INTR_RBYT     13      /* Repeated by frame slip */
510 #define D_INTR_LINT     14      /* Lost Interrupt */
511 #define D_INTR_UNDR     15      /* DMA underrun */
512
513 #define D_INTR_TE       32
514 #define D_INTR_NT       34
515 #define D_INTR_CHI      36
516 #define D_INTR_CMD      38
517
518 #define D_INTR_GETCHAN(v)       (((v)>>24) & 0x3f)
519 #define D_INTR_GETCODE(v)       (((v)>>20) & 0xf)
520 #define D_INTR_GETCMD(v)        (((v)>>16) & 0xf)
521 #define D_INTR_GETVAL(v)        ((v) & 0xffff)
522 #define D_INTR_GETRVAL(v)       ((v) & 0xfffff)
523
524 #define D_P_0           0       /* TE receive anchor */
525 #define D_P_1           1       /* TE transmit anchor */
526 #define D_P_2           2       /* NT transmit anchor */
527 #define D_P_3           3       /* NT receive anchor */
528 #define D_P_4           4       /* CHI send data */
529 #define D_P_5           5       /* CHI receive data */
530 #define D_P_6           6       /* */
531 #define D_P_7           7       /* */
532 #define D_P_8           8       /* */
533 #define D_P_9           9       /* */
534 #define D_P_10          10      /* */
535 #define D_P_11          11      /* */
536 #define D_P_12          12      /* */
537 #define D_P_13          13      /* */
538 #define D_P_14          14      /* */
539 #define D_P_15          15      /* */
540 #define D_P_16          16      /* CHI anchor pipe */
541 #define D_P_17          17      /* CHI send */
542 #define D_P_18          18      /* CHI receive */
543 #define D_P_19          19      /* CHI receive */
544 #define D_P_20          20      /* CHI receive */
545 #define D_P_21          21      /* */
546 #define D_P_22          22      /* */
547 #define D_P_23          23      /* */
548 #define D_P_24          24      /* */
549 #define D_P_25          25      /* */
550 #define D_P_26          26      /* */
551 #define D_P_27          27      /* */
552 #define D_P_28          28      /* */
553 #define D_P_29          29      /* */
554 #define D_P_30          30      /* */
555 #define D_P_31          31      /* */
556
557 /* Transmit descriptor defines */
558 #define DBRI_TD_F       (1<<31) /* End of Frame */
559 #define DBRI_TD_D       (1<<30) /* Do not append CRC */
560 #define DBRI_TD_CNT(v)  ((v)<<16)       /* Number of valid bytes in the buffer */
561 #define DBRI_TD_B       (1<<15) /* Final interrupt */
562 #define DBRI_TD_M       (1<<14) /* Marker interrupt */
563 #define DBRI_TD_I       (1<<13) /* Transmit Idle Characters */
564 #define DBRI_TD_FCNT(v) (v)     /* Flag Count */
565 #define DBRI_TD_UNR     (1<<3)  /* Underrun: transmitter is out of data */
566 #define DBRI_TD_ABT     (1<<2)  /* Abort: frame aborted */
567 #define DBRI_TD_TBC     (1<<0)  /* Transmit buffer Complete */
568 #define DBRI_TD_STATUS(v)       ((v)&0xff)      /* Transmit status */
569                         /* Maximum buffer size per TD: almost 8Kb */
570 #define DBRI_TD_MAXCNT  ((1 << 13) - 1)
571
572 /* Receive descriptor defines */
573 #define DBRI_RD_F       (1<<31) /* End of Frame */
574 #define DBRI_RD_C       (1<<30) /* Completed buffer */
575 #define DBRI_RD_B       (1<<15) /* Final interrupt */
576 #define DBRI_RD_M       (1<<14) /* Marker interrupt */
577 #define DBRI_RD_BCNT(v) (v)     /* Buffer size */
578 #define DBRI_RD_CRC     (1<<7)  /* 0: CRC is correct */
579 #define DBRI_RD_BBC     (1<<6)  /* 1: Bad Byte received */
580 #define DBRI_RD_ABT     (1<<5)  /* Abort: frame aborted */
581 #define DBRI_RD_OVRN    (1<<3)  /* Overrun: data lost */
582 #define DBRI_RD_STATUS(v)      ((v)&0xff)       /* Receive status */
583 #define DBRI_RD_CNT(v) (((v)>>16)&0x1fff)       /* Valid bytes in the buffer */
584
585 /* stream_info[] access */
586 /* Translate the ALSA direction into the array index */
587 #define DBRI_STREAMNO(substream)                                \
588                 (substream->stream ==                           \
589                  SNDRV_PCM_STREAM_PLAYBACK? DBRI_PLAY: DBRI_REC)
590
591 /* Return a pointer to dbri_streaminfo */
592 #define DBRI_STREAM(dbri, substream)    &dbri->stream_info[DBRI_STREAMNO(substream)]
593
594 static struct snd_dbri *dbri_list;      /* All DBRI devices */
595
596 /*
597  * Short data pipes transmit LSB first. The CS4215 receives MSB first. Grrr.
598  * So we have to reverse the bits. Note: not all bit lengths are supported
599  */
600 static __u32 reverse_bytes(__u32 b, int len)
601 {
602         switch (len) {
603         case 32:
604                 b = ((b & 0xffff0000) >> 16) | ((b & 0x0000ffff) << 16);
605         case 16:
606                 b = ((b & 0xff00ff00) >> 8) | ((b & 0x00ff00ff) << 8);
607         case 8:
608                 b = ((b & 0xf0f0f0f0) >> 4) | ((b & 0x0f0f0f0f) << 4);
609         case 4:
610                 b = ((b & 0xcccccccc) >> 2) | ((b & 0x33333333) << 2);
611         case 2:
612                 b = ((b & 0xaaaaaaaa) >> 1) | ((b & 0x55555555) << 1);
613         case 1:
614         case 0:
615                 break;
616         default:
617                 printk(KERN_ERR "DBRI reverse_bytes: unsupported length\n");
618         };
619
620         return b;
621 }
622
623 /*
624 ****************************************************************************
625 ************** DBRI initialization and command synchronization *************
626 ****************************************************************************
627
628 Commands are sent to the DBRI by building a list of them in memory,
629 then writing the address of the first list item to DBRI register 8.
630 The list is terminated with a WAIT command, which generates a
631 CPU interrupt to signal completion.
632
633 Since the DBRI can run in parallel with the CPU, several means of
634 synchronization present themselves.  The method implemented here is close
635 to the original scheme (Rudolf's), and uses 2 counters (wait_send and
636 wait_ackd) to synchronize the command buffer between the CPU and the DBRI.
637
638 A more sophisticated scheme might involve a circular command buffer
639 or an array of command buffers.  A routine could fill one with
640 commands and link it onto a list.  When a interrupt signaled
641 completion of the current command buffer, look on the list for
642 the next one.
643
644 Every time a routine wants to write commands to the DBRI, it must
645 first call dbri_cmdlock() and get an initial pointer into dbri->dma->cmd
646 in return. dbri_cmdlock() will block if the previous commands have not
647 been completed yet. After this the commands can be written to the buffer,
648 and dbri_cmdsend() is called with the final pointer value to send them
649 to the DBRI.
650
651 */
652
653 static void dbri_process_interrupt_buffer(struct snd_dbri * dbri);
654
655 enum dbri_lock { NoGetLock, GetLock };
656 #define MAXLOOPS 10
657
658 static volatile s32 *dbri_cmdlock(struct snd_dbri * dbri, enum dbri_lock get)
659 {
660         int maxloops = MAXLOOPS;
661
662 #ifndef SMP
663         if ((get == GetLock) && spin_is_locked(&dbri->lock)) {
664                 printk(KERN_ERR "DBRI: cmdlock called while in spinlock.");
665         }
666 #endif
667
668         /* Delay if previous commands are still being processed */
669         while ((--maxloops) > 0 && (dbri->wait_send != dbri->wait_ackd)) {
670                 msleep_interruptible(1);
671                 /* If dbri_cmdlock() got called from inside the
672                  * interrupt handler, this will do the processing.
673                  */
674                 dbri_process_interrupt_buffer(dbri);
675         }
676         if (maxloops == 0) {
677                 printk(KERN_ERR "DBRI: Chip never completed command buffer %d\n",
678                         dbri->wait_send);
679         } else {
680                 dprintk(D_CMD, "Chip completed command buffer (%d)\n",
681                         MAXLOOPS - maxloops - 1);
682         }
683
684         /*if (get == GetLock) spin_lock(&dbri->lock); */
685         return &dbri->dma->cmd[0];
686 }
687
688 static void dbri_cmdsend(struct snd_dbri * dbri, volatile s32 * cmd)
689 {
690         volatile s32 *ptr;
691
692         for (ptr = &dbri->dma->cmd[0]; ptr < cmd; ptr++) {
693                 dprintk(D_CMD, "cmd: %lx:%08x\n", (unsigned long)ptr, *ptr);
694         }
695
696         if ((cmd - &dbri->dma->cmd[0]) >= DBRI_NO_CMDS - 1) {
697                 printk(KERN_ERR "DBRI: Command buffer overflow! (bug in driver)\n");
698                 /* Ignore the last part. */
699                 cmd = &dbri->dma->cmd[DBRI_NO_CMDS - 3];
700         }
701
702         dbri->wait_send++;
703         dbri->wait_send &= 0xffff;      /* restrict it to a 16 bit counter. */
704         *(cmd++) = DBRI_CMD(D_PAUSE, 0, 0);
705         *(cmd++) = DBRI_CMD(D_WAIT, 1, dbri->wait_send);
706
707         /* Set command pointer and signal it is valid. */
708         sbus_writel(dbri->dma_dvma, dbri->regs + REG8);
709
710         /*spin_unlock(&dbri->lock); */
711 }
712
713 /* Lock must be held when calling this */
714 static void dbri_reset(struct snd_dbri * dbri)
715 {
716         int i;
717
718         dprintk(D_GEN, "reset 0:%x 2:%x 8:%x 9:%x\n",
719                 sbus_readl(dbri->regs + REG0),
720                 sbus_readl(dbri->regs + REG2),
721                 sbus_readl(dbri->regs + REG8), sbus_readl(dbri->regs + REG9));
722
723         sbus_writel(D_R, dbri->regs + REG0);    /* Soft Reset */
724         for (i = 0; (sbus_readl(dbri->regs + REG0) & D_R) && i < 64; i++)
725                 udelay(10);
726 }
727
728 /* Lock must not be held before calling this */
729 static void dbri_initialize(struct snd_dbri * dbri)
730 {
731         volatile s32 *cmd;
732         u32 dma_addr, tmp;
733         unsigned long flags;
734         int n;
735
736         spin_lock_irqsave(&dbri->lock, flags);
737
738         dbri_reset(dbri);
739
740         cmd = dbri_cmdlock(dbri, NoGetLock);
741         dprintk(D_GEN, "init: cmd: %p, int: %p\n",
742                 &dbri->dma->cmd[0], &dbri->dma->intr[0]);
743
744         /*
745          * Initialize the interrupt ringbuffer.
746          */
747         for (n = 0; n < DBRI_NO_INTS - 1; n++) {
748                 dma_addr = dbri->dma_dvma;
749                 dma_addr += dbri_dma_off(intr, ((n + 1) * DBRI_INT_BLK));
750                 dbri->dma->intr[n * DBRI_INT_BLK] = dma_addr;
751         }
752         dma_addr = dbri->dma_dvma + dbri_dma_off(intr, 0);
753         dbri->dma->intr[n * DBRI_INT_BLK] = dma_addr;
754         dbri->dbri_irqp = 1;
755
756         /* Initialize pipes */
757         for (n = 0; n < DBRI_NO_PIPES; n++)
758                 dbri->pipes[n].desc = dbri->pipes[n].first_desc = -1;
759
760         /* A brute approach - DBRI falls back to working burst size by itself
761          * On SS20 D_S does not work, so do not try so high. */
762         tmp = sbus_readl(dbri->regs + REG0);
763         tmp |= D_G | D_E;
764         tmp &= ~D_S;
765         sbus_writel(tmp, dbri->regs + REG0);
766
767         /*
768          * Set up the interrupt queue
769          */
770         dma_addr = dbri->dma_dvma + dbri_dma_off(intr, 0);
771         *(cmd++) = DBRI_CMD(D_IIQ, 0, 0);
772         *(cmd++) = dma_addr;
773
774         dbri_cmdsend(dbri, cmd);
775         spin_unlock_irqrestore(&dbri->lock, flags);
776 }
777
778 /*
779 ****************************************************************************
780 ************************** DBRI data pipe management ***********************
781 ****************************************************************************
782
783 While DBRI control functions use the command and interrupt buffers, the
784 main data path takes the form of data pipes, which can be short (command
785 and interrupt driven), or long (attached to DMA buffers).  These functions
786 provide a rudimentary means of setting up and managing the DBRI's pipes,
787 but the calling functions have to make sure they respect the pipes' linked
788 list ordering, among other things.  The transmit and receive functions
789 here interface closely with the transmit and receive interrupt code.
790
791 */
792 static int pipe_active(struct snd_dbri * dbri, int pipe)
793 {
794         return ((pipe >= 0) && (dbri->pipes[pipe].desc != -1));
795 }
796
797 /* reset_pipe(dbri, pipe)
798  *
799  * Called on an in-use pipe to clear anything being transmitted or received
800  * Lock must be held before calling this.
801  */
802 static void reset_pipe(struct snd_dbri * dbri, int pipe)
803 {
804         int sdp;
805         int desc;
806         volatile int *cmd;
807
808         if (pipe < 0 || pipe > 31) {
809                 printk(KERN_ERR "DBRI: reset_pipe called with illegal pipe number\n");
810                 return;
811         }
812
813         sdp = dbri->pipes[pipe].sdp;
814         if (sdp == 0) {
815                 printk(KERN_ERR "DBRI: reset_pipe called on uninitialized pipe\n");
816                 return;
817         }
818
819         cmd = dbri_cmdlock(dbri, NoGetLock);
820         *(cmd++) = DBRI_CMD(D_SDP, 0, sdp | D_SDP_C | D_SDP_P);
821         *(cmd++) = 0;
822         dbri_cmdsend(dbri, cmd);
823
824         desc = dbri->pipes[pipe].first_desc;
825         while (desc != -1) {
826                 dbri->descs[desc].inuse = 0;
827                 desc = dbri->descs[desc].next;
828         }
829
830         dbri->pipes[pipe].desc = -1;
831         dbri->pipes[pipe].first_desc = -1;
832 }
833
834 /* FIXME: direction as an argument? */
835 static void setup_pipe(struct snd_dbri * dbri, int pipe, int sdp)
836 {
837         if (pipe < 0 || pipe > 31) {
838                 printk(KERN_ERR "DBRI: setup_pipe called with illegal pipe number\n");
839                 return;
840         }
841
842         if ((sdp & 0xf800) != sdp) {
843                 printk(KERN_ERR "DBRI: setup_pipe called with strange SDP value\n");
844                 /* sdp &= 0xf800; */
845         }
846
847         /* If this is a fixed receive pipe, arrange for an interrupt
848          * every time its data changes
849          */
850         if (D_SDP_MODE(sdp) == D_SDP_FIXED && !(sdp & D_SDP_TO_SER))
851                 sdp |= D_SDP_CHANGE;
852
853         sdp |= D_PIPE(pipe);
854         dbri->pipes[pipe].sdp = sdp;
855         dbri->pipes[pipe].desc = -1;
856         dbri->pipes[pipe].first_desc = -1;
857         if (sdp & D_SDP_TO_SER)
858                 dbri->pipes[pipe].direction = PIPEoutput;
859         else
860                 dbri->pipes[pipe].direction = PIPEinput;
861
862         reset_pipe(dbri, pipe);
863 }
864
865 /* FIXME: direction not needed */
866 static void link_time_slot(struct snd_dbri * dbri, int pipe,
867                            enum in_or_out direction, int basepipe,
868                            int length, int cycle)
869 {
870         volatile s32 *cmd;
871         int val;
872         int prevpipe;
873         int nextpipe;
874
875         if (pipe < 0 || pipe > 31 || basepipe < 0 || basepipe > 31) {
876                 printk(KERN_ERR 
877                     "DBRI: link_time_slot called with illegal pipe number\n");
878                 return;
879         }
880
881         if (dbri->pipes[pipe].sdp == 0 || dbri->pipes[basepipe].sdp == 0) {
882                 printk(KERN_ERR "DBRI: link_time_slot called on uninitialized pipe\n");
883                 return;
884         }
885
886         /* Deal with CHI special case:
887          * "If transmission on edges 0 or 1 is desired, then cycle n
888          *  (where n = # of bit times per frame...) must be used."
889          *                  - DBRI data sheet, page 11
890          */
891         if (basepipe == 16 && direction == PIPEoutput && cycle == 0)
892                 cycle = dbri->chi_bpf;
893
894         if (basepipe == pipe) {
895                 prevpipe = pipe;
896                 nextpipe = pipe;
897         } else {
898                 /* We're not initializing a new linked list (basepipe != pipe),
899                  * so run through the linked list and find where this pipe
900                  * should be sloted in, based on its cycle.  CHI confuses
901                  * things a bit, since it has a single anchor for both its
902                  * transmit and receive lists.
903                  */
904                 if (basepipe == 16) {
905                         if (direction == PIPEinput) {
906                                 prevpipe = dbri->chi_in_pipe;
907                         } else {
908                                 prevpipe = dbri->chi_out_pipe;
909                         }
910                 } else {
911                         prevpipe = basepipe;
912                 }
913
914                 nextpipe = dbri->pipes[prevpipe].nextpipe;
915
916                 while (dbri->pipes[nextpipe].cycle < cycle
917                        && dbri->pipes[nextpipe].nextpipe != basepipe) {
918                         prevpipe = nextpipe;
919                         nextpipe = dbri->pipes[nextpipe].nextpipe;
920                 }
921         }
922
923         if (prevpipe == 16) {
924                 if (direction == PIPEinput) {
925                         dbri->chi_in_pipe = pipe;
926                 } else {
927                         dbri->chi_out_pipe = pipe;
928                 }
929         } else {
930                 dbri->pipes[prevpipe].nextpipe = pipe;
931         }
932
933         dbri->pipes[pipe].nextpipe = nextpipe;
934         dbri->pipes[pipe].cycle = cycle;
935         dbri->pipes[pipe].length = length;
936
937         cmd = dbri_cmdlock(dbri, NoGetLock);
938
939         if (direction == PIPEinput) {
940                 val = D_DTS_VI | D_DTS_INS | D_DTS_PRVIN(prevpipe) | pipe;
941                 *(cmd++) = DBRI_CMD(D_DTS, 0, val);
942                 *(cmd++) =
943                     D_TS_LEN(length) | D_TS_CYCLE(cycle) | D_TS_NEXT(nextpipe);
944                 *(cmd++) = 0;
945         } else {
946                 val = D_DTS_VO | D_DTS_INS | D_DTS_PRVOUT(prevpipe) | pipe;
947                 *(cmd++) = DBRI_CMD(D_DTS, 0, val);
948                 *(cmd++) = 0;
949                 *(cmd++) =
950                     D_TS_LEN(length) | D_TS_CYCLE(cycle) | D_TS_NEXT(nextpipe);
951         }
952
953         dbri_cmdsend(dbri, cmd);
954 }
955
956 static void unlink_time_slot(struct snd_dbri * dbri, int pipe,
957                              enum in_or_out direction, int prevpipe,
958                              int nextpipe)
959 {
960         volatile s32 *cmd;
961         int val;
962
963         if (pipe < 0 || pipe > 31 || prevpipe < 0 || prevpipe > 31) {
964                 printk(KERN_ERR 
965                     "DBRI: unlink_time_slot called with illegal pipe number\n");
966                 return;
967         }
968
969         cmd = dbri_cmdlock(dbri, NoGetLock);
970
971         if (direction == PIPEinput) {
972                 val = D_DTS_VI | D_DTS_DEL | D_DTS_PRVIN(prevpipe) | pipe;
973                 *(cmd++) = DBRI_CMD(D_DTS, 0, val);
974                 *(cmd++) = D_TS_NEXT(nextpipe);
975                 *(cmd++) = 0;
976         } else {
977                 val = D_DTS_VO | D_DTS_DEL | D_DTS_PRVOUT(prevpipe) | pipe;
978                 *(cmd++) = DBRI_CMD(D_DTS, 0, val);
979                 *(cmd++) = 0;
980                 *(cmd++) = D_TS_NEXT(nextpipe);
981         }
982
983         dbri_cmdsend(dbri, cmd);
984 }
985
986 /* xmit_fixed() / recv_fixed()
987  *
988  * Transmit/receive data on a "fixed" pipe - i.e, one whose contents are not
989  * expected to change much, and which we don't need to buffer.
990  * The DBRI only interrupts us when the data changes (receive pipes),
991  * or only changes the data when this function is called (transmit pipes).
992  * Only short pipes (numbers 16-31) can be used in fixed data mode.
993  *
994  * These function operate on a 32-bit field, no matter how large
995  * the actual time slot is.  The interrupt handler takes care of bit
996  * ordering and alignment.  An 8-bit time slot will always end up
997  * in the low-order 8 bits, filled either MSB-first or LSB-first,
998  * depending on the settings passed to setup_pipe()
999  */
1000 static void xmit_fixed(struct snd_dbri * dbri, int pipe, unsigned int data)
1001 {
1002         volatile s32 *cmd;
1003
1004         if (pipe < 16 || pipe > 31) {
1005                 printk(KERN_ERR "DBRI: xmit_fixed: Illegal pipe number\n");
1006                 return;
1007         }
1008
1009         if (D_SDP_MODE(dbri->pipes[pipe].sdp) == 0) {
1010                 printk(KERN_ERR "DBRI: xmit_fixed: Uninitialized pipe %d\n", pipe);
1011                 return;
1012         }
1013
1014         if (D_SDP_MODE(dbri->pipes[pipe].sdp) != D_SDP_FIXED) {
1015                 printk(KERN_ERR "DBRI: xmit_fixed: Non-fixed pipe %d\n", pipe);
1016                 return;
1017         }
1018
1019         if (!(dbri->pipes[pipe].sdp & D_SDP_TO_SER)) {
1020                 printk(KERN_ERR "DBRI: xmit_fixed: Called on receive pipe %d\n", pipe);
1021                 return;
1022         }
1023
1024         /* DBRI short pipes always transmit LSB first */
1025
1026         if (dbri->pipes[pipe].sdp & D_SDP_MSB)
1027                 data = reverse_bytes(data, dbri->pipes[pipe].length);
1028
1029         cmd = dbri_cmdlock(dbri, GetLock);
1030
1031         *(cmd++) = DBRI_CMD(D_SSP, 0, pipe);
1032         *(cmd++) = data;
1033
1034         dbri_cmdsend(dbri, cmd);
1035 }
1036
1037 static void recv_fixed(struct snd_dbri * dbri, int pipe, volatile __u32 * ptr)
1038 {
1039         if (pipe < 16 || pipe > 31) {
1040                 printk(KERN_ERR "DBRI: recv_fixed called with illegal pipe number\n");
1041                 return;
1042         }
1043
1044         if (D_SDP_MODE(dbri->pipes[pipe].sdp) != D_SDP_FIXED) {
1045                 printk(KERN_ERR "DBRI: recv_fixed called on non-fixed pipe %d\n", pipe);
1046                 return;
1047         }
1048
1049         if (dbri->pipes[pipe].sdp & D_SDP_TO_SER) {
1050                 printk(KERN_ERR "DBRI: recv_fixed called on transmit pipe %d\n", pipe);
1051                 return;
1052         }
1053
1054         dbri->pipes[pipe].recv_fixed_ptr = ptr;
1055 }
1056
1057 /* setup_descs()
1058  *
1059  * Setup transmit/receive data on a "long" pipe - i.e, one associated
1060  * with a DMA buffer.
1061  *
1062  * Only pipe numbers 0-15 can be used in this mode.
1063  *
1064  * This function takes a stream number pointing to a data buffer,
1065  * and work by building chains of descriptors which identify the
1066  * data buffers.  Buffers too large for a single descriptor will
1067  * be spread across multiple descriptors.
1068  */
1069 static int setup_descs(struct snd_dbri * dbri, int streamno, unsigned int period)
1070 {
1071         struct dbri_streaminfo *info = &dbri->stream_info[streamno];
1072         __u32 dvma_buffer;
1073         int desc = 0;
1074         int len;
1075         int first_desc = -1;
1076         int last_desc = -1;
1077
1078         if (info->pipe < 0 || info->pipe > 15) {
1079                 printk(KERN_ERR "DBRI: setup_descs: Illegal pipe number\n");
1080                 return -2;
1081         }
1082
1083         if (dbri->pipes[info->pipe].sdp == 0) {
1084                 printk(KERN_ERR "DBRI: setup_descs: Uninitialized pipe %d\n",
1085                        info->pipe);
1086                 return -2;
1087         }
1088
1089         dvma_buffer = info->dvma_buffer;
1090         len = info->size;
1091
1092         if (streamno == DBRI_PLAY) {
1093                 if (!(dbri->pipes[info->pipe].sdp & D_SDP_TO_SER)) {
1094                         printk(KERN_ERR "DBRI: setup_descs: Called on receive pipe %d\n",
1095                                info->pipe);
1096                         return -2;
1097                 }
1098         } else {
1099                 if (dbri->pipes[info->pipe].sdp & D_SDP_TO_SER) {
1100                         printk(KERN_ERR 
1101                             "DBRI: setup_descs: Called on transmit pipe %d\n",
1102                              info->pipe);
1103                         return -2;
1104                 }
1105                 /* Should be able to queue multiple buffers to receive on a pipe */
1106                 if (pipe_active(dbri, info->pipe)) {
1107                         printk(KERN_ERR "DBRI: recv_on_pipe: Called on active pipe %d\n",
1108                                info->pipe);
1109                         return -2;
1110                 }
1111
1112                 /* Make sure buffer size is multiple of four */
1113                 len &= ~3;
1114         }
1115
1116         while (len > 0) {
1117                 int mylen;
1118
1119                 for (; desc < DBRI_NO_DESCS; desc++) {
1120                         if (!dbri->descs[desc].inuse)
1121                                 break;
1122                 }
1123                 if (desc == DBRI_NO_DESCS) {
1124                         printk(KERN_ERR "DBRI: setup_descs: No descriptors\n");
1125                         return -1;
1126                 }
1127
1128                 if (len > DBRI_TD_MAXCNT) {
1129                         mylen = DBRI_TD_MAXCNT; /* 8KB - 1 */
1130                 } else {
1131                         mylen = len;
1132                 }
1133                 if (mylen > period) {
1134                         mylen = period;
1135                 }
1136
1137                 dbri->descs[desc].inuse = 1;
1138                 dbri->descs[desc].next = -1;
1139                 dbri->dma->desc[desc].ba = dvma_buffer;
1140                 dbri->dma->desc[desc].nda = 0;
1141
1142                 if (streamno == DBRI_PLAY) {
1143                         dbri->descs[desc].len = mylen;
1144                         dbri->dma->desc[desc].word1 = DBRI_TD_CNT(mylen);
1145                         dbri->dma->desc[desc].word4 = 0;
1146                         if (first_desc != -1)
1147                                 dbri->dma->desc[desc].word1 |= DBRI_TD_M;
1148                 } else {
1149                         dbri->descs[desc].len = 0;
1150                         dbri->dma->desc[desc].word1 = 0;
1151                         dbri->dma->desc[desc].word4 =
1152                             DBRI_RD_B | DBRI_RD_BCNT(mylen);
1153                 }
1154
1155                 if (first_desc == -1) {
1156                         first_desc = desc;
1157                 } else {
1158                         dbri->descs[last_desc].next = desc;
1159                         dbri->dma->desc[last_desc].nda =
1160                             dbri->dma_dvma + dbri_dma_off(desc, desc);
1161                 }
1162
1163                 last_desc = desc;
1164                 dvma_buffer += mylen;
1165                 len -= mylen;
1166         }
1167
1168         if (first_desc == -1 || last_desc == -1) {
1169                 printk(KERN_ERR "DBRI: setup_descs: Not enough descriptors available\n");
1170                 return -1;
1171         }
1172
1173         dbri->dma->desc[last_desc].word1 &= ~DBRI_TD_M;
1174         if (streamno == DBRI_PLAY) {
1175                 dbri->dma->desc[last_desc].word1 |=
1176                     DBRI_TD_I | DBRI_TD_F | DBRI_TD_B;
1177         }
1178         dbri->pipes[info->pipe].first_desc = first_desc;
1179         dbri->pipes[info->pipe].desc = first_desc;
1180
1181         for (desc = first_desc; desc != -1; desc = dbri->descs[desc].next) {
1182                 dprintk(D_DESC, "DESC %d: %08x %08x %08x %08x\n",
1183                         desc,
1184                         dbri->dma->desc[desc].word1,
1185                         dbri->dma->desc[desc].ba,
1186                         dbri->dma->desc[desc].nda, dbri->dma->desc[desc].word4);
1187         }
1188         return 0;
1189 }
1190
1191 /*
1192 ****************************************************************************
1193 ************************** DBRI - CHI interface ****************************
1194 ****************************************************************************
1195
1196 The CHI is a four-wire (clock, frame sync, data in, data out) time-division
1197 multiplexed serial interface which the DBRI can operate in either master
1198 (give clock/frame sync) or slave (take clock/frame sync) mode.
1199
1200 */
1201
1202 enum master_or_slave { CHImaster, CHIslave };
1203
1204 static void reset_chi(struct snd_dbri * dbri, enum master_or_slave master_or_slave,
1205                       int bits_per_frame)
1206 {
1207         volatile s32 *cmd;
1208         int val;
1209         static int chi_initialized = 0; /* FIXME: mutex? */
1210
1211         if (!chi_initialized) {
1212
1213                 cmd = dbri_cmdlock(dbri, GetLock);
1214
1215                 /* Set CHI Anchor: Pipe 16 */
1216
1217                 val = D_DTS_VI | D_DTS_INS | D_DTS_PRVIN(16) | D_PIPE(16);
1218                 *(cmd++) = DBRI_CMD(D_DTS, 0, val);
1219                 *(cmd++) = D_TS_ANCHOR | D_TS_NEXT(16);
1220                 *(cmd++) = 0;
1221
1222                 val = D_DTS_VO | D_DTS_INS | D_DTS_PRVOUT(16) | D_PIPE(16);
1223                 *(cmd++) = DBRI_CMD(D_DTS, 0, val);
1224                 *(cmd++) = 0;
1225                 *(cmd++) = D_TS_ANCHOR | D_TS_NEXT(16);
1226
1227                 dbri->pipes[16].sdp = 1;
1228                 dbri->pipes[16].nextpipe = 16;
1229                 dbri->chi_in_pipe = 16;
1230                 dbri->chi_out_pipe = 16;
1231
1232 #if 0
1233                 chi_initialized++;
1234 #endif
1235         } else {
1236                 int pipe;
1237
1238                 for (pipe = dbri->chi_in_pipe;
1239                      pipe != 16; pipe = dbri->pipes[pipe].nextpipe) {
1240                         unlink_time_slot(dbri, pipe, PIPEinput,
1241                                          16, dbri->pipes[pipe].nextpipe);
1242                 }
1243                 for (pipe = dbri->chi_out_pipe;
1244                      pipe != 16; pipe = dbri->pipes[pipe].nextpipe) {
1245                         unlink_time_slot(dbri, pipe, PIPEoutput,
1246                                          16, dbri->pipes[pipe].nextpipe);
1247                 }
1248
1249                 dbri->chi_in_pipe = 16;
1250                 dbri->chi_out_pipe = 16;
1251
1252                 cmd = dbri_cmdlock(dbri, GetLock);
1253         }
1254
1255         if (master_or_slave == CHIslave) {
1256                 /* Setup DBRI for CHI Slave - receive clock, frame sync (FS)
1257                  *
1258                  * CHICM  = 0 (slave mode, 8 kHz frame rate)
1259                  * IR     = give immediate CHI status interrupt
1260                  * EN     = give CHI status interrupt upon change
1261                  */
1262                 *(cmd++) = DBRI_CMD(D_CHI, 0, D_CHI_CHICM(0));
1263         } else {
1264                 /* Setup DBRI for CHI Master - generate clock, FS
1265                  *
1266                  * BPF                          =  bits per 8 kHz frame
1267                  * 12.288 MHz / CHICM_divisor   = clock rate
1268                  * FD  =  1 - drive CHIFS on rising edge of CHICK
1269                  */
1270                 int clockrate = bits_per_frame * 8;
1271                 int divisor = 12288 / clockrate;
1272
1273                 if (divisor > 255 || divisor * clockrate != 12288)
1274                         printk(KERN_ERR "DBRI: illegal bits_per_frame in setup_chi\n");
1275
1276                 *(cmd++) = DBRI_CMD(D_CHI, 0, D_CHI_CHICM(divisor) | D_CHI_FD
1277                                     | D_CHI_BPF(bits_per_frame));
1278         }
1279
1280         dbri->chi_bpf = bits_per_frame;
1281
1282         /* CHI Data Mode
1283          *
1284          * RCE   =  0 - receive on falling edge of CHICK
1285          * XCE   =  1 - transmit on rising edge of CHICK
1286          * XEN   =  1 - enable transmitter
1287          * REN   =  1 - enable receiver
1288          */
1289
1290         *(cmd++) = DBRI_CMD(D_PAUSE, 0, 0);
1291         *(cmd++) = DBRI_CMD(D_CDM, 0, D_CDM_XCE | D_CDM_XEN | D_CDM_REN);
1292
1293         dbri_cmdsend(dbri, cmd);
1294 }
1295
1296 /*
1297 ****************************************************************************
1298 *********************** CS4215 audio codec management **********************
1299 ****************************************************************************
1300
1301 In the standard SPARC audio configuration, the CS4215 codec is attached
1302 to the DBRI via the CHI interface and few of the DBRI's PIO pins.
1303
1304 */
1305 static void cs4215_setup_pipes(struct snd_dbri * dbri)
1306 {
1307         /*
1308          * Data mode:
1309          * Pipe  4: Send timeslots 1-4 (audio data)
1310          * Pipe 20: Send timeslots 5-8 (part of ctrl data)
1311          * Pipe  6: Receive timeslots 1-4 (audio data)
1312          * Pipe 21: Receive timeslots 6-7. We can only receive 20 bits via
1313          *          interrupt, and the rest of the data (slot 5 and 8) is
1314          *          not relevant for us (only for doublechecking).
1315          *
1316          * Control mode:
1317          * Pipe 17: Send timeslots 1-4 (slots 5-8 are readonly)
1318          * Pipe 18: Receive timeslot 1 (clb).
1319          * Pipe 19: Receive timeslot 7 (version). 
1320          */
1321
1322         setup_pipe(dbri, 4, D_SDP_MEM | D_SDP_TO_SER | D_SDP_MSB);
1323         setup_pipe(dbri, 20, D_SDP_FIXED | D_SDP_TO_SER | D_SDP_MSB);
1324         setup_pipe(dbri, 6, D_SDP_MEM | D_SDP_FROM_SER | D_SDP_MSB);
1325         setup_pipe(dbri, 21, D_SDP_FIXED | D_SDP_FROM_SER | D_SDP_MSB);
1326
1327         setup_pipe(dbri, 17, D_SDP_FIXED | D_SDP_TO_SER | D_SDP_MSB);
1328         setup_pipe(dbri, 18, D_SDP_FIXED | D_SDP_FROM_SER | D_SDP_MSB);
1329         setup_pipe(dbri, 19, D_SDP_FIXED | D_SDP_FROM_SER | D_SDP_MSB);
1330 }
1331
1332 static int cs4215_init_data(struct cs4215 *mm)
1333 {
1334         /*
1335          * No action, memory resetting only.
1336          *
1337          * Data Time Slot 5-8
1338          * Speaker,Line and Headphone enable. Gain set to the half.
1339          * Input is mike.
1340          */
1341         mm->data[0] = CS4215_LO(0x20) | CS4215_HE | CS4215_LE;
1342         mm->data[1] = CS4215_RO(0x20) | CS4215_SE;
1343         mm->data[2] = CS4215_LG(0x8) | CS4215_IS | CS4215_PIO0 | CS4215_PIO1;
1344         mm->data[3] = CS4215_RG(0x8) | CS4215_MA(0xf);
1345
1346         /*
1347          * Control Time Slot 1-4
1348          * 0: Default I/O voltage scale
1349          * 1: 8 bit ulaw, 8kHz, mono, high pass filter disabled
1350          * 2: Serial enable, CHI master, 128 bits per frame, clock 1
1351          * 3: Tests disabled
1352          */
1353         mm->ctrl[0] = CS4215_RSRVD_1 | CS4215_MLB;
1354         mm->ctrl[1] = CS4215_DFR_ULAW | CS4215_FREQ[0].csval;
1355         mm->ctrl[2] = CS4215_XCLK | CS4215_BSEL_128 | CS4215_FREQ[0].xtal;
1356         mm->ctrl[3] = 0;
1357
1358         mm->status = 0;
1359         mm->version = 0xff;
1360         mm->precision = 8;      /* For ULAW */
1361         mm->channels = 2;
1362
1363         return 0;
1364 }
1365
1366 static void cs4215_setdata(struct snd_dbri * dbri, int muted)
1367 {
1368         if (muted) {
1369                 dbri->mm.data[0] |= 63;
1370                 dbri->mm.data[1] |= 63;
1371                 dbri->mm.data[2] &= ~15;
1372                 dbri->mm.data[3] &= ~15;
1373         } else {
1374                 /* Start by setting the playback attenuation. */
1375                 struct dbri_streaminfo *info = &dbri->stream_info[DBRI_PLAY];
1376                 int left_gain = info->left_gain % 64;
1377                 int right_gain = info->right_gain % 64;
1378
1379                 if (info->balance < DBRI_MID_BALANCE) {
1380                         right_gain *= info->balance;
1381                         right_gain /= DBRI_MID_BALANCE;
1382                 } else {
1383                         left_gain *= DBRI_RIGHT_BALANCE - info->balance;
1384                         left_gain /= DBRI_MID_BALANCE;
1385                 }
1386
1387                 dbri->mm.data[0] &= ~0x3f;      /* Reset the volume bits */
1388                 dbri->mm.data[1] &= ~0x3f;
1389                 dbri->mm.data[0] |= (DBRI_MAX_VOLUME - left_gain);
1390                 dbri->mm.data[1] |= (DBRI_MAX_VOLUME - right_gain);
1391
1392                 /* Now set the recording gain. */
1393                 info = &dbri->stream_info[DBRI_REC];
1394                 left_gain = info->left_gain % 16;
1395                 right_gain = info->right_gain % 16;
1396                 dbri->mm.data[2] |= CS4215_LG(left_gain);
1397                 dbri->mm.data[3] |= CS4215_RG(right_gain);
1398         }
1399
1400         xmit_fixed(dbri, 20, *(int *)dbri->mm.data);
1401 }
1402
1403 /*
1404  * Set the CS4215 to data mode.
1405  */
1406 static void cs4215_open(struct snd_dbri * dbri)
1407 {
1408         int data_width;
1409         u32 tmp;
1410
1411         dprintk(D_MM, "cs4215_open: %d channels, %d bits\n",
1412                 dbri->mm.channels, dbri->mm.precision);
1413
1414         /* Temporarily mute outputs, and wait 1/8000 sec (125 us)
1415          * to make sure this takes.  This avoids clicking noises.
1416          */
1417
1418         cs4215_setdata(dbri, 1);
1419         udelay(125);
1420
1421         /*
1422          * Data mode:
1423          * Pipe  4: Send timeslots 1-4 (audio data)
1424          * Pipe 20: Send timeslots 5-8 (part of ctrl data)
1425          * Pipe  6: Receive timeslots 1-4 (audio data)
1426          * Pipe 21: Receive timeslots 6-7. We can only receive 20 bits via
1427          *          interrupt, and the rest of the data (slot 5 and 8) is
1428          *          not relevant for us (only for doublechecking).
1429          *
1430          * Just like in control mode, the time slots are all offset by eight
1431          * bits.  The CS4215, it seems, observes TSIN (the delayed signal)
1432          * even if it's the CHI master.  Don't ask me...
1433          */
1434         tmp = sbus_readl(dbri->regs + REG0);
1435         tmp &= ~(D_C);          /* Disable CHI */
1436         sbus_writel(tmp, dbri->regs + REG0);
1437
1438         /* Switch CS4215 to data mode - set PIO3 to 1 */
1439         sbus_writel(D_ENPIO | D_PIO1 | D_PIO3 |
1440                     (dbri->mm.onboard ? D_PIO0 : D_PIO2), dbri->regs + REG2);
1441
1442         reset_chi(dbri, CHIslave, 128);
1443
1444         /* Note: this next doesn't work for 8-bit stereo, because the two
1445          * channels would be on timeslots 1 and 3, with 2 and 4 idle.
1446          * (See CS4215 datasheet Fig 15)
1447          *
1448          * DBRI non-contiguous mode would be required to make this work.
1449          */
1450         data_width = dbri->mm.channels * dbri->mm.precision;
1451
1452         link_time_slot(dbri, 20, PIPEoutput, 16, 32, dbri->mm.offset + 32);
1453         link_time_slot(dbri, 4, PIPEoutput, 16, data_width, dbri->mm.offset);
1454         link_time_slot(dbri, 6, PIPEinput, 16, data_width, dbri->mm.offset);
1455         link_time_slot(dbri, 21, PIPEinput, 16, 16, dbri->mm.offset + 40);
1456
1457         /* FIXME: enable CHI after _setdata? */
1458         tmp = sbus_readl(dbri->regs + REG0);
1459         tmp |= D_C;             /* Enable CHI */
1460         sbus_writel(tmp, dbri->regs + REG0);
1461
1462         cs4215_setdata(dbri, 0);
1463 }
1464
1465 /*
1466  * Send the control information (i.e. audio format)
1467  */
1468 static int cs4215_setctrl(struct snd_dbri * dbri)
1469 {
1470         int i, val;
1471         u32 tmp;
1472
1473         /* FIXME - let the CPU do something useful during these delays */
1474
1475         /* Temporarily mute outputs, and wait 1/8000 sec (125 us)
1476          * to make sure this takes.  This avoids clicking noises.
1477          */
1478         cs4215_setdata(dbri, 1);
1479         udelay(125);
1480
1481         /*
1482          * Enable Control mode: Set DBRI's PIO3 (4215's D/~C) to 0, then wait
1483          * 12 cycles <= 12/(5512.5*64) sec = 34.01 usec
1484          */
1485         val = D_ENPIO | D_PIO1 | (dbri->mm.onboard ? D_PIO0 : D_PIO2);
1486         sbus_writel(val, dbri->regs + REG2);
1487         dprintk(D_MM, "cs4215_setctrl: reg2=0x%x\n", val);
1488         udelay(34);
1489
1490         /* In Control mode, the CS4215 is a slave device, so the DBRI must
1491          * operate as CHI master, supplying clocking and frame synchronization.
1492          *
1493          * In Data mode, however, the CS4215 must be CHI master to insure
1494          * that its data stream is synchronous with its codec.
1495          *
1496          * The upshot of all this?  We start by putting the DBRI into master
1497          * mode, program the CS4215 in Control mode, then switch the CS4215
1498          * into Data mode and put the DBRI into slave mode.  Various timing
1499          * requirements must be observed along the way.
1500          *
1501          * Oh, and one more thing, on a SPARCStation 20 (and maybe
1502          * others?), the addressing of the CS4215's time slots is
1503          * offset by eight bits, so we add eight to all the "cycle"
1504          * values in the Define Time Slot (DTS) commands.  This is
1505          * done in hardware by a TI 248 that delays the DBRI->4215
1506          * frame sync signal by eight clock cycles.  Anybody know why?
1507          */
1508         tmp = sbus_readl(dbri->regs + REG0);
1509         tmp &= ~D_C;            /* Disable CHI */
1510         sbus_writel(tmp, dbri->regs + REG0);
1511
1512         reset_chi(dbri, CHImaster, 128);
1513
1514         /*
1515          * Control mode:
1516          * Pipe 17: Send timeslots 1-4 (slots 5-8 are readonly)
1517          * Pipe 18: Receive timeslot 1 (clb).
1518          * Pipe 19: Receive timeslot 7 (version). 
1519          */
1520
1521         link_time_slot(dbri, 17, PIPEoutput, 16, 32, dbri->mm.offset);
1522         link_time_slot(dbri, 18, PIPEinput, 16, 8, dbri->mm.offset);
1523         link_time_slot(dbri, 19, PIPEinput, 16, 8, dbri->mm.offset + 48);
1524
1525         /* Wait for the chip to echo back CLB (Control Latch Bit) as zero */
1526         dbri->mm.ctrl[0] &= ~CS4215_CLB;
1527         xmit_fixed(dbri, 17, *(int *)dbri->mm.ctrl);
1528
1529         tmp = sbus_readl(dbri->regs + REG0);
1530         tmp |= D_C;             /* Enable CHI */
1531         sbus_writel(tmp, dbri->regs + REG0);
1532
1533         for (i = 10; ((dbri->mm.status & 0xe4) != 0x20); --i) {
1534                 msleep_interruptible(1);
1535         }
1536         if (i == 0) {
1537                 dprintk(D_MM, "CS4215 didn't respond to CLB (0x%02x)\n",
1538                         dbri->mm.status);
1539                 return -1;
1540         }
1541
1542         /* Disable changes to our copy of the version number, as we are about
1543          * to leave control mode.
1544          */
1545         recv_fixed(dbri, 19, NULL);
1546
1547         /* Terminate CS4215 control mode - data sheet says
1548          * "Set CLB=1 and send two more frames of valid control info"
1549          */
1550         dbri->mm.ctrl[0] |= CS4215_CLB;
1551         xmit_fixed(dbri, 17, *(int *)dbri->mm.ctrl);
1552
1553         /* Two frames of control info @ 8kHz frame rate = 250 us delay */
1554         udelay(250);
1555
1556         cs4215_setdata(dbri, 0);
1557
1558         return 0;
1559 }
1560
1561 /*
1562  * Setup the codec with the sampling rate, audio format and number of
1563  * channels.
1564  * As part of the process we resend the settings for the data
1565  * timeslots as well.
1566  */
1567 static int cs4215_prepare(struct snd_dbri * dbri, unsigned int rate,
1568                           snd_pcm_format_t format, unsigned int channels)
1569 {
1570         int freq_idx;
1571         int ret = 0;
1572
1573         /* Lookup index for this rate */
1574         for (freq_idx = 0; CS4215_FREQ[freq_idx].freq != 0; freq_idx++) {
1575                 if (CS4215_FREQ[freq_idx].freq == rate)
1576                         break;
1577         }
1578         if (CS4215_FREQ[freq_idx].freq != rate) {
1579                 printk(KERN_WARNING "DBRI: Unsupported rate %d Hz\n", rate);
1580                 return -1;
1581         }
1582
1583         switch (format) {
1584         case SNDRV_PCM_FORMAT_MU_LAW:
1585                 dbri->mm.ctrl[1] = CS4215_DFR_ULAW;
1586                 dbri->mm.precision = 8;
1587                 break;
1588         case SNDRV_PCM_FORMAT_A_LAW:
1589                 dbri->mm.ctrl[1] = CS4215_DFR_ALAW;
1590                 dbri->mm.precision = 8;
1591                 break;
1592         case SNDRV_PCM_FORMAT_U8:
1593                 dbri->mm.ctrl[1] = CS4215_DFR_LINEAR8;
1594                 dbri->mm.precision = 8;
1595                 break;
1596         case SNDRV_PCM_FORMAT_S16_BE:
1597                 dbri->mm.ctrl[1] = CS4215_DFR_LINEAR16;
1598                 dbri->mm.precision = 16;
1599                 break;
1600         default:
1601                 printk(KERN_WARNING "DBRI: Unsupported format %d\n", format);
1602                 return -1;
1603         }
1604
1605         /* Add rate parameters */
1606         dbri->mm.ctrl[1] |= CS4215_FREQ[freq_idx].csval;
1607         dbri->mm.ctrl[2] = CS4215_XCLK |
1608             CS4215_BSEL_128 | CS4215_FREQ[freq_idx].xtal;
1609
1610         dbri->mm.channels = channels;
1611         /* Stereo bit: 8 bit stereo not working yet. */
1612         if ((channels > 1) && (dbri->mm.precision == 16))
1613                 dbri->mm.ctrl[1] |= CS4215_DFR_STEREO;
1614
1615         ret = cs4215_setctrl(dbri);
1616         if (ret == 0)
1617                 cs4215_open(dbri);      /* set codec to data mode */
1618
1619         return ret;
1620 }
1621
1622 /*
1623  *
1624  */
1625 static int cs4215_init(struct snd_dbri * dbri)
1626 {
1627         u32 reg2 = sbus_readl(dbri->regs + REG2);
1628         dprintk(D_MM, "cs4215_init: reg2=0x%x\n", reg2);
1629
1630         /* Look for the cs4215 chips */
1631         if (reg2 & D_PIO2) {
1632                 dprintk(D_MM, "Onboard CS4215 detected\n");
1633                 dbri->mm.onboard = 1;
1634         }
1635         if (reg2 & D_PIO0) {
1636                 dprintk(D_MM, "Speakerbox detected\n");
1637                 dbri->mm.onboard = 0;
1638
1639                 if (reg2 & D_PIO2) {
1640                         printk(KERN_INFO "DBRI: Using speakerbox / "
1641                                "ignoring onboard mmcodec.\n");
1642                         sbus_writel(D_ENPIO2, dbri->regs + REG2);
1643                 }
1644         }
1645
1646         if (!(reg2 & (D_PIO0 | D_PIO2))) {
1647                 printk(KERN_ERR "DBRI: no mmcodec found.\n");
1648                 return -EIO;
1649         }
1650
1651         cs4215_setup_pipes(dbri);
1652
1653         cs4215_init_data(&dbri->mm);
1654
1655         /* Enable capture of the status & version timeslots. */
1656         recv_fixed(dbri, 18, &dbri->mm.status);
1657         recv_fixed(dbri, 19, &dbri->mm.version);
1658
1659         dbri->mm.offset = dbri->mm.onboard ? 0 : 8;
1660         if (cs4215_setctrl(dbri) == -1 || dbri->mm.version == 0xff) {
1661                 dprintk(D_MM, "CS4215 failed probe at offset %d\n",
1662                         dbri->mm.offset);
1663                 return -EIO;
1664         }
1665         dprintk(D_MM, "Found CS4215 at offset %d\n", dbri->mm.offset);
1666
1667         return 0;
1668 }
1669
1670 /*
1671 ****************************************************************************
1672 *************************** DBRI interrupt handler *************************
1673 ****************************************************************************
1674
1675 The DBRI communicates with the CPU mainly via a circular interrupt
1676 buffer.  When an interrupt is signaled, the CPU walks through the
1677 buffer and calls dbri_process_one_interrupt() for each interrupt word.
1678 Complicated interrupts are handled by dedicated functions (which
1679 appear first in this file).  Any pending interrupts can be serviced by
1680 calling dbri_process_interrupt_buffer(), which works even if the CPU's
1681 interrupts are disabled.  This function is used by dbri_cmdlock()
1682 to make sure we're synced up with the chip before each command sequence,
1683 even if we're running cli'ed.
1684
1685 */
1686
1687 /* xmit_descs()
1688  *
1689  * Transmit the current TD's for recording/playing, if needed.
1690  * For playback, ALSA has filled the DMA memory with new data (we hope).
1691  */
1692 static void xmit_descs(unsigned long data)
1693 {
1694         struct snd_dbri *dbri = (struct snd_dbri *) data;
1695         struct dbri_streaminfo *info;
1696         volatile s32 *cmd;
1697         unsigned long flags;
1698         int first_td;
1699
1700         if (dbri == NULL)
1701                 return;         /* Disabled */
1702
1703         /* First check the recording stream for buffer overflow */
1704         info = &dbri->stream_info[DBRI_REC];
1705         spin_lock_irqsave(&dbri->lock, flags);
1706
1707         if ((info->left >= info->size) && (info->pipe >= 0)) {
1708                 first_td = dbri->pipes[info->pipe].first_desc;
1709
1710                 dprintk(D_DESC, "xmit_descs rec @ TD %d\n", first_td);
1711
1712                 /* Stream could be closed by the time we run. */
1713                 if (first_td < 0) {
1714                         goto play;
1715                 }
1716
1717                 cmd = dbri_cmdlock(dbri, NoGetLock);
1718                 *(cmd++) = DBRI_CMD(D_SDP, 0,
1719                                     dbri->pipes[info->pipe].sdp
1720                                     | D_SDP_P | D_SDP_EVERY | D_SDP_C);
1721                 *(cmd++) = dbri->dma_dvma + dbri_dma_off(desc, first_td);
1722                 dbri_cmdsend(dbri, cmd);
1723
1724                 /* Reset our admin of the pipe & bytes read. */
1725                 dbri->pipes[info->pipe].desc = first_td;
1726                 info->left = 0;
1727         }
1728
1729 play:
1730         spin_unlock_irqrestore(&dbri->lock, flags);
1731
1732         /* Now check the playback stream for buffer underflow */
1733         info = &dbri->stream_info[DBRI_PLAY];
1734         spin_lock_irqsave(&dbri->lock, flags);
1735
1736         if ((info->left <= 0) && (info->pipe >= 0)) {
1737                 first_td = dbri->pipes[info->pipe].first_desc;
1738
1739                 dprintk(D_DESC, "xmit_descs play @ TD %d\n", first_td);
1740
1741                 /* Stream could be closed by the time we run. */
1742                 if (first_td < 0) {
1743                         spin_unlock_irqrestore(&dbri->lock, flags);
1744                         return;
1745                 }
1746
1747                 cmd = dbri_cmdlock(dbri, NoGetLock);
1748                 *(cmd++) = DBRI_CMD(D_SDP, 0,
1749                                     dbri->pipes[info->pipe].sdp
1750                                     | D_SDP_P | D_SDP_EVERY | D_SDP_C);
1751                 *(cmd++) = dbri->dma_dvma + dbri_dma_off(desc, first_td);
1752                 dbri_cmdsend(dbri, cmd);
1753
1754                 /* Reset our admin of the pipe & bytes written. */
1755                 dbri->pipes[info->pipe].desc = first_td;
1756                 info->left = info->size;
1757         }
1758         spin_unlock_irqrestore(&dbri->lock, flags);
1759 }
1760
1761 static DECLARE_TASKLET(xmit_descs_task, xmit_descs, 0);
1762
1763 /* transmission_complete_intr()
1764  *
1765  * Called by main interrupt handler when DBRI signals transmission complete
1766  * on a pipe (interrupt triggered by the B bit in a transmit descriptor).
1767  *
1768  * Walks through the pipe's list of transmit buffer descriptors and marks
1769  * them as available. Stops when the first descriptor is found without
1770  * TBC (Transmit Buffer Complete) set, or we've run through them all.
1771  *
1772  * The DMA buffers are not released, but re-used. Since the transmit buffer
1773  * descriptors are not clobbered, they can be re-submitted as is. This is
1774  * done by the xmit_descs() tasklet above since that could take longer.
1775  */
1776
1777 static void transmission_complete_intr(struct snd_dbri * dbri, int pipe)
1778 {
1779         struct dbri_streaminfo *info;
1780         int td;
1781         int status;
1782
1783         info = &dbri->stream_info[DBRI_PLAY];
1784
1785         td = dbri->pipes[pipe].desc;
1786         while (td >= 0) {
1787                 if (td >= DBRI_NO_DESCS) {
1788                         printk(KERN_ERR "DBRI: invalid td on pipe %d\n", pipe);
1789                         return;
1790                 }
1791
1792                 status = DBRI_TD_STATUS(dbri->dma->desc[td].word4);
1793                 if (!(status & DBRI_TD_TBC)) {
1794                         break;
1795                 }
1796
1797                 dprintk(D_INT, "TD %d, status 0x%02x\n", td, status);
1798
1799                 dbri->dma->desc[td].word4 = 0;  /* Reset it for next time. */
1800                 info->offset += dbri->descs[td].len;
1801                 info->left -= dbri->descs[td].len;
1802
1803                 /* On the last TD, transmit them all again. */
1804                 if (dbri->descs[td].next == -1) {
1805                         if (info->left > 0) {
1806                                 printk(KERN_WARNING
1807                                        "%d bytes left after last transfer.\n",
1808                                        info->left);
1809                                 info->left = 0;
1810                         }
1811                         tasklet_schedule(&xmit_descs_task);
1812                 }
1813
1814                 td = dbri->descs[td].next;
1815                 dbri->pipes[pipe].desc = td;
1816         }
1817
1818         /* Notify ALSA */
1819         if (spin_is_locked(&dbri->lock)) {
1820                 spin_unlock(&dbri->lock);
1821                 snd_pcm_period_elapsed(info->substream);
1822                 spin_lock(&dbri->lock);
1823         } else
1824                 snd_pcm_period_elapsed(info->substream);
1825 }
1826
1827 static void reception_complete_intr(struct snd_dbri * dbri, int pipe)
1828 {
1829         struct dbri_streaminfo *info;
1830         int rd = dbri->pipes[pipe].desc;
1831         s32 status;
1832
1833         if (rd < 0 || rd >= DBRI_NO_DESCS) {
1834                 printk(KERN_ERR "DBRI: invalid rd on pipe %d\n", pipe);
1835                 return;
1836         }
1837
1838         dbri->descs[rd].inuse = 0;
1839         dbri->pipes[pipe].desc = dbri->descs[rd].next;
1840         status = dbri->dma->desc[rd].word1;
1841         dbri->dma->desc[rd].word1 = 0;  /* Reset it for next time. */
1842
1843         info = &dbri->stream_info[DBRI_REC];
1844         info->offset += DBRI_RD_CNT(status);
1845         info->left += DBRI_RD_CNT(status);
1846
1847         /* FIXME: Check status */
1848
1849         dprintk(D_INT, "Recv RD %d, status 0x%02x, len %d\n",
1850                 rd, DBRI_RD_STATUS(status), DBRI_RD_CNT(status));
1851
1852         /* On the last TD, transmit them all again. */
1853         if (dbri->descs[rd].next == -1) {
1854                 if (info->left > info->size) {
1855                         printk(KERN_WARNING
1856                                "%d bytes recorded in %d size buffer.\n",
1857                                info->left, info->size);
1858                 }
1859                 tasklet_schedule(&xmit_descs_task);
1860         }
1861
1862         /* Notify ALSA */
1863         if (spin_is_locked(&dbri->lock)) {
1864                 spin_unlock(&dbri->lock);
1865                 snd_pcm_period_elapsed(info->substream);
1866                 spin_lock(&dbri->lock);
1867         } else
1868                 snd_pcm_period_elapsed(info->substream);
1869 }
1870
1871 static void dbri_process_one_interrupt(struct snd_dbri * dbri, int x)
1872 {
1873         int val = D_INTR_GETVAL(x);
1874         int channel = D_INTR_GETCHAN(x);
1875         int command = D_INTR_GETCMD(x);
1876         int code = D_INTR_GETCODE(x);
1877 #ifdef DBRI_DEBUG
1878         int rval = D_INTR_GETRVAL(x);
1879 #endif
1880
1881         if (channel == D_INTR_CMD) {
1882                 dprintk(D_CMD, "INTR: Command: %-5s  Value:%d\n",
1883                         cmds[command], val);
1884         } else {
1885                 dprintk(D_INT, "INTR: Chan:%d Code:%d Val:%#x\n",
1886                         channel, code, rval);
1887         }
1888
1889         if (channel == D_INTR_CMD && command == D_WAIT) {
1890                 dbri->wait_ackd = val;
1891                 if (dbri->wait_send != val) {
1892                         printk(KERN_ERR "Processing wait command %d when %d was send.\n",
1893                                val, dbri->wait_send);
1894                 }
1895                 return;
1896         }
1897
1898         switch (code) {
1899         case D_INTR_BRDY:
1900                 reception_complete_intr(dbri, channel);
1901                 break;
1902         case D_INTR_XCMP:
1903         case D_INTR_MINT:
1904                 transmission_complete_intr(dbri, channel);
1905                 break;
1906         case D_INTR_UNDR:
1907                 /* UNDR - Transmission underrun
1908                  * resend SDP command with clear pipe bit (C) set
1909                  */
1910                 {
1911                         volatile s32 *cmd;
1912
1913                         int pipe = channel;
1914                         int td = dbri->pipes[pipe].desc;
1915
1916                         dbri->dma->desc[td].word4 = 0;
1917                         cmd = dbri_cmdlock(dbri, NoGetLock);
1918                         *(cmd++) = DBRI_CMD(D_SDP, 0,
1919                                             dbri->pipes[pipe].sdp
1920                                             | D_SDP_P | D_SDP_C | D_SDP_2SAME);
1921                         *(cmd++) = dbri->dma_dvma + dbri_dma_off(desc, td);
1922                         dbri_cmdsend(dbri, cmd);
1923                 }
1924                 break;
1925         case D_INTR_FXDT:
1926                 /* FXDT - Fixed data change */
1927                 if (dbri->pipes[channel].sdp & D_SDP_MSB)
1928                         val = reverse_bytes(val, dbri->pipes[channel].length);
1929
1930                 if (dbri->pipes[channel].recv_fixed_ptr)
1931                         *(dbri->pipes[channel].recv_fixed_ptr) = val;
1932                 break;
1933         default:
1934                 if (channel != D_INTR_CMD)
1935                         printk(KERN_WARNING
1936                                "DBRI: Ignored Interrupt: %d (0x%x)\n", code, x);
1937         }
1938 }
1939
1940 /* dbri_process_interrupt_buffer advances through the DBRI's interrupt
1941  * buffer until it finds a zero word (indicating nothing more to do
1942  * right now).  Non-zero words require processing and are handed off
1943  * to dbri_process_one_interrupt AFTER advancing the pointer.  This
1944  * order is important since we might recurse back into this function
1945  * and need to make sure the pointer has been advanced first.
1946  */
1947 static void dbri_process_interrupt_buffer(struct snd_dbri * dbri)
1948 {
1949         s32 x;
1950
1951         while ((x = dbri->dma->intr[dbri->dbri_irqp]) != 0) {
1952                 dbri->dma->intr[dbri->dbri_irqp] = 0;
1953                 dbri->dbri_irqp++;
1954                 if (dbri->dbri_irqp == (DBRI_NO_INTS * DBRI_INT_BLK))
1955                         dbri->dbri_irqp = 1;
1956                 else if ((dbri->dbri_irqp & (DBRI_INT_BLK - 1)) == 0)
1957                         dbri->dbri_irqp++;
1958
1959                 dbri_process_one_interrupt(dbri, x);
1960         }
1961 }
1962
1963 static irqreturn_t snd_dbri_interrupt(int irq, void *dev_id,
1964                                       struct pt_regs *regs)
1965 {
1966         struct snd_dbri *dbri = dev_id;
1967         static int errcnt = 0;
1968         int x;
1969
1970         if (dbri == NULL)
1971                 return IRQ_NONE;
1972         spin_lock(&dbri->lock);
1973
1974         /*
1975          * Read it, so the interrupt goes away.
1976          */
1977         x = sbus_readl(dbri->regs + REG1);
1978
1979         if (x & (D_MRR | D_MLE | D_LBG | D_MBE)) {
1980                 u32 tmp;
1981
1982                 if (x & D_MRR)
1983                         printk(KERN_ERR
1984                                "DBRI: Multiple Error Ack on SBus reg1=0x%x\n",
1985                                x);
1986                 if (x & D_MLE)
1987                         printk(KERN_ERR
1988                                "DBRI: Multiple Late Error on SBus reg1=0x%x\n",
1989                                x);
1990                 if (x & D_LBG)
1991                         printk(KERN_ERR
1992                                "DBRI: Lost Bus Grant on SBus reg1=0x%x\n", x);
1993                 if (x & D_MBE)
1994                         printk(KERN_ERR
1995                                "DBRI: Burst Error on SBus reg1=0x%x\n", x);
1996
1997                 /* Some of these SBus errors cause the chip's SBus circuitry
1998                  * to be disabled, so just re-enable and try to keep going.
1999                  *
2000                  * The only one I've seen is MRR, which will be triggered
2001                  * if you let a transmit pipe underrun, then try to CDP it.
2002                  *
2003                  * If these things persist, we reset the chip.
2004                  */
2005                 if ((++errcnt) % 10 == 0) {
2006                         dprintk(D_INT, "Interrupt errors exceeded.\n");
2007                         dbri_reset(dbri);
2008                 } else {
2009                         tmp = sbus_readl(dbri->regs + REG0);
2010                         tmp &= ~(D_D);
2011                         sbus_writel(tmp, dbri->regs + REG0);
2012                 }
2013         }
2014
2015         dbri_process_interrupt_buffer(dbri);
2016
2017         /* FIXME: Write 0 into regs to ACK interrupt */
2018
2019         spin_unlock(&dbri->lock);
2020
2021         return IRQ_HANDLED;
2022 }
2023
2024 /****************************************************************************
2025                 PCM Interface
2026 ****************************************************************************/
2027 static struct snd_pcm_hardware snd_dbri_pcm_hw = {
2028         .info                   = (SNDRV_PCM_INFO_MMAP |
2029                                    SNDRV_PCM_INFO_INTERLEAVED |
2030                                    SNDRV_PCM_INFO_BLOCK_TRANSFER |
2031                                    SNDRV_PCM_INFO_MMAP_VALID),
2032         .formats                = SNDRV_PCM_FMTBIT_MU_LAW |
2033                                   SNDRV_PCM_FMTBIT_A_LAW |
2034                                   SNDRV_PCM_FMTBIT_U8 |
2035                                   SNDRV_PCM_FMTBIT_S16_BE,
2036         .rates                  = SNDRV_PCM_RATE_8000_48000,
2037         .rate_min               = 8000,
2038         .rate_max               = 48000,
2039         .channels_min           = 1,
2040         .channels_max           = 2,
2041         .buffer_bytes_max       = (64 * 1024),
2042         .period_bytes_min       = 1,
2043         .period_bytes_max       = DBRI_TD_MAXCNT,
2044         .periods_min            = 1,
2045         .periods_max            = 1024,
2046 };
2047
2048 static int snd_dbri_open(struct snd_pcm_substream *substream)
2049 {
2050         struct snd_dbri *dbri = snd_pcm_substream_chip(substream);
2051         struct snd_pcm_runtime *runtime = substream->runtime;
2052         struct dbri_streaminfo *info = DBRI_STREAM(dbri, substream);
2053         unsigned long flags;
2054
2055         dprintk(D_USR, "open audio output.\n");
2056         runtime->hw = snd_dbri_pcm_hw;
2057
2058         spin_lock_irqsave(&dbri->lock, flags);
2059         info->substream = substream;
2060         info->left = 0;
2061         info->offset = 0;
2062         info->dvma_buffer = 0;
2063         info->pipe = -1;
2064         spin_unlock_irqrestore(&dbri->lock, flags);
2065
2066         cs4215_open(dbri);
2067
2068         return 0;
2069 }
2070
2071 static int snd_dbri_close(struct snd_pcm_substream *substream)
2072 {
2073         struct snd_dbri *dbri = snd_pcm_substream_chip(substream);
2074         struct dbri_streaminfo *info = DBRI_STREAM(dbri, substream);
2075
2076         dprintk(D_USR, "close audio output.\n");
2077         info->substream = NULL;
2078         info->left = 0;
2079         info->offset = 0;
2080
2081         return 0;
2082 }
2083
2084 static int snd_dbri_hw_params(struct snd_pcm_substream *substream,
2085                               struct snd_pcm_hw_params *hw_params)
2086 {
2087         struct snd_pcm_runtime *runtime = substream->runtime;
2088         struct snd_dbri *dbri = snd_pcm_substream_chip(substream);
2089         struct dbri_streaminfo *info = DBRI_STREAM(dbri, substream);
2090         int direction;
2091         int ret;
2092
2093         /* set sampling rate, audio format and number of channels */
2094         ret = cs4215_prepare(dbri, params_rate(hw_params),
2095                              params_format(hw_params),
2096                              params_channels(hw_params));
2097         if (ret != 0)
2098                 return ret;
2099
2100         if ((ret = snd_pcm_lib_malloc_pages(substream,
2101                                 params_buffer_bytes(hw_params))) < 0) {
2102                 printk(KERN_ERR "malloc_pages failed with %d\n", ret);
2103                 return ret;
2104         }
2105
2106         /* hw_params can get called multiple times. Only map the DMA once.
2107          */
2108         if (info->dvma_buffer == 0) {
2109                 if (DBRI_STREAMNO(substream) == DBRI_PLAY)
2110                         direction = SBUS_DMA_TODEVICE;
2111                 else
2112                         direction = SBUS_DMA_FROMDEVICE;
2113
2114                 info->dvma_buffer = sbus_map_single(dbri->sdev,
2115                                         runtime->dma_area,
2116                                         params_buffer_bytes(hw_params),
2117                                         direction);
2118         }
2119
2120         direction = params_buffer_bytes(hw_params);
2121         dprintk(D_USR, "hw_params: %d bytes, dvma=%x\n",
2122                 direction, info->dvma_buffer);
2123         return 0;
2124 }
2125
2126 static int snd_dbri_hw_free(struct snd_pcm_substream *substream)
2127 {
2128         struct snd_dbri *dbri = snd_pcm_substream_chip(substream);
2129         struct dbri_streaminfo *info = DBRI_STREAM(dbri, substream);
2130         int direction;
2131         dprintk(D_USR, "hw_free.\n");
2132
2133         /* hw_free can get called multiple times. Only unmap the DMA once.
2134          */
2135         if (info->dvma_buffer) {
2136                 if (DBRI_STREAMNO(substream) == DBRI_PLAY)
2137                         direction = SBUS_DMA_TODEVICE;
2138                 else
2139                         direction = SBUS_DMA_FROMDEVICE;
2140
2141                 sbus_unmap_single(dbri->sdev, info->dvma_buffer,
2142                                   substream->runtime->buffer_size, direction);
2143                 info->dvma_buffer = 0;
2144         }
2145         info->pipe = -1;
2146
2147         return snd_pcm_lib_free_pages(substream);
2148 }
2149
2150 static int snd_dbri_prepare(struct snd_pcm_substream *substream)
2151 {
2152         struct snd_dbri *dbri = snd_pcm_substream_chip(substream);
2153         struct dbri_streaminfo *info = DBRI_STREAM(dbri, substream);
2154         struct snd_pcm_runtime *runtime = substream->runtime;
2155         int ret;
2156
2157         info->size = snd_pcm_lib_buffer_bytes(substream);
2158         if (DBRI_STREAMNO(substream) == DBRI_PLAY)
2159                 info->pipe = 4; /* Send pipe */
2160         else {
2161                 info->pipe = 6; /* Receive pipe */
2162                 info->left = info->size;        /* To trigger submittal */
2163         }
2164
2165         spin_lock_irq(&dbri->lock);
2166
2167         /* Setup the all the transmit/receive desciptors to cover the
2168          * whole DMA buffer.
2169          */
2170         ret = setup_descs(dbri, DBRI_STREAMNO(substream),
2171                           snd_pcm_lib_period_bytes(substream));
2172
2173         runtime->stop_threshold = DBRI_TD_MAXCNT / runtime->channels;
2174
2175         spin_unlock_irq(&dbri->lock);
2176
2177         dprintk(D_USR, "prepare audio output. %d bytes\n", info->size);
2178         return ret;
2179 }
2180
2181 static int snd_dbri_trigger(struct snd_pcm_substream *substream, int cmd)
2182 {
2183         struct snd_dbri *dbri = snd_pcm_substream_chip(substream);
2184         struct dbri_streaminfo *info = DBRI_STREAM(dbri, substream);
2185         int ret = 0;
2186
2187         switch (cmd) {
2188         case SNDRV_PCM_TRIGGER_START:
2189                 dprintk(D_USR, "start audio, period is %d bytes\n",
2190                         (int)snd_pcm_lib_period_bytes(substream));
2191                 /* Enable & schedule the tasklet that re-submits the TDs. */
2192                 xmit_descs_task.data = (unsigned long)dbri;
2193                 tasklet_schedule(&xmit_descs_task);
2194                 break;
2195         case SNDRV_PCM_TRIGGER_STOP:
2196                 dprintk(D_USR, "stop audio.\n");
2197                 /* Make the tasklet bail out immediately. */
2198                 xmit_descs_task.data = 0;
2199                 reset_pipe(dbri, info->pipe);
2200                 break;
2201         default:
2202                 ret = -EINVAL;
2203         }
2204
2205         return ret;
2206 }
2207
2208 static snd_pcm_uframes_t snd_dbri_pointer(struct snd_pcm_substream *substream)
2209 {
2210         struct snd_dbri *dbri = snd_pcm_substream_chip(substream);
2211         struct dbri_streaminfo *info = DBRI_STREAM(dbri, substream);
2212         snd_pcm_uframes_t ret;
2213
2214         ret = bytes_to_frames(substream->runtime, info->offset)
2215                 % substream->runtime->buffer_size;
2216         dprintk(D_USR, "I/O pointer: %ld frames, %d bytes left.\n",
2217                 ret, info->left);
2218         return ret;
2219 }
2220
2221 static struct snd_pcm_ops snd_dbri_ops = {
2222         .open = snd_dbri_open,
2223         .close = snd_dbri_close,
2224         .ioctl = snd_pcm_lib_ioctl,
2225         .hw_params = snd_dbri_hw_params,
2226         .hw_free = snd_dbri_hw_free,
2227         .prepare = snd_dbri_prepare,
2228         .trigger = snd_dbri_trigger,
2229         .pointer = snd_dbri_pointer,
2230 };
2231
2232 static int __devinit snd_dbri_pcm(struct snd_dbri * dbri)
2233 {
2234         struct snd_pcm *pcm;
2235         int err;
2236
2237         if ((err = snd_pcm_new(dbri->card,
2238                                /* ID */             "sun_dbri",
2239                                /* device */         0,
2240                                /* playback count */ 1,
2241                                /* capture count */  1, &pcm)) < 0)
2242                 return err;
2243         snd_assert(pcm != NULL, return -EINVAL);
2244
2245         snd_pcm_set_ops(pcm, SNDRV_PCM_STREAM_PLAYBACK, &snd_dbri_ops);
2246         snd_pcm_set_ops(pcm, SNDRV_PCM_STREAM_CAPTURE, &snd_dbri_ops);
2247
2248         pcm->private_data = dbri;
2249         pcm->info_flags = 0;
2250         strcpy(pcm->name, dbri->card->shortname);
2251         dbri->pcm = pcm;
2252
2253         if ((err = snd_pcm_lib_preallocate_pages_for_all(pcm,
2254                         SNDRV_DMA_TYPE_CONTINUOUS,
2255                         snd_dma_continuous_data(GFP_KERNEL),
2256                         64 * 1024, 64 * 1024)) < 0) {
2257                 return err;
2258         }
2259
2260         return 0;
2261 }
2262
2263 /*****************************************************************************
2264                         Mixer interface
2265 *****************************************************************************/
2266
2267 static int snd_cs4215_info_volume(struct snd_kcontrol *kcontrol,
2268                                   struct snd_ctl_elem_info *uinfo)
2269 {
2270         uinfo->type = SNDRV_CTL_ELEM_TYPE_INTEGER;
2271         uinfo->count = 2;
2272         uinfo->value.integer.min = 0;
2273         if (kcontrol->private_value == DBRI_PLAY) {
2274                 uinfo->value.integer.max = DBRI_MAX_VOLUME;
2275         } else {
2276                 uinfo->value.integer.max = DBRI_MAX_GAIN;
2277         }
2278         return 0;
2279 }
2280
2281 static int snd_cs4215_get_volume(struct snd_kcontrol *kcontrol,
2282                                  struct snd_ctl_elem_value *ucontrol)
2283 {
2284         struct snd_dbri *dbri = snd_kcontrol_chip(kcontrol);
2285         struct dbri_streaminfo *info;
2286         snd_assert(dbri != NULL, return -EINVAL);
2287         info = &dbri->stream_info[kcontrol->private_value];
2288         snd_assert(info != NULL, return -EINVAL);
2289
2290         ucontrol->value.integer.value[0] = info->left_gain;
2291         ucontrol->value.integer.value[1] = info->right_gain;
2292         return 0;
2293 }
2294
2295 static int snd_cs4215_put_volume(struct snd_kcontrol *kcontrol,
2296                                  struct snd_ctl_elem_value *ucontrol)
2297 {
2298         struct snd_dbri *dbri = snd_kcontrol_chip(kcontrol);
2299         struct dbri_streaminfo *info = &dbri->stream_info[kcontrol->private_value];
2300         unsigned long flags;
2301         int changed = 0;
2302
2303         if (info->left_gain != ucontrol->value.integer.value[0]) {
2304                 info->left_gain = ucontrol->value.integer.value[0];
2305                 changed = 1;
2306         }
2307         if (info->right_gain != ucontrol->value.integer.value[1]) {
2308                 info->right_gain = ucontrol->value.integer.value[1];
2309                 changed = 1;
2310         }
2311         if (changed == 1) {
2312                 /* First mute outputs, and wait 1/8000 sec (125 us)
2313                  * to make sure this takes.  This avoids clicking noises.
2314                  */
2315                 spin_lock_irqsave(&dbri->lock, flags);
2316
2317                 cs4215_setdata(dbri, 1);
2318                 udelay(125);
2319                 cs4215_setdata(dbri, 0);
2320
2321                 spin_unlock_irqrestore(&dbri->lock, flags);
2322         }
2323         return changed;
2324 }
2325
2326 static int snd_cs4215_info_single(struct snd_kcontrol *kcontrol,
2327                                   struct snd_ctl_elem_info *uinfo)
2328 {
2329         int mask = (kcontrol->private_value >> 16) & 0xff;
2330
2331         uinfo->type = (mask == 1) ?
2332             SNDRV_CTL_ELEM_TYPE_BOOLEAN : SNDRV_CTL_ELEM_TYPE_INTEGER;
2333         uinfo->count = 1;
2334         uinfo->value.integer.min = 0;
2335         uinfo->value.integer.max = mask;
2336         return 0;
2337 }
2338
2339 static int snd_cs4215_get_single(struct snd_kcontrol *kcontrol,
2340                                  struct snd_ctl_elem_value *ucontrol)
2341 {
2342         struct snd_dbri *dbri = snd_kcontrol_chip(kcontrol);
2343         int elem = kcontrol->private_value & 0xff;
2344         int shift = (kcontrol->private_value >> 8) & 0xff;
2345         int mask = (kcontrol->private_value >> 16) & 0xff;
2346         int invert = (kcontrol->private_value >> 24) & 1;
2347         snd_assert(dbri != NULL, return -EINVAL);
2348
2349         if (elem < 4) {
2350                 ucontrol->value.integer.value[0] =
2351                     (dbri->mm.data[elem] >> shift) & mask;
2352         } else {
2353                 ucontrol->value.integer.value[0] =
2354                     (dbri->mm.ctrl[elem - 4] >> shift) & mask;
2355         }
2356
2357         if (invert == 1) {
2358                 ucontrol->value.integer.value[0] =
2359                     mask - ucontrol->value.integer.value[0];
2360         }
2361         return 0;
2362 }
2363
2364 static int snd_cs4215_put_single(struct snd_kcontrol *kcontrol,
2365                                  struct snd_ctl_elem_value *ucontrol)
2366 {
2367         struct snd_dbri *dbri = snd_kcontrol_chip(kcontrol);
2368         unsigned long flags;
2369         int elem = kcontrol->private_value & 0xff;
2370         int shift = (kcontrol->private_value >> 8) & 0xff;
2371         int mask = (kcontrol->private_value >> 16) & 0xff;
2372         int invert = (kcontrol->private_value >> 24) & 1;
2373         int changed = 0;
2374         unsigned short val;
2375         snd_assert(dbri != NULL, return -EINVAL);
2376
2377         val = (ucontrol->value.integer.value[0] & mask);
2378         if (invert == 1)
2379                 val = mask - val;
2380         val <<= shift;
2381
2382         if (elem < 4) {
2383                 dbri->mm.data[elem] = (dbri->mm.data[elem] &
2384                                        ~(mask << shift)) | val;
2385                 changed = (val != dbri->mm.data[elem]);
2386         } else {
2387                 dbri->mm.ctrl[elem - 4] = (dbri->mm.ctrl[elem - 4] &
2388                                            ~(mask << shift)) | val;
2389                 changed = (val != dbri->mm.ctrl[elem - 4]);
2390         }
2391
2392         dprintk(D_GEN, "put_single: mask=0x%x, changed=%d, "
2393                 "mixer-value=%ld, mm-value=0x%x\n",
2394                 mask, changed, ucontrol->value.integer.value[0],
2395                 dbri->mm.data[elem & 3]);
2396
2397         if (changed) {
2398                 /* First mute outputs, and wait 1/8000 sec (125 us)
2399                  * to make sure this takes.  This avoids clicking noises.
2400                  */
2401                 spin_lock_irqsave(&dbri->lock, flags);
2402
2403                 cs4215_setdata(dbri, 1);
2404                 udelay(125);
2405                 cs4215_setdata(dbri, 0);
2406
2407                 spin_unlock_irqrestore(&dbri->lock, flags);
2408         }
2409         return changed;
2410 }
2411
2412 /* Entries 0-3 map to the 4 data timeslots, entries 4-7 map to the 4 control
2413    timeslots. Shift is the bit offset in the timeslot, mask defines the
2414    number of bits. invert is a boolean for use with attenuation.
2415  */
2416 #define CS4215_SINGLE(xname, entry, shift, mask, invert) \
2417 { .iface = SNDRV_CTL_ELEM_IFACE_MIXER, .name = xname, \
2418   .info = snd_cs4215_info_single, \
2419   .get = snd_cs4215_get_single, .put = snd_cs4215_put_single, \
2420   .private_value = entry | (shift << 8) | (mask << 16) | (invert << 24) },
2421
2422 static struct snd_kcontrol_new dbri_controls[] __devinitdata = {
2423         {
2424          .iface = SNDRV_CTL_ELEM_IFACE_MIXER,
2425          .name  = "Playback Volume",
2426          .info  = snd_cs4215_info_volume,
2427          .get   = snd_cs4215_get_volume,
2428          .put   = snd_cs4215_put_volume,
2429          .private_value = DBRI_PLAY,
2430          },
2431         CS4215_SINGLE("Headphone switch", 0, 7, 1, 0)
2432         CS4215_SINGLE("Line out switch", 0, 6, 1, 0)
2433         CS4215_SINGLE("Speaker switch", 1, 6, 1, 0)
2434         {
2435          .iface = SNDRV_CTL_ELEM_IFACE_MIXER,
2436          .name  = "Capture Volume",
2437          .info  = snd_cs4215_info_volume,
2438          .get   = snd_cs4215_get_volume,
2439          .put   = snd_cs4215_put_volume,
2440          .private_value = DBRI_REC,
2441          },
2442         /* FIXME: mic/line switch */
2443         CS4215_SINGLE("Line in switch", 2, 4, 1, 0)
2444         CS4215_SINGLE("High Pass Filter switch", 5, 7, 1, 0)
2445         CS4215_SINGLE("Monitor Volume", 3, 4, 0xf, 1)
2446         CS4215_SINGLE("Mic boost", 4, 4, 1, 1)
2447 };
2448
2449 #define NUM_CS4215_CONTROLS (sizeof(dbri_controls)/sizeof(struct snd_kcontrol_new))
2450
2451 static int __init snd_dbri_mixer(struct snd_dbri * dbri)
2452 {
2453         struct snd_card *card;
2454         int idx, err;
2455
2456         snd_assert(dbri != NULL && dbri->card != NULL, return -EINVAL);
2457
2458         card = dbri->card;
2459         strcpy(card->mixername, card->shortname);
2460
2461         for (idx = 0; idx < NUM_CS4215_CONTROLS; idx++) {
2462                 if ((err = snd_ctl_add(card,
2463                                 snd_ctl_new1(&dbri_controls[idx], dbri))) < 0)
2464                         return err;
2465         }
2466
2467         for (idx = DBRI_REC; idx < DBRI_NO_STREAMS; idx++) {
2468                 dbri->stream_info[idx].left_gain = 0;
2469                 dbri->stream_info[idx].right_gain = 0;
2470                 dbri->stream_info[idx].balance = DBRI_MID_BALANCE;
2471         }
2472
2473         return 0;
2474 }
2475
2476 /****************************************************************************
2477                         /proc interface
2478 ****************************************************************************/
2479 static void dbri_regs_read(struct snd_info_entry * entry, struct snd_info_buffer *buffer)
2480 {
2481         struct snd_dbri *dbri = entry->private_data;
2482
2483         snd_iprintf(buffer, "REG0: 0x%x\n", sbus_readl(dbri->regs + REG0));
2484         snd_iprintf(buffer, "REG2: 0x%x\n", sbus_readl(dbri->regs + REG2));
2485         snd_iprintf(buffer, "REG8: 0x%x\n", sbus_readl(dbri->regs + REG8));
2486         snd_iprintf(buffer, "REG9: 0x%x\n", sbus_readl(dbri->regs + REG9));
2487 }
2488
2489 #ifdef DBRI_DEBUG
2490 static void dbri_debug_read(struct snd_info_entry * entry,
2491                             struct snd_info_buffer *buffer)
2492 {
2493         struct snd_dbri *dbri = entry->private_data;
2494         int pipe;
2495         snd_iprintf(buffer, "debug=%d\n", dbri_debug);
2496
2497         for (pipe = 0; pipe < 32; pipe++) {
2498                 if (pipe_active(dbri, pipe)) {
2499                         struct dbri_pipe *pptr = &dbri->pipes[pipe];
2500                         snd_iprintf(buffer,
2501                                     "Pipe %d: %s SDP=0x%x desc=%d, "
2502                                     "len=%d @ %d prev: %d next %d\n",
2503                                     pipe,
2504                                     (pptr->direction ==
2505                                      PIPEinput ? "input" : "output"), pptr->sdp,
2506                                     pptr->desc, pptr->length, pptr->cycle,
2507                                     pptr->prevpipe, pptr->nextpipe);
2508                 }
2509         }
2510 }
2511 #endif
2512
2513 void snd_dbri_proc(struct snd_dbri * dbri)
2514 {
2515         struct snd_info_entry *entry;
2516
2517         if (! snd_card_proc_new(dbri->card, "regs", &entry))
2518                 snd_info_set_text_ops(entry, dbri, dbri_regs_read);
2519
2520 #ifdef DBRI_DEBUG
2521         if (! snd_card_proc_new(dbri->card, "debug", &entry)) {
2522                 snd_info_set_text_ops(entry, dbri, dbri_debug_read);
2523                 entry->mode = S_IFREG | S_IRUGO;        /* Readable only. */
2524         }
2525 #endif
2526 }
2527
2528 /*
2529 ****************************************************************************
2530 **************************** Initialization ********************************
2531 ****************************************************************************
2532 */
2533 static void snd_dbri_free(struct snd_dbri * dbri);
2534
2535 static int __init snd_dbri_create(struct snd_card *card,
2536                                   struct sbus_dev *sdev,
2537                                   struct linux_prom_irqs *irq, int dev)
2538 {
2539         struct snd_dbri *dbri = card->private_data;
2540         int err;
2541
2542         spin_lock_init(&dbri->lock);
2543         dbri->card = card;
2544         dbri->sdev = sdev;
2545         dbri->irq = irq->pri;
2546         dbri->dbri_version = sdev->prom_name[9];
2547
2548         dbri->dma = sbus_alloc_consistent(sdev, sizeof(struct dbri_dma),
2549                                           &dbri->dma_dvma);
2550         memset((void *)dbri->dma, 0, sizeof(struct dbri_dma));
2551
2552         dprintk(D_GEN, "DMA Cmd Block 0x%p (0x%08x)\n",
2553                 dbri->dma, dbri->dma_dvma);
2554
2555         /* Map the registers into memory. */
2556         dbri->regs_size = sdev->reg_addrs[0].reg_size;
2557         dbri->regs = sbus_ioremap(&sdev->resource[0], 0,
2558                                   dbri->regs_size, "DBRI Registers");
2559         if (!dbri->regs) {
2560                 printk(KERN_ERR "DBRI: could not allocate registers\n");
2561                 sbus_free_consistent(sdev, sizeof(struct dbri_dma),
2562                                      (void *)dbri->dma, dbri->dma_dvma);
2563                 return -EIO;
2564         }
2565
2566         err = request_irq(dbri->irq, snd_dbri_interrupt, IRQF_SHARED,
2567                           "DBRI audio", dbri);
2568         if (err) {
2569                 printk(KERN_ERR "DBRI: Can't get irq %d\n", dbri->irq);
2570                 sbus_iounmap(dbri->regs, dbri->regs_size);
2571                 sbus_free_consistent(sdev, sizeof(struct dbri_dma),
2572                                      (void *)dbri->dma, dbri->dma_dvma);
2573                 return err;
2574         }
2575
2576         /* Do low level initialization of the DBRI and CS4215 chips */
2577         dbri_initialize(dbri);
2578         err = cs4215_init(dbri);
2579         if (err) {
2580                 snd_dbri_free(dbri);
2581                 return err;
2582         }
2583
2584         dbri->next = dbri_list;
2585         dbri_list = dbri;
2586
2587         return 0;
2588 }
2589
2590 static void snd_dbri_free(struct snd_dbri * dbri)
2591 {
2592         dprintk(D_GEN, "snd_dbri_free\n");
2593         dbri_reset(dbri);
2594
2595         if (dbri->irq)
2596                 free_irq(dbri->irq, dbri);
2597
2598         if (dbri->regs)
2599                 sbus_iounmap(dbri->regs, dbri->regs_size);
2600
2601         if (dbri->dma)
2602                 sbus_free_consistent(dbri->sdev, sizeof(struct dbri_dma),
2603                                      (void *)dbri->dma, dbri->dma_dvma);
2604 }
2605
2606 static int __init dbri_attach(int prom_node, struct sbus_dev *sdev)
2607 {
2608         struct snd_dbri *dbri;
2609         struct linux_prom_irqs irq;
2610         struct resource *rp;
2611         struct snd_card *card;
2612         static int dev = 0;
2613         int err;
2614
2615         if (sdev->prom_name[9] < 'e') {
2616                 printk(KERN_ERR "DBRI: unsupported chip version %c found.\n",
2617                        sdev->prom_name[9]);
2618                 return -EIO;
2619         }
2620
2621         if (dev >= SNDRV_CARDS)
2622                 return -ENODEV;
2623         if (!enable[dev]) {
2624                 dev++;
2625                 return -ENOENT;
2626         }
2627
2628         err = prom_getproperty(prom_node, "intr", (char *)&irq, sizeof(irq));
2629         if (err < 0) {
2630                 printk(KERN_ERR "DBRI-%d: Firmware node lacks IRQ property.\n", dev);
2631                 return -ENODEV;
2632         }
2633
2634         card = snd_card_new(index[dev], id[dev], THIS_MODULE,
2635                             sizeof(struct snd_dbri));
2636         if (card == NULL)
2637                 return -ENOMEM;
2638
2639         strcpy(card->driver, "DBRI");
2640         strcpy(card->shortname, "Sun DBRI");
2641         rp = &sdev->resource[0];
2642         sprintf(card->longname, "%s at 0x%02lx:0x%016Lx, irq %d",
2643                 card->shortname,
2644                 rp->flags & 0xffL, (unsigned long long)rp->start, irq.pri);
2645
2646         if ((err = snd_dbri_create(card, sdev, &irq, dev)) < 0) {
2647                 snd_card_free(card);
2648                 return err;
2649         }
2650
2651         dbri = card->private_data;
2652         if ((err = snd_dbri_pcm(dbri)) < 0)
2653                 goto _err;
2654
2655         if ((err = snd_dbri_mixer(dbri)) < 0)
2656                 goto _err;
2657
2658         /* /proc file handling */
2659         snd_dbri_proc(dbri);
2660
2661         if ((err = snd_card_register(card)) < 0)
2662                 goto _err;
2663
2664         printk(KERN_INFO "audio%d at %p (irq %d) is DBRI(%c)+CS4215(%d)\n",
2665                dev, dbri->regs,
2666                dbri->irq, dbri->dbri_version, dbri->mm.version);
2667         dev++;
2668
2669         return 0;
2670
2671  _err:
2672         snd_dbri_free(dbri);
2673         snd_card_free(card);
2674         return err;
2675 }
2676
2677 /* Probe for the dbri chip and then attach the driver. */
2678 static int __init dbri_init(void)
2679 {
2680         struct sbus_bus *sbus;
2681         struct sbus_dev *sdev;
2682         int found = 0;
2683
2684         /* Probe each SBUS for the DBRI chip(s). */
2685         for_all_sbusdev(sdev, sbus) {
2686                 /*
2687                  * The version is coded in the last character
2688                  */
2689                 if (!strncmp(sdev->prom_name, "SUNW,DBRI", 9)) {
2690                         dprintk(D_GEN, "DBRI: Found %s in SBUS slot %d\n",
2691                                 sdev->prom_name, sdev->slot);
2692
2693                         if (dbri_attach(sdev->prom_node, sdev) == 0)
2694                                 found++;
2695                 }
2696         }
2697
2698         return (found > 0) ? 0 : -EIO;
2699 }
2700
2701 static void __exit dbri_exit(void)
2702 {
2703         struct snd_dbri *this = dbri_list;
2704
2705         while (this != NULL) {
2706                 struct snd_dbri *next = this->next;
2707                 struct snd_card *card = this->card;
2708
2709                 snd_dbri_free(this);
2710                 snd_card_free(card);
2711                 this = next;
2712         }
2713         dbri_list = NULL;
2714 }
2715
2716 module_init(dbri_init);
2717 module_exit(dbri_exit);