asoc: codecs: max98088: fix no audio after reset
[linux-2.6.git] / sound / soc / codecs / max98088.c
1 /*
2  * max98088.c -- MAX98088 ALSA SoC Audio driver
3  *
4  * Copyright 2010 Maxim Integrated Products
5  *
6  * This program is free software; you can redistribute it and/or modify
7  * it under the terms of the GNU General Public License version 2 as
8  * published by the Free Software Foundation.
9  */
10
11 #include <linux/module.h>
12 #include <linux/moduleparam.h>
13 #include <linux/kernel.h>
14 #include <linux/init.h>
15 #include <linux/delay.h>
16 #include <linux/pm.h>
17 #include <linux/i2c.h>
18 #include <linux/platform_device.h>
19 #include <sound/core.h>
20 #include <sound/pcm.h>
21 #include <sound/pcm_params.h>
22 #include <sound/soc.h>
23 #include <sound/initval.h>
24 #include <sound/tlv.h>
25 #include <linux/slab.h>
26 #include <asm/div64.h>
27 #include <sound/max98088.h>
28 #include <sound/jack.h>
29 #include "max98088.h"
30
31 enum max98088_type {
32        MAX98088,
33        MAX98089,
34 };
35
36 struct max98088_cdata {
37        unsigned int rate;
38        unsigned int fmt;
39        int eq_sel;
40 };
41
42 struct max98088_priv {
43        enum max98088_type devtype;
44        void *control_data;
45        struct max98088_pdata *pdata;
46        unsigned int sysclk;
47        struct max98088_cdata dai[2];
48        int eq_textcnt;
49        const char **eq_texts;
50        struct soc_enum eq_enum;
51        u8 ina_state;
52        u8 inb_state;
53        unsigned int ex_mode;
54        unsigned int digmic;
55        unsigned int mic1pre;
56        unsigned int mic2pre;
57        unsigned int extmic_mode;
58        int irq;
59        struct snd_soc_jack *headset_jack;
60        unsigned int jk_sns;
61        int jack_report;
62 };
63
64 static const u8 max98088_reg[M98088_REG_CNT] = {
65        0x00, /* 00 IRQ status */
66        0x00, /* 01 MIC status */
67        0x00, /* 02 jack status */
68        0x00, /* 03 battery voltage */
69        0x00, /* 04 */
70        0x00, /* 05 */
71        0x00, /* 06 */
72        0x00, /* 07 */
73        0x00, /* 08 */
74        0x00, /* 09 */
75        0x00, /* 0A */
76        0x00, /* 0B */
77        0x00, /* 0C */
78        0x00, /* 0D */
79        0x00, /* 0E */
80        0x00, /* 0F interrupt enable */
81
82        0x00, /* 10 master clock */
83        0x00, /* 11 DAI1 clock mode */
84        0x00, /* 12 DAI1 clock control */
85        0x00, /* 13 DAI1 clock control */
86        0x00, /* 14 DAI1 format */
87        0x00, /* 15 DAI1 clock */
88        0x00, /* 16 DAI1 config */
89        0x00, /* 17 DAI1 TDM */
90        0x00, /* 18 DAI1 filters */
91        0x00, /* 19 DAI2 clock mode */
92        0x00, /* 1A DAI2 clock control */
93        0x00, /* 1B DAI2 clock control */
94        0x00, /* 1C DAI2 format */
95        0x00, /* 1D DAI2 clock */
96        0x00, /* 1E DAI2 config */
97        0x00, /* 1F DAI2 TDM */
98
99        0x00, /* 20 DAI2 filters */
100        0x00, /* 21 data config */
101        0x00, /* 22 DAC mixer */
102        0x00, /* 23 left ADC mixer */
103        0x00, /* 24 right ADC mixer */
104        0x00, /* 25 left HP mixer */
105        0x00, /* 26 right HP mixer */
106        0x00, /* 27 HP control */
107        0x00, /* 28 left REC mixer */
108        0x00, /* 29 right REC mixer */
109        0x00, /* 2A REC control */
110        0x00, /* 2B left SPK mixer */
111        0x00, /* 2C right SPK mixer */
112        0x00, /* 2D SPK control */
113        0x00, /* 2E sidetone */
114        0x00, /* 2F DAI1 playback level */
115
116        0x00, /* 30 DAI1 playback level */
117        0x00, /* 31 DAI2 playback level */
118        0x00, /* 32 DAI2 playbakc level */
119        0x00, /* 33 left ADC level */
120        0x00, /* 34 right ADC level */
121        0x00, /* 35 MIC1 level */
122        0x00, /* 36 MIC2 level */
123        0x00, /* 37 INA level */
124        0x00, /* 38 INB level */
125        0x00, /* 39 left HP volume */
126        0x00, /* 3A right HP volume */
127        0x00, /* 3B left REC volume */
128        0x00, /* 3C right REC volume */
129        0x00, /* 3D left SPK volume */
130        0x00, /* 3E right SPK volume */
131        0x00, /* 3F MIC config */
132
133        0x00, /* 40 MIC threshold */
134        0x00, /* 41 excursion limiter filter */
135        0x00, /* 42 excursion limiter threshold */
136        0x00, /* 43 ALC */
137        0x00, /* 44 power limiter threshold */
138        0x00, /* 45 power limiter config */
139        0x00, /* 46 distortion limiter config */
140        0x00, /* 47 audio input */
141        0x00, /* 48 microphone */
142        0x00, /* 49 level control */
143        0x00, /* 4A bypass switches */
144        0x00, /* 4B jack detect */
145        0x00, /* 4C input enable */
146        0x00, /* 4D output enable */
147        0xF0, /* 4E bias control */
148        0x00, /* 4F DAC power */
149
150        0x0F, /* 50 DAC power */
151        0x00, /* 51 system */
152        0x00, /* 52 DAI1 EQ1 */
153        0x00, /* 53 DAI1 EQ1 */
154        0x00, /* 54 DAI1 EQ1 */
155        0x00, /* 55 DAI1 EQ1 */
156        0x00, /* 56 DAI1 EQ1 */
157        0x00, /* 57 DAI1 EQ1 */
158        0x00, /* 58 DAI1 EQ1 */
159        0x00, /* 59 DAI1 EQ1 */
160        0x00, /* 5A DAI1 EQ1 */
161        0x00, /* 5B DAI1 EQ1 */
162        0x00, /* 5C DAI1 EQ2 */
163        0x00, /* 5D DAI1 EQ2 */
164        0x00, /* 5E DAI1 EQ2 */
165        0x00, /* 5F DAI1 EQ2 */
166
167        0x00, /* 60 DAI1 EQ2 */
168        0x00, /* 61 DAI1 EQ2 */
169        0x00, /* 62 DAI1 EQ2 */
170        0x00, /* 63 DAI1 EQ2 */
171        0x00, /* 64 DAI1 EQ2 */
172        0x00, /* 65 DAI1 EQ2 */
173        0x00, /* 66 DAI1 EQ3 */
174        0x00, /* 67 DAI1 EQ3 */
175        0x00, /* 68 DAI1 EQ3 */
176        0x00, /* 69 DAI1 EQ3 */
177        0x00, /* 6A DAI1 EQ3 */
178        0x00, /* 6B DAI1 EQ3 */
179        0x00, /* 6C DAI1 EQ3 */
180        0x00, /* 6D DAI1 EQ3 */
181        0x00, /* 6E DAI1 EQ3 */
182        0x00, /* 6F DAI1 EQ3 */
183
184        0x00, /* 70 DAI1 EQ4 */
185        0x00, /* 71 DAI1 EQ4 */
186        0x00, /* 72 DAI1 EQ4 */
187        0x00, /* 73 DAI1 EQ4 */
188        0x00, /* 74 DAI1 EQ4 */
189        0x00, /* 75 DAI1 EQ4 */
190        0x00, /* 76 DAI1 EQ4 */
191        0x00, /* 77 DAI1 EQ4 */
192        0x00, /* 78 DAI1 EQ4 */
193        0x00, /* 79 DAI1 EQ4 */
194        0x00, /* 7A DAI1 EQ5 */
195        0x00, /* 7B DAI1 EQ5 */
196        0x00, /* 7C DAI1 EQ5 */
197        0x00, /* 7D DAI1 EQ5 */
198        0x00, /* 7E DAI1 EQ5 */
199        0x00, /* 7F DAI1 EQ5 */
200
201        0x00, /* 80 DAI1 EQ5 */
202        0x00, /* 81 DAI1 EQ5 */
203        0x00, /* 82 DAI1 EQ5 */
204        0x00, /* 83 DAI1 EQ5 */
205        0x00, /* 84 DAI2 EQ1 */
206        0x00, /* 85 DAI2 EQ1 */
207        0x00, /* 86 DAI2 EQ1 */
208        0x00, /* 87 DAI2 EQ1 */
209        0x00, /* 88 DAI2 EQ1 */
210        0x00, /* 89 DAI2 EQ1 */
211        0x00, /* 8A DAI2 EQ1 */
212        0x00, /* 8B DAI2 EQ1 */
213        0x00, /* 8C DAI2 EQ1 */
214        0x00, /* 8D DAI2 EQ1 */
215        0x00, /* 8E DAI2 EQ2 */
216        0x00, /* 8F DAI2 EQ2 */
217
218        0x00, /* 90 DAI2 EQ2 */
219        0x00, /* 91 DAI2 EQ2 */
220        0x00, /* 92 DAI2 EQ2 */
221        0x00, /* 93 DAI2 EQ2 */
222        0x00, /* 94 DAI2 EQ2 */
223        0x00, /* 95 DAI2 EQ2 */
224        0x00, /* 96 DAI2 EQ2 */
225        0x00, /* 97 DAI2 EQ2 */
226        0x00, /* 98 DAI2 EQ3 */
227        0x00, /* 99 DAI2 EQ3 */
228        0x00, /* 9A DAI2 EQ3 */
229        0x00, /* 9B DAI2 EQ3 */
230        0x00, /* 9C DAI2 EQ3 */
231        0x00, /* 9D DAI2 EQ3 */
232        0x00, /* 9E DAI2 EQ3 */
233        0x00, /* 9F DAI2 EQ3 */
234
235        0x00, /* A0 DAI2 EQ3 */
236        0x00, /* A1 DAI2 EQ3 */
237        0x00, /* A2 DAI2 EQ4 */
238        0x00, /* A3 DAI2 EQ4 */
239        0x00, /* A4 DAI2 EQ4 */
240        0x00, /* A5 DAI2 EQ4 */
241        0x00, /* A6 DAI2 EQ4 */
242        0x00, /* A7 DAI2 EQ4 */
243        0x00, /* A8 DAI2 EQ4 */
244        0x00, /* A9 DAI2 EQ4 */
245        0x00, /* AA DAI2 EQ4 */
246        0x00, /* AB DAI2 EQ4 */
247        0x00, /* AC DAI2 EQ5 */
248        0x00, /* AD DAI2 EQ5 */
249        0x00, /* AE DAI2 EQ5 */
250        0x00, /* AF DAI2 EQ5 */
251
252        0x00, /* B0 DAI2 EQ5 */
253        0x00, /* B1 DAI2 EQ5 */
254        0x00, /* B2 DAI2 EQ5 */
255        0x00, /* B3 DAI2 EQ5 */
256        0x00, /* B4 DAI2 EQ5 */
257        0x00, /* B5 DAI2 EQ5 */
258        0x00, /* B6 DAI1 biquad */
259        0x00, /* B7 DAI1 biquad */
260        0x00, /* B8 DAI1 biquad */
261        0x00, /* B9 DAI1 biquad */
262        0x00, /* BA DAI1 biquad */
263        0x00, /* BB DAI1 biquad */
264        0x00, /* BC DAI1 biquad */
265        0x00, /* BD DAI1 biquad */
266        0x00, /* BE DAI1 biquad */
267        0x00, /* BF DAI1 biquad */
268
269        0x00, /* C0 DAI2 biquad */
270        0x00, /* C1 DAI2 biquad */
271        0x00, /* C2 DAI2 biquad */
272        0x00, /* C3 DAI2 biquad */
273        0x00, /* C4 DAI2 biquad */
274        0x00, /* C5 DAI2 biquad */
275        0x00, /* C6 DAI2 biquad */
276        0x00, /* C7 DAI2 biquad */
277        0x00, /* C8 DAI2 biquad */
278        0x00, /* C9 DAI2 biquad */
279        0x00, /* CA */
280        0x00, /* CB */
281        0x00, /* CC */
282        0x00, /* CD */
283        0x00, /* CE */
284        0x00, /* CF */
285
286        0x00, /* D0 */
287        0x00, /* D1 */
288        0x00, /* D2 */
289        0x00, /* D3 */
290        0x00, /* D4 */
291        0x00, /* D5 */
292        0x00, /* D6 */
293        0x00, /* D7 */
294        0x00, /* D8 */
295        0x00, /* D9 */
296        0x00, /* DA */
297        0x70, /* DB */
298        0x00, /* DC */
299        0x00, /* DD */
300        0x00, /* DE */
301        0x00, /* DF */
302
303        0x00, /* E0 */
304        0x00, /* E1 */
305        0x00, /* E2 */
306        0x00, /* E3 */
307        0x00, /* E4 */
308        0x00, /* E5 */
309        0x00, /* E6 */
310        0x00, /* E7 */
311        0x00, /* E8 */
312        0x00, /* E9 */
313        0x00, /* EA */
314        0x00, /* EB */
315        0x00, /* EC */
316        0x00, /* ED */
317        0x00, /* EE */
318        0x00, /* EF */
319
320        0x00, /* F0 */
321        0x00, /* F1 */
322        0x00, /* F2 */
323        0x00, /* F3 */
324        0x00, /* F4 */
325        0x00, /* F5 */
326        0x00, /* F6 */
327        0x00, /* F7 */
328        0x00, /* F8 */
329        0x00, /* F9 */
330        0x00, /* FA */
331        0x00, /* FB */
332        0x00, /* FC */
333        0x00, /* FD */
334        0x00, /* FE */
335        0x00, /* FF */
336 };
337
338 static struct {
339        int readable;
340        int writable;
341        int vol;
342 } max98088_access[M98088_REG_CNT] = {
343        { 0xFF, 0xFF, 1 }, /* 00 IRQ status */
344        { 0xFF, 0x00, 1 }, /* 01 MIC status */
345        { 0xFF, 0x00, 1 }, /* 02 jack status */
346        { 0x1F, 0x1F, 1 }, /* 03 battery voltage */
347        { 0xFF, 0xFF, 0 }, /* 04 */
348        { 0xFF, 0xFF, 0 }, /* 05 */
349        { 0xFF, 0xFF, 0 }, /* 06 */
350        { 0xFF, 0xFF, 0 }, /* 07 */
351        { 0xFF, 0xFF, 0 }, /* 08 */
352        { 0xFF, 0xFF, 0 }, /* 09 */
353        { 0xFF, 0xFF, 0 }, /* 0A */
354        { 0xFF, 0xFF, 0 }, /* 0B */
355        { 0xFF, 0xFF, 0 }, /* 0C */
356        { 0xFF, 0xFF, 0 }, /* 0D */
357        { 0xFF, 0xFF, 0 }, /* 0E */
358        { 0xFF, 0xFF, 0 }, /* 0F interrupt enable */
359
360        { 0xFF, 0xFF, 0 }, /* 10 master clock */
361        { 0xFF, 0xFF, 0 }, /* 11 DAI1 clock mode */
362        { 0xFF, 0xFF, 0 }, /* 12 DAI1 clock control */
363        { 0xFF, 0xFF, 0 }, /* 13 DAI1 clock control */
364        { 0xFF, 0xFF, 0 }, /* 14 DAI1 format */
365        { 0xFF, 0xFF, 0 }, /* 15 DAI1 clock */
366        { 0xFF, 0xFF, 0 }, /* 16 DAI1 config */
367        { 0xFF, 0xFF, 0 }, /* 17 DAI1 TDM */
368        { 0xFF, 0xFF, 0 }, /* 18 DAI1 filters */
369        { 0xFF, 0xFF, 0 }, /* 19 DAI2 clock mode */
370        { 0xFF, 0xFF, 0 }, /* 1A DAI2 clock control */
371        { 0xFF, 0xFF, 0 }, /* 1B DAI2 clock control */
372        { 0xFF, 0xFF, 0 }, /* 1C DAI2 format */
373        { 0xFF, 0xFF, 0 }, /* 1D DAI2 clock */
374        { 0xFF, 0xFF, 0 }, /* 1E DAI2 config */
375        { 0xFF, 0xFF, 0 }, /* 1F DAI2 TDM */
376
377        { 0xFF, 0xFF, 0 }, /* 20 DAI2 filters */
378        { 0xFF, 0xFF, 0 }, /* 21 data config */
379        { 0xFF, 0xFF, 0 }, /* 22 DAC mixer */
380        { 0xFF, 0xFF, 0 }, /* 23 left ADC mixer */
381        { 0xFF, 0xFF, 0 }, /* 24 right ADC mixer */
382        { 0xFF, 0xFF, 0 }, /* 25 left HP mixer */
383        { 0xFF, 0xFF, 0 }, /* 26 right HP mixer */
384        { 0xFF, 0xFF, 0 }, /* 27 HP control */
385        { 0xFF, 0xFF, 0 }, /* 28 left REC mixer */
386        { 0xFF, 0xFF, 0 }, /* 29 right REC mixer */
387        { 0xFF, 0xFF, 0 }, /* 2A REC control */
388        { 0xFF, 0xFF, 0 }, /* 2B left SPK mixer */
389        { 0xFF, 0xFF, 0 }, /* 2C right SPK mixer */
390        { 0xFF, 0xFF, 0 }, /* 2D SPK control */
391        { 0xFF, 0xFF, 0 }, /* 2E sidetone */
392        { 0xFF, 0xFF, 1 }, /* 2F DAI1 playback level */
393
394        { 0xFF, 0xFF, 0 }, /* 30 DAI1 playback level */
395        { 0xFF, 0xFF, 0 }, /* 31 DAI2 playback level */
396        { 0xFF, 0xFF, 0 }, /* 32 DAI2 playbakc level */
397        { 0xFF, 0xFF, 0 }, /* 33 left ADC level */
398        { 0xFF, 0xFF, 0 }, /* 34 right ADC level */
399        { 0xFF, 0xFF, 0 }, /* 35 MIC1 level */
400        { 0xFF, 0xFF, 0 }, /* 36 MIC2 level */
401        { 0xFF, 0xFF, 0 }, /* 37 INA level */
402        { 0xFF, 0xFF, 0 }, /* 38 INB level */
403        { 0xFF, 0xFF, 0 }, /* 39 left HP volume */
404        { 0xFF, 0xFF, 0 }, /* 3A right HP volume */
405        { 0xFF, 0xFF, 0 }, /* 3B left REC volume */
406        { 0xFF, 0xFF, 0 }, /* 3C right REC volume */
407        { 0xFF, 0xFF, 0 }, /* 3D left SPK volume */
408        { 0xFF, 0xFF, 0 }, /* 3E right SPK volume */
409        { 0xFF, 0xFF, 0 }, /* 3F MIC config */
410
411        { 0xFF, 0xFF, 0 }, /* 40 MIC threshold */
412        { 0xFF, 0xFF, 0 }, /* 41 excursion limiter filter */
413        { 0xFF, 0xFF, 0 }, /* 42 excursion limiter threshold */
414        { 0xFF, 0xFF, 0 }, /* 43 ALC */
415        { 0xFF, 0xFF, 0 }, /* 44 power limiter threshold */
416        { 0xFF, 0xFF, 0 }, /* 45 power limiter config */
417        { 0xFF, 0xFF, 0 }, /* 46 distortion limiter config */
418        { 0xFF, 0xFF, 0 }, /* 47 audio input */
419        { 0xFF, 0xFF, 0 }, /* 48 microphone */
420        { 0xFF, 0xFF, 0 }, /* 49 level control */
421        { 0xFF, 0xFF, 0 }, /* 4A bypass switches */
422        { 0xFF, 0xFF, 0 }, /* 4B jack detect */
423        { 0xFF, 0xFF, 0 }, /* 4C input enable */
424        { 0xFF, 0xFF, 0 }, /* 4D output enable */
425        { 0xFF, 0xFF, 0 }, /* 4E bias control */
426        { 0xFF, 0xFF, 0 }, /* 4F DAC power */
427
428        { 0xFF, 0xFF, 0 }, /* 50 DAC power */
429        { 0xFF, 0xFF, 0 }, /* 51 system */
430        { 0xFF, 0xFF, 0 }, /* 52 DAI1 EQ1 */
431        { 0xFF, 0xFF, 0 }, /* 53 DAI1 EQ1 */
432        { 0xFF, 0xFF, 0 }, /* 54 DAI1 EQ1 */
433        { 0xFF, 0xFF, 0 }, /* 55 DAI1 EQ1 */
434        { 0xFF, 0xFF, 0 }, /* 56 DAI1 EQ1 */
435        { 0xFF, 0xFF, 0 }, /* 57 DAI1 EQ1 */
436        { 0xFF, 0xFF, 0 }, /* 58 DAI1 EQ1 */
437        { 0xFF, 0xFF, 0 }, /* 59 DAI1 EQ1 */
438        { 0xFF, 0xFF, 0 }, /* 5A DAI1 EQ1 */
439        { 0xFF, 0xFF, 0 }, /* 5B DAI1 EQ1 */
440        { 0xFF, 0xFF, 0 }, /* 5C DAI1 EQ2 */
441        { 0xFF, 0xFF, 0 }, /* 5D DAI1 EQ2 */
442        { 0xFF, 0xFF, 0 }, /* 5E DAI1 EQ2 */
443        { 0xFF, 0xFF, 0 }, /* 5F DAI1 EQ2 */
444
445        { 0xFF, 0xFF, 0 }, /* 60 DAI1 EQ2 */
446        { 0xFF, 0xFF, 0 }, /* 61 DAI1 EQ2 */
447        { 0xFF, 0xFF, 0 }, /* 62 DAI1 EQ2 */
448        { 0xFF, 0xFF, 0 }, /* 63 DAI1 EQ2 */
449        { 0xFF, 0xFF, 0 }, /* 64 DAI1 EQ2 */
450        { 0xFF, 0xFF, 0 }, /* 65 DAI1 EQ2 */
451        { 0xFF, 0xFF, 0 }, /* 66 DAI1 EQ3 */
452        { 0xFF, 0xFF, 0 }, /* 67 DAI1 EQ3 */
453        { 0xFF, 0xFF, 0 }, /* 68 DAI1 EQ3 */
454        { 0xFF, 0xFF, 0 }, /* 69 DAI1 EQ3 */
455        { 0xFF, 0xFF, 0 }, /* 6A DAI1 EQ3 */
456        { 0xFF, 0xFF, 0 }, /* 6B DAI1 EQ3 */
457        { 0xFF, 0xFF, 0 }, /* 6C DAI1 EQ3 */
458        { 0xFF, 0xFF, 0 }, /* 6D DAI1 EQ3 */
459        { 0xFF, 0xFF, 0 }, /* 6E DAI1 EQ3 */
460        { 0xFF, 0xFF, 0 }, /* 6F DAI1 EQ3 */
461
462        { 0xFF, 0xFF, 0 }, /* 70 DAI1 EQ4 */
463        { 0xFF, 0xFF, 0 }, /* 71 DAI1 EQ4 */
464        { 0xFF, 0xFF, 0 }, /* 72 DAI1 EQ4 */
465        { 0xFF, 0xFF, 0 }, /* 73 DAI1 EQ4 */
466        { 0xFF, 0xFF, 0 }, /* 74 DAI1 EQ4 */
467        { 0xFF, 0xFF, 0 }, /* 75 DAI1 EQ4 */
468        { 0xFF, 0xFF, 0 }, /* 76 DAI1 EQ4 */
469        { 0xFF, 0xFF, 0 }, /* 77 DAI1 EQ4 */
470        { 0xFF, 0xFF, 0 }, /* 78 DAI1 EQ4 */
471        { 0xFF, 0xFF, 0 }, /* 79 DAI1 EQ4 */
472        { 0xFF, 0xFF, 0 }, /* 7A DAI1 EQ5 */
473        { 0xFF, 0xFF, 0 }, /* 7B DAI1 EQ5 */
474        { 0xFF, 0xFF, 0 }, /* 7C DAI1 EQ5 */
475        { 0xFF, 0xFF, 0 }, /* 7D DAI1 EQ5 */
476        { 0xFF, 0xFF, 0 }, /* 7E DAI1 EQ5 */
477        { 0xFF, 0xFF, 0 }, /* 7F DAI1 EQ5 */
478
479        { 0xFF, 0xFF, 0 }, /* 80 DAI1 EQ5 */
480        { 0xFF, 0xFF, 0 }, /* 81 DAI1 EQ5 */
481        { 0xFF, 0xFF, 0 }, /* 82 DAI1 EQ5 */
482        { 0xFF, 0xFF, 0 }, /* 83 DAI1 EQ5 */
483        { 0xFF, 0xFF, 0 }, /* 84 DAI2 EQ1 */
484        { 0xFF, 0xFF, 0 }, /* 85 DAI2 EQ1 */
485        { 0xFF, 0xFF, 0 }, /* 86 DAI2 EQ1 */
486        { 0xFF, 0xFF, 0 }, /* 87 DAI2 EQ1 */
487        { 0xFF, 0xFF, 0 }, /* 88 DAI2 EQ1 */
488        { 0xFF, 0xFF, 0 }, /* 89 DAI2 EQ1 */
489        { 0xFF, 0xFF, 0 }, /* 8A DAI2 EQ1 */
490        { 0xFF, 0xFF, 0 }, /* 8B DAI2 EQ1 */
491        { 0xFF, 0xFF, 0 }, /* 8C DAI2 EQ1 */
492        { 0xFF, 0xFF, 0 }, /* 8D DAI2 EQ1 */
493        { 0xFF, 0xFF, 0 }, /* 8E DAI2 EQ2 */
494        { 0xFF, 0xFF, 0 }, /* 8F DAI2 EQ2 */
495
496        { 0xFF, 0xFF, 0 }, /* 90 DAI2 EQ2 */
497        { 0xFF, 0xFF, 0 }, /* 91 DAI2 EQ2 */
498        { 0xFF, 0xFF, 0 }, /* 92 DAI2 EQ2 */
499        { 0xFF, 0xFF, 0 }, /* 93 DAI2 EQ2 */
500        { 0xFF, 0xFF, 0 }, /* 94 DAI2 EQ2 */
501        { 0xFF, 0xFF, 0 }, /* 95 DAI2 EQ2 */
502        { 0xFF, 0xFF, 0 }, /* 96 DAI2 EQ2 */
503        { 0xFF, 0xFF, 0 }, /* 97 DAI2 EQ2 */
504        { 0xFF, 0xFF, 0 }, /* 98 DAI2 EQ3 */
505        { 0xFF, 0xFF, 0 }, /* 99 DAI2 EQ3 */
506        { 0xFF, 0xFF, 0 }, /* 9A DAI2 EQ3 */
507        { 0xFF, 0xFF, 0 }, /* 9B DAI2 EQ3 */
508        { 0xFF, 0xFF, 0 }, /* 9C DAI2 EQ3 */
509        { 0xFF, 0xFF, 0 }, /* 9D DAI2 EQ3 */
510        { 0xFF, 0xFF, 0 }, /* 9E DAI2 EQ3 */
511        { 0xFF, 0xFF, 0 }, /* 9F DAI2 EQ3 */
512
513        { 0xFF, 0xFF, 0 }, /* A0 DAI2 EQ3 */
514        { 0xFF, 0xFF, 0 }, /* A1 DAI2 EQ3 */
515        { 0xFF, 0xFF, 0 }, /* A2 DAI2 EQ4 */
516        { 0xFF, 0xFF, 0 }, /* A3 DAI2 EQ4 */
517        { 0xFF, 0xFF, 0 }, /* A4 DAI2 EQ4 */
518        { 0xFF, 0xFF, 0 }, /* A5 DAI2 EQ4 */
519        { 0xFF, 0xFF, 0 }, /* A6 DAI2 EQ4 */
520        { 0xFF, 0xFF, 0 }, /* A7 DAI2 EQ4 */
521        { 0xFF, 0xFF, 0 }, /* A8 DAI2 EQ4 */
522        { 0xFF, 0xFF, 0 }, /* A9 DAI2 EQ4 */
523        { 0xFF, 0xFF, 0 }, /* AA DAI2 EQ4 */
524        { 0xFF, 0xFF, 0 }, /* AB DAI2 EQ4 */
525        { 0xFF, 0xFF, 0 }, /* AC DAI2 EQ5 */
526        { 0xFF, 0xFF, 0 }, /* AD DAI2 EQ5 */
527        { 0xFF, 0xFF, 0 }, /* AE DAI2 EQ5 */
528        { 0xFF, 0xFF, 0 }, /* AF DAI2 EQ5 */
529
530        { 0xFF, 0xFF, 0 }, /* B0 DAI2 EQ5 */
531        { 0xFF, 0xFF, 0 }, /* B1 DAI2 EQ5 */
532        { 0xFF, 0xFF, 0 }, /* B2 DAI2 EQ5 */
533        { 0xFF, 0xFF, 0 }, /* B3 DAI2 EQ5 */
534        { 0xFF, 0xFF, 0 }, /* B4 DAI2 EQ5 */
535        { 0xFF, 0xFF, 0 }, /* B5 DAI2 EQ5 */
536        { 0xFF, 0xFF, 0 }, /* B6 DAI1 biquad */
537        { 0xFF, 0xFF, 0 }, /* B7 DAI1 biquad */
538        { 0xFF, 0xFF, 0 }, /* B8 DAI1 biquad */
539        { 0xFF, 0xFF, 0 }, /* B9 DAI1 biquad */
540        { 0xFF, 0xFF, 0 }, /* BA DAI1 biquad */
541        { 0xFF, 0xFF, 0 }, /* BB DAI1 biquad */
542        { 0xFF, 0xFF, 0 }, /* BC DAI1 biquad */
543        { 0xFF, 0xFF, 0 }, /* BD DAI1 biquad */
544        { 0xFF, 0xFF, 0 }, /* BE DAI1 biquad */
545        { 0xFF, 0xFF, 0 }, /* BF DAI1 biquad */
546
547        { 0xFF, 0xFF, 0 }, /* C0 DAI2 biquad */
548        { 0xFF, 0xFF, 0 }, /* C1 DAI2 biquad */
549        { 0xFF, 0xFF, 0 }, /* C2 DAI2 biquad */
550        { 0xFF, 0xFF, 0 }, /* C3 DAI2 biquad */
551        { 0xFF, 0xFF, 0 }, /* C4 DAI2 biquad */
552        { 0xFF, 0xFF, 0 }, /* C5 DAI2 biquad */
553        { 0xFF, 0xFF, 0 }, /* C6 DAI2 biquad */
554        { 0xFF, 0xFF, 0 }, /* C7 DAI2 biquad */
555        { 0xFF, 0xFF, 0 }, /* C8 DAI2 biquad */
556        { 0xFF, 0xFF, 0 }, /* C9 DAI2 biquad */
557        { 0x00, 0x00, 0 }, /* CA */
558        { 0x00, 0x00, 0 }, /* CB */
559        { 0x00, 0x00, 0 }, /* CC */
560        { 0x00, 0x00, 0 }, /* CD */
561        { 0x00, 0x00, 0 }, /* CE */
562        { 0x00, 0x00, 0 }, /* CF */
563
564        { 0x00, 0x00, 0 }, /* D0 */
565        { 0x00, 0x00, 0 }, /* D1 */
566        { 0x00, 0x00, 0 }, /* D2 */
567        { 0x00, 0x00, 0 }, /* D3 */
568        { 0x00, 0x00, 0 }, /* D4 */
569        { 0x00, 0x00, 0 }, /* D5 */
570        { 0x00, 0x00, 0 }, /* D6 */
571        { 0x00, 0x00, 0 }, /* D7 */
572        { 0x00, 0x00, 0 }, /* D8 */
573        { 0x00, 0x00, 0 }, /* D9 */
574        { 0x00, 0x00, 0 }, /* DA */
575        { 0x00, 0x00, 0 }, /* DB */
576        { 0x00, 0x00, 0 }, /* DC */
577        { 0x00, 0x00, 0 }, /* DD */
578        { 0x00, 0x00, 0 }, /* DE */
579        { 0x00, 0x00, 0 }, /* DF */
580
581        { 0x00, 0x00, 0 }, /* E0 */
582        { 0x00, 0x00, 0 }, /* E1 */
583        { 0x00, 0x00, 0 }, /* E2 */
584        { 0x00, 0x00, 0 }, /* E3 */
585        { 0x00, 0x00, 0 }, /* E4 */
586        { 0x00, 0x00, 0 }, /* E5 */
587        { 0x00, 0x00, 0 }, /* E6 */
588        { 0x00, 0x00, 0 }, /* E7 */
589        { 0x00, 0x00, 0 }, /* E8 */
590        { 0x00, 0x00, 0 }, /* E9 */
591        { 0x00, 0x00, 0 }, /* EA */
592        { 0x00, 0x00, 0 }, /* EB */
593        { 0x00, 0x00, 0 }, /* EC */
594        { 0x00, 0x00, 0 }, /* ED */
595        { 0x00, 0x00, 0 }, /* EE */
596        { 0x00, 0x00, 0 }, /* EF */
597
598        { 0x00, 0x00, 0 }, /* F0 */
599        { 0x00, 0x00, 0 }, /* F1 */
600        { 0x00, 0x00, 0 }, /* F2 */
601        { 0x00, 0x00, 0 }, /* F3 */
602        { 0x00, 0x00, 0 }, /* F4 */
603        { 0x00, 0x00, 0 }, /* F5 */
604        { 0x00, 0x00, 0 }, /* F6 */
605        { 0x00, 0x00, 0 }, /* F7 */
606        { 0x00, 0x00, 0 }, /* F8 */
607        { 0x00, 0x00, 0 }, /* F9 */
608        { 0x00, 0x00, 0 }, /* FA */
609        { 0x00, 0x00, 0 }, /* FB */
610        { 0x00, 0x00, 0 }, /* FC */
611        { 0x00, 0x00, 0 }, /* FD */
612        { 0x00, 0x00, 0 }, /* FE */
613        { 0xFF, 0x00, 1 }, /* FF */
614 };
615
616 static int max98088_volatile_register(struct snd_soc_codec *codec, unsigned int reg)
617 {
618        return max98088_access[reg].vol;
619 }
620
621
622 /*
623  * Load equalizer DSP coefficient configurations registers
624  */
625 static void m98088_eq_band(struct snd_soc_codec *codec, unsigned int dai,
626                    unsigned int band, u16 *coefs)
627 {
628        unsigned int eq_reg;
629        unsigned int i;
630
631        BUG_ON(band > 4);
632        BUG_ON(dai > 1);
633
634        /* Load the base register address */
635        eq_reg = dai ? M98088_REG_84_DAI2_EQ_BASE : M98088_REG_52_DAI1_EQ_BASE;
636
637        /* Add the band address offset, note adjustment for word address */
638        eq_reg += band * (M98088_COEFS_PER_BAND << 1);
639
640        /* Step through the registers and coefs */
641        for (i = 0; i < M98088_COEFS_PER_BAND; i++) {
642                snd_soc_write(codec, eq_reg++, M98088_BYTE1(coefs[i]));
643                snd_soc_write(codec, eq_reg++, M98088_BYTE0(coefs[i]));
644        }
645 }
646
647 /*
648  * Excursion limiter modes
649  */
650 static const char *max98088_exmode_texts[] = {
651        "Off", "100Hz", "400Hz", "600Hz", "800Hz", "1000Hz", "200-400Hz",
652        "400-600Hz", "400-800Hz",
653 };
654
655 static const unsigned int max98088_exmode_values[] = {
656        0x00, 0x43, 0x10, 0x20, 0x30, 0x40, 0x11, 0x22, 0x32
657 };
658
659 static const struct soc_enum max98088_exmode_enum =
660        SOC_VALUE_ENUM_SINGLE(M98088_REG_41_SPKDHP, 0, 127,
661                              ARRAY_SIZE(max98088_exmode_texts),
662                              max98088_exmode_texts,
663                              max98088_exmode_values);
664
665 static const char *max98088_ex_thresh[] = { /* volts PP */
666        "0.6", "1.2", "1.8", "2.4", "3.0", "3.6", "4.2", "4.8"};
667 static const struct soc_enum max98088_ex_thresh_enum[] = {
668        SOC_ENUM_SINGLE(M98088_REG_42_SPKDHP_THRESH, 0, 8,
669                max98088_ex_thresh),
670 };
671
672 static const char *max98088_fltr_mode[] = {"Voice", "Music" };
673 static const struct soc_enum max98088_filter_mode_enum[] = {
674        SOC_ENUM_SINGLE(M98088_REG_18_DAI1_FILTERS, 7, 2, max98088_fltr_mode),
675 };
676
677 static const char *max98088_extmic_text[] = { "None", "MIC1", "MIC2" };
678
679 static const struct soc_enum max98088_extmic_enum =
680        SOC_ENUM_SINGLE(M98088_REG_48_CFG_MIC, 0, 3, max98088_extmic_text);
681
682 static const struct snd_kcontrol_new max98088_extmic_mux =
683        SOC_DAPM_ENUM("External MIC Mux", max98088_extmic_enum);
684
685 static const char *max98088_dai1_fltr[] = {
686        "Off", "fc=258/fs=16k", "fc=500/fs=16k",
687        "fc=258/fs=8k", "fc=500/fs=8k", "fc=200"};
688 static const struct soc_enum max98088_dai1_dac_filter_enum[] = {
689        SOC_ENUM_SINGLE(M98088_REG_18_DAI1_FILTERS, 0, 6, max98088_dai1_fltr),
690 };
691 static const struct soc_enum max98088_dai1_adc_filter_enum[] = {
692        SOC_ENUM_SINGLE(M98088_REG_18_DAI1_FILTERS, 4, 6, max98088_dai1_fltr),
693 };
694
695 static int max98088_mic1pre_set(struct snd_kcontrol *kcontrol,
696                                struct snd_ctl_elem_value *ucontrol)
697 {
698        struct snd_soc_codec *codec = snd_kcontrol_chip(kcontrol);
699        struct max98088_priv *max98088 = snd_soc_codec_get_drvdata(codec);
700        unsigned int sel = ucontrol->value.integer.value[0];
701
702        max98088->mic1pre = sel;
703        snd_soc_update_bits(codec, M98088_REG_35_LVL_MIC1, M98088_MICPRE_MASK,
704                (1+sel)<<M98088_MICPRE_SHIFT);
705
706        return 0;
707 }
708
709 static int max98088_mic1pre_get(struct snd_kcontrol *kcontrol,
710                                struct snd_ctl_elem_value *ucontrol)
711 {
712        struct snd_soc_codec *codec = snd_kcontrol_chip(kcontrol);
713        struct max98088_priv *max98088 = snd_soc_codec_get_drvdata(codec);
714
715        ucontrol->value.integer.value[0] = max98088->mic1pre;
716        return 0;
717 }
718
719 static int max98088_mic2pre_set(struct snd_kcontrol *kcontrol,
720                                struct snd_ctl_elem_value *ucontrol)
721 {
722        struct snd_soc_codec *codec = snd_kcontrol_chip(kcontrol);
723        struct max98088_priv *max98088 = snd_soc_codec_get_drvdata(codec);
724        unsigned int sel = ucontrol->value.integer.value[0];
725
726        max98088->mic2pre = sel;
727        snd_soc_update_bits(codec, M98088_REG_36_LVL_MIC2, M98088_MICPRE_MASK,
728                (1+sel)<<M98088_MICPRE_SHIFT);
729
730        return 0;
731 }
732
733 static int max98088_mic2pre_get(struct snd_kcontrol *kcontrol,
734                                struct snd_ctl_elem_value *ucontrol)
735 {
736        struct snd_soc_codec *codec = snd_kcontrol_chip(kcontrol);
737        struct max98088_priv *max98088 = snd_soc_codec_get_drvdata(codec);
738
739        ucontrol->value.integer.value[0] = max98088->mic2pre;
740        return 0;
741 }
742
743 static const unsigned int max98088_micboost_tlv[] = {
744        TLV_DB_RANGE_HEAD(2),
745        0, 1, TLV_DB_SCALE_ITEM(0, 2000, 0),
746        2, 2, TLV_DB_SCALE_ITEM(3000, 0, 0),
747 };
748
749 static const struct snd_kcontrol_new max98088_snd_controls[] = {
750
751        SOC_DOUBLE_R("Headphone Volume", M98088_REG_39_LVL_HP_L,
752                M98088_REG_3A_LVL_HP_R, 0, 31, 0),
753        SOC_DOUBLE_R("Speaker Volume", M98088_REG_3D_LVL_SPK_L,
754                M98088_REG_3E_LVL_SPK_R, 0, 31, 0),
755        SOC_DOUBLE_R("Receiver Volume", M98088_REG_3B_LVL_REC_L,
756                M98088_REG_3C_LVL_REC_R, 0, 31, 0),
757
758        SOC_DOUBLE_R("Headphone Switch", M98088_REG_39_LVL_HP_L,
759                M98088_REG_3A_LVL_HP_R, 7, 1, 1),
760        SOC_DOUBLE_R("Speaker Switch", M98088_REG_3D_LVL_SPK_L,
761                M98088_REG_3E_LVL_SPK_R, 7, 1, 1),
762        SOC_DOUBLE_R("Receiver Switch", M98088_REG_3B_LVL_REC_L,
763                M98088_REG_3C_LVL_REC_R, 7, 1, 1),
764
765        SOC_SINGLE("MIC1 Volume", M98088_REG_35_LVL_MIC1, 0, 31, 1),
766        SOC_SINGLE("MIC2 Volume", M98088_REG_36_LVL_MIC2, 0, 31, 1),
767
768        SOC_SINGLE_EXT_TLV("MIC1 Boost Volume",
769                        M98088_REG_35_LVL_MIC1, 5, 2, 0,
770                        max98088_mic1pre_get, max98088_mic1pre_set,
771                        max98088_micboost_tlv),
772        SOC_SINGLE_EXT_TLV("MIC2 Boost Volume",
773                        M98088_REG_36_LVL_MIC2, 5, 2, 0,
774                        max98088_mic2pre_get, max98088_mic2pre_set,
775                        max98088_micboost_tlv),
776
777        SOC_SINGLE("INA Volume", M98088_REG_37_LVL_INA, 0, 7, 1),
778        SOC_SINGLE("INB Volume", M98088_REG_38_LVL_INB, 0, 7, 1),
779
780        SOC_SINGLE("ADCL Volume", M98088_REG_33_LVL_ADC_L, 0, 15, 0),
781        SOC_SINGLE("ADCR Volume", M98088_REG_34_LVL_ADC_R, 0, 15, 0),
782
783        SOC_SINGLE("ADCL Boost Volume", M98088_REG_33_LVL_ADC_L, 4, 3, 0),
784        SOC_SINGLE("ADCR Boost Volume", M98088_REG_34_LVL_ADC_R, 4, 3, 0),
785
786        SOC_SINGLE("EQ1 Switch", M98088_REG_49_CFG_LEVEL, 0, 1, 0),
787        SOC_SINGLE("EQ2 Switch", M98088_REG_49_CFG_LEVEL, 1, 1, 0),
788
789        SOC_ENUM("EX Limiter Mode", max98088_exmode_enum),
790        SOC_ENUM("EX Limiter Threshold", max98088_ex_thresh_enum),
791
792        SOC_ENUM("DAI1 Filter Mode", max98088_filter_mode_enum),
793        SOC_ENUM("DAI1 DAC Filter", max98088_dai1_dac_filter_enum),
794        SOC_ENUM("DAI1 ADC Filter", max98088_dai1_adc_filter_enum),
795        SOC_SINGLE("DAI2 DC Block Switch", M98088_REG_20_DAI2_FILTERS,
796                0, 1, 0),
797
798        SOC_SINGLE("ALC Switch", M98088_REG_43_SPKALC_COMP, 7, 1, 0),
799        SOC_SINGLE("ALC Threshold", M98088_REG_43_SPKALC_COMP, 0, 7, 0),
800        SOC_SINGLE("ALC Multiband", M98088_REG_43_SPKALC_COMP, 3, 1, 0),
801        SOC_SINGLE("ALC Release Time", M98088_REG_43_SPKALC_COMP, 4, 7, 0),
802
803        SOC_SINGLE("PWR Limiter Threshold", M98088_REG_44_PWRLMT_CFG,
804                4, 15, 0),
805        SOC_SINGLE("PWR Limiter Weight", M98088_REG_44_PWRLMT_CFG, 0, 7, 0),
806        SOC_SINGLE("PWR Limiter Time1", M98088_REG_45_PWRLMT_TIME, 0, 15, 0),
807        SOC_SINGLE("PWR Limiter Time2", M98088_REG_45_PWRLMT_TIME, 4, 15, 0),
808
809        SOC_SINGLE("THD Limiter Threshold", M98088_REG_46_THDLMT_CFG, 4, 15, 0),
810        SOC_SINGLE("THD Limiter Time", M98088_REG_46_THDLMT_CFG, 0, 7, 0),
811        SOC_SINGLE("Digital Mic Enable", M98088_REG_48_CFG_MIC, 4, 3, 0),
812 };
813
814 /* Left speaker mixer switch */
815 static const struct snd_kcontrol_new max98088_left_speaker_mixer_controls[] = {
816        SOC_DAPM_SINGLE("Left DAC1 Switch", M98088_REG_2B_MIX_SPK_LEFT, 0, 1, 0),
817        SOC_DAPM_SINGLE("Right DAC1 Switch", M98088_REG_2B_MIX_SPK_LEFT, 7, 1, 0),
818        SOC_DAPM_SINGLE("Left DAC2 Switch", M98088_REG_2B_MIX_SPK_LEFT, 0, 1, 0),
819        SOC_DAPM_SINGLE("Right DAC2 Switch", M98088_REG_2B_MIX_SPK_LEFT, 7, 1, 0),
820        SOC_DAPM_SINGLE("MIC1 Switch", M98088_REG_2B_MIX_SPK_LEFT, 5, 1, 0),
821        SOC_DAPM_SINGLE("MIC2 Switch", M98088_REG_2B_MIX_SPK_LEFT, 6, 1, 0),
822        SOC_DAPM_SINGLE("INA1 Switch", M98088_REG_2B_MIX_SPK_LEFT, 1, 1, 0),
823        SOC_DAPM_SINGLE("INA2 Switch", M98088_REG_2B_MIX_SPK_LEFT, 2, 1, 0),
824        SOC_DAPM_SINGLE("INB1 Switch", M98088_REG_2B_MIX_SPK_LEFT, 3, 1, 0),
825        SOC_DAPM_SINGLE("INB2 Switch", M98088_REG_2B_MIX_SPK_LEFT, 4, 1, 0),
826 };
827
828 /* Right speaker mixer switch */
829 static const struct snd_kcontrol_new max98088_right_speaker_mixer_controls[] = {
830        SOC_DAPM_SINGLE("Left DAC1 Switch", M98088_REG_2C_MIX_SPK_RIGHT, 7, 1, 0),
831        SOC_DAPM_SINGLE("Right DAC1 Switch", M98088_REG_2C_MIX_SPK_RIGHT, 0, 1, 0),
832        SOC_DAPM_SINGLE("Left DAC2 Switch", M98088_REG_2C_MIX_SPK_RIGHT, 7, 1, 0),
833        SOC_DAPM_SINGLE("Right DAC2 Switch", M98088_REG_2C_MIX_SPK_RIGHT, 0, 1, 0),
834        SOC_DAPM_SINGLE("MIC1 Switch", M98088_REG_2C_MIX_SPK_RIGHT, 5, 1, 0),
835        SOC_DAPM_SINGLE("MIC2 Switch", M98088_REG_2C_MIX_SPK_RIGHT, 6, 1, 0),
836        SOC_DAPM_SINGLE("INA1 Switch", M98088_REG_2C_MIX_SPK_RIGHT, 1, 1, 0),
837        SOC_DAPM_SINGLE("INA2 Switch", M98088_REG_2C_MIX_SPK_RIGHT, 2, 1, 0),
838        SOC_DAPM_SINGLE("INB1 Switch", M98088_REG_2C_MIX_SPK_RIGHT, 3, 1, 0),
839        SOC_DAPM_SINGLE("INB2 Switch", M98088_REG_2C_MIX_SPK_RIGHT, 4, 1, 0),
840 };
841
842 /* Left headphone mixer switch */
843 static const struct snd_kcontrol_new max98088_left_hp_mixer_controls[] = {
844        SOC_DAPM_SINGLE("Left DAC1 Switch", M98088_REG_25_MIX_HP_LEFT, 0, 1, 0),
845        SOC_DAPM_SINGLE("Right DAC1 Switch", M98088_REG_25_MIX_HP_LEFT, 7, 1, 0),
846        SOC_DAPM_SINGLE("Left DAC2 Switch", M98088_REG_25_MIX_HP_LEFT, 0, 1, 0),
847        SOC_DAPM_SINGLE("Right DAC2 Switch", M98088_REG_25_MIX_HP_LEFT, 7, 1, 0),
848        SOC_DAPM_SINGLE("MIC1 Switch", M98088_REG_25_MIX_HP_LEFT, 5, 1, 0),
849        SOC_DAPM_SINGLE("MIC2 Switch", M98088_REG_25_MIX_HP_LEFT, 6, 1, 0),
850        SOC_DAPM_SINGLE("INA1 Switch", M98088_REG_25_MIX_HP_LEFT, 1, 1, 0),
851        SOC_DAPM_SINGLE("INA2 Switch", M98088_REG_25_MIX_HP_LEFT, 2, 1, 0),
852        SOC_DAPM_SINGLE("INB1 Switch", M98088_REG_25_MIX_HP_LEFT, 3, 1, 0),
853        SOC_DAPM_SINGLE("INB2 Switch", M98088_REG_25_MIX_HP_LEFT, 4, 1, 0),
854 };
855
856 /* Right headphone mixer switch */
857 static const struct snd_kcontrol_new max98088_right_hp_mixer_controls[] = {
858        SOC_DAPM_SINGLE("Left DAC1 Switch", M98088_REG_26_MIX_HP_RIGHT, 7, 1, 0),
859        SOC_DAPM_SINGLE("Right DAC1 Switch", M98088_REG_26_MIX_HP_RIGHT, 0, 1, 0),
860        SOC_DAPM_SINGLE("Left DAC2 Switch", M98088_REG_26_MIX_HP_RIGHT, 7, 1, 0),
861        SOC_DAPM_SINGLE("Right DAC2 Switch", M98088_REG_26_MIX_HP_RIGHT, 0, 1, 0),
862        SOC_DAPM_SINGLE("MIC1 Switch", M98088_REG_26_MIX_HP_RIGHT, 5, 1, 0),
863        SOC_DAPM_SINGLE("MIC2 Switch", M98088_REG_26_MIX_HP_RIGHT, 6, 1, 0),
864        SOC_DAPM_SINGLE("INA1 Switch", M98088_REG_26_MIX_HP_RIGHT, 1, 1, 0),
865        SOC_DAPM_SINGLE("INA2 Switch", M98088_REG_26_MIX_HP_RIGHT, 2, 1, 0),
866        SOC_DAPM_SINGLE("INB1 Switch", M98088_REG_26_MIX_HP_RIGHT, 3, 1, 0),
867        SOC_DAPM_SINGLE("INB2 Switch", M98088_REG_26_MIX_HP_RIGHT, 4, 1, 0),
868 };
869
870 /* Left earpiece/receiver mixer switch */
871 static const struct snd_kcontrol_new max98088_left_rec_mixer_controls[] = {
872        SOC_DAPM_SINGLE("Left DAC1 Switch", M98088_REG_28_MIX_REC_LEFT, 0, 1, 0),
873        SOC_DAPM_SINGLE("Right DAC1 Switch", M98088_REG_28_MIX_REC_LEFT, 7, 1, 0),
874        SOC_DAPM_SINGLE("Left DAC2 Switch", M98088_REG_28_MIX_REC_LEFT, 0, 1, 0),
875        SOC_DAPM_SINGLE("Right DAC2 Switch", M98088_REG_28_MIX_REC_LEFT, 7, 1, 0),
876        SOC_DAPM_SINGLE("MIC1 Switch", M98088_REG_28_MIX_REC_LEFT, 5, 1, 0),
877        SOC_DAPM_SINGLE("MIC2 Switch", M98088_REG_28_MIX_REC_LEFT, 6, 1, 0),
878        SOC_DAPM_SINGLE("INA1 Switch", M98088_REG_28_MIX_REC_LEFT, 1, 1, 0),
879        SOC_DAPM_SINGLE("INA2 Switch", M98088_REG_28_MIX_REC_LEFT, 2, 1, 0),
880        SOC_DAPM_SINGLE("INB1 Switch", M98088_REG_28_MIX_REC_LEFT, 3, 1, 0),
881        SOC_DAPM_SINGLE("INB2 Switch", M98088_REG_28_MIX_REC_LEFT, 4, 1, 0),
882 };
883
884 /* Right earpiece/receiver mixer switch */
885 static const struct snd_kcontrol_new max98088_right_rec_mixer_controls[] = {
886        SOC_DAPM_SINGLE("Left DAC1 Switch", M98088_REG_29_MIX_REC_RIGHT, 7, 1, 0),
887        SOC_DAPM_SINGLE("Right DAC1 Switch", M98088_REG_29_MIX_REC_RIGHT, 0, 1, 0),
888        SOC_DAPM_SINGLE("Left DAC2 Switch", M98088_REG_29_MIX_REC_RIGHT, 7, 1, 0),
889        SOC_DAPM_SINGLE("Right DAC2 Switch", M98088_REG_29_MIX_REC_RIGHT, 0, 1, 0),
890        SOC_DAPM_SINGLE("MIC1 Switch", M98088_REG_29_MIX_REC_RIGHT, 5, 1, 0),
891        SOC_DAPM_SINGLE("MIC2 Switch", M98088_REG_29_MIX_REC_RIGHT, 6, 1, 0),
892        SOC_DAPM_SINGLE("INA1 Switch", M98088_REG_29_MIX_REC_RIGHT, 1, 1, 0),
893        SOC_DAPM_SINGLE("INA2 Switch", M98088_REG_29_MIX_REC_RIGHT, 2, 1, 0),
894        SOC_DAPM_SINGLE("INB1 Switch", M98088_REG_29_MIX_REC_RIGHT, 3, 1, 0),
895        SOC_DAPM_SINGLE("INB2 Switch", M98088_REG_29_MIX_REC_RIGHT, 4, 1, 0),
896 };
897
898 /* Left ADC mixer switch */
899 static const struct snd_kcontrol_new max98088_left_ADC_mixer_controls[] = {
900        SOC_DAPM_SINGLE("MIC1 Switch", M98088_REG_23_MIX_ADC_LEFT, 7, 1, 0),
901        SOC_DAPM_SINGLE("MIC2 Switch", M98088_REG_23_MIX_ADC_LEFT, 6, 1, 0),
902        SOC_DAPM_SINGLE("INA1 Switch", M98088_REG_23_MIX_ADC_LEFT, 3, 1, 0),
903        SOC_DAPM_SINGLE("INA2 Switch", M98088_REG_23_MIX_ADC_LEFT, 2, 1, 0),
904        SOC_DAPM_SINGLE("INB1 Switch", M98088_REG_23_MIX_ADC_LEFT, 1, 1, 0),
905        SOC_DAPM_SINGLE("INB2 Switch", M98088_REG_23_MIX_ADC_LEFT, 0, 1, 0),
906 };
907
908 /* Right ADC mixer switch */
909 static const struct snd_kcontrol_new max98088_right_ADC_mixer_controls[] = {
910        SOC_DAPM_SINGLE("MIC1 Switch", M98088_REG_24_MIX_ADC_RIGHT, 7, 1, 0),
911        SOC_DAPM_SINGLE("MIC2 Switch", M98088_REG_24_MIX_ADC_RIGHT, 6, 1, 0),
912        SOC_DAPM_SINGLE("INA1 Switch", M98088_REG_24_MIX_ADC_RIGHT, 3, 1, 0),
913        SOC_DAPM_SINGLE("INA2 Switch", M98088_REG_24_MIX_ADC_RIGHT, 2, 1, 0),
914        SOC_DAPM_SINGLE("INB1 Switch", M98088_REG_24_MIX_ADC_RIGHT, 1, 1, 0),
915        SOC_DAPM_SINGLE("INB2 Switch", M98088_REG_24_MIX_ADC_RIGHT, 0, 1, 0),
916 };
917
918 static int max98088_mic_event(struct snd_soc_dapm_widget *w,
919                             struct snd_kcontrol *kcontrol, int event)
920 {
921        struct snd_soc_codec *codec = w->codec;
922        struct max98088_priv *max98088 = snd_soc_codec_get_drvdata(codec);
923
924        switch (event) {
925        case SND_SOC_DAPM_POST_PMU:
926                if (w->reg == M98088_REG_35_LVL_MIC1) {
927                        snd_soc_update_bits(codec, w->reg, M98088_MICPRE_MASK,
928                                (1+max98088->mic1pre)<<M98088_MICPRE_SHIFT);
929                } else {
930                        snd_soc_update_bits(codec, w->reg, M98088_MICPRE_MASK,
931                                (1+max98088->mic2pre)<<M98088_MICPRE_SHIFT);
932                }
933                break;
934        case SND_SOC_DAPM_POST_PMD:
935                snd_soc_update_bits(codec, w->reg, M98088_MICPRE_MASK, 0);
936                break;
937        default:
938                return -EINVAL;
939        }
940
941        return 0;
942 }
943
944 /*
945  * The line inputs are 2-channel stereo inputs with the left
946  * and right channels sharing a common PGA power control signal.
947  */
948 static int max98088_line_pga(struct snd_soc_dapm_widget *w,
949                             int event, int line, u8 channel)
950 {
951        struct snd_soc_codec *codec = w->codec;
952        struct max98088_priv *max98088 = snd_soc_codec_get_drvdata(codec);
953        u8 *state;
954
955        BUG_ON(!((channel == 1) || (channel == 2)));
956
957        switch (line) {
958        case LINE_INA:
959                state = &max98088->ina_state;
960                break;
961        case LINE_INB:
962                state = &max98088->inb_state;
963                break;
964        default:
965                return -EINVAL;
966        }
967
968        switch (event) {
969        case SND_SOC_DAPM_POST_PMU:
970                *state |= channel;
971                snd_soc_update_bits(codec, w->reg,
972                        (1 << w->shift), (1 << w->shift));
973                break;
974        case SND_SOC_DAPM_POST_PMD:
975                *state &= ~channel;
976                if (*state == 0) {
977                        snd_soc_update_bits(codec, w->reg,
978                                (1 << w->shift), 0);
979                }
980                break;
981        default:
982                return -EINVAL;
983        }
984
985        return 0;
986 }
987
988 static int max98088_pga_ina1_event(struct snd_soc_dapm_widget *w,
989                                   struct snd_kcontrol *k, int event)
990 {
991        return max98088_line_pga(w, event, LINE_INA, 1);
992 }
993
994 static int max98088_pga_ina2_event(struct snd_soc_dapm_widget *w,
995                                   struct snd_kcontrol *k, int event)
996 {
997        return max98088_line_pga(w, event, LINE_INA, 2);
998 }
999
1000 static int max98088_pga_inb1_event(struct snd_soc_dapm_widget *w,
1001                                   struct snd_kcontrol *k, int event)
1002 {
1003        return max98088_line_pga(w, event, LINE_INB, 1);
1004 }
1005
1006 static int max98088_pga_inb2_event(struct snd_soc_dapm_widget *w,
1007                                   struct snd_kcontrol *k, int event)
1008 {
1009        return max98088_line_pga(w, event, LINE_INB, 2);
1010 }
1011
1012 static const struct snd_soc_dapm_widget max98088_dapm_widgets[] = {
1013
1014        SND_SOC_DAPM_ADC("ADCL", "HiFi Capture", M98088_REG_4C_PWR_EN_IN, 1, 0),
1015        SND_SOC_DAPM_ADC("ADCR", "HiFi Capture", M98088_REG_4C_PWR_EN_IN, 0, 0),
1016
1017        SND_SOC_DAPM_DAC("DACL1", "HiFi Playback",
1018                M98088_REG_4D_PWR_EN_OUT, 1, 0),
1019        SND_SOC_DAPM_DAC("DACR1", "HiFi Playback",
1020                M98088_REG_4D_PWR_EN_OUT, 0, 0),
1021        SND_SOC_DAPM_DAC("DACL2", "Aux Playback",
1022                M98088_REG_4D_PWR_EN_OUT, 1, 0),
1023        SND_SOC_DAPM_DAC("DACR2", "Aux Playback",
1024                M98088_REG_4D_PWR_EN_OUT, 0, 0),
1025
1026        SND_SOC_DAPM_PGA("HP Left Out", M98088_REG_4D_PWR_EN_OUT,
1027                7, 0, NULL, 0),
1028        SND_SOC_DAPM_PGA("HP Right Out", M98088_REG_4D_PWR_EN_OUT,
1029                6, 0, NULL, 0),
1030
1031        SND_SOC_DAPM_PGA("SPK Left Out", M98088_REG_4D_PWR_EN_OUT,
1032                5, 0, NULL, 0),
1033        SND_SOC_DAPM_PGA("SPK Right Out", M98088_REG_4D_PWR_EN_OUT,
1034                4, 0, NULL, 0),
1035
1036        SND_SOC_DAPM_PGA("REC Left Out", M98088_REG_4D_PWR_EN_OUT,
1037                3, 0, NULL, 0),
1038        SND_SOC_DAPM_PGA("REC Right Out", M98088_REG_4D_PWR_EN_OUT,
1039                2, 0, NULL, 0),
1040
1041        SND_SOC_DAPM_MUX("External MIC", SND_SOC_NOPM, 0, 0,
1042                &max98088_extmic_mux),
1043
1044        SND_SOC_DAPM_MIXER("Left HP Mixer", SND_SOC_NOPM, 0, 0,
1045                &max98088_left_hp_mixer_controls[0],
1046                ARRAY_SIZE(max98088_left_hp_mixer_controls)),
1047
1048        SND_SOC_DAPM_MIXER("Right HP Mixer", SND_SOC_NOPM, 0, 0,
1049                &max98088_right_hp_mixer_controls[0],
1050                ARRAY_SIZE(max98088_right_hp_mixer_controls)),
1051
1052        SND_SOC_DAPM_MIXER("Left SPK Mixer", SND_SOC_NOPM, 0, 0,
1053                &max98088_left_speaker_mixer_controls[0],
1054                ARRAY_SIZE(max98088_left_speaker_mixer_controls)),
1055
1056        SND_SOC_DAPM_MIXER("Right SPK Mixer", SND_SOC_NOPM, 0, 0,
1057                &max98088_right_speaker_mixer_controls[0],
1058                ARRAY_SIZE(max98088_right_speaker_mixer_controls)),
1059
1060        SND_SOC_DAPM_MIXER("Left REC Mixer", SND_SOC_NOPM, 0, 0,
1061          &max98088_left_rec_mixer_controls[0],
1062                ARRAY_SIZE(max98088_left_rec_mixer_controls)),
1063
1064        SND_SOC_DAPM_MIXER("Right REC Mixer", SND_SOC_NOPM, 0, 0,
1065          &max98088_right_rec_mixer_controls[0],
1066                ARRAY_SIZE(max98088_right_rec_mixer_controls)),
1067
1068        SND_SOC_DAPM_MIXER("Left ADC Mixer", SND_SOC_NOPM, 0, 0,
1069                &max98088_left_ADC_mixer_controls[0],
1070                ARRAY_SIZE(max98088_left_ADC_mixer_controls)),
1071
1072        SND_SOC_DAPM_MIXER("Right ADC Mixer", SND_SOC_NOPM, 0, 0,
1073                &max98088_right_ADC_mixer_controls[0],
1074                ARRAY_SIZE(max98088_right_ADC_mixer_controls)),
1075
1076        SND_SOC_DAPM_PGA_E("MIC1 Input", M98088_REG_35_LVL_MIC1,
1077                5, 0, NULL, 0, max98088_mic_event,
1078                SND_SOC_DAPM_POST_PMU | SND_SOC_DAPM_POST_PMD),
1079
1080        SND_SOC_DAPM_PGA_E("MIC2 Input", M98088_REG_36_LVL_MIC2,
1081                5, 0, NULL, 0, max98088_mic_event,
1082                SND_SOC_DAPM_POST_PMU | SND_SOC_DAPM_POST_PMD),
1083
1084        SND_SOC_DAPM_PGA_E("INA1 Input", M98088_REG_4C_PWR_EN_IN,
1085                7, 0, NULL, 0, max98088_pga_ina1_event,
1086                SND_SOC_DAPM_POST_PMU | SND_SOC_DAPM_POST_PMD),
1087
1088        SND_SOC_DAPM_PGA_E("INA2 Input", M98088_REG_4C_PWR_EN_IN,
1089                7, 0, NULL, 0, max98088_pga_ina2_event,
1090                SND_SOC_DAPM_POST_PMU | SND_SOC_DAPM_POST_PMD),
1091
1092        SND_SOC_DAPM_PGA_E("INB1 Input", M98088_REG_4C_PWR_EN_IN,
1093                6, 0, NULL, 0, max98088_pga_inb1_event,
1094                SND_SOC_DAPM_POST_PMU | SND_SOC_DAPM_POST_PMD),
1095
1096        SND_SOC_DAPM_PGA_E("INB2 Input", M98088_REG_4C_PWR_EN_IN,
1097                6, 0, NULL, 0, max98088_pga_inb2_event,
1098                SND_SOC_DAPM_POST_PMU | SND_SOC_DAPM_POST_PMD),
1099
1100        SND_SOC_DAPM_MICBIAS("MICBIAS", M98088_REG_4C_PWR_EN_IN, 3, 0),
1101
1102        SND_SOC_DAPM_OUTPUT("HPL"),
1103        SND_SOC_DAPM_OUTPUT("HPR"),
1104        SND_SOC_DAPM_OUTPUT("SPKL"),
1105        SND_SOC_DAPM_OUTPUT("SPKR"),
1106        SND_SOC_DAPM_OUTPUT("RECL"),
1107        SND_SOC_DAPM_OUTPUT("RECR"),
1108
1109        SND_SOC_DAPM_INPUT("MIC1"),
1110        SND_SOC_DAPM_INPUT("MIC2"),
1111        SND_SOC_DAPM_INPUT("INA1"),
1112        SND_SOC_DAPM_INPUT("INA2"),
1113        SND_SOC_DAPM_INPUT("INB1"),
1114        SND_SOC_DAPM_INPUT("INB2"),
1115 };
1116
1117 static const struct snd_soc_dapm_route max98088_audio_map[] = {
1118        /* Left headphone output mixer */
1119        {"Left HP Mixer", "Left DAC1 Switch", "DACL1"},
1120        {"Left HP Mixer", "Left DAC2 Switch", "DACL2"},
1121        {"Left HP Mixer", "Right DAC1 Switch", "DACR1"},
1122        {"Left HP Mixer", "Right DAC2 Switch", "DACR2"},
1123        {"Left HP Mixer", "MIC1 Switch", "MIC1 Input"},
1124        {"Left HP Mixer", "MIC2 Switch", "MIC2 Input"},
1125        {"Left HP Mixer", "INA1 Switch", "INA1 Input"},
1126        {"Left HP Mixer", "INA2 Switch", "INA2 Input"},
1127        {"Left HP Mixer", "INB1 Switch", "INB1 Input"},
1128        {"Left HP Mixer", "INB2 Switch", "INB2 Input"},
1129
1130        /* Right headphone output mixer */
1131        {"Right HP Mixer", "Left DAC1 Switch", "DACL1"},
1132        {"Right HP Mixer", "Left DAC2 Switch", "DACL2"  },
1133        {"Right HP Mixer", "Right DAC1 Switch", "DACR1"},
1134        {"Right HP Mixer", "Right DAC2 Switch", "DACR2"},
1135        {"Right HP Mixer", "MIC1 Switch", "MIC1 Input"},
1136        {"Right HP Mixer", "MIC2 Switch", "MIC2 Input"},
1137        {"Right HP Mixer", "INA1 Switch", "INA1 Input"},
1138        {"Right HP Mixer", "INA2 Switch", "INA2 Input"},
1139        {"Right HP Mixer", "INB1 Switch", "INB1 Input"},
1140        {"Right HP Mixer", "INB2 Switch", "INB2 Input"},
1141
1142        /* Left speaker output mixer */
1143        {"Left SPK Mixer", "Left DAC1 Switch", "DACL1"},
1144        {"Left SPK Mixer", "Left DAC2 Switch", "DACL2"},
1145        {"Left SPK Mixer", "Right DAC1 Switch", "DACR1"},
1146        {"Left SPK Mixer", "Right DAC2 Switch", "DACR2"},
1147        {"Left SPK Mixer", "MIC1 Switch", "MIC1 Input"},
1148        {"Left SPK Mixer", "MIC2 Switch", "MIC2 Input"},
1149        {"Left SPK Mixer", "INA1 Switch", "INA1 Input"},
1150        {"Left SPK Mixer", "INA2 Switch", "INA2 Input"},
1151        {"Left SPK Mixer", "INB1 Switch", "INB1 Input"},
1152        {"Left SPK Mixer", "INB2 Switch", "INB2 Input"},
1153
1154        /* Right speaker output mixer */
1155        {"Right SPK Mixer", "Left DAC1 Switch", "DACL1"},
1156        {"Right SPK Mixer", "Left DAC2 Switch", "DACL2"},
1157        {"Right SPK Mixer", "Right DAC1 Switch", "DACR1"},
1158        {"Right SPK Mixer", "Right DAC2 Switch", "DACR2"},
1159        {"Right SPK Mixer", "MIC1 Switch", "MIC1 Input"},
1160        {"Right SPK Mixer", "MIC2 Switch", "MIC2 Input"},
1161        {"Right SPK Mixer", "INA1 Switch", "INA1 Input"},
1162        {"Right SPK Mixer", "INA2 Switch", "INA2 Input"},
1163        {"Right SPK Mixer", "INB1 Switch", "INB1 Input"},
1164        {"Right SPK Mixer", "INB2 Switch", "INB2 Input"},
1165
1166        /* Earpiece/Receiver output mixer */
1167        {"Left REC Mixer", "Left DAC1 Switch", "DACL1"},
1168        {"Left REC Mixer", "Left DAC2 Switch", "DACL2"},
1169        {"Left REC Mixer", "Right DAC1 Switch", "DACR1"},
1170        {"Left REC Mixer", "Right DAC2 Switch", "DACR2"},
1171        {"Left REC Mixer", "MIC1 Switch", "MIC1 Input"},
1172        {"Left REC Mixer", "MIC2 Switch", "MIC2 Input"},
1173        {"Left REC Mixer", "INA1 Switch", "INA1 Input"},
1174        {"Left REC Mixer", "INA2 Switch", "INA2 Input"},
1175        {"Left REC Mixer", "INB1 Switch", "INB1 Input"},
1176        {"Left REC Mixer", "INB2 Switch", "INB2 Input"},
1177
1178        /* Earpiece/Receiver output mixer */
1179        {"Right REC Mixer", "Left DAC1 Switch", "DACL1"},
1180        {"Right REC Mixer", "Left DAC2 Switch", "DACL2"},
1181        {"Right REC Mixer", "Right DAC1 Switch", "DACR1"},
1182        {"Right REC Mixer", "Right DAC2 Switch", "DACR2"},
1183        {"Right REC Mixer", "MIC1 Switch", "MIC1 Input"},
1184        {"Right REC Mixer", "MIC2 Switch", "MIC2 Input"},
1185        {"Right REC Mixer", "INA1 Switch", "INA1 Input"},
1186        {"Right REC Mixer", "INA2 Switch", "INA2 Input"},
1187        {"Right REC Mixer", "INB1 Switch", "INB1 Input"},
1188        {"Right REC Mixer", "INB2 Switch", "INB2 Input"},
1189
1190        {"HP Left Out", NULL, "Left HP Mixer"},
1191        {"HP Right Out", NULL, "Right HP Mixer"},
1192        {"SPK Left Out", NULL, "Left SPK Mixer"},
1193        {"SPK Right Out", NULL, "Right SPK Mixer"},
1194        {"REC Left Out", NULL, "Left REC Mixer"},
1195        {"REC Right Out", NULL, "Right REC Mixer"},
1196
1197        {"HPL", NULL, "HP Left Out"},
1198        {"HPR", NULL, "HP Right Out"},
1199        {"SPKL", NULL, "SPK Left Out"},
1200        {"SPKR", NULL, "SPK Right Out"},
1201        {"RECL", NULL, "REC Left Out"},
1202        {"RECR", NULL, "REC Right Out"},
1203
1204        /* Left ADC input mixer */
1205        {"Left ADC Mixer", "MIC1 Switch", "MIC1 Input"},
1206        {"Left ADC Mixer", "MIC2 Switch", "MIC2 Input"},
1207        {"Left ADC Mixer", "INA1 Switch", "INA1 Input"},
1208        {"Left ADC Mixer", "INA2 Switch", "INA2 Input"},
1209        {"Left ADC Mixer", "INB1 Switch", "INB1 Input"},
1210        {"Left ADC Mixer", "INB2 Switch", "INB2 Input"},
1211
1212        /* Right ADC input mixer */
1213        {"Right ADC Mixer", "MIC1 Switch", "MIC1 Input"},
1214        {"Right ADC Mixer", "MIC2 Switch", "MIC2 Input"},
1215        {"Right ADC Mixer", "INA1 Switch", "INA1 Input"},
1216        {"Right ADC Mixer", "INA2 Switch", "INA2 Input"},
1217        {"Right ADC Mixer", "INB1 Switch", "INB1 Input"},
1218        {"Right ADC Mixer", "INB2 Switch", "INB2 Input"},
1219
1220        /* Inputs */
1221        {"ADCL", NULL, "Left ADC Mixer"},
1222        {"ADCR", NULL, "Right ADC Mixer"},
1223        {"INA1 Input", NULL, "INA1"},
1224        {"INA2 Input", NULL, "INA2"},
1225        {"INB1 Input", NULL, "INB1"},
1226        {"INB2 Input", NULL, "INB2"},
1227        {"MIC1 Input", NULL, "MIC1"},
1228        {"MIC2 Input", NULL, "MIC2"},
1229 };
1230
1231 /* codec mclk clock divider coefficients */
1232 static const struct {
1233        u32 rate;
1234        u8  sr;
1235 } rate_table[] = {
1236        {8000,  0x10},
1237        {11025, 0x20},
1238        {16000, 0x30},
1239        {22050, 0x40},
1240        {24000, 0x50},
1241        {32000, 0x60},
1242        {44100, 0x70},
1243        {48000, 0x80},
1244        {88200, 0x90},
1245        {96000, 0xA0},
1246 };
1247
1248 static inline int rate_value(int rate, u8 *value)
1249 {
1250        int i;
1251
1252        for (i = 0; i < ARRAY_SIZE(rate_table); i++) {
1253                if (rate_table[i].rate >= rate) {
1254                        *value = rate_table[i].sr;
1255                        return 0;
1256                }
1257        }
1258        *value = rate_table[0].sr;
1259        return -EINVAL;
1260 }
1261
1262 static int max98088_dai1_hw_params(struct snd_pcm_substream *substream,
1263                                   struct snd_pcm_hw_params *params,
1264                                   struct snd_soc_dai *dai)
1265 {
1266        struct snd_soc_codec *codec = dai->codec;
1267        struct max98088_priv *max98088 = snd_soc_codec_get_drvdata(codec);
1268        struct max98088_cdata *cdata;
1269        unsigned long long ni;
1270        unsigned int rate;
1271        u8 regval;
1272
1273        cdata = &max98088->dai[0];
1274
1275        rate = params_rate(params);
1276
1277        switch (params_format(params)) {
1278        case SNDRV_PCM_FORMAT_S16_LE:
1279                snd_soc_update_bits(codec, M98088_REG_14_DAI1_FORMAT,
1280                        M98088_DAI_WS, 0);
1281                break;
1282        case SNDRV_PCM_FORMAT_S24_LE:
1283                snd_soc_update_bits(codec, M98088_REG_14_DAI1_FORMAT,
1284                        M98088_DAI_WS, M98088_DAI_WS);
1285                break;
1286        default:
1287                return -EINVAL;
1288        }
1289
1290        snd_soc_update_bits(codec, M98088_REG_51_PWR_SYS, M98088_SHDNRUN, 0);
1291
1292        if (rate_value(rate, &regval))
1293                return -EINVAL;
1294
1295        snd_soc_update_bits(codec, M98088_REG_11_DAI1_CLKMODE,
1296                M98088_CLKMODE_MASK, regval);
1297        cdata->rate = rate;
1298
1299        /* Configure NI when operating as master */
1300        if (snd_soc_read(codec, M98088_REG_14_DAI1_FORMAT)
1301                & M98088_DAI_MAS) {
1302                if (max98088->sysclk == 0) {
1303                        dev_err(codec->dev, "Invalid system clock frequency\n");
1304                        return -EINVAL;
1305                }
1306                ni = 65536ULL * (rate < 50000 ? 96ULL : 48ULL)
1307                                * (unsigned long long int)rate;
1308                do_div(ni, (unsigned long long int)max98088->sysclk);
1309                snd_soc_write(codec, M98088_REG_12_DAI1_CLKCFG_HI,
1310                        (ni >> 8) & 0x7F);
1311                snd_soc_write(codec, M98088_REG_13_DAI1_CLKCFG_LO,
1312                        ni & 0xFF);
1313        }
1314
1315        /* Update sample rate mode */
1316        if (rate < 50000)
1317                snd_soc_update_bits(codec, M98088_REG_18_DAI1_FILTERS,
1318                        M98088_DAI_DHF, 0);
1319        else
1320                snd_soc_update_bits(codec, M98088_REG_18_DAI1_FILTERS,
1321                        M98088_DAI_DHF, M98088_DAI_DHF);
1322
1323        snd_soc_update_bits(codec, M98088_REG_51_PWR_SYS, M98088_SHDNRUN,
1324                M98088_SHDNRUN);
1325
1326        return 0;
1327 }
1328
1329 static int max98088_dai2_hw_params(struct snd_pcm_substream *substream,
1330                                   struct snd_pcm_hw_params *params,
1331                                   struct snd_soc_dai *dai)
1332 {
1333        struct snd_soc_codec *codec = dai->codec;
1334        struct max98088_priv *max98088 = snd_soc_codec_get_drvdata(codec);
1335        struct max98088_cdata *cdata;
1336        unsigned long long ni;
1337        unsigned int rate;
1338        u8 regval;
1339
1340        cdata = &max98088->dai[1];
1341
1342        rate = params_rate(params);
1343
1344        switch (params_format(params)) {
1345        case SNDRV_PCM_FORMAT_S16_LE:
1346                snd_soc_update_bits(codec, M98088_REG_1C_DAI2_FORMAT,
1347                        M98088_DAI_WS, 0);
1348                break;
1349        case SNDRV_PCM_FORMAT_S24_LE:
1350                snd_soc_update_bits(codec, M98088_REG_1C_DAI2_FORMAT,
1351                        M98088_DAI_WS, M98088_DAI_WS);
1352                break;
1353        default:
1354                return -EINVAL;
1355        }
1356
1357        snd_soc_update_bits(codec, M98088_REG_51_PWR_SYS, M98088_SHDNRUN, 0);
1358
1359        if (rate_value(rate, &regval))
1360                return -EINVAL;
1361
1362        snd_soc_update_bits(codec, M98088_REG_19_DAI2_CLKMODE,
1363                M98088_CLKMODE_MASK, regval);
1364        cdata->rate = rate;
1365
1366        /* Configure NI when operating as master */
1367        if (snd_soc_read(codec, M98088_REG_1C_DAI2_FORMAT)
1368                & M98088_DAI_MAS) {
1369                if (max98088->sysclk == 0) {
1370                        dev_err(codec->dev, "Invalid system clock frequency\n");
1371                        return -EINVAL;
1372                }
1373                ni = 65536ULL * (rate < 50000 ? 96ULL : 48ULL)
1374                                * (unsigned long long int)rate;
1375                do_div(ni, (unsigned long long int)max98088->sysclk);
1376                snd_soc_write(codec, M98088_REG_1A_DAI2_CLKCFG_HI,
1377                        (ni >> 8) & 0x7F);
1378                snd_soc_write(codec, M98088_REG_1B_DAI2_CLKCFG_LO,
1379                        ni & 0xFF);
1380        }
1381
1382        /* Update sample rate mode */
1383        if (rate < 50000)
1384                snd_soc_update_bits(codec, M98088_REG_20_DAI2_FILTERS,
1385                        M98088_DAI_DHF, 0);
1386        else
1387                snd_soc_update_bits(codec, M98088_REG_20_DAI2_FILTERS,
1388                        M98088_DAI_DHF, M98088_DAI_DHF);
1389
1390        snd_soc_update_bits(codec, M98088_REG_51_PWR_SYS, M98088_SHDNRUN,
1391                M98088_SHDNRUN);
1392
1393        return 0;
1394 }
1395
1396 static int max98088_dai_set_sysclk(struct snd_soc_dai *dai,
1397                                   int clk_id, unsigned int freq, int dir)
1398 {
1399        struct snd_soc_codec *codec = dai->codec;
1400        struct max98088_priv *max98088 = snd_soc_codec_get_drvdata(codec);
1401
1402        /* Requested clock frequency is already setup */
1403        if (freq == max98088->sysclk)
1404                return 0;
1405
1406        /* Setup clocks for slave mode, and using the PLL
1407         * PSCLK = 0x01 (when master clk is 10MHz to 20MHz)
1408         *         0x02 (when master clk is 20MHz to 30MHz)..
1409         */
1410        if ((freq >= 10000000) && (freq < 20000000)) {
1411                snd_soc_write(codec, M98088_REG_10_SYS_CLK, 0x10);
1412        } else if ((freq >= 20000000) && (freq < 30000000)) {
1413                snd_soc_write(codec, M98088_REG_10_SYS_CLK, 0x20);
1414        } else {
1415                dev_err(codec->dev, "Invalid master clock frequency\n");
1416                return -EINVAL;
1417        }
1418
1419        if (snd_soc_read(codec, M98088_REG_51_PWR_SYS)  & M98088_SHDNRUN) {
1420                snd_soc_update_bits(codec, M98088_REG_51_PWR_SYS,
1421                        M98088_SHDNRUN, 0);
1422                snd_soc_update_bits(codec, M98088_REG_51_PWR_SYS,
1423                        M98088_SHDNRUN, M98088_SHDNRUN);
1424        }
1425
1426        dev_dbg(dai->dev, "Clock source is %d at %uHz\n", clk_id, freq);
1427
1428        max98088->sysclk = freq;
1429        return 0;
1430 }
1431
1432 static int max98088_dai1_set_fmt(struct snd_soc_dai *codec_dai,
1433                                 unsigned int fmt)
1434 {
1435        struct snd_soc_codec *codec = codec_dai->codec;
1436        struct max98088_priv *max98088 = snd_soc_codec_get_drvdata(codec);
1437        struct max98088_cdata *cdata;
1438        u8 reg15val;
1439        u8 reg14val = 0;
1440
1441        cdata = &max98088->dai[0];
1442
1443        if (fmt != cdata->fmt) {
1444                cdata->fmt = fmt;
1445
1446                switch (fmt & SND_SOC_DAIFMT_MASTER_MASK) {
1447                case SND_SOC_DAIFMT_CBS_CFS:
1448                        /* Slave mode PLL */
1449                        snd_soc_write(codec, M98088_REG_12_DAI1_CLKCFG_HI,
1450                                0x80);
1451                        snd_soc_write(codec, M98088_REG_13_DAI1_CLKCFG_LO,
1452                                0x00);
1453                        break;
1454                case SND_SOC_DAIFMT_CBM_CFM:
1455                        /* Set to master mode */
1456                        reg14val |= M98088_DAI_MAS;
1457                        break;
1458                case SND_SOC_DAIFMT_CBS_CFM:
1459                case SND_SOC_DAIFMT_CBM_CFS:
1460                default:
1461                        dev_err(codec->dev, "Clock mode unsupported");
1462                        return -EINVAL;
1463                }
1464
1465                switch (fmt & SND_SOC_DAIFMT_FORMAT_MASK) {
1466                case SND_SOC_DAIFMT_I2S:
1467                        reg14val |= M98088_DAI_DLY;
1468                        break;
1469                case SND_SOC_DAIFMT_LEFT_J:
1470                        break;
1471                default:
1472                        return -EINVAL;
1473                }
1474
1475                switch (fmt & SND_SOC_DAIFMT_INV_MASK) {
1476                case SND_SOC_DAIFMT_NB_NF:
1477                        break;
1478                case SND_SOC_DAIFMT_NB_IF:
1479                        reg14val |= M98088_DAI_WCI;
1480                        break;
1481                case SND_SOC_DAIFMT_IB_NF:
1482                        reg14val |= M98088_DAI_BCI;
1483                        break;
1484                case SND_SOC_DAIFMT_IB_IF:
1485                        reg14val |= M98088_DAI_BCI|M98088_DAI_WCI;
1486                        break;
1487                default:
1488                        return -EINVAL;
1489                }
1490
1491                snd_soc_update_bits(codec, M98088_REG_14_DAI1_FORMAT,
1492                        M98088_DAI_MAS | M98088_DAI_DLY | M98088_DAI_BCI |
1493                        M98088_DAI_WCI, reg14val);
1494
1495                reg15val = M98088_DAI_BSEL64;
1496                if (max98088->digmic)
1497                        reg15val |= M98088_DAI_OSR64;
1498                snd_soc_write(codec, M98088_REG_15_DAI1_CLOCK, reg15val);
1499        }
1500
1501        return 0;
1502 }
1503
1504 static int max98088_dai2_set_fmt(struct snd_soc_dai *codec_dai,
1505                                 unsigned int fmt)
1506 {
1507        struct snd_soc_codec *codec = codec_dai->codec;
1508        struct max98088_priv *max98088 = snd_soc_codec_get_drvdata(codec);
1509        struct max98088_cdata *cdata;
1510        u8 reg1Cval = 0;
1511
1512        cdata = &max98088->dai[1];
1513
1514        if (fmt != cdata->fmt) {
1515                cdata->fmt = fmt;
1516
1517                switch (fmt & SND_SOC_DAIFMT_MASTER_MASK) {
1518                case SND_SOC_DAIFMT_CBS_CFS:
1519                        /* Slave mode PLL */
1520                        snd_soc_write(codec, M98088_REG_1A_DAI2_CLKCFG_HI,
1521                                0x80);
1522                        snd_soc_write(codec, M98088_REG_1B_DAI2_CLKCFG_LO,
1523                                0x00);
1524                        break;
1525                case SND_SOC_DAIFMT_CBM_CFM:
1526                        /* Set to master mode */
1527                        reg1Cval |= M98088_DAI_MAS;
1528                        break;
1529                case SND_SOC_DAIFMT_CBS_CFM:
1530                case SND_SOC_DAIFMT_CBM_CFS:
1531                default:
1532                        dev_err(codec->dev, "Clock mode unsupported");
1533                        return -EINVAL;
1534                }
1535
1536                switch (fmt & SND_SOC_DAIFMT_FORMAT_MASK) {
1537                case SND_SOC_DAIFMT_I2S:
1538                        reg1Cval |= M98088_DAI_DLY;
1539                        break;
1540                case SND_SOC_DAIFMT_LEFT_J:
1541                        break;
1542                default:
1543                        return -EINVAL;
1544                }
1545
1546                switch (fmt & SND_SOC_DAIFMT_INV_MASK) {
1547                case SND_SOC_DAIFMT_NB_NF:
1548                        break;
1549                case SND_SOC_DAIFMT_NB_IF:
1550                        reg1Cval |= M98088_DAI_WCI;
1551                        break;
1552                case SND_SOC_DAIFMT_IB_NF:
1553                        reg1Cval |= M98088_DAI_BCI;
1554                        break;
1555                case SND_SOC_DAIFMT_IB_IF:
1556                        reg1Cval |= M98088_DAI_BCI|M98088_DAI_WCI;
1557                        break;
1558                default:
1559                        return -EINVAL;
1560                }
1561
1562                snd_soc_update_bits(codec, M98088_REG_1C_DAI2_FORMAT,
1563                        M98088_DAI_MAS | M98088_DAI_DLY | M98088_DAI_BCI |
1564                        M98088_DAI_WCI, reg1Cval);
1565
1566                snd_soc_write(codec, M98088_REG_1D_DAI2_CLOCK,
1567                        M98088_DAI_BSEL64);
1568        }
1569
1570        return 0;
1571 }
1572
1573 static int max98088_dai1_digital_mute(struct snd_soc_dai *codec_dai, int mute)
1574 {
1575        struct snd_soc_codec *codec = codec_dai->codec;
1576        int reg;
1577
1578        if (mute)
1579                reg = M98088_DAI_MUTE;
1580        else
1581                reg = 0;
1582
1583        snd_soc_update_bits(codec, M98088_REG_2F_LVL_DAI1_PLAY,
1584                            M98088_DAI_MUTE_MASK, reg);
1585        return 0;
1586 }
1587
1588 static int max98088_dai2_digital_mute(struct snd_soc_dai *codec_dai, int mute)
1589 {
1590        struct snd_soc_codec *codec = codec_dai->codec;
1591        int reg;
1592
1593        if (mute)
1594                reg = M98088_DAI_MUTE;
1595        else
1596                reg = 0;
1597
1598        snd_soc_update_bits(codec, M98088_REG_31_LVL_DAI2_PLAY,
1599                            M98088_DAI_MUTE_MASK, reg);
1600        return 0;
1601 }
1602
1603 static void max98088_sync_cache(struct snd_soc_codec *codec)
1604 {
1605        u8 *reg_cache = codec->reg_cache;
1606        int i;
1607
1608        if (!codec->cache_sync)
1609                return;
1610
1611        codec->cache_only = 0;
1612
1613        /* write back cached values if they're writeable and
1614         * different from the hardware default.
1615         */
1616        for (i = 1; i < codec->driver->reg_cache_size; i++) {
1617                if (!max98088_access[i].writable)
1618                        continue;
1619
1620                if (reg_cache[i] == max98088_reg[i])
1621                        continue;
1622
1623                snd_soc_write(codec, i, reg_cache[i]);
1624        }
1625
1626        codec->cache_sync = 0;
1627 }
1628
1629 static int max98088_set_bias_level(struct snd_soc_codec *codec,
1630                                   enum snd_soc_bias_level level)
1631 {
1632        switch (level) {
1633        case SND_SOC_BIAS_ON:
1634                break;
1635
1636        case SND_SOC_BIAS_PREPARE:
1637                break;
1638
1639        case SND_SOC_BIAS_STANDBY:
1640                if (codec->dapm.bias_level == SND_SOC_BIAS_OFF)
1641                        max98088_sync_cache(codec);
1642
1643                snd_soc_update_bits(codec, M98088_REG_51_PWR_SYS,
1644                                M98088_SHDNRUN, M98088_SHDNRUN);
1645
1646                snd_soc_update_bits(codec, M98088_REG_4C_PWR_EN_IN,
1647                                M98088_MBEN, M98088_MBEN);
1648                break;
1649
1650        case SND_SOC_BIAS_OFF:
1651                snd_soc_update_bits(codec, M98088_REG_4C_PWR_EN_IN,
1652                                M98088_MBEN, 0);
1653                snd_soc_update_bits(codec, M98088_REG_51_PWR_SYS,
1654                                M98088_SHDNRUN, 0);
1655                codec->cache_sync = 1;
1656                break;
1657        }
1658        codec->dapm.bias_level = level;
1659        return 0;
1660 }
1661
1662 #define MAX98088_RATES SNDRV_PCM_RATE_8000_96000
1663 #define MAX98088_FORMATS (SNDRV_PCM_FMTBIT_S16_LE | SNDRV_PCM_FMTBIT_S24_LE)
1664
1665 static struct snd_soc_dai_ops max98088_dai1_ops = {
1666        .set_sysclk = max98088_dai_set_sysclk,
1667        .set_fmt = max98088_dai1_set_fmt,
1668        .hw_params = max98088_dai1_hw_params,
1669        .digital_mute = max98088_dai1_digital_mute,
1670 };
1671
1672 static struct snd_soc_dai_ops max98088_dai2_ops = {
1673        .set_sysclk = max98088_dai_set_sysclk,
1674        .set_fmt = max98088_dai2_set_fmt,
1675        .hw_params = max98088_dai2_hw_params,
1676        .digital_mute = max98088_dai2_digital_mute,
1677 };
1678
1679 static struct snd_soc_dai_driver max98088_dai[] = {
1680 {
1681        .name = "HiFi",
1682        .playback = {
1683                .stream_name = "HiFi Playback",
1684                .channels_min = 1,
1685                .channels_max = 2,
1686                .rates = MAX98088_RATES,
1687                .formats = MAX98088_FORMATS,
1688        },
1689        .capture = {
1690                .stream_name = "HiFi Capture",
1691                .channels_min = 1,
1692                .channels_max = 2,
1693                .rates = MAX98088_RATES,
1694                .formats = MAX98088_FORMATS,
1695        },
1696         .ops = &max98088_dai1_ops,
1697 },
1698 {
1699        .name = "Aux",
1700        .playback = {
1701                .stream_name = "Aux Playback",
1702                .channels_min = 1,
1703                .channels_max = 2,
1704                .rates = MAX98088_RATES,
1705                .formats = MAX98088_FORMATS,
1706        },
1707        .ops = &max98088_dai2_ops,
1708 }
1709 };
1710
1711 static int max98088_get_channel(const char *name)
1712 {
1713        if (strcmp(name, "EQ1 Mode") == 0)
1714                return 0;
1715        if (strcmp(name, "EQ2 Mode") == 0)
1716                return 1;
1717        return -EINVAL;
1718 }
1719
1720 static void max98088_setup_eq1(struct snd_soc_codec *codec)
1721 {
1722        struct max98088_priv *max98088 = snd_soc_codec_get_drvdata(codec);
1723        struct max98088_pdata *pdata = max98088->pdata;
1724        struct max98088_eq_cfg *coef_set;
1725        int best, best_val, save, i, sel, fs;
1726        struct max98088_cdata *cdata;
1727
1728        cdata = &max98088->dai[0];
1729
1730        if (!pdata || !max98088->eq_textcnt)
1731                return;
1732
1733        /* Find the selected configuration with nearest sample rate */
1734        fs = cdata->rate;
1735        sel = cdata->eq_sel;
1736
1737        best = 0;
1738        best_val = INT_MAX;
1739        for (i = 0; i < pdata->eq_cfgcnt; i++) {
1740                if (strcmp(pdata->eq_cfg[i].name, max98088->eq_texts[sel]) == 0 &&
1741                    abs(pdata->eq_cfg[i].rate - fs) < best_val) {
1742                        best = i;
1743                        best_val = abs(pdata->eq_cfg[i].rate - fs);
1744                }
1745        }
1746
1747        dev_dbg(codec->dev, "Selected %s/%dHz for %dHz sample rate\n",
1748                pdata->eq_cfg[best].name,
1749                pdata->eq_cfg[best].rate, fs);
1750
1751        /* Disable EQ while configuring, and save current on/off state */
1752        save = snd_soc_read(codec, M98088_REG_49_CFG_LEVEL);
1753        snd_soc_update_bits(codec, M98088_REG_49_CFG_LEVEL, M98088_EQ1EN, 0);
1754
1755        coef_set = &pdata->eq_cfg[sel];
1756
1757        m98088_eq_band(codec, 0, 0, coef_set->band1);
1758        m98088_eq_band(codec, 0, 1, coef_set->band2);
1759        m98088_eq_band(codec, 0, 2, coef_set->band3);
1760        m98088_eq_band(codec, 0, 3, coef_set->band4);
1761        m98088_eq_band(codec, 0, 4, coef_set->band5);
1762
1763        /* Restore the original on/off state */
1764        snd_soc_update_bits(codec, M98088_REG_49_CFG_LEVEL, M98088_EQ1EN, save);
1765 }
1766
1767 static void max98088_setup_eq2(struct snd_soc_codec *codec)
1768 {
1769        struct max98088_priv *max98088 = snd_soc_codec_get_drvdata(codec);
1770        struct max98088_pdata *pdata = max98088->pdata;
1771        struct max98088_eq_cfg *coef_set;
1772        int best, best_val, save, i, sel, fs;
1773        struct max98088_cdata *cdata;
1774
1775        cdata = &max98088->dai[1];
1776
1777        if (!pdata || !max98088->eq_textcnt)
1778                return;
1779
1780        /* Find the selected configuration with nearest sample rate */
1781        fs = cdata->rate;
1782
1783        sel = cdata->eq_sel;
1784        best = 0;
1785        best_val = INT_MAX;
1786        for (i = 0; i < pdata->eq_cfgcnt; i++) {
1787                if (strcmp(pdata->eq_cfg[i].name, max98088->eq_texts[sel]) == 0 &&
1788                    abs(pdata->eq_cfg[i].rate - fs) < best_val) {
1789                        best = i;
1790                        best_val = abs(pdata->eq_cfg[i].rate - fs);
1791                }
1792        }
1793
1794        dev_dbg(codec->dev, "Selected %s/%dHz for %dHz sample rate\n",
1795                pdata->eq_cfg[best].name,
1796                pdata->eq_cfg[best].rate, fs);
1797
1798        /* Disable EQ while configuring, and save current on/off state */
1799        save = snd_soc_read(codec, M98088_REG_49_CFG_LEVEL);
1800        snd_soc_update_bits(codec, M98088_REG_49_CFG_LEVEL, M98088_EQ2EN, 0);
1801
1802        coef_set = &pdata->eq_cfg[sel];
1803
1804        m98088_eq_band(codec, 1, 0, coef_set->band1);
1805        m98088_eq_band(codec, 1, 1, coef_set->band2);
1806        m98088_eq_band(codec, 1, 2, coef_set->band3);
1807        m98088_eq_band(codec, 1, 3, coef_set->band4);
1808        m98088_eq_band(codec, 1, 4, coef_set->band5);
1809
1810        /* Restore the original on/off state */
1811        snd_soc_update_bits(codec, M98088_REG_49_CFG_LEVEL, M98088_EQ2EN,
1812                save);
1813 }
1814
1815 static int max98088_put_eq_enum(struct snd_kcontrol *kcontrol,
1816                                 struct snd_ctl_elem_value *ucontrol)
1817 {
1818        struct snd_soc_codec *codec = snd_kcontrol_chip(kcontrol);
1819        struct max98088_priv *max98088 = snd_soc_codec_get_drvdata(codec);
1820        struct max98088_pdata *pdata = max98088->pdata;
1821        int channel = max98088_get_channel(kcontrol->id.name);
1822        struct max98088_cdata *cdata;
1823        int sel = ucontrol->value.integer.value[0];
1824
1825        cdata = &max98088->dai[channel];
1826
1827        if (sel >= pdata->eq_cfgcnt)
1828                return -EINVAL;
1829
1830        cdata->eq_sel = sel;
1831
1832        switch (channel) {
1833        case 0:
1834                max98088_setup_eq1(codec);
1835                break;
1836        case 1:
1837                max98088_setup_eq2(codec);
1838                break;
1839        }
1840
1841        return 0;
1842 }
1843
1844 static int max98088_get_eq_enum(struct snd_kcontrol *kcontrol,
1845                                 struct snd_ctl_elem_value *ucontrol)
1846 {
1847        struct snd_soc_codec *codec = snd_kcontrol_chip(kcontrol);
1848        struct max98088_priv *max98088 = snd_soc_codec_get_drvdata(codec);
1849        int channel = max98088_get_channel(kcontrol->id.name);
1850        struct max98088_cdata *cdata;
1851
1852        cdata = &max98088->dai[channel];
1853        ucontrol->value.enumerated.item[0] = cdata->eq_sel;
1854        return 0;
1855 }
1856
1857 static void max98088_handle_eq_pdata(struct snd_soc_codec *codec)
1858 {
1859        struct max98088_priv *max98088 = snd_soc_codec_get_drvdata(codec);
1860        struct max98088_pdata *pdata = max98088->pdata;
1861        struct max98088_eq_cfg *cfg;
1862        unsigned int cfgcnt;
1863        int i, j;
1864        const char **t;
1865        int ret;
1866
1867        struct snd_kcontrol_new controls[] = {
1868                SOC_ENUM_EXT("EQ1 Mode",
1869                        max98088->eq_enum,
1870                        max98088_get_eq_enum,
1871                        max98088_put_eq_enum),
1872                SOC_ENUM_EXT("EQ2 Mode",
1873                        max98088->eq_enum,
1874                        max98088_get_eq_enum,
1875                        max98088_put_eq_enum),
1876        };
1877
1878        cfg = pdata->eq_cfg;
1879        cfgcnt = pdata->eq_cfgcnt;
1880
1881        /* Setup an array of texts for the equalizer enum.
1882         * This is based on Mark Brown's equalizer driver code.
1883         */
1884        max98088->eq_textcnt = 0;
1885        max98088->eq_texts = NULL;
1886        for (i = 0; i < cfgcnt; i++) {
1887                for (j = 0; j < max98088->eq_textcnt; j++) {
1888                        if (strcmp(cfg[i].name, max98088->eq_texts[j]) == 0)
1889                                break;
1890                }
1891
1892                if (j != max98088->eq_textcnt)
1893                        continue;
1894
1895                /* Expand the array */
1896                t = krealloc(max98088->eq_texts,
1897                             sizeof(char *) * (max98088->eq_textcnt + 1),
1898                             GFP_KERNEL);
1899                if (t == NULL)
1900                        continue;
1901
1902                /* Store the new entry */
1903                t[max98088->eq_textcnt] = cfg[i].name;
1904                max98088->eq_textcnt++;
1905                max98088->eq_texts = t;
1906        }
1907
1908        /* Now point the soc_enum to .texts array items */
1909        max98088->eq_enum.texts = max98088->eq_texts;
1910        max98088->eq_enum.max = max98088->eq_textcnt;
1911
1912        ret = snd_soc_add_controls(codec, controls, ARRAY_SIZE(controls));
1913        if (ret != 0)
1914                dev_err(codec->dev, "Failed to add EQ control: %d\n", ret);
1915 }
1916
1917 static void max98088_handle_pdata(struct snd_soc_codec *codec)
1918 {
1919        struct max98088_priv *max98088 = snd_soc_codec_get_drvdata(codec);
1920        struct max98088_pdata *pdata = max98088->pdata;
1921        u8 regval = 0;
1922        unsigned int debounce_time;
1923
1924        if (!pdata) {
1925                dev_dbg(codec->dev, "No platform data\n");
1926                return;
1927        }
1928
1929        /* Configure mic for analog/digital mic mode */
1930        if (pdata->digmic_left_mode)
1931                regval |= M98088_DIGMIC_L;
1932
1933        if (pdata->digmic_right_mode)
1934                regval |= M98088_DIGMIC_R;
1935
1936        max98088->digmic = (regval ? 1 : 0);
1937
1938        snd_soc_write(codec, M98088_REG_48_CFG_MIC, regval);
1939
1940        /* Configure receiver output */
1941        regval = ((pdata->receiver_mode) ? M98088_REC_LINEMODE : 0);
1942        snd_soc_update_bits(codec, M98088_REG_2A_MIC_REC_CNTL,
1943                M98088_REC_LINEMODE_MASK, regval);
1944
1945        /* Configure equalizers */
1946        if (pdata->eq_cfgcnt)
1947                max98088_handle_eq_pdata(codec);
1948
1949        /* Configure the debounce time */
1950        if (max98088->irq) {
1951                switch (pdata->debounce_time_ms) {
1952                case 25:
1953                        debounce_time = M98088_JDEB_25;
1954                        break;
1955                case 50:
1956                        debounce_time = M98088_JDEB_50;
1957                        break;
1958                case 100:
1959                        debounce_time = M98088_JDEB_100;
1960                        break;
1961                case 200:
1962                default:
1963                        debounce_time = M98088_JDEB_200;
1964                }
1965                snd_soc_update_bits(codec, M98088_REG_4B_CFG_JACKDET,
1966                        M98088_JDEB, debounce_time);
1967        }
1968 }
1969
1970 int max98088_report_jack(struct snd_soc_codec *codec)
1971 {
1972        struct max98088_priv *max98088 = snd_soc_codec_get_drvdata(codec);
1973        unsigned int jk_sns_curr;
1974        int jack_report_curr = 0;
1975
1976        /* Read the Jack Status Register*/
1977        jk_sns_curr = (snd_soc_read(codec, M98088_REG_02_JACK_STAUS))
1978                                 & (M98088_JKSNS_7 | M98088_JKSNS_6);
1979
1980        if (max98088->jk_sns == M98088_NONE && jk_sns_curr == M98088_HP)
1981               jack_report_curr = SND_JACK_HEADPHONE;
1982        else if (max98088->jk_sns == M98088_NONE && jk_sns_curr == M98088_HS)
1983               jack_report_curr = SND_JACK_HEADSET;
1984        else if ((max98088->jk_sns == M98088_HP || max98088->jk_sns == M98088_HS)
1985               && jk_sns_curr == M98088_NONE)
1986               jack_report_curr = 0;
1987        else
1988               jack_report_curr = max98088->jack_report;
1989
1990        max98088->jack_report = jack_report_curr;
1991        max98088->jk_sns = jk_sns_curr;
1992
1993        snd_soc_jack_report(max98088->headset_jack,
1994                jack_report_curr, SND_JACK_HEADSET);
1995
1996        return 0;
1997 }
1998
1999 static irqreturn_t max98088_jack_handler(int irq, void *data)
2000 {
2001        struct snd_soc_codec *codec = data;
2002
2003        /*clear the interrupt by reading the status register */
2004        snd_soc_read(codec, M98088_REG_00_IRQ_STATUS);
2005        max98088_report_jack(codec);
2006
2007        return IRQ_HANDLED;
2008 }
2009
2010 int max98088_headset_detect(struct snd_soc_codec *codec,
2011        struct snd_soc_jack *jack, enum snd_jack_types type)
2012 {
2013        struct max98088_priv *max98088 = snd_soc_codec_get_drvdata(codec);
2014        max98088->headset_jack = jack;
2015        max98088->jk_sns = M98088_NONE;
2016        max98088->jack_report = 0;
2017
2018        if (max98088->irq) {
2019                if (type & SND_JACK_HEADSET) {
2020                        /* headphone + microphone detection */
2021                        snd_soc_update_bits(codec, M98088_REG_4E_BIAS_CNTL,
2022                                M98088_JDWK, 0);
2023                } else {
2024                        /* headphone detection only*/
2025                        snd_soc_update_bits(codec, M98088_REG_4E_BIAS_CNTL,
2026                                M98088_JDWK, 1);
2027                }
2028                /* Enable the Jack Detection Circuitry */
2029                snd_soc_update_bits(codec, M98088_REG_4B_CFG_JACKDET,
2030                        M98088_JDETEN, M98088_JDETEN);
2031
2032                /*JDET is always set the first time JDETEN is set,
2033                so clear it*/
2034                snd_soc_read(codec, M98088_REG_00_IRQ_STATUS);
2035
2036                /*after setting JDETEN, JKSNS would be set after hw
2037                debounce time so wait before reading the status*/
2038                msleep(max98088->pdata->debounce_time_ms);
2039
2040                /*report jack status at boot-up*/
2041                max98088_report_jack(codec);
2042
2043                /*Enable the jack detection interrupt*/
2044                snd_soc_update_bits(codec, M98088_REG_0F_IRQ_ENABLE,
2045                        M98088_IJDET, M98088_IJDET);
2046        }
2047
2048        return 0;
2049 }
2050 EXPORT_SYMBOL_GPL(max98088_headset_detect);
2051
2052 static int max98088_probe(struct snd_soc_codec *codec)
2053 {
2054        struct max98088_priv *max98088 = snd_soc_codec_get_drvdata(codec);
2055        struct max98088_cdata *cdata;
2056        int ret = 0;
2057
2058        codec->cache_sync = 1;
2059        codec->dapm.idle_bias_off = 1;
2060
2061        ret = snd_soc_codec_set_cache_io(codec, 8, 8, SND_SOC_I2C);
2062        if (ret != 0) {
2063                dev_err(codec->dev, "Failed to set cache I/O: %d\n", ret);
2064                return ret;
2065        }
2066
2067        /* initialize private data */
2068
2069        max98088->sysclk = (unsigned)-1;
2070        max98088->eq_textcnt = 0;
2071
2072        cdata = &max98088->dai[0];
2073        cdata->rate = (unsigned)-1;
2074        cdata->fmt  = (unsigned)-1;
2075        cdata->eq_sel = 0;
2076
2077        cdata = &max98088->dai[1];
2078        cdata->rate = (unsigned)-1;
2079        cdata->fmt  = (unsigned)-1;
2080        cdata->eq_sel = 0;
2081
2082        max98088->ina_state = 0;
2083        max98088->inb_state = 0;
2084        max98088->ex_mode = 0;
2085        max98088->digmic = 0;
2086        max98088->mic1pre = 0;
2087        max98088->mic2pre = 0;
2088
2089        ret = snd_soc_read(codec, M98088_REG_FF_REV_ID);
2090        if (ret != 0x40) {
2091                dev_err(codec->dev, "Failed to read device revision: %d\n",
2092                        ret);
2093                ret = -ENODEV;
2094                goto err_access;
2095        }
2096        dev_info(codec->dev, "revision %c\n", ret + 'A');
2097
2098        if (max98088->irq) {
2099                /* register an audio interrupt */
2100                ret = request_threaded_irq(max98088->irq, NULL,
2101                        max98088_jack_handler,
2102                        IRQF_TRIGGER_FALLING,
2103                        "max98088", codec);
2104                if (ret) {
2105                        dev_err(codec->dev, "Failed to request IRQ: %d\n", ret);
2106                        goto err_access;
2107                }
2108        }
2109
2110        snd_soc_write(codec, M98088_REG_51_PWR_SYS, M98088_PWRSV);
2111
2112        /* initialize registers cache to hardware default */
2113        max98088_set_bias_level(codec, SND_SOC_BIAS_STANDBY);
2114
2115        snd_soc_write(codec, M98088_REG_0F_IRQ_ENABLE, 0x00);
2116
2117        snd_soc_write(codec, M98088_REG_22_MIX_DAC,
2118                M98088_DAI1L_TO_DACL|M98088_DAI2L_TO_DACL|
2119                M98088_DAI1R_TO_DACR|M98088_DAI2R_TO_DACR);
2120
2121        snd_soc_write(codec, M98088_REG_4E_BIAS_CNTL, 0xF0);
2122        snd_soc_write(codec, M98088_REG_50_DAC_BIAS2, 0x0F);
2123
2124        snd_soc_write(codec, M98088_REG_16_DAI1_IOCFG,
2125                M98088_S1NORMAL|M98088_SDATA);
2126
2127        snd_soc_write(codec, M98088_REG_1E_DAI2_IOCFG,
2128                M98088_S2NORMAL|M98088_SDATA);
2129
2130        max98088_handle_pdata(codec);
2131
2132        snd_soc_add_controls(codec, max98088_snd_controls,
2133                             ARRAY_SIZE(max98088_snd_controls));
2134
2135 err_access:
2136        return ret;
2137 }
2138
2139 static int max98088_remove(struct snd_soc_codec *codec)
2140 {
2141        struct max98088_priv *max98088 = snd_soc_codec_get_drvdata(codec);
2142
2143        max98088_set_bias_level(codec, SND_SOC_BIAS_OFF);
2144        kfree(max98088->eq_texts);
2145
2146        return 0;
2147 }
2148
2149 #ifdef CONFIG_PM
2150 static int max98088_suspend(struct snd_soc_codec *codec, pm_message_t state)
2151 {
2152         struct max98088_priv *max98088 = snd_soc_codec_get_drvdata(codec);
2153
2154         disable_irq(max98088->irq);
2155         max98088_set_bias_level(codec, SND_SOC_BIAS_OFF);
2156
2157         return 0;
2158 }
2159
2160 static int max98088_resume(struct snd_soc_codec *codec)
2161 {
2162         struct max98088_priv *max98088 = snd_soc_codec_get_drvdata(codec);
2163
2164         max98088_set_bias_level(codec, SND_SOC_BIAS_STANDBY);
2165         max98088_report_jack(codec);
2166         enable_irq(max98088->irq);
2167
2168         return 0;
2169 }
2170 #else
2171 #define max98088_suspend NULL
2172 #define max98088_resume NULL
2173 #endif
2174
2175 static struct snd_soc_codec_driver soc_codec_dev_max98088 = {
2176        .probe   = max98088_probe,
2177        .remove  = max98088_remove,
2178        .suspend = max98088_suspend,
2179        .resume  = max98088_resume,
2180        .set_bias_level = max98088_set_bias_level,
2181        .reg_cache_size = ARRAY_SIZE(max98088_reg),
2182        .reg_word_size = sizeof(u8),
2183        .reg_cache_default = max98088_reg,
2184        .volatile_register = max98088_volatile_register,
2185         .dapm_widgets = max98088_dapm_widgets,
2186         .num_dapm_widgets = ARRAY_SIZE(max98088_dapm_widgets),
2187         .dapm_routes = max98088_audio_map,
2188         .num_dapm_routes = ARRAY_SIZE(max98088_audio_map),
2189 };
2190
2191 static int max98088_i2c_probe(struct i2c_client *i2c,
2192                             const struct i2c_device_id *id)
2193 {
2194        struct max98088_priv *max98088;
2195        int ret;
2196
2197        max98088 = kzalloc(sizeof(struct max98088_priv), GFP_KERNEL);
2198        if (max98088 == NULL)
2199                return -ENOMEM;
2200
2201        max98088->devtype = id->driver_data;
2202
2203        i2c_set_clientdata(i2c, max98088);
2204        max98088->control_data = i2c;
2205        max98088->pdata = i2c->dev.platform_data;
2206        max98088->irq = i2c->irq;
2207
2208        ret = snd_soc_register_codec(&i2c->dev,
2209                        &soc_codec_dev_max98088, &max98088_dai[0], 2);
2210        if (ret < 0)
2211                kfree(max98088);
2212        return ret;
2213 }
2214
2215 static int __devexit max98088_i2c_remove(struct i2c_client *client)
2216 {
2217        snd_soc_unregister_codec(&client->dev);
2218        kfree(i2c_get_clientdata(client));
2219        return 0;
2220 }
2221
2222 static const struct i2c_device_id max98088_i2c_id[] = {
2223        { "max98088", MAX98088 },
2224        { "max98089", MAX98089 },
2225        { }
2226 };
2227 MODULE_DEVICE_TABLE(i2c, max98088_i2c_id);
2228
2229 static struct i2c_driver max98088_i2c_driver = {
2230        .driver = {
2231                .name = "max98088",
2232                .owner = THIS_MODULE,
2233        },
2234        .probe  = max98088_i2c_probe,
2235        .remove = __devexit_p(max98088_i2c_remove),
2236        .id_table = max98088_i2c_id,
2237 };
2238
2239 static int __init max98088_init(void)
2240 {
2241        int ret;
2242
2243        ret = i2c_add_driver(&max98088_i2c_driver);
2244        if (ret)
2245                pr_err("Failed to register max98088 I2C driver: %d\n", ret);
2246
2247        return ret;
2248 }
2249 module_init(max98088_init);
2250
2251 static void __exit max98088_exit(void)
2252 {
2253        i2c_del_driver(&max98088_i2c_driver);
2254 }
2255 module_exit(max98088_exit);
2256
2257 MODULE_DESCRIPTION("ALSA SoC MAX98088 driver");
2258 MODULE_AUTHOR("Peter Hsiang, Jesse Marroquin");
2259 MODULE_LICENSE("GPL");