Merge commit 'main-jb-2012.08.03-B4' into t114-0806
[linux-2.6.git] / sound / soc / codecs / max98088.c
1 /*
2  * max98088.c -- MAX98088 ALSA SoC Audio driver
3  *
4  * Copyright 2010 Maxim Integrated Products
5  *
6  * This program is free software; you can redistribute it and/or modify
7  * it under the terms of the GNU General Public License version 2 as
8  * published by the Free Software Foundation.
9  */
10
11 #include <linux/module.h>
12 #include <linux/moduleparam.h>
13 #include <linux/kernel.h>
14 #include <linux/init.h>
15 #include <linux/delay.h>
16 #include <linux/pm.h>
17 #include <linux/i2c.h>
18 #include <sound/core.h>
19 #include <sound/pcm.h>
20 #include <sound/pcm_params.h>
21 #include <sound/soc.h>
22 #include <sound/initval.h>
23 #include <sound/tlv.h>
24 #include <linux/slab.h>
25 #include <asm/div64.h>
26 #include <sound/max98088.h>
27 #include <sound/jack.h>
28 #include "max98088.h"
29
30 enum max98088_type {
31        MAX98088,
32        MAX98089,
33 };
34
35 struct max98088_cdata {
36        unsigned int rate;
37        unsigned int fmt;
38        int eq_sel;
39 };
40
41 struct max98088_priv {
42        enum max98088_type devtype;
43        struct max98088_pdata *pdata;
44        unsigned int sysclk;
45        struct max98088_cdata dai[2];
46        int eq_textcnt;
47        const char **eq_texts;
48        struct soc_enum eq_enum;
49        u8 ina_state;
50        u8 inb_state;
51        unsigned int ex_mode;
52        unsigned int digmic;
53        unsigned int mic1pre;
54        unsigned int mic2pre;
55        unsigned int extmic_mode;
56        int irq;
57        struct snd_soc_jack *headset_jack;
58        unsigned int jk_sns;
59        int jack_report;
60 };
61
62 static const u8 max98088_reg[M98088_REG_CNT] = {
63        0x00, /* 00 IRQ status */
64        0x00, /* 01 MIC status */
65        0x00, /* 02 jack status */
66        0x00, /* 03 battery voltage */
67        0x00, /* 04 */
68        0x00, /* 05 */
69        0x00, /* 06 */
70        0x00, /* 07 */
71        0x00, /* 08 */
72        0x00, /* 09 */
73        0x00, /* 0A */
74        0x00, /* 0B */
75        0x00, /* 0C */
76        0x00, /* 0D */
77        0x00, /* 0E */
78        0x00, /* 0F interrupt enable */
79
80        0x00, /* 10 master clock */
81        0x00, /* 11 DAI1 clock mode */
82        0x00, /* 12 DAI1 clock control */
83        0x00, /* 13 DAI1 clock control */
84        0x00, /* 14 DAI1 format */
85        0x00, /* 15 DAI1 clock */
86        0x00, /* 16 DAI1 config */
87        0x00, /* 17 DAI1 TDM */
88        0x00, /* 18 DAI1 filters */
89        0x00, /* 19 DAI2 clock mode */
90        0x00, /* 1A DAI2 clock control */
91        0x00, /* 1B DAI2 clock control */
92        0x00, /* 1C DAI2 format */
93        0x00, /* 1D DAI2 clock */
94        0x00, /* 1E DAI2 config */
95        0x00, /* 1F DAI2 TDM */
96
97        0x00, /* 20 DAI2 filters */
98        0x00, /* 21 data config */
99        0x00, /* 22 DAC mixer */
100        0x00, /* 23 left ADC mixer */
101        0x00, /* 24 right ADC mixer */
102        0x00, /* 25 left HP mixer */
103        0x00, /* 26 right HP mixer */
104        0x00, /* 27 HP control */
105        0x00, /* 28 left REC mixer */
106        0x00, /* 29 right REC mixer */
107        0x00, /* 2A REC control */
108        0x00, /* 2B left SPK mixer */
109        0x00, /* 2C right SPK mixer */
110        0x00, /* 2D SPK control */
111        0x00, /* 2E sidetone */
112        0x00, /* 2F DAI1 playback level */
113
114        0x00, /* 30 DAI1 playback level */
115        0x00, /* 31 DAI2 playback level */
116        0x00, /* 32 DAI2 playbakc level */
117        0x00, /* 33 left ADC level */
118        0x00, /* 34 right ADC level */
119        0x00, /* 35 MIC1 level */
120        0x00, /* 36 MIC2 level */
121        0x00, /* 37 INA level */
122        0x00, /* 38 INB level */
123        0x00, /* 39 left HP volume */
124        0x00, /* 3A right HP volume */
125        0x00, /* 3B left REC volume */
126        0x00, /* 3C right REC volume */
127        0x00, /* 3D left SPK volume */
128        0x00, /* 3E right SPK volume */
129        0x00, /* 3F MIC config */
130
131        0x00, /* 40 MIC threshold */
132        0x00, /* 41 excursion limiter filter */
133        0x00, /* 42 excursion limiter threshold */
134        0x00, /* 43 ALC */
135        0x00, /* 44 power limiter threshold */
136        0x00, /* 45 power limiter config */
137        0x00, /* 46 distortion limiter config */
138        0x00, /* 47 audio input */
139        0x00, /* 48 microphone */
140        0x00, /* 49 level control */
141        0x00, /* 4A bypass switches */
142        0x00, /* 4B jack detect */
143        0x00, /* 4C input enable */
144        0x00, /* 4D output enable */
145        0xF0, /* 4E bias control */
146        0x00, /* 4F DAC power */
147
148        0x0F, /* 50 DAC power */
149        0x00, /* 51 system */
150        0x00, /* 52 DAI1 EQ1 */
151        0x00, /* 53 DAI1 EQ1 */
152        0x00, /* 54 DAI1 EQ1 */
153        0x00, /* 55 DAI1 EQ1 */
154        0x00, /* 56 DAI1 EQ1 */
155        0x00, /* 57 DAI1 EQ1 */
156        0x00, /* 58 DAI1 EQ1 */
157        0x00, /* 59 DAI1 EQ1 */
158        0x00, /* 5A DAI1 EQ1 */
159        0x00, /* 5B DAI1 EQ1 */
160        0x00, /* 5C DAI1 EQ2 */
161        0x00, /* 5D DAI1 EQ2 */
162        0x00, /* 5E DAI1 EQ2 */
163        0x00, /* 5F DAI1 EQ2 */
164
165        0x00, /* 60 DAI1 EQ2 */
166        0x00, /* 61 DAI1 EQ2 */
167        0x00, /* 62 DAI1 EQ2 */
168        0x00, /* 63 DAI1 EQ2 */
169        0x00, /* 64 DAI1 EQ2 */
170        0x00, /* 65 DAI1 EQ2 */
171        0x00, /* 66 DAI1 EQ3 */
172        0x00, /* 67 DAI1 EQ3 */
173        0x00, /* 68 DAI1 EQ3 */
174        0x00, /* 69 DAI1 EQ3 */
175        0x00, /* 6A DAI1 EQ3 */
176        0x00, /* 6B DAI1 EQ3 */
177        0x00, /* 6C DAI1 EQ3 */
178        0x00, /* 6D DAI1 EQ3 */
179        0x00, /* 6E DAI1 EQ3 */
180        0x00, /* 6F DAI1 EQ3 */
181
182        0x00, /* 70 DAI1 EQ4 */
183        0x00, /* 71 DAI1 EQ4 */
184        0x00, /* 72 DAI1 EQ4 */
185        0x00, /* 73 DAI1 EQ4 */
186        0x00, /* 74 DAI1 EQ4 */
187        0x00, /* 75 DAI1 EQ4 */
188        0x00, /* 76 DAI1 EQ4 */
189        0x00, /* 77 DAI1 EQ4 */
190        0x00, /* 78 DAI1 EQ4 */
191        0x00, /* 79 DAI1 EQ4 */
192        0x00, /* 7A DAI1 EQ5 */
193        0x00, /* 7B DAI1 EQ5 */
194        0x00, /* 7C DAI1 EQ5 */
195        0x00, /* 7D DAI1 EQ5 */
196        0x00, /* 7E DAI1 EQ5 */
197        0x00, /* 7F DAI1 EQ5 */
198
199        0x00, /* 80 DAI1 EQ5 */
200        0x00, /* 81 DAI1 EQ5 */
201        0x00, /* 82 DAI1 EQ5 */
202        0x00, /* 83 DAI1 EQ5 */
203        0x00, /* 84 DAI2 EQ1 */
204        0x00, /* 85 DAI2 EQ1 */
205        0x00, /* 86 DAI2 EQ1 */
206        0x00, /* 87 DAI2 EQ1 */
207        0x00, /* 88 DAI2 EQ1 */
208        0x00, /* 89 DAI2 EQ1 */
209        0x00, /* 8A DAI2 EQ1 */
210        0x00, /* 8B DAI2 EQ1 */
211        0x00, /* 8C DAI2 EQ1 */
212        0x00, /* 8D DAI2 EQ1 */
213        0x00, /* 8E DAI2 EQ2 */
214        0x00, /* 8F DAI2 EQ2 */
215
216        0x00, /* 90 DAI2 EQ2 */
217        0x00, /* 91 DAI2 EQ2 */
218        0x00, /* 92 DAI2 EQ2 */
219        0x00, /* 93 DAI2 EQ2 */
220        0x00, /* 94 DAI2 EQ2 */
221        0x00, /* 95 DAI2 EQ2 */
222        0x00, /* 96 DAI2 EQ2 */
223        0x00, /* 97 DAI2 EQ2 */
224        0x00, /* 98 DAI2 EQ3 */
225        0x00, /* 99 DAI2 EQ3 */
226        0x00, /* 9A DAI2 EQ3 */
227        0x00, /* 9B DAI2 EQ3 */
228        0x00, /* 9C DAI2 EQ3 */
229        0x00, /* 9D DAI2 EQ3 */
230        0x00, /* 9E DAI2 EQ3 */
231        0x00, /* 9F DAI2 EQ3 */
232
233        0x00, /* A0 DAI2 EQ3 */
234        0x00, /* A1 DAI2 EQ3 */
235        0x00, /* A2 DAI2 EQ4 */
236        0x00, /* A3 DAI2 EQ4 */
237        0x00, /* A4 DAI2 EQ4 */
238        0x00, /* A5 DAI2 EQ4 */
239        0x00, /* A6 DAI2 EQ4 */
240        0x00, /* A7 DAI2 EQ4 */
241        0x00, /* A8 DAI2 EQ4 */
242        0x00, /* A9 DAI2 EQ4 */
243        0x00, /* AA DAI2 EQ4 */
244        0x00, /* AB DAI2 EQ4 */
245        0x00, /* AC DAI2 EQ5 */
246        0x00, /* AD DAI2 EQ5 */
247        0x00, /* AE DAI2 EQ5 */
248        0x00, /* AF DAI2 EQ5 */
249
250        0x00, /* B0 DAI2 EQ5 */
251        0x00, /* B1 DAI2 EQ5 */
252        0x00, /* B2 DAI2 EQ5 */
253        0x00, /* B3 DAI2 EQ5 */
254        0x00, /* B4 DAI2 EQ5 */
255        0x00, /* B5 DAI2 EQ5 */
256        0x00, /* B6 DAI1 biquad */
257        0x00, /* B7 DAI1 biquad */
258        0x00, /* B8 DAI1 biquad */
259        0x00, /* B9 DAI1 biquad */
260        0x00, /* BA DAI1 biquad */
261        0x00, /* BB DAI1 biquad */
262        0x00, /* BC DAI1 biquad */
263        0x00, /* BD DAI1 biquad */
264        0x00, /* BE DAI1 biquad */
265        0x00, /* BF DAI1 biquad */
266
267        0x00, /* C0 DAI2 biquad */
268        0x00, /* C1 DAI2 biquad */
269        0x00, /* C2 DAI2 biquad */
270        0x00, /* C3 DAI2 biquad */
271        0x00, /* C4 DAI2 biquad */
272        0x00, /* C5 DAI2 biquad */
273        0x00, /* C6 DAI2 biquad */
274        0x00, /* C7 DAI2 biquad */
275        0x00, /* C8 DAI2 biquad */
276        0x00, /* C9 DAI2 biquad */
277        0x00, /* CA */
278        0x00, /* CB */
279        0x00, /* CC */
280        0x00, /* CD */
281        0x00, /* CE */
282        0x00, /* CF */
283
284        0x00, /* D0 */
285        0x00, /* D1 */
286        0x00, /* D2 */
287        0x00, /* D3 */
288        0x00, /* D4 */
289        0x00, /* D5 */
290        0x00, /* D6 */
291        0x00, /* D7 */
292        0x00, /* D8 */
293        0x00, /* D9 */
294        0x00, /* DA */
295        0x70, /* DB */
296        0x00, /* DC */
297        0x00, /* DD */
298        0x00, /* DE */
299        0x00, /* DF */
300
301        0x00, /* E0 */
302        0x00, /* E1 */
303        0x00, /* E2 */
304        0x00, /* E3 */
305        0x00, /* E4 */
306        0x00, /* E5 */
307        0x00, /* E6 */
308        0x00, /* E7 */
309        0x00, /* E8 */
310        0x00, /* E9 */
311        0x00, /* EA */
312        0x00, /* EB */
313        0x00, /* EC */
314        0x00, /* ED */
315        0x00, /* EE */
316        0x00, /* EF */
317
318        0x00, /* F0 */
319        0x00, /* F1 */
320        0x00, /* F2 */
321        0x00, /* F3 */
322        0x00, /* F4 */
323        0x00, /* F5 */
324        0x00, /* F6 */
325        0x00, /* F7 */
326        0x00, /* F8 */
327        0x00, /* F9 */
328        0x00, /* FA */
329        0x00, /* FB */
330        0x00, /* FC */
331        0x00, /* FD */
332        0x00, /* FE */
333        0x00, /* FF */
334 };
335
336 static struct {
337        int readable;
338        int writable;
339        int vol;
340 } max98088_access[M98088_REG_CNT] = {
341        { 0xFF, 0xFF, 1 }, /* 00 IRQ status */
342        { 0xFF, 0x00, 1 }, /* 01 MIC status */
343        { 0xFF, 0x00, 1 }, /* 02 jack status */
344        { 0x1F, 0x1F, 1 }, /* 03 battery voltage */
345        { 0xFF, 0xFF, 0 }, /* 04 */
346        { 0xFF, 0xFF, 0 }, /* 05 */
347        { 0xFF, 0xFF, 0 }, /* 06 */
348        { 0xFF, 0xFF, 0 }, /* 07 */
349        { 0xFF, 0xFF, 0 }, /* 08 */
350        { 0xFF, 0xFF, 0 }, /* 09 */
351        { 0xFF, 0xFF, 0 }, /* 0A */
352        { 0xFF, 0xFF, 0 }, /* 0B */
353        { 0xFF, 0xFF, 0 }, /* 0C */
354        { 0xFF, 0xFF, 0 }, /* 0D */
355        { 0xFF, 0xFF, 0 }, /* 0E */
356        { 0xFF, 0xFF, 0 }, /* 0F interrupt enable */
357
358        { 0xFF, 0xFF, 0 }, /* 10 master clock */
359        { 0xFF, 0xFF, 0 }, /* 11 DAI1 clock mode */
360        { 0xFF, 0xFF, 0 }, /* 12 DAI1 clock control */
361        { 0xFF, 0xFF, 0 }, /* 13 DAI1 clock control */
362        { 0xFF, 0xFF, 0 }, /* 14 DAI1 format */
363        { 0xFF, 0xFF, 0 }, /* 15 DAI1 clock */
364        { 0xFF, 0xFF, 0 }, /* 16 DAI1 config */
365        { 0xFF, 0xFF, 0 }, /* 17 DAI1 TDM */
366        { 0xFF, 0xFF, 0 }, /* 18 DAI1 filters */
367        { 0xFF, 0xFF, 0 }, /* 19 DAI2 clock mode */
368        { 0xFF, 0xFF, 0 }, /* 1A DAI2 clock control */
369        { 0xFF, 0xFF, 0 }, /* 1B DAI2 clock control */
370        { 0xFF, 0xFF, 0 }, /* 1C DAI2 format */
371        { 0xFF, 0xFF, 0 }, /* 1D DAI2 clock */
372        { 0xFF, 0xFF, 0 }, /* 1E DAI2 config */
373        { 0xFF, 0xFF, 0 }, /* 1F DAI2 TDM */
374
375        { 0xFF, 0xFF, 0 }, /* 20 DAI2 filters */
376        { 0xFF, 0xFF, 0 }, /* 21 data config */
377        { 0xFF, 0xFF, 0 }, /* 22 DAC mixer */
378        { 0xFF, 0xFF, 0 }, /* 23 left ADC mixer */
379        { 0xFF, 0xFF, 0 }, /* 24 right ADC mixer */
380        { 0xFF, 0xFF, 0 }, /* 25 left HP mixer */
381        { 0xFF, 0xFF, 0 }, /* 26 right HP mixer */
382        { 0xFF, 0xFF, 0 }, /* 27 HP control */
383        { 0xFF, 0xFF, 0 }, /* 28 left REC mixer */
384        { 0xFF, 0xFF, 0 }, /* 29 right REC mixer */
385        { 0xFF, 0xFF, 0 }, /* 2A REC control */
386        { 0xFF, 0xFF, 0 }, /* 2B left SPK mixer */
387        { 0xFF, 0xFF, 0 }, /* 2C right SPK mixer */
388        { 0xFF, 0xFF, 0 }, /* 2D SPK control */
389        { 0xFF, 0xFF, 0 }, /* 2E sidetone */
390        { 0xFF, 0xFF, 1 }, /* 2F DAI1 playback level */
391
392        { 0xFF, 0xFF, 0 }, /* 30 DAI1 playback level */
393        { 0xFF, 0xFF, 0 }, /* 31 DAI2 playback level */
394        { 0xFF, 0xFF, 0 }, /* 32 DAI2 playbakc level */
395        { 0xFF, 0xFF, 0 }, /* 33 left ADC level */
396        { 0xFF, 0xFF, 0 }, /* 34 right ADC level */
397        { 0xFF, 0xFF, 0 }, /* 35 MIC1 level */
398        { 0xFF, 0xFF, 0 }, /* 36 MIC2 level */
399        { 0xFF, 0xFF, 0 }, /* 37 INA level */
400        { 0xFF, 0xFF, 0 }, /* 38 INB level */
401        { 0xFF, 0xFF, 0 }, /* 39 left HP volume */
402        { 0xFF, 0xFF, 0 }, /* 3A right HP volume */
403        { 0xFF, 0xFF, 0 }, /* 3B left REC volume */
404        { 0xFF, 0xFF, 0 }, /* 3C right REC volume */
405        { 0xFF, 0xFF, 0 }, /* 3D left SPK volume */
406        { 0xFF, 0xFF, 0 }, /* 3E right SPK volume */
407        { 0xFF, 0xFF, 0 }, /* 3F MIC config */
408
409        { 0xFF, 0xFF, 0 }, /* 40 MIC threshold */
410        { 0xFF, 0xFF, 0 }, /* 41 excursion limiter filter */
411        { 0xFF, 0xFF, 0 }, /* 42 excursion limiter threshold */
412        { 0xFF, 0xFF, 0 }, /* 43 ALC */
413        { 0xFF, 0xFF, 0 }, /* 44 power limiter threshold */
414        { 0xFF, 0xFF, 0 }, /* 45 power limiter config */
415        { 0xFF, 0xFF, 0 }, /* 46 distortion limiter config */
416        { 0xFF, 0xFF, 0 }, /* 47 audio input */
417        { 0xFF, 0xFF, 0 }, /* 48 microphone */
418        { 0xFF, 0xFF, 0 }, /* 49 level control */
419        { 0xFF, 0xFF, 0 }, /* 4A bypass switches */
420        { 0xFF, 0xFF, 0 }, /* 4B jack detect */
421        { 0xFF, 0xFF, 0 }, /* 4C input enable */
422        { 0xFF, 0xFF, 0 }, /* 4D output enable */
423        { 0xFF, 0xFF, 0 }, /* 4E bias control */
424        { 0xFF, 0xFF, 0 }, /* 4F DAC power */
425
426        { 0xFF, 0xFF, 0 }, /* 50 DAC power */
427        { 0xFF, 0xFF, 0 }, /* 51 system */
428        { 0xFF, 0xFF, 0 }, /* 52 DAI1 EQ1 */
429        { 0xFF, 0xFF, 0 }, /* 53 DAI1 EQ1 */
430        { 0xFF, 0xFF, 0 }, /* 54 DAI1 EQ1 */
431        { 0xFF, 0xFF, 0 }, /* 55 DAI1 EQ1 */
432        { 0xFF, 0xFF, 0 }, /* 56 DAI1 EQ1 */
433        { 0xFF, 0xFF, 0 }, /* 57 DAI1 EQ1 */
434        { 0xFF, 0xFF, 0 }, /* 58 DAI1 EQ1 */
435        { 0xFF, 0xFF, 0 }, /* 59 DAI1 EQ1 */
436        { 0xFF, 0xFF, 0 }, /* 5A DAI1 EQ1 */
437        { 0xFF, 0xFF, 0 }, /* 5B DAI1 EQ1 */
438        { 0xFF, 0xFF, 0 }, /* 5C DAI1 EQ2 */
439        { 0xFF, 0xFF, 0 }, /* 5D DAI1 EQ2 */
440        { 0xFF, 0xFF, 0 }, /* 5E DAI1 EQ2 */
441        { 0xFF, 0xFF, 0 }, /* 5F DAI1 EQ2 */
442
443        { 0xFF, 0xFF, 0 }, /* 60 DAI1 EQ2 */
444        { 0xFF, 0xFF, 0 }, /* 61 DAI1 EQ2 */
445        { 0xFF, 0xFF, 0 }, /* 62 DAI1 EQ2 */
446        { 0xFF, 0xFF, 0 }, /* 63 DAI1 EQ2 */
447        { 0xFF, 0xFF, 0 }, /* 64 DAI1 EQ2 */
448        { 0xFF, 0xFF, 0 }, /* 65 DAI1 EQ2 */
449        { 0xFF, 0xFF, 0 }, /* 66 DAI1 EQ3 */
450        { 0xFF, 0xFF, 0 }, /* 67 DAI1 EQ3 */
451        { 0xFF, 0xFF, 0 }, /* 68 DAI1 EQ3 */
452        { 0xFF, 0xFF, 0 }, /* 69 DAI1 EQ3 */
453        { 0xFF, 0xFF, 0 }, /* 6A DAI1 EQ3 */
454        { 0xFF, 0xFF, 0 }, /* 6B DAI1 EQ3 */
455        { 0xFF, 0xFF, 0 }, /* 6C DAI1 EQ3 */
456        { 0xFF, 0xFF, 0 }, /* 6D DAI1 EQ3 */
457        { 0xFF, 0xFF, 0 }, /* 6E DAI1 EQ3 */
458        { 0xFF, 0xFF, 0 }, /* 6F DAI1 EQ3 */
459
460        { 0xFF, 0xFF, 0 }, /* 70 DAI1 EQ4 */
461        { 0xFF, 0xFF, 0 }, /* 71 DAI1 EQ4 */
462        { 0xFF, 0xFF, 0 }, /* 72 DAI1 EQ4 */
463        { 0xFF, 0xFF, 0 }, /* 73 DAI1 EQ4 */
464        { 0xFF, 0xFF, 0 }, /* 74 DAI1 EQ4 */
465        { 0xFF, 0xFF, 0 }, /* 75 DAI1 EQ4 */
466        { 0xFF, 0xFF, 0 }, /* 76 DAI1 EQ4 */
467        { 0xFF, 0xFF, 0 }, /* 77 DAI1 EQ4 */
468        { 0xFF, 0xFF, 0 }, /* 78 DAI1 EQ4 */
469        { 0xFF, 0xFF, 0 }, /* 79 DAI1 EQ4 */
470        { 0xFF, 0xFF, 0 }, /* 7A DAI1 EQ5 */
471        { 0xFF, 0xFF, 0 }, /* 7B DAI1 EQ5 */
472        { 0xFF, 0xFF, 0 }, /* 7C DAI1 EQ5 */
473        { 0xFF, 0xFF, 0 }, /* 7D DAI1 EQ5 */
474        { 0xFF, 0xFF, 0 }, /* 7E DAI1 EQ5 */
475        { 0xFF, 0xFF, 0 }, /* 7F DAI1 EQ5 */
476
477        { 0xFF, 0xFF, 0 }, /* 80 DAI1 EQ5 */
478        { 0xFF, 0xFF, 0 }, /* 81 DAI1 EQ5 */
479        { 0xFF, 0xFF, 0 }, /* 82 DAI1 EQ5 */
480        { 0xFF, 0xFF, 0 }, /* 83 DAI1 EQ5 */
481        { 0xFF, 0xFF, 0 }, /* 84 DAI2 EQ1 */
482        { 0xFF, 0xFF, 0 }, /* 85 DAI2 EQ1 */
483        { 0xFF, 0xFF, 0 }, /* 86 DAI2 EQ1 */
484        { 0xFF, 0xFF, 0 }, /* 87 DAI2 EQ1 */
485        { 0xFF, 0xFF, 0 }, /* 88 DAI2 EQ1 */
486        { 0xFF, 0xFF, 0 }, /* 89 DAI2 EQ1 */
487        { 0xFF, 0xFF, 0 }, /* 8A DAI2 EQ1 */
488        { 0xFF, 0xFF, 0 }, /* 8B DAI2 EQ1 */
489        { 0xFF, 0xFF, 0 }, /* 8C DAI2 EQ1 */
490        { 0xFF, 0xFF, 0 }, /* 8D DAI2 EQ1 */
491        { 0xFF, 0xFF, 0 }, /* 8E DAI2 EQ2 */
492        { 0xFF, 0xFF, 0 }, /* 8F DAI2 EQ2 */
493
494        { 0xFF, 0xFF, 0 }, /* 90 DAI2 EQ2 */
495        { 0xFF, 0xFF, 0 }, /* 91 DAI2 EQ2 */
496        { 0xFF, 0xFF, 0 }, /* 92 DAI2 EQ2 */
497        { 0xFF, 0xFF, 0 }, /* 93 DAI2 EQ2 */
498        { 0xFF, 0xFF, 0 }, /* 94 DAI2 EQ2 */
499        { 0xFF, 0xFF, 0 }, /* 95 DAI2 EQ2 */
500        { 0xFF, 0xFF, 0 }, /* 96 DAI2 EQ2 */
501        { 0xFF, 0xFF, 0 }, /* 97 DAI2 EQ2 */
502        { 0xFF, 0xFF, 0 }, /* 98 DAI2 EQ3 */
503        { 0xFF, 0xFF, 0 }, /* 99 DAI2 EQ3 */
504        { 0xFF, 0xFF, 0 }, /* 9A DAI2 EQ3 */
505        { 0xFF, 0xFF, 0 }, /* 9B DAI2 EQ3 */
506        { 0xFF, 0xFF, 0 }, /* 9C DAI2 EQ3 */
507        { 0xFF, 0xFF, 0 }, /* 9D DAI2 EQ3 */
508        { 0xFF, 0xFF, 0 }, /* 9E DAI2 EQ3 */
509        { 0xFF, 0xFF, 0 }, /* 9F DAI2 EQ3 */
510
511        { 0xFF, 0xFF, 0 }, /* A0 DAI2 EQ3 */
512        { 0xFF, 0xFF, 0 }, /* A1 DAI2 EQ3 */
513        { 0xFF, 0xFF, 0 }, /* A2 DAI2 EQ4 */
514        { 0xFF, 0xFF, 0 }, /* A3 DAI2 EQ4 */
515        { 0xFF, 0xFF, 0 }, /* A4 DAI2 EQ4 */
516        { 0xFF, 0xFF, 0 }, /* A5 DAI2 EQ4 */
517        { 0xFF, 0xFF, 0 }, /* A6 DAI2 EQ4 */
518        { 0xFF, 0xFF, 0 }, /* A7 DAI2 EQ4 */
519        { 0xFF, 0xFF, 0 }, /* A8 DAI2 EQ4 */
520        { 0xFF, 0xFF, 0 }, /* A9 DAI2 EQ4 */
521        { 0xFF, 0xFF, 0 }, /* AA DAI2 EQ4 */
522        { 0xFF, 0xFF, 0 }, /* AB DAI2 EQ4 */
523        { 0xFF, 0xFF, 0 }, /* AC DAI2 EQ5 */
524        { 0xFF, 0xFF, 0 }, /* AD DAI2 EQ5 */
525        { 0xFF, 0xFF, 0 }, /* AE DAI2 EQ5 */
526        { 0xFF, 0xFF, 0 }, /* AF DAI2 EQ5 */
527
528        { 0xFF, 0xFF, 0 }, /* B0 DAI2 EQ5 */
529        { 0xFF, 0xFF, 0 }, /* B1 DAI2 EQ5 */
530        { 0xFF, 0xFF, 0 }, /* B2 DAI2 EQ5 */
531        { 0xFF, 0xFF, 0 }, /* B3 DAI2 EQ5 */
532        { 0xFF, 0xFF, 0 }, /* B4 DAI2 EQ5 */
533        { 0xFF, 0xFF, 0 }, /* B5 DAI2 EQ5 */
534        { 0xFF, 0xFF, 0 }, /* B6 DAI1 biquad */
535        { 0xFF, 0xFF, 0 }, /* B7 DAI1 biquad */
536        { 0xFF, 0xFF, 0 }, /* B8 DAI1 biquad */
537        { 0xFF, 0xFF, 0 }, /* B9 DAI1 biquad */
538        { 0xFF, 0xFF, 0 }, /* BA DAI1 biquad */
539        { 0xFF, 0xFF, 0 }, /* BB DAI1 biquad */
540        { 0xFF, 0xFF, 0 }, /* BC DAI1 biquad */
541        { 0xFF, 0xFF, 0 }, /* BD DAI1 biquad */
542        { 0xFF, 0xFF, 0 }, /* BE DAI1 biquad */
543        { 0xFF, 0xFF, 0 }, /* BF DAI1 biquad */
544
545        { 0xFF, 0xFF, 0 }, /* C0 DAI2 biquad */
546        { 0xFF, 0xFF, 0 }, /* C1 DAI2 biquad */
547        { 0xFF, 0xFF, 0 }, /* C2 DAI2 biquad */
548        { 0xFF, 0xFF, 0 }, /* C3 DAI2 biquad */
549        { 0xFF, 0xFF, 0 }, /* C4 DAI2 biquad */
550        { 0xFF, 0xFF, 0 }, /* C5 DAI2 biquad */
551        { 0xFF, 0xFF, 0 }, /* C6 DAI2 biquad */
552        { 0xFF, 0xFF, 0 }, /* C7 DAI2 biquad */
553        { 0xFF, 0xFF, 0 }, /* C8 DAI2 biquad */
554        { 0xFF, 0xFF, 0 }, /* C9 DAI2 biquad */
555        { 0x00, 0x00, 0 }, /* CA */
556        { 0x00, 0x00, 0 }, /* CB */
557        { 0x00, 0x00, 0 }, /* CC */
558        { 0x00, 0x00, 0 }, /* CD */
559        { 0x00, 0x00, 0 }, /* CE */
560        { 0x00, 0x00, 0 }, /* CF */
561
562        { 0x00, 0x00, 0 }, /* D0 */
563        { 0x00, 0x00, 0 }, /* D1 */
564        { 0x00, 0x00, 0 }, /* D2 */
565        { 0x00, 0x00, 0 }, /* D3 */
566        { 0x00, 0x00, 0 }, /* D4 */
567        { 0x00, 0x00, 0 }, /* D5 */
568        { 0x00, 0x00, 0 }, /* D6 */
569        { 0x00, 0x00, 0 }, /* D7 */
570        { 0x00, 0x00, 0 }, /* D8 */
571        { 0x00, 0x00, 0 }, /* D9 */
572        { 0x00, 0x00, 0 }, /* DA */
573        { 0x00, 0x00, 0 }, /* DB */
574        { 0x00, 0x00, 0 }, /* DC */
575        { 0x00, 0x00, 0 }, /* DD */
576        { 0x00, 0x00, 0 }, /* DE */
577        { 0x00, 0x00, 0 }, /* DF */
578
579        { 0x00, 0x00, 0 }, /* E0 */
580        { 0x00, 0x00, 0 }, /* E1 */
581        { 0x00, 0x00, 0 }, /* E2 */
582        { 0x00, 0x00, 0 }, /* E3 */
583        { 0x00, 0x00, 0 }, /* E4 */
584        { 0x00, 0x00, 0 }, /* E5 */
585        { 0x00, 0x00, 0 }, /* E6 */
586        { 0x00, 0x00, 0 }, /* E7 */
587        { 0x00, 0x00, 0 }, /* E8 */
588        { 0x00, 0x00, 0 }, /* E9 */
589        { 0x00, 0x00, 0 }, /* EA */
590        { 0x00, 0x00, 0 }, /* EB */
591        { 0x00, 0x00, 0 }, /* EC */
592        { 0x00, 0x00, 0 }, /* ED */
593        { 0x00, 0x00, 0 }, /* EE */
594        { 0x00, 0x00, 0 }, /* EF */
595
596        { 0x00, 0x00, 0 }, /* F0 */
597        { 0x00, 0x00, 0 }, /* F1 */
598        { 0x00, 0x00, 0 }, /* F2 */
599        { 0x00, 0x00, 0 }, /* F3 */
600        { 0x00, 0x00, 0 }, /* F4 */
601        { 0x00, 0x00, 0 }, /* F5 */
602        { 0x00, 0x00, 0 }, /* F6 */
603        { 0x00, 0x00, 0 }, /* F7 */
604        { 0x00, 0x00, 0 }, /* F8 */
605        { 0x00, 0x00, 0 }, /* F9 */
606        { 0x00, 0x00, 0 }, /* FA */
607        { 0x00, 0x00, 0 }, /* FB */
608        { 0x00, 0x00, 0 }, /* FC */
609        { 0x00, 0x00, 0 }, /* FD */
610        { 0x00, 0x00, 0 }, /* FE */
611        { 0xFF, 0x00, 1 }, /* FF */
612 };
613
614 static int max98088_volatile_register(struct snd_soc_codec *codec, unsigned int reg)
615 {
616        return max98088_access[reg].vol;
617 }
618
619
620 /*
621  * Load equalizer DSP coefficient configurations registers
622  */
623 static void m98088_eq_band(struct snd_soc_codec *codec, unsigned int dai,
624                    unsigned int band, u16 *coefs)
625 {
626        unsigned int eq_reg;
627        unsigned int i;
628
629        BUG_ON(band > 4);
630        BUG_ON(dai > 1);
631
632        /* Load the base register address */
633        eq_reg = dai ? M98088_REG_84_DAI2_EQ_BASE : M98088_REG_52_DAI1_EQ_BASE;
634
635        /* Add the band address offset, note adjustment for word address */
636        eq_reg += band * (M98088_COEFS_PER_BAND << 1);
637
638        /* Step through the registers and coefs */
639        for (i = 0; i < M98088_COEFS_PER_BAND; i++) {
640                snd_soc_write(codec, eq_reg++, M98088_BYTE1(coefs[i]));
641                snd_soc_write(codec, eq_reg++, M98088_BYTE0(coefs[i]));
642        }
643 }
644
645 /*
646  * Excursion limiter modes
647  */
648 static const char *max98088_exmode_texts[] = {
649        "Off", "100Hz", "400Hz", "600Hz", "800Hz", "1000Hz", "200-400Hz",
650        "400-600Hz", "400-800Hz",
651 };
652
653 static const unsigned int max98088_exmode_values[] = {
654        0x00, 0x43, 0x10, 0x20, 0x30, 0x40, 0x11, 0x22, 0x32
655 };
656
657 static const struct soc_enum max98088_exmode_enum =
658        SOC_VALUE_ENUM_SINGLE(M98088_REG_41_SPKDHP, 0, 127,
659                              ARRAY_SIZE(max98088_exmode_texts),
660                              max98088_exmode_texts,
661                              max98088_exmode_values);
662
663 static const char *max98088_ex_thresh[] = { /* volts PP */
664        "0.6", "1.2", "1.8", "2.4", "3.0", "3.6", "4.2", "4.8"};
665 static const struct soc_enum max98088_ex_thresh_enum[] = {
666        SOC_ENUM_SINGLE(M98088_REG_42_SPKDHP_THRESH, 0, 8,
667                max98088_ex_thresh),
668 };
669
670 static const char *max98088_fltr_mode[] = {"Voice", "Music" };
671 static const struct soc_enum max98088_filter_mode_enum[] = {
672        SOC_ENUM_SINGLE(M98088_REG_18_DAI1_FILTERS, 7, 2, max98088_fltr_mode),
673 };
674
675 static const char *max98088_extmic_text[] = { "None", "MIC1", "MIC2" };
676
677 static const struct soc_enum max98088_extmic_enum =
678        SOC_ENUM_SINGLE(M98088_REG_48_CFG_MIC, 0, 3, max98088_extmic_text);
679
680 static const struct snd_kcontrol_new max98088_extmic_mux =
681        SOC_DAPM_ENUM("External MIC Mux", max98088_extmic_enum);
682
683 static const char *max98088_dai1_fltr[] = {
684        "Off", "fc=258/fs=16k", "fc=500/fs=16k",
685        "fc=258/fs=8k", "fc=500/fs=8k", "fc=200"};
686 static const struct soc_enum max98088_dai1_dac_filter_enum[] = {
687        SOC_ENUM_SINGLE(M98088_REG_18_DAI1_FILTERS, 0, 6, max98088_dai1_fltr),
688 };
689 static const struct soc_enum max98088_dai1_adc_filter_enum[] = {
690        SOC_ENUM_SINGLE(M98088_REG_18_DAI1_FILTERS, 4, 6, max98088_dai1_fltr),
691 };
692
693 static int max98088_mic1pre_set(struct snd_kcontrol *kcontrol,
694                                struct snd_ctl_elem_value *ucontrol)
695 {
696        struct snd_soc_codec *codec = snd_kcontrol_chip(kcontrol);
697        struct max98088_priv *max98088 = snd_soc_codec_get_drvdata(codec);
698        unsigned int sel = ucontrol->value.integer.value[0];
699
700        max98088->mic1pre = sel;
701        snd_soc_update_bits(codec, M98088_REG_35_LVL_MIC1, M98088_MICPRE_MASK,
702                (1+sel)<<M98088_MICPRE_SHIFT);
703
704        return 0;
705 }
706
707 static int max98088_mic1pre_get(struct snd_kcontrol *kcontrol,
708                                struct snd_ctl_elem_value *ucontrol)
709 {
710        struct snd_soc_codec *codec = snd_kcontrol_chip(kcontrol);
711        struct max98088_priv *max98088 = snd_soc_codec_get_drvdata(codec);
712
713        ucontrol->value.integer.value[0] = max98088->mic1pre;
714        return 0;
715 }
716
717 static int max98088_mic2pre_set(struct snd_kcontrol *kcontrol,
718                                struct snd_ctl_elem_value *ucontrol)
719 {
720        struct snd_soc_codec *codec = snd_kcontrol_chip(kcontrol);
721        struct max98088_priv *max98088 = snd_soc_codec_get_drvdata(codec);
722        unsigned int sel = ucontrol->value.integer.value[0];
723
724        max98088->mic2pre = sel;
725        snd_soc_update_bits(codec, M98088_REG_36_LVL_MIC2, M98088_MICPRE_MASK,
726                (1+sel)<<M98088_MICPRE_SHIFT);
727
728        return 0;
729 }
730
731 static int max98088_mic2pre_get(struct snd_kcontrol *kcontrol,
732                                struct snd_ctl_elem_value *ucontrol)
733 {
734        struct snd_soc_codec *codec = snd_kcontrol_chip(kcontrol);
735        struct max98088_priv *max98088 = snd_soc_codec_get_drvdata(codec);
736
737        ucontrol->value.integer.value[0] = max98088->mic2pre;
738        return 0;
739 }
740
741 static const unsigned int max98088_micboost_tlv[] = {
742        TLV_DB_RANGE_HEAD(2),
743        0, 1, TLV_DB_SCALE_ITEM(0, 2000, 0),
744        2, 2, TLV_DB_SCALE_ITEM(3000, 0, 0),
745 };
746
747 static const struct snd_kcontrol_new max98088_snd_controls[] = {
748
749        SOC_DOUBLE_R("Headphone Volume", M98088_REG_39_LVL_HP_L,
750                M98088_REG_3A_LVL_HP_R, 0, 31, 0),
751        SOC_DOUBLE_R("Speaker Volume", M98088_REG_3D_LVL_SPK_L,
752                M98088_REG_3E_LVL_SPK_R, 0, 31, 0),
753        SOC_DOUBLE_R("Receiver Volume", M98088_REG_3B_LVL_REC_L,
754                M98088_REG_3C_LVL_REC_R, 0, 31, 0),
755
756        SOC_DOUBLE_R("Headphone Switch", M98088_REG_39_LVL_HP_L,
757                M98088_REG_3A_LVL_HP_R, 7, 1, 1),
758        SOC_DOUBLE_R("Speaker Switch", M98088_REG_3D_LVL_SPK_L,
759                M98088_REG_3E_LVL_SPK_R, 7, 1, 1),
760        SOC_DOUBLE_R("Receiver Switch", M98088_REG_3B_LVL_REC_L,
761                M98088_REG_3C_LVL_REC_R, 7, 1, 1),
762
763        SOC_SINGLE("MIC1 Volume", M98088_REG_35_LVL_MIC1, 0, 31, 1),
764        SOC_SINGLE("MIC2 Volume", M98088_REG_36_LVL_MIC2, 0, 31, 1),
765
766        SOC_SINGLE_EXT_TLV("MIC1 Boost Volume",
767                        M98088_REG_35_LVL_MIC1, 5, 2, 0,
768                        max98088_mic1pre_get, max98088_mic1pre_set,
769                        max98088_micboost_tlv),
770        SOC_SINGLE_EXT_TLV("MIC2 Boost Volume",
771                        M98088_REG_36_LVL_MIC2, 5, 2, 0,
772                        max98088_mic2pre_get, max98088_mic2pre_set,
773                        max98088_micboost_tlv),
774
775        SOC_SINGLE("INA Volume", M98088_REG_37_LVL_INA, 0, 7, 1),
776        SOC_SINGLE("INB Volume", M98088_REG_38_LVL_INB, 0, 7, 1),
777
778        SOC_SINGLE("ADCL Volume", M98088_REG_33_LVL_ADC_L, 0, 15, 0),
779        SOC_SINGLE("ADCR Volume", M98088_REG_34_LVL_ADC_R, 0, 15, 0),
780
781        SOC_SINGLE("ADCL Boost Volume", M98088_REG_33_LVL_ADC_L, 4, 3, 0),
782        SOC_SINGLE("ADCR Boost Volume", M98088_REG_34_LVL_ADC_R, 4, 3, 0),
783
784        SOC_SINGLE("EQ1 Switch", M98088_REG_49_CFG_LEVEL, 0, 1, 0),
785        SOC_SINGLE("EQ2 Switch", M98088_REG_49_CFG_LEVEL, 1, 1, 0),
786
787        SOC_ENUM("EX Limiter Mode", max98088_exmode_enum),
788        SOC_ENUM("EX Limiter Threshold", max98088_ex_thresh_enum),
789
790        SOC_ENUM("DAI1 Filter Mode", max98088_filter_mode_enum),
791        SOC_ENUM("DAI1 DAC Filter", max98088_dai1_dac_filter_enum),
792        SOC_ENUM("DAI1 ADC Filter", max98088_dai1_adc_filter_enum),
793        SOC_SINGLE("DAI2 DC Block Switch", M98088_REG_20_DAI2_FILTERS,
794                0, 1, 0),
795
796        SOC_SINGLE("ALC Switch", M98088_REG_43_SPKALC_COMP, 7, 1, 0),
797        SOC_SINGLE("ALC Threshold", M98088_REG_43_SPKALC_COMP, 0, 7, 0),
798        SOC_SINGLE("ALC Multiband", M98088_REG_43_SPKALC_COMP, 3, 1, 0),
799        SOC_SINGLE("ALC Release Time", M98088_REG_43_SPKALC_COMP, 4, 7, 0),
800
801        SOC_SINGLE("PWR Limiter Threshold", M98088_REG_44_PWRLMT_CFG,
802                4, 15, 0),
803        SOC_SINGLE("PWR Limiter Weight", M98088_REG_44_PWRLMT_CFG, 0, 7, 0),
804        SOC_SINGLE("PWR Limiter Time1", M98088_REG_45_PWRLMT_TIME, 0, 15, 0),
805        SOC_SINGLE("PWR Limiter Time2", M98088_REG_45_PWRLMT_TIME, 4, 15, 0),
806
807        SOC_SINGLE("THD Limiter Threshold", M98088_REG_46_THDLMT_CFG, 4, 15, 0),
808        SOC_SINGLE("THD Limiter Time", M98088_REG_46_THDLMT_CFG, 0, 7, 0),
809        SOC_SINGLE("Digital Mic Enable", M98088_REG_48_CFG_MIC, 4, 3, 0),
810 };
811
812 /* Left speaker mixer switch */
813 static const struct snd_kcontrol_new max98088_left_speaker_mixer_controls[] = {
814        SOC_DAPM_SINGLE("Left DAC1 Switch", M98088_REG_2B_MIX_SPK_LEFT, 0, 1, 0),
815        SOC_DAPM_SINGLE("Right DAC1 Switch", M98088_REG_2B_MIX_SPK_LEFT, 7, 1, 0),
816        SOC_DAPM_SINGLE("Left DAC2 Switch", M98088_REG_2B_MIX_SPK_LEFT, 0, 1, 0),
817        SOC_DAPM_SINGLE("Right DAC2 Switch", M98088_REG_2B_MIX_SPK_LEFT, 7, 1, 0),
818        SOC_DAPM_SINGLE("MIC1 Switch", M98088_REG_2B_MIX_SPK_LEFT, 5, 1, 0),
819        SOC_DAPM_SINGLE("MIC2 Switch", M98088_REG_2B_MIX_SPK_LEFT, 6, 1, 0),
820        SOC_DAPM_SINGLE("INA1 Switch", M98088_REG_2B_MIX_SPK_LEFT, 1, 1, 0),
821        SOC_DAPM_SINGLE("INA2 Switch", M98088_REG_2B_MIX_SPK_LEFT, 2, 1, 0),
822        SOC_DAPM_SINGLE("INB1 Switch", M98088_REG_2B_MIX_SPK_LEFT, 3, 1, 0),
823        SOC_DAPM_SINGLE("INB2 Switch", M98088_REG_2B_MIX_SPK_LEFT, 4, 1, 0),
824 };
825
826 /* Right speaker mixer switch */
827 static const struct snd_kcontrol_new max98088_right_speaker_mixer_controls[] = {
828        SOC_DAPM_SINGLE("Left DAC1 Switch", M98088_REG_2C_MIX_SPK_RIGHT, 7, 1, 0),
829        SOC_DAPM_SINGLE("Right DAC1 Switch", M98088_REG_2C_MIX_SPK_RIGHT, 0, 1, 0),
830        SOC_DAPM_SINGLE("Left DAC2 Switch", M98088_REG_2C_MIX_SPK_RIGHT, 7, 1, 0),
831        SOC_DAPM_SINGLE("Right DAC2 Switch", M98088_REG_2C_MIX_SPK_RIGHT, 0, 1, 0),
832        SOC_DAPM_SINGLE("MIC1 Switch", M98088_REG_2C_MIX_SPK_RIGHT, 5, 1, 0),
833        SOC_DAPM_SINGLE("MIC2 Switch", M98088_REG_2C_MIX_SPK_RIGHT, 6, 1, 0),
834        SOC_DAPM_SINGLE("INA1 Switch", M98088_REG_2C_MIX_SPK_RIGHT, 1, 1, 0),
835        SOC_DAPM_SINGLE("INA2 Switch", M98088_REG_2C_MIX_SPK_RIGHT, 2, 1, 0),
836        SOC_DAPM_SINGLE("INB1 Switch", M98088_REG_2C_MIX_SPK_RIGHT, 3, 1, 0),
837        SOC_DAPM_SINGLE("INB2 Switch", M98088_REG_2C_MIX_SPK_RIGHT, 4, 1, 0),
838 };
839
840 /* Left headphone mixer switch */
841 static const struct snd_kcontrol_new max98088_left_hp_mixer_controls[] = {
842        SOC_DAPM_SINGLE("Left DAC1 Switch", M98088_REG_25_MIX_HP_LEFT, 0, 1, 0),
843        SOC_DAPM_SINGLE("Right DAC1 Switch", M98088_REG_25_MIX_HP_LEFT, 7, 1, 0),
844        SOC_DAPM_SINGLE("Left DAC2 Switch", M98088_REG_25_MIX_HP_LEFT, 0, 1, 0),
845        SOC_DAPM_SINGLE("Right DAC2 Switch", M98088_REG_25_MIX_HP_LEFT, 7, 1, 0),
846        SOC_DAPM_SINGLE("MIC1 Switch", M98088_REG_25_MIX_HP_LEFT, 5, 1, 0),
847        SOC_DAPM_SINGLE("MIC2 Switch", M98088_REG_25_MIX_HP_LEFT, 6, 1, 0),
848        SOC_DAPM_SINGLE("INA1 Switch", M98088_REG_25_MIX_HP_LEFT, 1, 1, 0),
849        SOC_DAPM_SINGLE("INA2 Switch", M98088_REG_25_MIX_HP_LEFT, 2, 1, 0),
850        SOC_DAPM_SINGLE("INB1 Switch", M98088_REG_25_MIX_HP_LEFT, 3, 1, 0),
851        SOC_DAPM_SINGLE("INB2 Switch", M98088_REG_25_MIX_HP_LEFT, 4, 1, 0),
852 };
853
854 /* Right headphone mixer switch */
855 static const struct snd_kcontrol_new max98088_right_hp_mixer_controls[] = {
856        SOC_DAPM_SINGLE("Left DAC1 Switch", M98088_REG_26_MIX_HP_RIGHT, 7, 1, 0),
857        SOC_DAPM_SINGLE("Right DAC1 Switch", M98088_REG_26_MIX_HP_RIGHT, 0, 1, 0),
858        SOC_DAPM_SINGLE("Left DAC2 Switch", M98088_REG_26_MIX_HP_RIGHT, 7, 1, 0),
859        SOC_DAPM_SINGLE("Right DAC2 Switch", M98088_REG_26_MIX_HP_RIGHT, 0, 1, 0),
860        SOC_DAPM_SINGLE("MIC1 Switch", M98088_REG_26_MIX_HP_RIGHT, 5, 1, 0),
861        SOC_DAPM_SINGLE("MIC2 Switch", M98088_REG_26_MIX_HP_RIGHT, 6, 1, 0),
862        SOC_DAPM_SINGLE("INA1 Switch", M98088_REG_26_MIX_HP_RIGHT, 1, 1, 0),
863        SOC_DAPM_SINGLE("INA2 Switch", M98088_REG_26_MIX_HP_RIGHT, 2, 1, 0),
864        SOC_DAPM_SINGLE("INB1 Switch", M98088_REG_26_MIX_HP_RIGHT, 3, 1, 0),
865        SOC_DAPM_SINGLE("INB2 Switch", M98088_REG_26_MIX_HP_RIGHT, 4, 1, 0),
866 };
867
868 /* Left earpiece/receiver mixer switch */
869 static const struct snd_kcontrol_new max98088_left_rec_mixer_controls[] = {
870        SOC_DAPM_SINGLE("Left DAC1 Switch", M98088_REG_28_MIX_REC_LEFT, 0, 1, 0),
871        SOC_DAPM_SINGLE("Right DAC1 Switch", M98088_REG_28_MIX_REC_LEFT, 7, 1, 0),
872        SOC_DAPM_SINGLE("Left DAC2 Switch", M98088_REG_28_MIX_REC_LEFT, 0, 1, 0),
873        SOC_DAPM_SINGLE("Right DAC2 Switch", M98088_REG_28_MIX_REC_LEFT, 7, 1, 0),
874        SOC_DAPM_SINGLE("MIC1 Switch", M98088_REG_28_MIX_REC_LEFT, 5, 1, 0),
875        SOC_DAPM_SINGLE("MIC2 Switch", M98088_REG_28_MIX_REC_LEFT, 6, 1, 0),
876        SOC_DAPM_SINGLE("INA1 Switch", M98088_REG_28_MIX_REC_LEFT, 1, 1, 0),
877        SOC_DAPM_SINGLE("INA2 Switch", M98088_REG_28_MIX_REC_LEFT, 2, 1, 0),
878        SOC_DAPM_SINGLE("INB1 Switch", M98088_REG_28_MIX_REC_LEFT, 3, 1, 0),
879        SOC_DAPM_SINGLE("INB2 Switch", M98088_REG_28_MIX_REC_LEFT, 4, 1, 0),
880 };
881
882 /* Right earpiece/receiver mixer switch */
883 static const struct snd_kcontrol_new max98088_right_rec_mixer_controls[] = {
884        SOC_DAPM_SINGLE("Left DAC1 Switch", M98088_REG_29_MIX_REC_RIGHT, 7, 1, 0),
885        SOC_DAPM_SINGLE("Right DAC1 Switch", M98088_REG_29_MIX_REC_RIGHT, 0, 1, 0),
886        SOC_DAPM_SINGLE("Left DAC2 Switch", M98088_REG_29_MIX_REC_RIGHT, 7, 1, 0),
887        SOC_DAPM_SINGLE("Right DAC2 Switch", M98088_REG_29_MIX_REC_RIGHT, 0, 1, 0),
888        SOC_DAPM_SINGLE("MIC1 Switch", M98088_REG_29_MIX_REC_RIGHT, 5, 1, 0),
889        SOC_DAPM_SINGLE("MIC2 Switch", M98088_REG_29_MIX_REC_RIGHT, 6, 1, 0),
890        SOC_DAPM_SINGLE("INA1 Switch", M98088_REG_29_MIX_REC_RIGHT, 1, 1, 0),
891        SOC_DAPM_SINGLE("INA2 Switch", M98088_REG_29_MIX_REC_RIGHT, 2, 1, 0),
892        SOC_DAPM_SINGLE("INB1 Switch", M98088_REG_29_MIX_REC_RIGHT, 3, 1, 0),
893        SOC_DAPM_SINGLE("INB2 Switch", M98088_REG_29_MIX_REC_RIGHT, 4, 1, 0),
894 };
895
896 /* Left ADC mixer switch */
897 static const struct snd_kcontrol_new max98088_left_ADC_mixer_controls[] = {
898        SOC_DAPM_SINGLE("MIC1 Switch", M98088_REG_23_MIX_ADC_LEFT, 7, 1, 0),
899        SOC_DAPM_SINGLE("MIC2 Switch", M98088_REG_23_MIX_ADC_LEFT, 6, 1, 0),
900        SOC_DAPM_SINGLE("INA1 Switch", M98088_REG_23_MIX_ADC_LEFT, 3, 1, 0),
901        SOC_DAPM_SINGLE("INA2 Switch", M98088_REG_23_MIX_ADC_LEFT, 2, 1, 0),
902        SOC_DAPM_SINGLE("INB1 Switch", M98088_REG_23_MIX_ADC_LEFT, 1, 1, 0),
903        SOC_DAPM_SINGLE("INB2 Switch", M98088_REG_23_MIX_ADC_LEFT, 0, 1, 0),
904 };
905
906 /* Right ADC mixer switch */
907 static const struct snd_kcontrol_new max98088_right_ADC_mixer_controls[] = {
908        SOC_DAPM_SINGLE("MIC1 Switch", M98088_REG_24_MIX_ADC_RIGHT, 7, 1, 0),
909        SOC_DAPM_SINGLE("MIC2 Switch", M98088_REG_24_MIX_ADC_RIGHT, 6, 1, 0),
910        SOC_DAPM_SINGLE("INA1 Switch", M98088_REG_24_MIX_ADC_RIGHT, 3, 1, 0),
911        SOC_DAPM_SINGLE("INA2 Switch", M98088_REG_24_MIX_ADC_RIGHT, 2, 1, 0),
912        SOC_DAPM_SINGLE("INB1 Switch", M98088_REG_24_MIX_ADC_RIGHT, 1, 1, 0),
913        SOC_DAPM_SINGLE("INB2 Switch", M98088_REG_24_MIX_ADC_RIGHT, 0, 1, 0),
914 };
915
916 static int max98088_mic_event(struct snd_soc_dapm_widget *w,
917                             struct snd_kcontrol *kcontrol, int event)
918 {
919        struct snd_soc_codec *codec = w->codec;
920        struct max98088_priv *max98088 = snd_soc_codec_get_drvdata(codec);
921
922        switch (event) {
923        case SND_SOC_DAPM_POST_PMU:
924                if (w->reg == M98088_REG_35_LVL_MIC1) {
925                        snd_soc_update_bits(codec, w->reg, M98088_MICPRE_MASK,
926                                (1+max98088->mic1pre)<<M98088_MICPRE_SHIFT);
927                } else {
928                        snd_soc_update_bits(codec, w->reg, M98088_MICPRE_MASK,
929                                (1+max98088->mic2pre)<<M98088_MICPRE_SHIFT);
930                }
931                break;
932        case SND_SOC_DAPM_POST_PMD:
933                snd_soc_update_bits(codec, w->reg, M98088_MICPRE_MASK, 0);
934                break;
935        default:
936                return -EINVAL;
937        }
938
939        return 0;
940 }
941
942 /*
943  * The line inputs are 2-channel stereo inputs with the left
944  * and right channels sharing a common PGA power control signal.
945  */
946 static int max98088_line_pga(struct snd_soc_dapm_widget *w,
947                             int event, int line, u8 channel)
948 {
949        struct snd_soc_codec *codec = w->codec;
950        struct max98088_priv *max98088 = snd_soc_codec_get_drvdata(codec);
951        u8 *state;
952
953        BUG_ON(!((channel == 1) || (channel == 2)));
954
955        switch (line) {
956        case LINE_INA:
957                state = &max98088->ina_state;
958                break;
959        case LINE_INB:
960                state = &max98088->inb_state;
961                break;
962        default:
963                return -EINVAL;
964        }
965
966        switch (event) {
967        case SND_SOC_DAPM_POST_PMU:
968                *state |= channel;
969                snd_soc_update_bits(codec, w->reg,
970                        (1 << w->shift), (1 << w->shift));
971                break;
972        case SND_SOC_DAPM_POST_PMD:
973                *state &= ~channel;
974                if (*state == 0) {
975                        snd_soc_update_bits(codec, w->reg,
976                                (1 << w->shift), 0);
977                }
978                break;
979        default:
980                return -EINVAL;
981        }
982
983        return 0;
984 }
985
986 static int max98088_pga_ina1_event(struct snd_soc_dapm_widget *w,
987                                   struct snd_kcontrol *k, int event)
988 {
989        return max98088_line_pga(w, event, LINE_INA, 1);
990 }
991
992 static int max98088_pga_ina2_event(struct snd_soc_dapm_widget *w,
993                                   struct snd_kcontrol *k, int event)
994 {
995        return max98088_line_pga(w, event, LINE_INA, 2);
996 }
997
998 static int max98088_pga_inb1_event(struct snd_soc_dapm_widget *w,
999                                   struct snd_kcontrol *k, int event)
1000 {
1001        return max98088_line_pga(w, event, LINE_INB, 1);
1002 }
1003
1004 static int max98088_pga_inb2_event(struct snd_soc_dapm_widget *w,
1005                                   struct snd_kcontrol *k, int event)
1006 {
1007        return max98088_line_pga(w, event, LINE_INB, 2);
1008 }
1009
1010 static const struct snd_soc_dapm_widget max98088_dapm_widgets[] = {
1011
1012        SND_SOC_DAPM_ADC("ADCL", "HiFi Capture", M98088_REG_4C_PWR_EN_IN, 1, 0),
1013        SND_SOC_DAPM_ADC("ADCR", "HiFi Capture", M98088_REG_4C_PWR_EN_IN, 0, 0),
1014
1015        SND_SOC_DAPM_DAC("DACL1", "HiFi Playback",
1016                M98088_REG_4D_PWR_EN_OUT, 1, 0),
1017        SND_SOC_DAPM_DAC("DACR1", "HiFi Playback",
1018                M98088_REG_4D_PWR_EN_OUT, 0, 0),
1019        SND_SOC_DAPM_DAC("DACL2", "Aux Playback",
1020                M98088_REG_4D_PWR_EN_OUT, 1, 0),
1021        SND_SOC_DAPM_DAC("DACR2", "Aux Playback",
1022                M98088_REG_4D_PWR_EN_OUT, 0, 0),
1023
1024        SND_SOC_DAPM_PGA("HP Left Out", M98088_REG_4D_PWR_EN_OUT,
1025                7, 0, NULL, 0),
1026        SND_SOC_DAPM_PGA("HP Right Out", M98088_REG_4D_PWR_EN_OUT,
1027                6, 0, NULL, 0),
1028
1029        SND_SOC_DAPM_PGA("SPK Left Out", M98088_REG_4D_PWR_EN_OUT,
1030                5, 0, NULL, 0),
1031        SND_SOC_DAPM_PGA("SPK Right Out", M98088_REG_4D_PWR_EN_OUT,
1032                4, 0, NULL, 0),
1033
1034        SND_SOC_DAPM_PGA("REC Left Out", M98088_REG_4D_PWR_EN_OUT,
1035                3, 0, NULL, 0),
1036        SND_SOC_DAPM_PGA("REC Right Out", M98088_REG_4D_PWR_EN_OUT,
1037                2, 0, NULL, 0),
1038
1039        SND_SOC_DAPM_MUX("External MIC", SND_SOC_NOPM, 0, 0,
1040                &max98088_extmic_mux),
1041
1042        SND_SOC_DAPM_MIXER("Left HP Mixer", SND_SOC_NOPM, 0, 0,
1043                &max98088_left_hp_mixer_controls[0],
1044                ARRAY_SIZE(max98088_left_hp_mixer_controls)),
1045
1046        SND_SOC_DAPM_MIXER("Right HP Mixer", SND_SOC_NOPM, 0, 0,
1047                &max98088_right_hp_mixer_controls[0],
1048                ARRAY_SIZE(max98088_right_hp_mixer_controls)),
1049
1050        SND_SOC_DAPM_MIXER("Left SPK Mixer", SND_SOC_NOPM, 0, 0,
1051                &max98088_left_speaker_mixer_controls[0],
1052                ARRAY_SIZE(max98088_left_speaker_mixer_controls)),
1053
1054        SND_SOC_DAPM_MIXER("Right SPK Mixer", SND_SOC_NOPM, 0, 0,
1055                &max98088_right_speaker_mixer_controls[0],
1056                ARRAY_SIZE(max98088_right_speaker_mixer_controls)),
1057
1058        SND_SOC_DAPM_MIXER("Left REC Mixer", SND_SOC_NOPM, 0, 0,
1059          &max98088_left_rec_mixer_controls[0],
1060                ARRAY_SIZE(max98088_left_rec_mixer_controls)),
1061
1062        SND_SOC_DAPM_MIXER("Right REC Mixer", SND_SOC_NOPM, 0, 0,
1063          &max98088_right_rec_mixer_controls[0],
1064                ARRAY_SIZE(max98088_right_rec_mixer_controls)),
1065
1066        SND_SOC_DAPM_MIXER("Left ADC Mixer", SND_SOC_NOPM, 0, 0,
1067                &max98088_left_ADC_mixer_controls[0],
1068                ARRAY_SIZE(max98088_left_ADC_mixer_controls)),
1069
1070        SND_SOC_DAPM_MIXER("Right ADC Mixer", SND_SOC_NOPM, 0, 0,
1071                &max98088_right_ADC_mixer_controls[0],
1072                ARRAY_SIZE(max98088_right_ADC_mixer_controls)),
1073
1074        SND_SOC_DAPM_PGA_E("MIC1 Input", M98088_REG_35_LVL_MIC1,
1075                5, 0, NULL, 0, max98088_mic_event,
1076                SND_SOC_DAPM_POST_PMU | SND_SOC_DAPM_POST_PMD),
1077
1078        SND_SOC_DAPM_PGA_E("MIC2 Input", M98088_REG_36_LVL_MIC2,
1079                5, 0, NULL, 0, max98088_mic_event,
1080                SND_SOC_DAPM_POST_PMU | SND_SOC_DAPM_POST_PMD),
1081
1082        SND_SOC_DAPM_PGA_E("INA1 Input", M98088_REG_4C_PWR_EN_IN,
1083                7, 0, NULL, 0, max98088_pga_ina1_event,
1084                SND_SOC_DAPM_POST_PMU | SND_SOC_DAPM_POST_PMD),
1085
1086        SND_SOC_DAPM_PGA_E("INA2 Input", M98088_REG_4C_PWR_EN_IN,
1087                7, 0, NULL, 0, max98088_pga_ina2_event,
1088                SND_SOC_DAPM_POST_PMU | SND_SOC_DAPM_POST_PMD),
1089
1090        SND_SOC_DAPM_PGA_E("INB1 Input", M98088_REG_4C_PWR_EN_IN,
1091                6, 0, NULL, 0, max98088_pga_inb1_event,
1092                SND_SOC_DAPM_POST_PMU | SND_SOC_DAPM_POST_PMD),
1093
1094        SND_SOC_DAPM_PGA_E("INB2 Input", M98088_REG_4C_PWR_EN_IN,
1095                6, 0, NULL, 0, max98088_pga_inb2_event,
1096                SND_SOC_DAPM_POST_PMU | SND_SOC_DAPM_POST_PMD),
1097
1098        SND_SOC_DAPM_MICBIAS("MICBIAS", M98088_REG_4C_PWR_EN_IN, 3, 0),
1099
1100        SND_SOC_DAPM_OUTPUT("HPL"),
1101        SND_SOC_DAPM_OUTPUT("HPR"),
1102        SND_SOC_DAPM_OUTPUT("SPKL"),
1103        SND_SOC_DAPM_OUTPUT("SPKR"),
1104        SND_SOC_DAPM_OUTPUT("RECL"),
1105        SND_SOC_DAPM_OUTPUT("RECR"),
1106
1107        SND_SOC_DAPM_INPUT("MIC1"),
1108        SND_SOC_DAPM_INPUT("MIC2"),
1109        SND_SOC_DAPM_INPUT("INA1"),
1110        SND_SOC_DAPM_INPUT("INA2"),
1111        SND_SOC_DAPM_INPUT("INB1"),
1112        SND_SOC_DAPM_INPUT("INB2"),
1113 };
1114
1115 static const struct snd_soc_dapm_route max98088_audio_map[] = {
1116        /* Left headphone output mixer */
1117        {"Left HP Mixer", "Left DAC1 Switch", "DACL1"},
1118        {"Left HP Mixer", "Left DAC2 Switch", "DACL2"},
1119        {"Left HP Mixer", "Right DAC1 Switch", "DACR1"},
1120        {"Left HP Mixer", "Right DAC2 Switch", "DACR2"},
1121        {"Left HP Mixer", "MIC1 Switch", "MIC1 Input"},
1122        {"Left HP Mixer", "MIC2 Switch", "MIC2 Input"},
1123        {"Left HP Mixer", "INA1 Switch", "INA1 Input"},
1124        {"Left HP Mixer", "INA2 Switch", "INA2 Input"},
1125        {"Left HP Mixer", "INB1 Switch", "INB1 Input"},
1126        {"Left HP Mixer", "INB2 Switch", "INB2 Input"},
1127
1128        /* Right headphone output mixer */
1129        {"Right HP Mixer", "Left DAC1 Switch", "DACL1"},
1130        {"Right HP Mixer", "Left DAC2 Switch", "DACL2"  },
1131        {"Right HP Mixer", "Right DAC1 Switch", "DACR1"},
1132        {"Right HP Mixer", "Right DAC2 Switch", "DACR2"},
1133        {"Right HP Mixer", "MIC1 Switch", "MIC1 Input"},
1134        {"Right HP Mixer", "MIC2 Switch", "MIC2 Input"},
1135        {"Right HP Mixer", "INA1 Switch", "INA1 Input"},
1136        {"Right HP Mixer", "INA2 Switch", "INA2 Input"},
1137        {"Right HP Mixer", "INB1 Switch", "INB1 Input"},
1138        {"Right HP Mixer", "INB2 Switch", "INB2 Input"},
1139
1140        /* Left speaker output mixer */
1141        {"Left SPK Mixer", "Left DAC1 Switch", "DACL1"},
1142        {"Left SPK Mixer", "Left DAC2 Switch", "DACL2"},
1143        {"Left SPK Mixer", "Right DAC1 Switch", "DACR1"},
1144        {"Left SPK Mixer", "Right DAC2 Switch", "DACR2"},
1145        {"Left SPK Mixer", "MIC1 Switch", "MIC1 Input"},
1146        {"Left SPK Mixer", "MIC2 Switch", "MIC2 Input"},
1147        {"Left SPK Mixer", "INA1 Switch", "INA1 Input"},
1148        {"Left SPK Mixer", "INA2 Switch", "INA2 Input"},
1149        {"Left SPK Mixer", "INB1 Switch", "INB1 Input"},
1150        {"Left SPK Mixer", "INB2 Switch", "INB2 Input"},
1151
1152        /* Right speaker output mixer */
1153        {"Right SPK Mixer", "Left DAC1 Switch", "DACL1"},
1154        {"Right SPK Mixer", "Left DAC2 Switch", "DACL2"},
1155        {"Right SPK Mixer", "Right DAC1 Switch", "DACR1"},
1156        {"Right SPK Mixer", "Right DAC2 Switch", "DACR2"},
1157        {"Right SPK Mixer", "MIC1 Switch", "MIC1 Input"},
1158        {"Right SPK Mixer", "MIC2 Switch", "MIC2 Input"},
1159        {"Right SPK Mixer", "INA1 Switch", "INA1 Input"},
1160        {"Right SPK Mixer", "INA2 Switch", "INA2 Input"},
1161        {"Right SPK Mixer", "INB1 Switch", "INB1 Input"},
1162        {"Right SPK Mixer", "INB2 Switch", "INB2 Input"},
1163
1164        /* Earpiece/Receiver output mixer */
1165        {"Left REC Mixer", "Left DAC1 Switch", "DACL1"},
1166        {"Left REC Mixer", "Left DAC2 Switch", "DACL2"},
1167        {"Left REC Mixer", "Right DAC1 Switch", "DACR1"},
1168        {"Left REC Mixer", "Right DAC2 Switch", "DACR2"},
1169        {"Left REC Mixer", "MIC1 Switch", "MIC1 Input"},
1170        {"Left REC Mixer", "MIC2 Switch", "MIC2 Input"},
1171        {"Left REC Mixer", "INA1 Switch", "INA1 Input"},
1172        {"Left REC Mixer", "INA2 Switch", "INA2 Input"},
1173        {"Left REC Mixer", "INB1 Switch", "INB1 Input"},
1174        {"Left REC Mixer", "INB2 Switch", "INB2 Input"},
1175
1176        /* Earpiece/Receiver output mixer */
1177        {"Right REC Mixer", "Left DAC1 Switch", "DACL1"},
1178        {"Right REC Mixer", "Left DAC2 Switch", "DACL2"},
1179        {"Right REC Mixer", "Right DAC1 Switch", "DACR1"},
1180        {"Right REC Mixer", "Right DAC2 Switch", "DACR2"},
1181        {"Right REC Mixer", "MIC1 Switch", "MIC1 Input"},
1182        {"Right REC Mixer", "MIC2 Switch", "MIC2 Input"},
1183        {"Right REC Mixer", "INA1 Switch", "INA1 Input"},
1184        {"Right REC Mixer", "INA2 Switch", "INA2 Input"},
1185        {"Right REC Mixer", "INB1 Switch", "INB1 Input"},
1186        {"Right REC Mixer", "INB2 Switch", "INB2 Input"},
1187
1188        {"HP Left Out", NULL, "Left HP Mixer"},
1189        {"HP Right Out", NULL, "Right HP Mixer"},
1190        {"SPK Left Out", NULL, "Left SPK Mixer"},
1191        {"SPK Right Out", NULL, "Right SPK Mixer"},
1192        {"REC Left Out", NULL, "Left REC Mixer"},
1193        {"REC Right Out", NULL, "Right REC Mixer"},
1194
1195        {"HPL", NULL, "HP Left Out"},
1196        {"HPR", NULL, "HP Right Out"},
1197        {"SPKL", NULL, "SPK Left Out"},
1198        {"SPKR", NULL, "SPK Right Out"},
1199        {"RECL", NULL, "REC Left Out"},
1200        {"RECR", NULL, "REC Right Out"},
1201
1202        /* Left ADC input mixer */
1203        {"Left ADC Mixer", "MIC1 Switch", "MIC1 Input"},
1204        {"Left ADC Mixer", "MIC2 Switch", "MIC2 Input"},
1205        {"Left ADC Mixer", "INA1 Switch", "INA1 Input"},
1206        {"Left ADC Mixer", "INA2 Switch", "INA2 Input"},
1207        {"Left ADC Mixer", "INB1 Switch", "INB1 Input"},
1208        {"Left ADC Mixer", "INB2 Switch", "INB2 Input"},
1209
1210        /* Right ADC input mixer */
1211        {"Right ADC Mixer", "MIC1 Switch", "MIC1 Input"},
1212        {"Right ADC Mixer", "MIC2 Switch", "MIC2 Input"},
1213        {"Right ADC Mixer", "INA1 Switch", "INA1 Input"},
1214        {"Right ADC Mixer", "INA2 Switch", "INA2 Input"},
1215        {"Right ADC Mixer", "INB1 Switch", "INB1 Input"},
1216        {"Right ADC Mixer", "INB2 Switch", "INB2 Input"},
1217
1218        /* Inputs */
1219        {"ADCL", NULL, "Left ADC Mixer"},
1220        {"ADCR", NULL, "Right ADC Mixer"},
1221        {"INA1 Input", NULL, "INA1"},
1222        {"INA2 Input", NULL, "INA2"},
1223        {"INB1 Input", NULL, "INB1"},
1224        {"INB2 Input", NULL, "INB2"},
1225        {"MIC1 Input", NULL, "MIC1"},
1226        {"MIC2 Input", NULL, "MIC2"},
1227 };
1228
1229 /* codec mclk clock divider coefficients */
1230 static const struct {
1231        u32 rate;
1232        u8  sr;
1233 } rate_table[] = {
1234        {8000,  0x10},
1235        {11025, 0x20},
1236        {16000, 0x30},
1237        {22050, 0x40},
1238        {24000, 0x50},
1239        {32000, 0x60},
1240        {44100, 0x70},
1241        {48000, 0x80},
1242        {88200, 0x90},
1243        {96000, 0xA0},
1244 };
1245
1246 static inline int rate_value(int rate, u8 *value)
1247 {
1248        int i;
1249
1250        for (i = 0; i < ARRAY_SIZE(rate_table); i++) {
1251                if (rate_table[i].rate >= rate) {
1252                        *value = rate_table[i].sr;
1253                        return 0;
1254                }
1255        }
1256        *value = rate_table[0].sr;
1257        return -EINVAL;
1258 }
1259
1260 static int max98088_dai1_hw_params(struct snd_pcm_substream *substream,
1261                                   struct snd_pcm_hw_params *params,
1262                                   struct snd_soc_dai *dai)
1263 {
1264        struct snd_soc_codec *codec = dai->codec;
1265        struct max98088_priv *max98088 = snd_soc_codec_get_drvdata(codec);
1266        struct max98088_cdata *cdata;
1267        unsigned long long ni;
1268        unsigned int rate;
1269        u8 regval;
1270
1271        cdata = &max98088->dai[0];
1272
1273        rate = params_rate(params);
1274
1275        switch (params_format(params)) {
1276        case SNDRV_PCM_FORMAT_S16_LE:
1277                snd_soc_update_bits(codec, M98088_REG_14_DAI1_FORMAT,
1278                        M98088_DAI_WS, 0);
1279                break;
1280        case SNDRV_PCM_FORMAT_S24_LE:
1281                snd_soc_update_bits(codec, M98088_REG_14_DAI1_FORMAT,
1282                        M98088_DAI_WS, M98088_DAI_WS);
1283                break;
1284        default:
1285                return -EINVAL;
1286        }
1287
1288        snd_soc_update_bits(codec, M98088_REG_51_PWR_SYS, M98088_SHDNRUN, 0);
1289
1290        if (rate_value(rate, &regval))
1291                return -EINVAL;
1292
1293        snd_soc_update_bits(codec, M98088_REG_11_DAI1_CLKMODE,
1294                M98088_CLKMODE_MASK, regval);
1295        cdata->rate = rate;
1296
1297        /* Configure NI when operating as master */
1298        if (snd_soc_read(codec, M98088_REG_14_DAI1_FORMAT)
1299                & M98088_DAI_MAS) {
1300                if (max98088->sysclk == 0) {
1301                        dev_err(codec->dev, "Invalid system clock frequency\n");
1302                        return -EINVAL;
1303                }
1304                ni = 65536ULL * (rate < 50000 ? 96ULL : 48ULL)
1305                                * (unsigned long long int)rate;
1306                do_div(ni, (unsigned long long int)max98088->sysclk);
1307                snd_soc_write(codec, M98088_REG_12_DAI1_CLKCFG_HI,
1308                        (ni >> 8) & 0x7F);
1309                snd_soc_write(codec, M98088_REG_13_DAI1_CLKCFG_LO,
1310                        ni & 0xFF);
1311        }
1312
1313        /* Update sample rate mode */
1314        if (rate < 50000)
1315                snd_soc_update_bits(codec, M98088_REG_18_DAI1_FILTERS,
1316                        M98088_DAI_DHF, 0);
1317        else
1318                snd_soc_update_bits(codec, M98088_REG_18_DAI1_FILTERS,
1319                        M98088_DAI_DHF, M98088_DAI_DHF);
1320
1321        snd_soc_update_bits(codec, M98088_REG_51_PWR_SYS, M98088_SHDNRUN,
1322                M98088_SHDNRUN);
1323
1324        return 0;
1325 }
1326
1327 static int max98088_dai2_hw_params(struct snd_pcm_substream *substream,
1328                                   struct snd_pcm_hw_params *params,
1329                                   struct snd_soc_dai *dai)
1330 {
1331        struct snd_soc_codec *codec = dai->codec;
1332        struct max98088_priv *max98088 = snd_soc_codec_get_drvdata(codec);
1333        struct max98088_cdata *cdata;
1334        unsigned long long ni;
1335        unsigned int rate;
1336        u8 regval;
1337
1338        cdata = &max98088->dai[1];
1339
1340        rate = params_rate(params);
1341
1342        switch (params_format(params)) {
1343        case SNDRV_PCM_FORMAT_S16_LE:
1344                snd_soc_update_bits(codec, M98088_REG_1C_DAI2_FORMAT,
1345                        M98088_DAI_WS, 0);
1346                break;
1347        case SNDRV_PCM_FORMAT_S24_LE:
1348                snd_soc_update_bits(codec, M98088_REG_1C_DAI2_FORMAT,
1349                        M98088_DAI_WS, M98088_DAI_WS);
1350                break;
1351        default:
1352                return -EINVAL;
1353        }
1354
1355        snd_soc_update_bits(codec, M98088_REG_51_PWR_SYS, M98088_SHDNRUN, 0);
1356
1357        if (rate_value(rate, &regval))
1358                return -EINVAL;
1359
1360        snd_soc_update_bits(codec, M98088_REG_19_DAI2_CLKMODE,
1361                M98088_CLKMODE_MASK, regval);
1362        cdata->rate = rate;
1363
1364        /* Configure NI when operating as master */
1365        if (snd_soc_read(codec, M98088_REG_1C_DAI2_FORMAT)
1366                & M98088_DAI_MAS) {
1367                if (max98088->sysclk == 0) {
1368                        dev_err(codec->dev, "Invalid system clock frequency\n");
1369                        return -EINVAL;
1370                }
1371                ni = 65536ULL * (rate < 50000 ? 96ULL : 48ULL)
1372                                * (unsigned long long int)rate;
1373                do_div(ni, (unsigned long long int)max98088->sysclk);
1374                snd_soc_write(codec, M98088_REG_1A_DAI2_CLKCFG_HI,
1375                        (ni >> 8) & 0x7F);
1376                snd_soc_write(codec, M98088_REG_1B_DAI2_CLKCFG_LO,
1377                        ni & 0xFF);
1378        }
1379
1380        /* Update sample rate mode */
1381        if (rate < 50000)
1382                snd_soc_update_bits(codec, M98088_REG_20_DAI2_FILTERS,
1383                        M98088_DAI_DHF, 0);
1384        else
1385                snd_soc_update_bits(codec, M98088_REG_20_DAI2_FILTERS,
1386                        M98088_DAI_DHF, M98088_DAI_DHF);
1387
1388        snd_soc_update_bits(codec, M98088_REG_51_PWR_SYS, M98088_SHDNRUN,
1389                M98088_SHDNRUN);
1390
1391        return 0;
1392 }
1393
1394 static int max98088_dai_set_sysclk(struct snd_soc_dai *dai,
1395                                   int clk_id, unsigned int freq, int dir)
1396 {
1397        struct snd_soc_codec *codec = dai->codec;
1398        struct max98088_priv *max98088 = snd_soc_codec_get_drvdata(codec);
1399
1400        /* Requested clock frequency is already setup */
1401        if (freq == max98088->sysclk)
1402                return 0;
1403
1404        /* Setup clocks for slave mode, and using the PLL
1405         * PSCLK = 0x01 (when master clk is 10MHz to 20MHz)
1406         *         0x02 (when master clk is 20MHz to 30MHz)..
1407         */
1408        if ((freq >= 10000000) && (freq < 20000000)) {
1409                snd_soc_write(codec, M98088_REG_10_SYS_CLK, 0x10);
1410        } else if ((freq >= 20000000) && (freq < 30000000)) {
1411                snd_soc_write(codec, M98088_REG_10_SYS_CLK, 0x20);
1412        } else {
1413                dev_err(codec->dev, "Invalid master clock frequency\n");
1414                return -EINVAL;
1415        }
1416
1417        if (snd_soc_read(codec, M98088_REG_51_PWR_SYS)  & M98088_SHDNRUN) {
1418                snd_soc_update_bits(codec, M98088_REG_51_PWR_SYS,
1419                        M98088_SHDNRUN, 0);
1420                snd_soc_update_bits(codec, M98088_REG_51_PWR_SYS,
1421                        M98088_SHDNRUN, M98088_SHDNRUN);
1422        }
1423
1424        dev_dbg(dai->dev, "Clock source is %d at %uHz\n", clk_id, freq);
1425
1426        max98088->sysclk = freq;
1427        return 0;
1428 }
1429
1430 static int max98088_dai1_set_fmt(struct snd_soc_dai *codec_dai,
1431                                 unsigned int fmt)
1432 {
1433        struct snd_soc_codec *codec = codec_dai->codec;
1434        struct max98088_priv *max98088 = snd_soc_codec_get_drvdata(codec);
1435        struct max98088_cdata *cdata;
1436        u8 reg15val;
1437        u8 reg14val = 0;
1438
1439        cdata = &max98088->dai[0];
1440
1441        if (fmt != cdata->fmt) {
1442                cdata->fmt = fmt;
1443
1444                switch (fmt & SND_SOC_DAIFMT_MASTER_MASK) {
1445                case SND_SOC_DAIFMT_CBS_CFS:
1446                        /* Slave mode PLL */
1447                        snd_soc_write(codec, M98088_REG_12_DAI1_CLKCFG_HI,
1448                                0x80);
1449                        snd_soc_write(codec, M98088_REG_13_DAI1_CLKCFG_LO,
1450                                0x00);
1451                        break;
1452                case SND_SOC_DAIFMT_CBM_CFM:
1453                        /* Set to master mode */
1454                        reg14val |= M98088_DAI_MAS;
1455                        break;
1456                case SND_SOC_DAIFMT_CBS_CFM:
1457                case SND_SOC_DAIFMT_CBM_CFS:
1458                default:
1459                        dev_err(codec->dev, "Clock mode unsupported");
1460                        return -EINVAL;
1461                }
1462
1463                switch (fmt & SND_SOC_DAIFMT_FORMAT_MASK) {
1464                case SND_SOC_DAIFMT_I2S:
1465                        reg14val |= M98088_DAI_DLY;
1466                        break;
1467                case SND_SOC_DAIFMT_LEFT_J:
1468                        break;
1469                default:
1470                        return -EINVAL;
1471                }
1472
1473                switch (fmt & SND_SOC_DAIFMT_INV_MASK) {
1474                case SND_SOC_DAIFMT_NB_NF:
1475                        break;
1476                case SND_SOC_DAIFMT_NB_IF:
1477                        reg14val |= M98088_DAI_WCI;
1478                        break;
1479                case SND_SOC_DAIFMT_IB_NF:
1480                        reg14val |= M98088_DAI_BCI;
1481                        break;
1482                case SND_SOC_DAIFMT_IB_IF:
1483                        reg14val |= M98088_DAI_BCI|M98088_DAI_WCI;
1484                        break;
1485                default:
1486                        return -EINVAL;
1487                }
1488
1489                snd_soc_update_bits(codec, M98088_REG_14_DAI1_FORMAT,
1490                        M98088_DAI_MAS | M98088_DAI_DLY | M98088_DAI_BCI |
1491                        M98088_DAI_WCI, reg14val);
1492
1493                reg15val = M98088_DAI_BSEL64;
1494                if (max98088->digmic)
1495                        reg15val |= M98088_DAI_OSR64;
1496                snd_soc_write(codec, M98088_REG_15_DAI1_CLOCK, reg15val);
1497        }
1498
1499        return 0;
1500 }
1501
1502 static int max98088_dai2_set_fmt(struct snd_soc_dai *codec_dai,
1503                                 unsigned int fmt)
1504 {
1505        struct snd_soc_codec *codec = codec_dai->codec;
1506        struct max98088_priv *max98088 = snd_soc_codec_get_drvdata(codec);
1507        struct max98088_cdata *cdata;
1508        u8 reg1Cval = 0;
1509
1510        cdata = &max98088->dai[1];
1511
1512        if (fmt != cdata->fmt) {
1513                cdata->fmt = fmt;
1514
1515                switch (fmt & SND_SOC_DAIFMT_MASTER_MASK) {
1516                case SND_SOC_DAIFMT_CBS_CFS:
1517                        /* Slave mode PLL */
1518                        snd_soc_write(codec, M98088_REG_1A_DAI2_CLKCFG_HI,
1519                                0x80);
1520                        snd_soc_write(codec, M98088_REG_1B_DAI2_CLKCFG_LO,
1521                                0x00);
1522                        break;
1523                case SND_SOC_DAIFMT_CBM_CFM:
1524                        /* Set to master mode */
1525                        reg1Cval |= M98088_DAI_MAS;
1526                        break;
1527                case SND_SOC_DAIFMT_CBS_CFM:
1528                case SND_SOC_DAIFMT_CBM_CFS:
1529                default:
1530                        dev_err(codec->dev, "Clock mode unsupported");
1531                        return -EINVAL;
1532                }
1533
1534                switch (fmt & SND_SOC_DAIFMT_FORMAT_MASK) {
1535                case SND_SOC_DAIFMT_I2S:
1536                        reg1Cval |= M98088_DAI_DLY;
1537                        break;
1538                case SND_SOC_DAIFMT_LEFT_J:
1539                        break;
1540                default:
1541                        return -EINVAL;
1542                }
1543
1544                switch (fmt & SND_SOC_DAIFMT_INV_MASK) {
1545                case SND_SOC_DAIFMT_NB_NF:
1546                        break;
1547                case SND_SOC_DAIFMT_NB_IF:
1548                        reg1Cval |= M98088_DAI_WCI;
1549                        break;
1550                case SND_SOC_DAIFMT_IB_NF:
1551                        reg1Cval |= M98088_DAI_BCI;
1552                        break;
1553                case SND_SOC_DAIFMT_IB_IF:
1554                        reg1Cval |= M98088_DAI_BCI|M98088_DAI_WCI;
1555                        break;
1556                default:
1557                        return -EINVAL;
1558                }
1559
1560                snd_soc_update_bits(codec, M98088_REG_1C_DAI2_FORMAT,
1561                        M98088_DAI_MAS | M98088_DAI_DLY | M98088_DAI_BCI |
1562                        M98088_DAI_WCI, reg1Cval);
1563
1564                snd_soc_write(codec, M98088_REG_1D_DAI2_CLOCK,
1565                        M98088_DAI_BSEL64);
1566        }
1567
1568        return 0;
1569 }
1570
1571 static int max98088_dai1_digital_mute(struct snd_soc_dai *codec_dai, int mute)
1572 {
1573        struct snd_soc_codec *codec = codec_dai->codec;
1574        int reg;
1575
1576        if (mute)
1577                reg = M98088_DAI_MUTE;
1578        else
1579                reg = 0;
1580
1581        snd_soc_update_bits(codec, M98088_REG_2F_LVL_DAI1_PLAY,
1582                            M98088_DAI_MUTE_MASK, reg);
1583        return 0;
1584 }
1585
1586 static int max98088_dai2_digital_mute(struct snd_soc_dai *codec_dai, int mute)
1587 {
1588        struct snd_soc_codec *codec = codec_dai->codec;
1589        int reg;
1590
1591        if (mute)
1592                reg = M98088_DAI_MUTE;
1593        else
1594                reg = 0;
1595
1596        snd_soc_update_bits(codec, M98088_REG_31_LVL_DAI2_PLAY,
1597                            M98088_DAI_MUTE_MASK, reg);
1598        return 0;
1599 }
1600
1601 static void max98088_sync_cache(struct snd_soc_codec *codec)
1602 {
1603        u8 *reg_cache = codec->reg_cache;
1604        int i;
1605
1606        if (!codec->cache_sync)
1607                return;
1608
1609        codec->cache_only = 0;
1610
1611        /* write back cached values if they're writeable and
1612         * different from the hardware default.
1613         */
1614        for (i = 1; i < codec->driver->reg_cache_size; i++) {
1615                if (!max98088_access[i].writable)
1616                        continue;
1617
1618                if (reg_cache[i] == max98088_reg[i])
1619                        continue;
1620
1621                snd_soc_write(codec, i, reg_cache[i]);
1622        }
1623
1624        codec->cache_sync = 0;
1625 }
1626
1627 static int max98088_set_bias_level(struct snd_soc_codec *codec,
1628                                   enum snd_soc_bias_level level)
1629 {
1630        switch (level) {
1631        case SND_SOC_BIAS_ON:
1632                break;
1633
1634        case SND_SOC_BIAS_PREPARE:
1635                break;
1636
1637        case SND_SOC_BIAS_STANDBY:
1638                if (codec->dapm.bias_level == SND_SOC_BIAS_OFF)
1639                        max98088_sync_cache(codec);
1640
1641                snd_soc_update_bits(codec, M98088_REG_51_PWR_SYS,
1642                                M98088_SHDNRUN, M98088_SHDNRUN);
1643
1644                snd_soc_update_bits(codec, M98088_REG_4C_PWR_EN_IN,
1645                                M98088_MBEN, M98088_MBEN);
1646                break;
1647
1648        case SND_SOC_BIAS_OFF:
1649                snd_soc_update_bits(codec, M98088_REG_4C_PWR_EN_IN,
1650                                M98088_MBEN, 0);
1651                snd_soc_update_bits(codec, M98088_REG_51_PWR_SYS,
1652                                M98088_SHDNRUN, 0);
1653                codec->cache_sync = 1;
1654                break;
1655        }
1656        codec->dapm.bias_level = level;
1657        return 0;
1658 }
1659
1660 #define MAX98088_RATES SNDRV_PCM_RATE_8000_96000
1661 #define MAX98088_FORMATS (SNDRV_PCM_FMTBIT_S16_LE | SNDRV_PCM_FMTBIT_S24_LE)
1662
1663 static const struct snd_soc_dai_ops max98088_dai1_ops = {
1664        .set_sysclk = max98088_dai_set_sysclk,
1665        .set_fmt = max98088_dai1_set_fmt,
1666        .hw_params = max98088_dai1_hw_params,
1667        .digital_mute = max98088_dai1_digital_mute,
1668 };
1669
1670 static const struct snd_soc_dai_ops max98088_dai2_ops = {
1671        .set_sysclk = max98088_dai_set_sysclk,
1672        .set_fmt = max98088_dai2_set_fmt,
1673        .hw_params = max98088_dai2_hw_params,
1674        .digital_mute = max98088_dai2_digital_mute,
1675 };
1676
1677 static struct snd_soc_dai_driver max98088_dai[] = {
1678 {
1679        .name = "HiFi",
1680        .playback = {
1681                .stream_name = "HiFi Playback",
1682                .channels_min = 1,
1683                .channels_max = 2,
1684                .rates = MAX98088_RATES,
1685                .formats = MAX98088_FORMATS,
1686        },
1687        .capture = {
1688                .stream_name = "HiFi Capture",
1689                .channels_min = 1,
1690                .channels_max = 2,
1691                .rates = MAX98088_RATES,
1692                .formats = MAX98088_FORMATS,
1693        },
1694         .ops = &max98088_dai1_ops,
1695 },
1696 {
1697        .name = "Aux",
1698        .playback = {
1699                .stream_name = "Aux Playback",
1700                .channels_min = 1,
1701                .channels_max = 2,
1702                .rates = MAX98088_RATES,
1703                .formats = MAX98088_FORMATS,
1704        },
1705        .ops = &max98088_dai2_ops,
1706 }
1707 };
1708
1709 static const char *eq_mode_name[] = {"EQ1 Mode", "EQ2 Mode"};
1710
1711 static int max98088_get_channel(struct snd_soc_codec *codec, const char *name)
1712 {
1713         int i;
1714
1715         for (i = 0; i < ARRAY_SIZE(eq_mode_name); i++)
1716                 if (strcmp(name, eq_mode_name[i]) == 0)
1717                         return i;
1718
1719         /* Shouldn't happen */
1720         dev_err(codec->dev, "Bad EQ channel name '%s'\n", name);
1721         return -EINVAL;
1722 }
1723
1724 static void max98088_setup_eq1(struct snd_soc_codec *codec)
1725 {
1726        struct max98088_priv *max98088 = snd_soc_codec_get_drvdata(codec);
1727        struct max98088_pdata *pdata = max98088->pdata;
1728        struct max98088_eq_cfg *coef_set;
1729        int best, best_val, save, i, sel, fs;
1730        struct max98088_cdata *cdata;
1731
1732        cdata = &max98088->dai[0];
1733
1734        if (!pdata || !max98088->eq_textcnt)
1735                return;
1736
1737        /* Find the selected configuration with nearest sample rate */
1738        fs = cdata->rate;
1739        sel = cdata->eq_sel;
1740
1741        best = 0;
1742        best_val = INT_MAX;
1743        for (i = 0; i < pdata->eq_cfgcnt; i++) {
1744                if (strcmp(pdata->eq_cfg[i].name, max98088->eq_texts[sel]) == 0 &&
1745                    abs(pdata->eq_cfg[i].rate - fs) < best_val) {
1746                        best = i;
1747                        best_val = abs(pdata->eq_cfg[i].rate - fs);
1748                }
1749        }
1750
1751        dev_dbg(codec->dev, "Selected %s/%dHz for %dHz sample rate\n",
1752                pdata->eq_cfg[best].name,
1753                pdata->eq_cfg[best].rate, fs);
1754
1755        /* Disable EQ while configuring, and save current on/off state */
1756        save = snd_soc_read(codec, M98088_REG_49_CFG_LEVEL);
1757        snd_soc_update_bits(codec, M98088_REG_49_CFG_LEVEL, M98088_EQ1EN, 0);
1758
1759        coef_set = &pdata->eq_cfg[sel];
1760
1761        m98088_eq_band(codec, 0, 0, coef_set->band1);
1762        m98088_eq_band(codec, 0, 1, coef_set->band2);
1763        m98088_eq_band(codec, 0, 2, coef_set->band3);
1764        m98088_eq_band(codec, 0, 3, coef_set->band4);
1765        m98088_eq_band(codec, 0, 4, coef_set->band5);
1766
1767        /* Restore the original on/off state */
1768        snd_soc_update_bits(codec, M98088_REG_49_CFG_LEVEL, M98088_EQ1EN, save);
1769 }
1770
1771 static void max98088_setup_eq2(struct snd_soc_codec *codec)
1772 {
1773        struct max98088_priv *max98088 = snd_soc_codec_get_drvdata(codec);
1774        struct max98088_pdata *pdata = max98088->pdata;
1775        struct max98088_eq_cfg *coef_set;
1776        int best, best_val, save, i, sel, fs;
1777        struct max98088_cdata *cdata;
1778
1779        cdata = &max98088->dai[1];
1780
1781        if (!pdata || !max98088->eq_textcnt)
1782                return;
1783
1784        /* Find the selected configuration with nearest sample rate */
1785        fs = cdata->rate;
1786
1787        sel = cdata->eq_sel;
1788        best = 0;
1789        best_val = INT_MAX;
1790        for (i = 0; i < pdata->eq_cfgcnt; i++) {
1791                if (strcmp(pdata->eq_cfg[i].name, max98088->eq_texts[sel]) == 0 &&
1792                    abs(pdata->eq_cfg[i].rate - fs) < best_val) {
1793                        best = i;
1794                        best_val = abs(pdata->eq_cfg[i].rate - fs);
1795                }
1796        }
1797
1798        dev_dbg(codec->dev, "Selected %s/%dHz for %dHz sample rate\n",
1799                pdata->eq_cfg[best].name,
1800                pdata->eq_cfg[best].rate, fs);
1801
1802        /* Disable EQ while configuring, and save current on/off state */
1803        save = snd_soc_read(codec, M98088_REG_49_CFG_LEVEL);
1804        snd_soc_update_bits(codec, M98088_REG_49_CFG_LEVEL, M98088_EQ2EN, 0);
1805
1806        coef_set = &pdata->eq_cfg[sel];
1807
1808        m98088_eq_band(codec, 1, 0, coef_set->band1);
1809        m98088_eq_band(codec, 1, 1, coef_set->band2);
1810        m98088_eq_band(codec, 1, 2, coef_set->band3);
1811        m98088_eq_band(codec, 1, 3, coef_set->band4);
1812        m98088_eq_band(codec, 1, 4, coef_set->band5);
1813
1814        /* Restore the original on/off state */
1815        snd_soc_update_bits(codec, M98088_REG_49_CFG_LEVEL, M98088_EQ2EN,
1816                save);
1817 }
1818
1819 static int max98088_put_eq_enum(struct snd_kcontrol *kcontrol,
1820                                 struct snd_ctl_elem_value *ucontrol)
1821 {
1822        struct snd_soc_codec *codec = snd_kcontrol_chip(kcontrol);
1823        struct max98088_priv *max98088 = snd_soc_codec_get_drvdata(codec);
1824        struct max98088_pdata *pdata = max98088->pdata;
1825        int channel = max98088_get_channel(codec, kcontrol->id.name);
1826        struct max98088_cdata *cdata;
1827        int sel = ucontrol->value.integer.value[0];
1828
1829        if (channel < 0)
1830                return channel;
1831
1832        cdata = &max98088->dai[channel];
1833
1834        if (sel >= pdata->eq_cfgcnt)
1835                return -EINVAL;
1836
1837        cdata->eq_sel = sel;
1838
1839        switch (channel) {
1840        case 0:
1841                max98088_setup_eq1(codec);
1842                break;
1843        case 1:
1844                max98088_setup_eq2(codec);
1845                break;
1846        }
1847
1848        return 0;
1849 }
1850
1851 static int max98088_get_eq_enum(struct snd_kcontrol *kcontrol,
1852                                 struct snd_ctl_elem_value *ucontrol)
1853 {
1854        struct snd_soc_codec *codec = snd_kcontrol_chip(kcontrol);
1855        struct max98088_priv *max98088 = snd_soc_codec_get_drvdata(codec);
1856        int channel = max98088_get_channel(codec, kcontrol->id.name);
1857        struct max98088_cdata *cdata;
1858
1859        if (channel < 0)
1860                return channel;
1861
1862        cdata = &max98088->dai[channel];
1863        ucontrol->value.enumerated.item[0] = cdata->eq_sel;
1864        return 0;
1865 }
1866
1867 static void max98088_handle_eq_pdata(struct snd_soc_codec *codec)
1868 {
1869        struct max98088_priv *max98088 = snd_soc_codec_get_drvdata(codec);
1870        struct max98088_pdata *pdata = max98088->pdata;
1871        struct max98088_eq_cfg *cfg;
1872        unsigned int cfgcnt;
1873        int i, j;
1874        const char **t;
1875        int ret;
1876        struct snd_kcontrol_new controls[] = {
1877                SOC_ENUM_EXT((char *)eq_mode_name[0],
1878                        max98088->eq_enum,
1879                        max98088_get_eq_enum,
1880                        max98088_put_eq_enum),
1881                SOC_ENUM_EXT((char *)eq_mode_name[1],
1882                        max98088->eq_enum,
1883                        max98088_get_eq_enum,
1884                        max98088_put_eq_enum),
1885        };
1886        BUILD_BUG_ON(ARRAY_SIZE(controls) != ARRAY_SIZE(eq_mode_name));
1887
1888        cfg = pdata->eq_cfg;
1889        cfgcnt = pdata->eq_cfgcnt;
1890
1891        /* Setup an array of texts for the equalizer enum.
1892         * This is based on Mark Brown's equalizer driver code.
1893         */
1894        max98088->eq_textcnt = 0;
1895        max98088->eq_texts = NULL;
1896        for (i = 0; i < cfgcnt; i++) {
1897                for (j = 0; j < max98088->eq_textcnt; j++) {
1898                        if (strcmp(cfg[i].name, max98088->eq_texts[j]) == 0)
1899                                break;
1900                }
1901
1902                if (j != max98088->eq_textcnt)
1903                        continue;
1904
1905                /* Expand the array */
1906                t = krealloc(max98088->eq_texts,
1907                             sizeof(char *) * (max98088->eq_textcnt + 1),
1908                             GFP_KERNEL);
1909                if (t == NULL)
1910                        continue;
1911
1912                /* Store the new entry */
1913                t[max98088->eq_textcnt] = cfg[i].name;
1914                max98088->eq_textcnt++;
1915                max98088->eq_texts = t;
1916        }
1917
1918        /* Now point the soc_enum to .texts array items */
1919        max98088->eq_enum.texts = max98088->eq_texts;
1920        max98088->eq_enum.max = max98088->eq_textcnt;
1921
1922        ret = snd_soc_add_codec_controls(codec, controls, ARRAY_SIZE(controls));
1923        if (ret != 0)
1924                dev_err(codec->dev, "Failed to add EQ control: %d\n", ret);
1925 }
1926
1927 static void max98088_handle_pdata(struct snd_soc_codec *codec)
1928 {
1929        struct max98088_priv *max98088 = snd_soc_codec_get_drvdata(codec);
1930        struct max98088_pdata *pdata = max98088->pdata;
1931        u8 regval = 0;
1932        unsigned int debounce_time;
1933
1934        if (!pdata) {
1935                dev_dbg(codec->dev, "No platform data\n");
1936                return;
1937        }
1938
1939        /* Configure mic for analog/digital mic mode */
1940        if (pdata->digmic_left_mode)
1941                regval |= M98088_DIGMIC_L;
1942
1943        if (pdata->digmic_right_mode)
1944                regval |= M98088_DIGMIC_R;
1945
1946        max98088->digmic = (regval ? 1 : 0);
1947
1948        snd_soc_write(codec, M98088_REG_48_CFG_MIC, regval);
1949
1950        /* Configure receiver output */
1951        regval = ((pdata->receiver_mode) ? M98088_REC_LINEMODE : 0);
1952        snd_soc_update_bits(codec, M98088_REG_2A_MIC_REC_CNTL,
1953                M98088_REC_LINEMODE_MASK, regval);
1954
1955        /* Configure equalizers */
1956        if (pdata->eq_cfgcnt)
1957                max98088_handle_eq_pdata(codec);
1958
1959        /* Configure the debounce time */
1960        if (max98088->irq) {
1961                switch (pdata->debounce_time_ms) {
1962                case 25:
1963                        debounce_time = M98088_JDEB_25;
1964                        break;
1965                case 50:
1966                        debounce_time = M98088_JDEB_50;
1967                        break;
1968                case 100:
1969                        debounce_time = M98088_JDEB_100;
1970                        break;
1971                case 200:
1972                default:
1973                        debounce_time = M98088_JDEB_200;
1974                }
1975                snd_soc_update_bits(codec, M98088_REG_4B_CFG_JACKDET,
1976                        M98088_JDEB, debounce_time);
1977        }
1978 }
1979
1980 int max98088_report_jack(struct snd_soc_codec *codec)
1981 {
1982        struct max98088_priv *max98088 = snd_soc_codec_get_drvdata(codec);
1983        unsigned int jk_sns_curr;
1984        int jack_report_curr = 0;
1985
1986        /* Read the Jack Status Register*/
1987        jk_sns_curr = (snd_soc_read(codec, M98088_REG_02_JACK_STAUS))
1988                                 & (M98088_JKSNS_7 | M98088_JKSNS_6);
1989
1990        if (max98088->jk_sns == M98088_NONE && jk_sns_curr == M98088_HP)
1991               jack_report_curr = SND_JACK_HEADPHONE;
1992        else if (max98088->jk_sns == M98088_NONE && jk_sns_curr == M98088_HS)
1993               jack_report_curr = SND_JACK_HEADSET;
1994        else if ((max98088->jk_sns == M98088_HP || max98088->jk_sns == M98088_HS)
1995               && jk_sns_curr == M98088_NONE)
1996               jack_report_curr = 0;
1997        else
1998               jack_report_curr = max98088->jack_report;
1999
2000        max98088->jack_report = jack_report_curr;
2001        max98088->jk_sns = jk_sns_curr;
2002
2003        snd_soc_jack_report(max98088->headset_jack,
2004                jack_report_curr, SND_JACK_HEADSET);
2005
2006        return 0;
2007 }
2008
2009 static irqreturn_t max98088_jack_handler(int irq, void *data)
2010 {
2011        struct snd_soc_codec *codec = data;
2012
2013        /*clear the interrupt by reading the status register */
2014        snd_soc_read(codec, M98088_REG_00_IRQ_STATUS);
2015        max98088_report_jack(codec);
2016
2017        return IRQ_HANDLED;
2018 }
2019
2020 int max98088_headset_detect(struct snd_soc_codec *codec,
2021        struct snd_soc_jack *jack, enum snd_jack_types type)
2022 {
2023        struct max98088_priv *max98088 = snd_soc_codec_get_drvdata(codec);
2024        max98088->headset_jack = jack;
2025        max98088->jk_sns = M98088_NONE;
2026        max98088->jack_report = 0;
2027
2028        if (max98088->irq) {
2029                if (type & SND_JACK_HEADSET) {
2030                        /* headphone + microphone detection */
2031                        snd_soc_update_bits(codec, M98088_REG_4E_BIAS_CNTL,
2032                                M98088_JDWK, 0);
2033                } else {
2034                        /* headphone detection only*/
2035                        snd_soc_update_bits(codec, M98088_REG_4E_BIAS_CNTL,
2036                                M98088_JDWK, 1);
2037                }
2038                /* Enable the Jack Detection Circuitry */
2039                snd_soc_update_bits(codec, M98088_REG_4B_CFG_JACKDET,
2040                        M98088_JDETEN, M98088_JDETEN);
2041
2042                /*JDET is always set the first time JDETEN is set,
2043                so clear it*/
2044                snd_soc_read(codec, M98088_REG_00_IRQ_STATUS);
2045
2046                /*after setting JDETEN, JKSNS would be set after hw
2047                debounce time so wait before reading the status*/
2048                msleep(max98088->pdata->debounce_time_ms);
2049
2050                /*report jack status at boot-up*/
2051                max98088_report_jack(codec);
2052
2053                /*Enable the jack detection interrupt*/
2054                snd_soc_update_bits(codec, M98088_REG_0F_IRQ_ENABLE,
2055                        M98088_IJDET, M98088_IJDET);
2056        }
2057
2058        return 0;
2059 }
2060 EXPORT_SYMBOL_GPL(max98088_headset_detect);
2061
2062 static int max98088_probe(struct snd_soc_codec *codec)
2063 {
2064        struct max98088_priv *max98088 = snd_soc_codec_get_drvdata(codec);
2065        struct max98088_cdata *cdata;
2066        int ret = 0;
2067
2068        codec->cache_sync = 1;
2069        codec->dapm.idle_bias_off = 1;
2070
2071        ret = snd_soc_codec_set_cache_io(codec, 8, 8, SND_SOC_I2C);
2072        if (ret != 0) {
2073                dev_err(codec->dev, "Failed to set cache I/O: %d\n", ret);
2074                return ret;
2075        }
2076
2077        /* initialize private data */
2078
2079        max98088->sysclk = (unsigned)-1;
2080        max98088->eq_textcnt = 0;
2081
2082        cdata = &max98088->dai[0];
2083        cdata->rate = (unsigned)-1;
2084        cdata->fmt  = (unsigned)-1;
2085        cdata->eq_sel = 0;
2086
2087        cdata = &max98088->dai[1];
2088        cdata->rate = (unsigned)-1;
2089        cdata->fmt  = (unsigned)-1;
2090        cdata->eq_sel = 0;
2091
2092        max98088->ina_state = 0;
2093        max98088->inb_state = 0;
2094        max98088->ex_mode = 0;
2095        max98088->digmic = 0;
2096        max98088->mic1pre = 0;
2097        max98088->mic2pre = 0;
2098
2099        ret = snd_soc_read(codec, M98088_REG_FF_REV_ID);
2100        if (ret != 0x40) {
2101                dev_err(codec->dev, "Failed to read device revision: %d\n",
2102                        ret);
2103                ret = -ENODEV;
2104                goto err_access;
2105        }
2106        dev_info(codec->dev, "revision %c\n", ret + 'A');
2107
2108        if (max98088->irq) {
2109                /* register an audio interrupt */
2110                ret = request_threaded_irq(max98088->irq, NULL,
2111                        max98088_jack_handler,
2112                        IRQF_TRIGGER_FALLING,
2113                        "max98088", codec);
2114                if (ret) {
2115                        dev_err(codec->dev, "Failed to request IRQ: %d\n", ret);
2116                        goto err_access;
2117                }
2118        }
2119
2120        snd_soc_write(codec, M98088_REG_51_PWR_SYS, M98088_PWRSV);
2121
2122        /* initialize registers cache to hardware default */
2123        max98088_set_bias_level(codec, SND_SOC_BIAS_STANDBY);
2124
2125        snd_soc_write(codec, M98088_REG_0F_IRQ_ENABLE, 0x00);
2126
2127        snd_soc_write(codec, M98088_REG_22_MIX_DAC,
2128                M98088_DAI1L_TO_DACL|M98088_DAI2L_TO_DACL|
2129                M98088_DAI1R_TO_DACR|M98088_DAI2R_TO_DACR);
2130
2131        snd_soc_write(codec, M98088_REG_4E_BIAS_CNTL, 0xF0);
2132        snd_soc_write(codec, M98088_REG_50_DAC_BIAS2, 0x0F);
2133
2134        snd_soc_write(codec, M98088_REG_16_DAI1_IOCFG,
2135                M98088_S1NORMAL|M98088_SDATA);
2136
2137        snd_soc_write(codec, M98088_REG_1E_DAI2_IOCFG,
2138                M98088_S2NORMAL|M98088_SDATA);
2139
2140        max98088_handle_pdata(codec);
2141
2142        snd_soc_add_codec_controls(codec, max98088_snd_controls,
2143                             ARRAY_SIZE(max98088_snd_controls));
2144
2145 err_access:
2146        return ret;
2147 }
2148
2149 static int max98088_remove(struct snd_soc_codec *codec)
2150 {
2151        struct max98088_priv *max98088 = snd_soc_codec_get_drvdata(codec);
2152
2153        max98088_set_bias_level(codec, SND_SOC_BIAS_OFF);
2154        kfree(max98088->eq_texts);
2155
2156        return 0;
2157 }
2158
2159 #ifdef CONFIG_PM
2160 static int max98088_suspend(struct snd_soc_codec *codec)
2161 {
2162         struct max98088_priv *max98088 = snd_soc_codec_get_drvdata(codec);
2163
2164         disable_irq(max98088->irq);
2165         max98088_set_bias_level(codec, SND_SOC_BIAS_OFF);
2166
2167         return 0;
2168 }
2169
2170 static int max98088_resume(struct snd_soc_codec *codec)
2171 {
2172         struct max98088_priv *max98088 = snd_soc_codec_get_drvdata(codec);
2173
2174         max98088_set_bias_level(codec, SND_SOC_BIAS_STANDBY);
2175         max98088_report_jack(codec);
2176         enable_irq(max98088->irq);
2177
2178         return 0;
2179 }
2180 #else
2181 #define max98088_suspend NULL
2182 #define max98088_resume NULL
2183 #endif
2184
2185 static struct snd_soc_codec_driver soc_codec_dev_max98088 = {
2186        .probe   = max98088_probe,
2187        .remove  = max98088_remove,
2188        .suspend = max98088_suspend,
2189        .resume  = max98088_resume,
2190        .set_bias_level = max98088_set_bias_level,
2191        .reg_cache_size = ARRAY_SIZE(max98088_reg),
2192        .reg_word_size = sizeof(u8),
2193        .reg_cache_default = max98088_reg,
2194        .volatile_register = max98088_volatile_register,
2195         .dapm_widgets = max98088_dapm_widgets,
2196         .num_dapm_widgets = ARRAY_SIZE(max98088_dapm_widgets),
2197         .dapm_routes = max98088_audio_map,
2198         .num_dapm_routes = ARRAY_SIZE(max98088_audio_map),
2199 };
2200
2201 static int max98088_i2c_probe(struct i2c_client *i2c,
2202                             const struct i2c_device_id *id)
2203 {
2204        struct max98088_priv *max98088;
2205        int ret;
2206
2207        max98088 = devm_kzalloc(&i2c->dev, sizeof(struct max98088_priv),
2208                                GFP_KERNEL);
2209        if (max98088 == NULL)
2210                return -ENOMEM;
2211
2212        max98088->devtype = id->driver_data;
2213
2214        i2c_set_clientdata(i2c, max98088);
2215        max98088->pdata = i2c->dev.platform_data;
2216        max98088->irq = i2c->irq;
2217
2218        ret = snd_soc_register_codec(&i2c->dev,
2219                        &soc_codec_dev_max98088, &max98088_dai[0], 2);
2220        return ret;
2221 }
2222
2223 static int __devexit max98088_i2c_remove(struct i2c_client *client)
2224 {
2225        snd_soc_unregister_codec(&client->dev);
2226        return 0;
2227 }
2228
2229 static const struct i2c_device_id max98088_i2c_id[] = {
2230        { "max98088", MAX98088 },
2231        { "max98089", MAX98089 },
2232        { }
2233 };
2234 MODULE_DEVICE_TABLE(i2c, max98088_i2c_id);
2235
2236 static struct i2c_driver max98088_i2c_driver = {
2237        .driver = {
2238                .name = "max98088",
2239                .owner = THIS_MODULE,
2240        },
2241        .probe  = max98088_i2c_probe,
2242        .remove = __devexit_p(max98088_i2c_remove),
2243        .id_table = max98088_i2c_id,
2244 };
2245
2246 static int __init max98088_init(void)
2247 {
2248        int ret;
2249
2250        ret = i2c_add_driver(&max98088_i2c_driver);
2251        if (ret)
2252                pr_err("Failed to register max98088 I2C driver: %d\n", ret);
2253
2254        return ret;
2255 }
2256 module_init(max98088_init);
2257
2258 static void __exit max98088_exit(void)
2259 {
2260        i2c_del_driver(&max98088_i2c_driver);
2261 }
2262 module_exit(max98088_exit);
2263
2264 MODULE_DESCRIPTION("ALSA SoC MAX98088 driver");
2265 MODULE_AUTHOR("Peter Hsiang, Jesse Marroquin");
2266 MODULE_LICENSE("GPL");