sh, mmc: Use defines when setting CE_CLK_CTRL
[linux-2.6.git] / include / linux / mmc / sh_mmcif.h
1 /*
2  * include/linux/mmc/sh_mmcif.h
3  *
4  * platform data for eMMC driver
5  *
6  * Copyright (C) 2010 Renesas Solutions Corp.
7  *
8  * This program is free software; you can redistribute it and/or modify
9  * it under the terms of the GNU General Public License as published by
10  * the Free Software Foundation; either version 2 of the License.
11  *
12  */
13
14 #ifndef __SH_MMCIF_H__
15 #define __SH_MMCIF_H__
16
17 #include <linux/platform_device.h>
18 #include <linux/io.h>
19
20 /*
21  * MMCIF : CE_CLK_CTRL [19:16]
22  * 1000 : Peripheral clock / 512
23  * 0111 : Peripheral clock / 256
24  * 0110 : Peripheral clock / 128
25  * 0101 : Peripheral clock / 64
26  * 0100 : Peripheral clock / 32
27  * 0011 : Peripheral clock / 16
28  * 0010 : Peripheral clock / 8
29  * 0001 : Peripheral clock / 4
30  * 0000 : Peripheral clock / 2
31  * 1111 : Peripheral clock (sup_pclk set '1')
32  */
33
34 struct sh_mmcif_plat_data {
35         void (*set_pwr)(struct platform_device *pdev, int state);
36         void (*down_pwr)(struct platform_device *pdev);
37         int (*get_cd)(struct platform_device *pdef);
38         u8      sup_pclk;       /* 1 :SH7757, 0: SH7724/SH7372 */
39         unsigned long caps;
40         u32     ocr;
41 };
42
43 #define MMCIF_CE_CMD_SET        0x00000000
44 #define MMCIF_CE_ARG            0x00000008
45 #define MMCIF_CE_ARG_CMD12      0x0000000C
46 #define MMCIF_CE_CMD_CTRL       0x00000010
47 #define MMCIF_CE_BLOCK_SET      0x00000014
48 #define MMCIF_CE_CLK_CTRL       0x00000018
49 #define MMCIF_CE_BUF_ACC        0x0000001C
50 #define MMCIF_CE_RESP3          0x00000020
51 #define MMCIF_CE_RESP2          0x00000024
52 #define MMCIF_CE_RESP1          0x00000028
53 #define MMCIF_CE_RESP0          0x0000002C
54 #define MMCIF_CE_RESP_CMD12     0x00000030
55 #define MMCIF_CE_DATA           0x00000034
56 #define MMCIF_CE_INT            0x00000040
57 #define MMCIF_CE_INT_MASK       0x00000044
58 #define MMCIF_CE_HOST_STS1      0x00000048
59 #define MMCIF_CE_HOST_STS2      0x0000004C
60 #define MMCIF_CE_VERSION        0x0000007C
61
62 /* CE_BUF_ACC */
63 #define BUF_ACC_DMAWEN          (1 << 25)
64 #define BUF_ACC_DMAREN          (1 << 24)
65 #define BUF_ACC_BUSW_32         (0 << 17)
66 #define BUF_ACC_BUSW_16         (1 << 17)
67 #define BUF_ACC_ATYP            (1 << 16)
68
69 /* CE_CLK_CTRL */
70 #define CLK_ENABLE              (1 << 24) /* 1: output mmc clock */
71 #define CLK_CLEAR               ((1 << 19) | (1 << 18) | (1 << 17) | (1 << 16))
72 #define CLK_SUP_PCLK            ((1 << 19) | (1 << 18) | (1 << 17) | (1 << 16))
73 #define CLKDIV_4                (1<<16) /* mmc clock frequency.
74                                          * n: bus clock/(2^(n+1)) */
75 #define CLKDIV_256              (7<<16) /* mmc clock frequency. (see above) */
76 #define SRSPTO_256              ((1 << 13) | (0 << 12)) /* resp timeout */
77 #define SRBSYTO_29              ((1 << 11) | (1 << 10) |        \
78                                  (1 << 9) | (1 << 8)) /* resp busy timeout */
79 #define SRWDTO_29               ((1 << 7) | (1 << 6) |          \
80                                  (1 << 5) | (1 << 4)) /* read/write timeout */
81 #define SCCSTO_29               ((1 << 3) | (1 << 2) |          \
82                                  (1 << 1) | (1 << 0)) /* ccs timeout */
83
84 /* CE_VERSION */
85 #define SOFT_RST_ON             (1 << 31)
86 #define SOFT_RST_OFF            0
87
88 static inline u32 sh_mmcif_readl(void __iomem *addr, int reg)
89 {
90         return readl(addr + reg);
91 }
92
93 static inline void sh_mmcif_writel(void __iomem *addr, int reg, u32 val)
94 {
95         writel(val, addr + reg);
96 }
97
98 #define SH_MMCIF_BBS 512 /* boot block size */
99
100 static inline void sh_mmcif_boot_cmd_send(void __iomem *base,
101                                           unsigned long cmd, unsigned long arg)
102 {
103         sh_mmcif_writel(base, MMCIF_CE_INT, 0);
104         sh_mmcif_writel(base, MMCIF_CE_ARG, arg);
105         sh_mmcif_writel(base, MMCIF_CE_CMD_SET, cmd);
106 }
107
108 static inline int sh_mmcif_boot_cmd_poll(void __iomem *base, unsigned long mask)
109 {
110         unsigned long tmp;
111         int cnt;
112
113         for (cnt = 0; cnt < 1000000; cnt++) {
114                 tmp = sh_mmcif_readl(base, MMCIF_CE_INT);
115                 if (tmp & mask) {
116                         sh_mmcif_writel(base, MMCIF_CE_INT, tmp & ~mask);
117                         return 0;
118                 }
119         }
120
121         return -1;
122 }
123
124 static inline int sh_mmcif_boot_cmd(void __iomem *base,
125                                     unsigned long cmd, unsigned long arg)
126 {
127         sh_mmcif_boot_cmd_send(base, cmd, arg);
128         return sh_mmcif_boot_cmd_poll(base, 0x00010000);
129 }
130
131 static inline int sh_mmcif_boot_do_read_single(void __iomem *base,
132                                                unsigned int block_nr,
133                                                unsigned long *buf)
134 {
135         int k;
136
137         /* CMD13 - Status */
138         sh_mmcif_boot_cmd(base, 0x0d400000, 0x00010000);
139
140         if (sh_mmcif_readl(base, MMCIF_CE_RESP0) != 0x0900)
141                 return -1;
142
143         /* CMD17 - Read */
144         sh_mmcif_boot_cmd(base, 0x11480000, block_nr * SH_MMCIF_BBS);
145         if (sh_mmcif_boot_cmd_poll(base, 0x00100000) < 0)
146                 return -1;
147
148         for (k = 0; k < (SH_MMCIF_BBS / 4); k++)
149                 buf[k] = sh_mmcif_readl(base, MMCIF_CE_DATA);
150
151         return 0;
152 }
153
154 static inline int sh_mmcif_boot_do_read(void __iomem *base,
155                                         unsigned long first_block,
156                                         unsigned long nr_blocks,
157                                         void *buf)
158 {
159         unsigned long k;
160         int ret = 0;
161
162         /* CMD16 - Set the block size */
163         sh_mmcif_boot_cmd(base, 0x10400000, SH_MMCIF_BBS);
164
165         for (k = 0; !ret && k < nr_blocks; k++)
166                 ret = sh_mmcif_boot_do_read_single(base, first_block + k,
167                                                    buf + (k * SH_MMCIF_BBS));
168
169         return ret;
170 }
171
172 static inline void sh_mmcif_boot_init(void __iomem *base)
173 {
174         /* reset */
175         sh_mmcif_writel(base, MMCIF_CE_VERSION, SOFT_RST_ON);
176         sh_mmcif_writel(base, MMCIF_CE_VERSION, SOFT_RST_OFF);
177
178         /* byte swap */
179         sh_mmcif_writel(base, MMCIF_CE_BUF_ACC, BUF_ACC_ATYP);
180
181         /* Set block size in MMCIF hardware */
182         sh_mmcif_writel(base, MMCIF_CE_BLOCK_SET, SH_MMCIF_BBS);
183
184         /* Enable the clock, set it to Bus clock/256 (about 325Khz). */
185         sh_mmcif_writel(base, MMCIF_CE_CLK_CTRL,
186                         CLK_ENABLE | CLKDIV_256 | SRSPTO_256 |
187                         SRBSYTO_29 | SRWDTO_29 | SCCSTO_29);
188
189         /* CMD0 */
190         sh_mmcif_boot_cmd(base, 0x00000040, 0);
191
192         /* CMD1 - Get OCR */
193         do {
194                 sh_mmcif_boot_cmd(base, 0x01405040, 0x40300000); /* CMD1 */
195         } while ((sh_mmcif_readl(base, MMCIF_CE_RESP0) & 0x80000000)
196                  != 0x80000000);
197
198         /* CMD2 - Get CID */
199         sh_mmcif_boot_cmd(base, 0x02806040, 0);
200
201         /* CMD3 - Set card relative address */
202         sh_mmcif_boot_cmd(base, 0x03400040, 0x00010000);
203 }
204
205 static inline void sh_mmcif_boot_slurp(void __iomem *base,
206                                        unsigned char *buf,
207                                        unsigned long no_bytes)
208 {
209         unsigned long tmp;
210
211         /* In data transfer mode: Set clock to Bus clock/4 (about 20Mhz) */
212         sh_mmcif_writel(base, MMCIF_CE_CLK_CTRL,
213                         CLK_ENABLE | CLKDIV_4 | SRSPTO_256 |
214                         SRBSYTO_29 | SRWDTO_29 | SCCSTO_29);
215
216         /* CMD9 - Get CSD */
217         sh_mmcif_boot_cmd(base, 0x09806000, 0x00010000);
218
219         /* CMD7 - Select the card */
220         sh_mmcif_boot_cmd(base, 0x07400000, 0x00010000);
221
222         tmp = no_bytes / SH_MMCIF_BBS;
223         tmp += (no_bytes % SH_MMCIF_BBS) ? 1 : 0;
224
225         sh_mmcif_boot_do_read(base, 512, tmp, buf);
226 }
227
228 #endif /* __SH_MMCIF_H__ */