f9e73cfc540bc87f983af8d06c63293cbb19b1e9
[linux-2.6.git] / include / linux / mlx4 / device.h
1 /*
2  * Copyright (c) 2006, 2007 Cisco Systems, Inc.  All rights reserved.
3  *
4  * This software is available to you under a choice of one of two
5  * licenses.  You may choose to be licensed under the terms of the GNU
6  * General Public License (GPL) Version 2, available from the file
7  * COPYING in the main directory of this source tree, or the
8  * OpenIB.org BSD license below:
9  *
10  *     Redistribution and use in source and binary forms, with or
11  *     without modification, are permitted provided that the following
12  *     conditions are met:
13  *
14  *      - Redistributions of source code must retain the above
15  *        copyright notice, this list of conditions and the following
16  *        disclaimer.
17  *
18  *      - Redistributions in binary form must reproduce the above
19  *        copyright notice, this list of conditions and the following
20  *        disclaimer in the documentation and/or other materials
21  *        provided with the distribution.
22  *
23  * THE SOFTWARE IS PROVIDED "AS IS", WITHOUT WARRANTY OF ANY KIND,
24  * EXPRESS OR IMPLIED, INCLUDING BUT NOT LIMITED TO THE WARRANTIES OF
25  * MERCHANTABILITY, FITNESS FOR A PARTICULAR PURPOSE AND
26  * NONINFRINGEMENT. IN NO EVENT SHALL THE AUTHORS OR COPYRIGHT HOLDERS
27  * BE LIABLE FOR ANY CLAIM, DAMAGES OR OTHER LIABILITY, WHETHER IN AN
28  * ACTION OF CONTRACT, TORT OR OTHERWISE, ARISING FROM, OUT OF OR IN
29  * CONNECTION WITH THE SOFTWARE OR THE USE OR OTHER DEALINGS IN THE
30  * SOFTWARE.
31  */
32
33 #ifndef MLX4_DEVICE_H
34 #define MLX4_DEVICE_H
35
36 #include <linux/pci.h>
37 #include <linux/completion.h>
38 #include <linux/radix-tree.h>
39
40 #include <asm/atomic.h>
41
42 enum {
43         MLX4_FLAG_MSI_X         = 1 << 0,
44         MLX4_FLAG_OLD_PORT_CMDS = 1 << 1,
45 };
46
47 enum {
48         MLX4_MAX_PORTS          = 2
49 };
50
51 enum {
52         MLX4_BOARD_ID_LEN = 64
53 };
54
55 enum {
56         MLX4_DEV_CAP_FLAG_RC            = 1 <<  0,
57         MLX4_DEV_CAP_FLAG_UC            = 1 <<  1,
58         MLX4_DEV_CAP_FLAG_UD            = 1 <<  2,
59         MLX4_DEV_CAP_FLAG_SRQ           = 1 <<  6,
60         MLX4_DEV_CAP_FLAG_IPOIB_CSUM    = 1 <<  7,
61         MLX4_DEV_CAP_FLAG_BAD_PKEY_CNTR = 1 <<  8,
62         MLX4_DEV_CAP_FLAG_BAD_QKEY_CNTR = 1 <<  9,
63         MLX4_DEV_CAP_FLAG_MEM_WINDOW    = 1 << 16,
64         MLX4_DEV_CAP_FLAG_APM           = 1 << 17,
65         MLX4_DEV_CAP_FLAG_ATOMIC        = 1 << 18,
66         MLX4_DEV_CAP_FLAG_RAW_MCAST     = 1 << 19,
67         MLX4_DEV_CAP_FLAG_UD_AV_PORT    = 1 << 20,
68         MLX4_DEV_CAP_FLAG_UD_MCAST      = 1 << 21
69 };
70
71 enum {
72         MLX4_BMME_FLAG_LOCAL_INV        = 1 <<  6,
73         MLX4_BMME_FLAG_REMOTE_INV       = 1 <<  7,
74         MLX4_BMME_FLAG_TYPE_2_WIN       = 1 <<  9,
75         MLX4_BMME_FLAG_RESERVED_LKEY    = 1 << 10,
76         MLX4_BMME_FLAG_FAST_REG_WR      = 1 << 11,
77 };
78
79 enum mlx4_event {
80         MLX4_EVENT_TYPE_COMP               = 0x00,
81         MLX4_EVENT_TYPE_PATH_MIG           = 0x01,
82         MLX4_EVENT_TYPE_COMM_EST           = 0x02,
83         MLX4_EVENT_TYPE_SQ_DRAINED         = 0x03,
84         MLX4_EVENT_TYPE_SRQ_QP_LAST_WQE    = 0x13,
85         MLX4_EVENT_TYPE_SRQ_LIMIT          = 0x14,
86         MLX4_EVENT_TYPE_CQ_ERROR           = 0x04,
87         MLX4_EVENT_TYPE_WQ_CATAS_ERROR     = 0x05,
88         MLX4_EVENT_TYPE_EEC_CATAS_ERROR    = 0x06,
89         MLX4_EVENT_TYPE_PATH_MIG_FAILED    = 0x07,
90         MLX4_EVENT_TYPE_WQ_INVAL_REQ_ERROR = 0x10,
91         MLX4_EVENT_TYPE_WQ_ACCESS_ERROR    = 0x11,
92         MLX4_EVENT_TYPE_SRQ_CATAS_ERROR    = 0x12,
93         MLX4_EVENT_TYPE_LOCAL_CATAS_ERROR  = 0x08,
94         MLX4_EVENT_TYPE_PORT_CHANGE        = 0x09,
95         MLX4_EVENT_TYPE_EQ_OVERFLOW        = 0x0f,
96         MLX4_EVENT_TYPE_ECC_DETECT         = 0x0e,
97         MLX4_EVENT_TYPE_CMD                = 0x0a
98 };
99
100 enum {
101         MLX4_PORT_CHANGE_SUBTYPE_DOWN   = 1,
102         MLX4_PORT_CHANGE_SUBTYPE_ACTIVE = 4
103 };
104
105 enum {
106         MLX4_PERM_LOCAL_READ    = 1 << 10,
107         MLX4_PERM_LOCAL_WRITE   = 1 << 11,
108         MLX4_PERM_REMOTE_READ   = 1 << 12,
109         MLX4_PERM_REMOTE_WRITE  = 1 << 13,
110         MLX4_PERM_ATOMIC        = 1 << 14
111 };
112
113 enum {
114         MLX4_OPCODE_NOP                 = 0x00,
115         MLX4_OPCODE_SEND_INVAL          = 0x01,
116         MLX4_OPCODE_RDMA_WRITE          = 0x08,
117         MLX4_OPCODE_RDMA_WRITE_IMM      = 0x09,
118         MLX4_OPCODE_SEND                = 0x0a,
119         MLX4_OPCODE_SEND_IMM            = 0x0b,
120         MLX4_OPCODE_LSO                 = 0x0e,
121         MLX4_OPCODE_RDMA_READ           = 0x10,
122         MLX4_OPCODE_ATOMIC_CS           = 0x11,
123         MLX4_OPCODE_ATOMIC_FA           = 0x12,
124         MLX4_OPCODE_ATOMIC_MASK_CS      = 0x14,
125         MLX4_OPCODE_ATOMIC_MASK_FA      = 0x15,
126         MLX4_OPCODE_BIND_MW             = 0x18,
127         MLX4_OPCODE_FMR                 = 0x19,
128         MLX4_OPCODE_LOCAL_INVAL         = 0x1b,
129         MLX4_OPCODE_CONFIG_CMD          = 0x1f,
130
131         MLX4_RECV_OPCODE_RDMA_WRITE_IMM = 0x00,
132         MLX4_RECV_OPCODE_SEND           = 0x01,
133         MLX4_RECV_OPCODE_SEND_IMM       = 0x02,
134         MLX4_RECV_OPCODE_SEND_INVAL     = 0x03,
135
136         MLX4_CQE_OPCODE_ERROR           = 0x1e,
137         MLX4_CQE_OPCODE_RESIZE          = 0x16,
138 };
139
140 enum {
141         MLX4_STAT_RATE_OFFSET   = 5
142 };
143
144 enum {
145         MLX4_MTT_FLAG_PRESENT           = 1
146 };
147
148 enum mlx4_qp_region {
149         MLX4_QP_REGION_FW = 0,
150         MLX4_QP_REGION_ETH_ADDR,
151         MLX4_QP_REGION_FC_ADDR,
152         MLX4_QP_REGION_FC_EXCH,
153         MLX4_NUM_QP_REGION
154 };
155
156 enum {
157         MLX4_NUM_FEXCH          = 64 * 1024,
158 };
159
160 static inline u64 mlx4_fw_ver(u64 major, u64 minor, u64 subminor)
161 {
162         return (major << 32) | (minor << 16) | subminor;
163 }
164
165 struct mlx4_caps {
166         u64                     fw_ver;
167         int                     num_ports;
168         int                     vl_cap[MLX4_MAX_PORTS + 1];
169         int                     ib_mtu_cap[MLX4_MAX_PORTS + 1];
170         u64                     def_mac[MLX4_MAX_PORTS + 1];
171         int                     eth_mtu_cap[MLX4_MAX_PORTS + 1];
172         int                     gid_table_len[MLX4_MAX_PORTS + 1];
173         int                     pkey_table_len[MLX4_MAX_PORTS + 1];
174         int                     local_ca_ack_delay;
175         int                     num_uars;
176         int                     bf_reg_size;
177         int                     bf_regs_per_page;
178         int                     max_sq_sg;
179         int                     max_rq_sg;
180         int                     num_qps;
181         int                     max_wqes;
182         int                     max_sq_desc_sz;
183         int                     max_rq_desc_sz;
184         int                     max_qp_init_rdma;
185         int                     max_qp_dest_rdma;
186         int                     sqp_start;
187         int                     num_srqs;
188         int                     max_srq_wqes;
189         int                     max_srq_sge;
190         int                     reserved_srqs;
191         int                     num_cqs;
192         int                     max_cqes;
193         int                     reserved_cqs;
194         int                     num_eqs;
195         int                     reserved_eqs;
196         int                     num_mpts;
197         int                     num_mtt_segs;
198         int                     fmr_reserved_mtts;
199         int                     reserved_mtts;
200         int                     reserved_mrws;
201         int                     reserved_uars;
202         int                     num_mgms;
203         int                     num_amgms;
204         int                     reserved_mcgs;
205         int                     num_qp_per_mgm;
206         int                     num_pds;
207         int                     reserved_pds;
208         int                     mtt_entry_sz;
209         u32                     max_msg_sz;
210         u32                     page_size_cap;
211         u32                     flags;
212         u32                     bmme_flags;
213         u32                     reserved_lkey;
214         u16                     stat_rate_support;
215         u8                      port_width_cap[MLX4_MAX_PORTS + 1];
216         int                     max_gso_sz;
217         int                     reserved_qps_cnt[MLX4_NUM_QP_REGION];
218         int                     reserved_qps;
219         int                     reserved_qps_base[MLX4_NUM_QP_REGION];
220         int                     log_num_macs;
221         int                     log_num_vlans;
222         int                     log_num_prios;
223 };
224
225 struct mlx4_buf_list {
226         void                   *buf;
227         dma_addr_t              map;
228 };
229
230 struct mlx4_buf {
231         struct mlx4_buf_list    direct;
232         struct mlx4_buf_list   *page_list;
233         int                     nbufs;
234         int                     npages;
235         int                     page_shift;
236 };
237
238 struct mlx4_mtt {
239         u32                     first_seg;
240         int                     order;
241         int                     page_shift;
242 };
243
244 enum {
245         MLX4_DB_PER_PAGE = PAGE_SIZE / 4
246 };
247
248 struct mlx4_db_pgdir {
249         struct list_head        list;
250         DECLARE_BITMAP(order0, MLX4_DB_PER_PAGE);
251         DECLARE_BITMAP(order1, MLX4_DB_PER_PAGE / 2);
252         unsigned long          *bits[2];
253         __be32                 *db_page;
254         dma_addr_t              db_dma;
255 };
256
257 struct mlx4_ib_user_db_page;
258
259 struct mlx4_db {
260         __be32                  *db;
261         union {
262                 struct mlx4_db_pgdir            *pgdir;
263                 struct mlx4_ib_user_db_page     *user_page;
264         }                       u;
265         dma_addr_t              dma;
266         int                     index;
267         int                     order;
268 };
269
270 struct mlx4_hwq_resources {
271         struct mlx4_db          db;
272         struct mlx4_mtt         mtt;
273         struct mlx4_buf         buf;
274 };
275
276 struct mlx4_mr {
277         struct mlx4_mtt         mtt;
278         u64                     iova;
279         u64                     size;
280         u32                     key;
281         u32                     pd;
282         u32                     access;
283         int                     enabled;
284 };
285
286 struct mlx4_fmr {
287         struct mlx4_mr          mr;
288         struct mlx4_mpt_entry  *mpt;
289         __be64                 *mtts;
290         dma_addr_t              dma_handle;
291         int                     max_pages;
292         int                     max_maps;
293         int                     maps;
294         u8                      page_shift;
295 };
296
297 struct mlx4_uar {
298         unsigned long           pfn;
299         int                     index;
300 };
301
302 struct mlx4_cq {
303         void (*comp)            (struct mlx4_cq *);
304         void (*event)           (struct mlx4_cq *, enum mlx4_event);
305
306         struct mlx4_uar        *uar;
307
308         u32                     cons_index;
309
310         __be32                 *set_ci_db;
311         __be32                 *arm_db;
312         int                     arm_sn;
313
314         int                     cqn;
315
316         atomic_t                refcount;
317         struct completion       free;
318 };
319
320 struct mlx4_qp {
321         void (*event)           (struct mlx4_qp *, enum mlx4_event);
322
323         int                     qpn;
324
325         atomic_t                refcount;
326         struct completion       free;
327 };
328
329 struct mlx4_srq {
330         void (*event)           (struct mlx4_srq *, enum mlx4_event);
331
332         int                     srqn;
333         int                     max;
334         int                     max_gs;
335         int                     wqe_shift;
336
337         atomic_t                refcount;
338         struct completion       free;
339 };
340
341 struct mlx4_av {
342         __be32                  port_pd;
343         u8                      reserved1;
344         u8                      g_slid;
345         __be16                  dlid;
346         u8                      reserved2;
347         u8                      gid_index;
348         u8                      stat_rate;
349         u8                      hop_limit;
350         __be32                  sl_tclass_flowlabel;
351         u8                      dgid[16];
352 };
353
354 struct mlx4_dev {
355         struct pci_dev         *pdev;
356         unsigned long           flags;
357         struct mlx4_caps        caps;
358         struct radix_tree_root  qp_table_tree;
359         u32                     rev_id;
360         char                    board_id[MLX4_BOARD_ID_LEN];
361 };
362
363 struct mlx4_init_port_param {
364         int                     set_guid0;
365         int                     set_node_guid;
366         int                     set_si_guid;
367         u16                     mtu;
368         int                     port_width_cap;
369         u16                     vl_cap;
370         u16                     max_gid;
371         u16                     max_pkey;
372         u64                     guid0;
373         u64                     node_guid;
374         u64                     si_guid;
375 };
376
377 int mlx4_buf_alloc(struct mlx4_dev *dev, int size, int max_direct,
378                    struct mlx4_buf *buf);
379 void mlx4_buf_free(struct mlx4_dev *dev, int size, struct mlx4_buf *buf);
380 static inline void *mlx4_buf_offset(struct mlx4_buf *buf, int offset)
381 {
382         if (BITS_PER_LONG == 64 || buf->nbufs == 1)
383                 return buf->direct.buf + offset;
384         else
385                 return buf->page_list[offset >> PAGE_SHIFT].buf +
386                         (offset & (PAGE_SIZE - 1));
387 }
388
389 int mlx4_pd_alloc(struct mlx4_dev *dev, u32 *pdn);
390 void mlx4_pd_free(struct mlx4_dev *dev, u32 pdn);
391
392 int mlx4_uar_alloc(struct mlx4_dev *dev, struct mlx4_uar *uar);
393 void mlx4_uar_free(struct mlx4_dev *dev, struct mlx4_uar *uar);
394
395 int mlx4_mtt_init(struct mlx4_dev *dev, int npages, int page_shift,
396                   struct mlx4_mtt *mtt);
397 void mlx4_mtt_cleanup(struct mlx4_dev *dev, struct mlx4_mtt *mtt);
398 u64 mlx4_mtt_addr(struct mlx4_dev *dev, struct mlx4_mtt *mtt);
399
400 int mlx4_mr_alloc(struct mlx4_dev *dev, u32 pd, u64 iova, u64 size, u32 access,
401                   int npages, int page_shift, struct mlx4_mr *mr);
402 void mlx4_mr_free(struct mlx4_dev *dev, struct mlx4_mr *mr);
403 int mlx4_mr_enable(struct mlx4_dev *dev, struct mlx4_mr *mr);
404 int mlx4_write_mtt(struct mlx4_dev *dev, struct mlx4_mtt *mtt,
405                    int start_index, int npages, u64 *page_list);
406 int mlx4_buf_write_mtt(struct mlx4_dev *dev, struct mlx4_mtt *mtt,
407                        struct mlx4_buf *buf);
408
409 int mlx4_db_alloc(struct mlx4_dev *dev, struct mlx4_db *db, int order);
410 void mlx4_db_free(struct mlx4_dev *dev, struct mlx4_db *db);
411
412 int mlx4_alloc_hwq_res(struct mlx4_dev *dev, struct mlx4_hwq_resources *wqres,
413                        int size, int max_direct);
414 void mlx4_free_hwq_res(struct mlx4_dev *mdev, struct mlx4_hwq_resources *wqres,
415                        int size);
416
417 int mlx4_cq_alloc(struct mlx4_dev *dev, int nent, struct mlx4_mtt *mtt,
418                   struct mlx4_uar *uar, u64 db_rec, struct mlx4_cq *cq,
419                   int collapsed);
420 void mlx4_cq_free(struct mlx4_dev *dev, struct mlx4_cq *cq);
421
422 int mlx4_qp_reserve_range(struct mlx4_dev *dev, int cnt, int align, int *base);
423 void mlx4_qp_release_range(struct mlx4_dev *dev, int base_qpn, int cnt);
424
425 int mlx4_qp_alloc(struct mlx4_dev *dev, int qpn, struct mlx4_qp *qp);
426 void mlx4_qp_free(struct mlx4_dev *dev, struct mlx4_qp *qp);
427
428 int mlx4_srq_alloc(struct mlx4_dev *dev, u32 pdn, struct mlx4_mtt *mtt,
429                    u64 db_rec, struct mlx4_srq *srq);
430 void mlx4_srq_free(struct mlx4_dev *dev, struct mlx4_srq *srq);
431 int mlx4_srq_arm(struct mlx4_dev *dev, struct mlx4_srq *srq, int limit_watermark);
432 int mlx4_srq_query(struct mlx4_dev *dev, struct mlx4_srq *srq, int *limit_watermark);
433
434 int mlx4_INIT_PORT(struct mlx4_dev *dev, int port);
435 int mlx4_CLOSE_PORT(struct mlx4_dev *dev, int port);
436
437 int mlx4_multicast_attach(struct mlx4_dev *dev, struct mlx4_qp *qp, u8 gid[16],
438                           int block_mcast_loopback);
439 int mlx4_multicast_detach(struct mlx4_dev *dev, struct mlx4_qp *qp, u8 gid[16]);
440
441 int mlx4_map_phys_fmr(struct mlx4_dev *dev, struct mlx4_fmr *fmr, u64 *page_list,
442                       int npages, u64 iova, u32 *lkey, u32 *rkey);
443 int mlx4_fmr_alloc(struct mlx4_dev *dev, u32 pd, u32 access, int max_pages,
444                    int max_maps, u8 page_shift, struct mlx4_fmr *fmr);
445 int mlx4_fmr_enable(struct mlx4_dev *dev, struct mlx4_fmr *fmr);
446 void mlx4_fmr_unmap(struct mlx4_dev *dev, struct mlx4_fmr *fmr,
447                     u32 *lkey, u32 *rkey);
448 int mlx4_fmr_free(struct mlx4_dev *dev, struct mlx4_fmr *fmr);
449 int mlx4_SYNC_TPT(struct mlx4_dev *dev);
450
451 #endif /* MLX4_DEVICE_H */