regulator: tps65090: fix multiple regulator registration issue
[linux-2.6.git] / include / linux / dmaengine.h
1 /*
2  * Copyright(c) 2004 - 2006 Intel Corporation. All rights reserved.
3  *
4  * This program is free software; you can redistribute it and/or modify it
5  * under the terms of the GNU General Public License as published by the Free
6  * Software Foundation; either version 2 of the License, or (at your option)
7  * any later version.
8  *
9  * This program is distributed in the hope that it will be useful, but WITHOUT
10  * ANY WARRANTY; without even the implied warranty of MERCHANTABILITY or
11  * FITNESS FOR A PARTICULAR PURPOSE.  See the GNU General Public License for
12  * more details.
13  *
14  * You should have received a copy of the GNU General Public License along with
15  * this program; if not, write to the Free Software Foundation, Inc., 59
16  * Temple Place - Suite 330, Boston, MA  02111-1307, USA.
17  *
18  * The full GNU General Public License is included in this distribution in the
19  * file called COPYING.
20  */
21 #ifndef LINUX_DMAENGINE_H
22 #define LINUX_DMAENGINE_H
23
24 #include <linux/device.h>
25 #include <linux/uio.h>
26 #include <linux/scatterlist.h>
27
28 /**
29  * typedef dma_cookie_t - an opaque DMA cookie
30  *
31  * if dma_cookie_t is >0 it's a DMA request cookie, <0 it's an error code
32  */
33 typedef s32 dma_cookie_t;
34 #define DMA_MIN_COOKIE  1
35 #define DMA_MAX_COOKIE  INT_MAX
36
37 #define dma_submit_error(cookie) ((cookie) < 0 ? 1 : 0)
38
39 /**
40  * enum dma_status - DMA transaction status
41  * @DMA_SUCCESS: transaction completed successfully
42  * @DMA_IN_PROGRESS: transaction not yet processed
43  * @DMA_PAUSED: transaction is paused
44  * @DMA_ERROR: transaction failed
45  */
46 enum dma_status {
47         DMA_SUCCESS,
48         DMA_IN_PROGRESS,
49         DMA_PAUSED,
50         DMA_ERROR,
51 };
52
53 /**
54  * enum dma_transaction_type - DMA transaction types/indexes
55  *
56  * Note: The DMA_ASYNC_TX capability is not to be set by drivers.  It is
57  * automatically set as dma devices are registered.
58  */
59 enum dma_transaction_type {
60         DMA_MEMCPY,
61         DMA_XOR,
62         DMA_PQ,
63         DMA_XOR_VAL,
64         DMA_PQ_VAL,
65         DMA_MEMSET,
66         DMA_INTERRUPT,
67         DMA_SG,
68         DMA_PRIVATE,
69         DMA_ASYNC_TX,
70         DMA_SLAVE,
71         DMA_CYCLIC,
72 };
73
74 /* last transaction type for creation of the capabilities mask */
75 #define DMA_TX_TYPE_END (DMA_CYCLIC + 1)
76
77 /**
78  * enum dma_transfer_direction - dma transfer mode and direction indicator
79  * @DMA_MEM_TO_MEM: Async/Memcpy mode
80  * @DMA_MEM_TO_DEV: Slave mode & From Memory to Device
81  * @DMA_DEV_TO_MEM: Slave mode & From Device to Memory
82  * @DMA_DEV_TO_DEV: Slave mode & From Device to Device
83  */
84 enum dma_transfer_direction {
85         DMA_MEM_TO_MEM,
86         DMA_MEM_TO_DEV,
87         DMA_DEV_TO_MEM,
88         DMA_DEV_TO_DEV,
89 };
90
91 /**
92  * enum dma_ctrl_flags - DMA flags to augment operation preparation,
93  *  control completion, and communicate status.
94  * @DMA_PREP_INTERRUPT - trigger an interrupt (callback) upon completion of
95  *  this transaction
96  * @DMA_CTRL_ACK - if clear, the descriptor cannot be reused until the client
97  *  acknowledges receipt, i.e. has has a chance to establish any dependency
98  *  chains
99  * @DMA_COMPL_SKIP_SRC_UNMAP - set to disable dma-unmapping the source buffer(s)
100  * @DMA_COMPL_SKIP_DEST_UNMAP - set to disable dma-unmapping the destination(s)
101  * @DMA_COMPL_SRC_UNMAP_SINGLE - set to do the source dma-unmapping as single
102  *      (if not set, do the source dma-unmapping as page)
103  * @DMA_COMPL_DEST_UNMAP_SINGLE - set to do the destination dma-unmapping as single
104  *      (if not set, do the destination dma-unmapping as page)
105  * @DMA_PREP_PQ_DISABLE_P - prevent generation of P while generating Q
106  * @DMA_PREP_PQ_DISABLE_Q - prevent generation of Q while generating P
107  * @DMA_PREP_CONTINUE - indicate to a driver that it is reusing buffers as
108  *  sources that were the result of a previous operation, in the case of a PQ
109  *  operation it continues the calculation with new sources
110  * @DMA_PREP_FENCE - tell the driver that subsequent operations depend
111  *  on the result of this operation
112  */
113 enum dma_ctrl_flags {
114         DMA_PREP_INTERRUPT = (1 << 0),
115         DMA_CTRL_ACK = (1 << 1),
116         DMA_COMPL_SKIP_SRC_UNMAP = (1 << 2),
117         DMA_COMPL_SKIP_DEST_UNMAP = (1 << 3),
118         DMA_COMPL_SRC_UNMAP_SINGLE = (1 << 4),
119         DMA_COMPL_DEST_UNMAP_SINGLE = (1 << 5),
120         DMA_PREP_PQ_DISABLE_P = (1 << 6),
121         DMA_PREP_PQ_DISABLE_Q = (1 << 7),
122         DMA_PREP_CONTINUE = (1 << 8),
123         DMA_PREP_FENCE = (1 << 9),
124 };
125
126 /**
127  * enum dma_ctrl_cmd - DMA operations that can optionally be exercised
128  * on a running channel.
129  * @DMA_TERMINATE_ALL: terminate all ongoing transfers
130  * @DMA_PAUSE: pause ongoing transfers
131  * @DMA_RESUME: resume paused transfer
132  * @DMA_SLAVE_CONFIG: this command is only implemented by DMA controllers
133  * that need to runtime reconfigure the slave channels (as opposed to passing
134  * configuration data in statically from the platform). An additional
135  * argument of struct dma_slave_config must be passed in with this
136  * command.
137  * @FSLDMA_EXTERNAL_START: this command will put the Freescale DMA controller
138  * into external start mode.
139  */
140 enum dma_ctrl_cmd {
141         DMA_TERMINATE_ALL,
142         DMA_PAUSE,
143         DMA_RESUME,
144         DMA_SLAVE_CONFIG,
145         FSLDMA_EXTERNAL_START,
146 };
147
148 /**
149  * enum sum_check_bits - bit position of pq_check_flags
150  */
151 enum sum_check_bits {
152         SUM_CHECK_P = 0,
153         SUM_CHECK_Q = 1,
154 };
155
156 /**
157  * enum pq_check_flags - result of async_{xor,pq}_zero_sum operations
158  * @SUM_CHECK_P_RESULT - 1 if xor zero sum error, 0 otherwise
159  * @SUM_CHECK_Q_RESULT - 1 if reed-solomon zero sum error, 0 otherwise
160  */
161 enum sum_check_flags {
162         SUM_CHECK_P_RESULT = (1 << SUM_CHECK_P),
163         SUM_CHECK_Q_RESULT = (1 << SUM_CHECK_Q),
164 };
165
166
167 /**
168  * dma_cap_mask_t - capabilities bitmap modeled after cpumask_t.
169  * See linux/cpumask.h
170  */
171 typedef struct { DECLARE_BITMAP(bits, DMA_TX_TYPE_END); } dma_cap_mask_t;
172
173 /**
174  * struct dma_chan_percpu - the per-CPU part of struct dma_chan
175  * @memcpy_count: transaction counter
176  * @bytes_transferred: byte counter
177  */
178
179 struct dma_chan_percpu {
180         /* stats */
181         unsigned long memcpy_count;
182         unsigned long bytes_transferred;
183 };
184
185 /**
186  * struct dma_chan - devices supply DMA channels, clients use them
187  * @device: ptr to the dma device who supplies this channel, always !%NULL
188  * @cookie: last cookie value returned to client
189  * @completed_cookie: last completed cookie for this channel
190  * @chan_id: channel ID for sysfs
191  * @dev: class device for sysfs
192  * @device_node: used to add this to the device chan list
193  * @local: per-cpu pointer to a struct dma_chan_percpu
194  * @client-count: how many clients are using this channel
195  * @table_count: number of appearances in the mem-to-mem allocation table
196  * @private: private data for certain client-channel associations
197  */
198 struct dma_chan {
199         struct dma_device *device;
200         dma_cookie_t cookie;
201         dma_cookie_t completed_cookie;
202
203         /* sysfs */
204         int chan_id;
205         struct dma_chan_dev *dev;
206
207         struct list_head device_node;
208         struct dma_chan_percpu __percpu *local;
209         int client_count;
210         int table_count;
211         void *private;
212 };
213
214 /**
215  * struct dma_chan_dev - relate sysfs device node to backing channel device
216  * @chan - driver channel device
217  * @device - sysfs device
218  * @dev_id - parent dma_device dev_id
219  * @idr_ref - reference count to gate release of dma_device dev_id
220  */
221 struct dma_chan_dev {
222         struct dma_chan *chan;
223         struct device device;
224         int dev_id;
225         atomic_t *idr_ref;
226 };
227
228 /**
229  * enum dma_slave_buswidth - defines bus with of the DMA slave
230  * device, source or target buses
231  */
232 enum dma_slave_buswidth {
233         DMA_SLAVE_BUSWIDTH_UNDEFINED = 0,
234         DMA_SLAVE_BUSWIDTH_1_BYTE = 1,
235         DMA_SLAVE_BUSWIDTH_2_BYTES = 2,
236         DMA_SLAVE_BUSWIDTH_4_BYTES = 4,
237         DMA_SLAVE_BUSWIDTH_8_BYTES = 8,
238 };
239
240 /**
241  * struct dma_slave_config - dma slave channel runtime config
242  * @direction: whether the data shall go in or out on this slave
243  * channel, right now. DMA_TO_DEVICE and DMA_FROM_DEVICE are
244  * legal values, DMA_BIDIRECTIONAL is not acceptable since we
245  * need to differentiate source and target addresses.
246  * @src_addr: this is the physical address where DMA slave data
247  * should be read (RX), if the source is memory this argument is
248  * ignored.
249  * @dst_addr: this is the physical address where DMA slave data
250  * should be written (TX), if the source is memory this argument
251  * is ignored.
252  * @src_addr_width: this is the width in bytes of the source (RX)
253  * register where DMA data shall be read. If the source
254  * is memory this may be ignored depending on architecture.
255  * Legal values: 1, 2, 4, 8.
256  * @dst_addr_width: same as src_addr_width but for destination
257  * target (TX) mutatis mutandis.
258  * @src_maxburst: the maximum number of words (note: words, as in
259  * units of the src_addr_width member, not bytes) that can be sent
260  * in one burst to the device. Typically something like half the
261  * FIFO depth on I/O peripherals so you don't overflow it. This
262  * may or may not be applicable on memory sources.
263  * @dst_maxburst: same as src_maxburst but for destination target
264  * mutatis mutandis.
265  *
266  * This struct is passed in as configuration data to a DMA engine
267  * in order to set up a certain channel for DMA transport at runtime.
268  * The DMA device/engine has to provide support for an additional
269  * command in the channel config interface, DMA_SLAVE_CONFIG
270  * and this struct will then be passed in as an argument to the
271  * DMA engine device_control() function.
272  *
273  * The rationale for adding configuration information to this struct
274  * is as follows: if it is likely that most DMA slave controllers in
275  * the world will support the configuration option, then make it
276  * generic. If not: if it is fixed so that it be sent in static from
277  * the platform data, then prefer to do that. Else, if it is neither
278  * fixed at runtime, nor generic enough (such as bus mastership on
279  * some CPU family and whatnot) then create a custom slave config
280  * struct and pass that, then make this config a member of that
281  * struct, if applicable.
282  */
283 struct dma_slave_config {
284         enum dma_transfer_direction direction;
285         dma_addr_t src_addr;
286         dma_addr_t dst_addr;
287         enum dma_slave_buswidth src_addr_width;
288         enum dma_slave_buswidth dst_addr_width;
289         u32 src_maxburst;
290         u32 dst_maxburst;
291 };
292
293 static inline const char *dma_chan_name(struct dma_chan *chan)
294 {
295         return dev_name(&chan->dev->device);
296 }
297
298 void dma_chan_cleanup(struct kref *kref);
299
300 /**
301  * typedef dma_filter_fn - callback filter for dma_request_channel
302  * @chan: channel to be reviewed
303  * @filter_param: opaque parameter passed through dma_request_channel
304  *
305  * When this optional parameter is specified in a call to dma_request_channel a
306  * suitable channel is passed to this routine for further dispositioning before
307  * being returned.  Where 'suitable' indicates a non-busy channel that
308  * satisfies the given capability mask.  It returns 'true' to indicate that the
309  * channel is suitable.
310  */
311 typedef bool (*dma_filter_fn)(struct dma_chan *chan, void *filter_param);
312
313 typedef void (*dma_async_tx_callback)(void *dma_async_param);
314 /**
315  * struct dma_async_tx_descriptor - async transaction descriptor
316  * ---dma generic offload fields---
317  * @cookie: tracking cookie for this transaction, set to -EBUSY if
318  *      this tx is sitting on a dependency list
319  * @flags: flags to augment operation preparation, control completion, and
320  *      communicate status
321  * @phys: physical address of the descriptor
322  * @chan: target channel for this operation
323  * @tx_submit: set the prepared descriptor(s) to be executed by the engine
324  * @callback: routine to call after this operation is complete
325  * @callback_param: general parameter to pass to the callback routine
326  * ---async_tx api specific fields---
327  * @next: at completion submit this descriptor
328  * @parent: pointer to the next level up in the dependency chain
329  * @lock: protect the parent and next pointers
330  */
331 struct dma_async_tx_descriptor {
332         dma_cookie_t cookie;
333         enum dma_ctrl_flags flags; /* not a 'long' to pack with cookie */
334         dma_addr_t phys;
335         struct dma_chan *chan;
336         dma_cookie_t (*tx_submit)(struct dma_async_tx_descriptor *tx);
337         dma_async_tx_callback callback;
338         void *callback_param;
339 #ifdef CONFIG_ASYNC_TX_ENABLE_CHANNEL_SWITCH
340         struct dma_async_tx_descriptor *next;
341         struct dma_async_tx_descriptor *parent;
342         spinlock_t lock;
343 #endif
344 };
345
346 #ifndef CONFIG_ASYNC_TX_ENABLE_CHANNEL_SWITCH
347 static inline void txd_lock(struct dma_async_tx_descriptor *txd)
348 {
349 }
350 static inline void txd_unlock(struct dma_async_tx_descriptor *txd)
351 {
352 }
353 static inline void txd_chain(struct dma_async_tx_descriptor *txd, struct dma_async_tx_descriptor *next)
354 {
355         BUG();
356 }
357 static inline void txd_clear_parent(struct dma_async_tx_descriptor *txd)
358 {
359 }
360 static inline void txd_clear_next(struct dma_async_tx_descriptor *txd)
361 {
362 }
363 static inline struct dma_async_tx_descriptor *txd_next(struct dma_async_tx_descriptor *txd)
364 {
365         return NULL;
366 }
367 static inline struct dma_async_tx_descriptor *txd_parent(struct dma_async_tx_descriptor *txd)
368 {
369         return NULL;
370 }
371
372 #else
373 static inline void txd_lock(struct dma_async_tx_descriptor *txd)
374 {
375         spin_lock_bh(&txd->lock);
376 }
377 static inline void txd_unlock(struct dma_async_tx_descriptor *txd)
378 {
379         spin_unlock_bh(&txd->lock);
380 }
381 static inline void txd_chain(struct dma_async_tx_descriptor *txd, struct dma_async_tx_descriptor *next)
382 {
383         txd->next = next;
384         next->parent = txd;
385 }
386 static inline void txd_clear_parent(struct dma_async_tx_descriptor *txd)
387 {
388         txd->parent = NULL;
389 }
390 static inline void txd_clear_next(struct dma_async_tx_descriptor *txd)
391 {
392         txd->next = NULL;
393 }
394 static inline struct dma_async_tx_descriptor *txd_parent(struct dma_async_tx_descriptor *txd)
395 {
396         return txd->parent;
397 }
398 static inline struct dma_async_tx_descriptor *txd_next(struct dma_async_tx_descriptor *txd)
399 {
400         return txd->next;
401 }
402 #endif
403
404 /**
405  * struct dma_tx_state - filled in to report the status of
406  * a transfer.
407  * @last: last completed DMA cookie
408  * @used: last issued DMA cookie (i.e. the one in progress)
409  * @residue: the remaining number of bytes left to transmit
410  *      on the selected transfer for states DMA_IN_PROGRESS and
411  *      DMA_PAUSED if this is implemented in the driver, else 0
412  */
413 struct dma_tx_state {
414         dma_cookie_t last;
415         dma_cookie_t used;
416         u32 residue;
417 };
418
419 /**
420  * struct dma_device - info on the entity supplying DMA services
421  * @chancnt: how many DMA channels are supported
422  * @privatecnt: how many DMA channels are requested by dma_request_channel
423  * @channels: the list of struct dma_chan
424  * @global_node: list_head for global dma_device_list
425  * @cap_mask: one or more dma_capability flags
426  * @max_xor: maximum number of xor sources, 0 if no capability
427  * @max_pq: maximum number of PQ sources and PQ-continue capability
428  * @copy_align: alignment shift for memcpy operations
429  * @xor_align: alignment shift for xor operations
430  * @pq_align: alignment shift for pq operations
431  * @fill_align: alignment shift for memset operations
432  * @dev_id: unique device ID
433  * @dev: struct device reference for dma mapping api
434  * @device_alloc_chan_resources: allocate resources and return the
435  *      number of allocated descriptors
436  * @device_free_chan_resources: release DMA channel's resources
437  * @device_prep_dma_memcpy: prepares a memcpy operation
438  * @device_prep_dma_xor: prepares a xor operation
439  * @device_prep_dma_xor_val: prepares a xor validation operation
440  * @device_prep_dma_pq: prepares a pq operation
441  * @device_prep_dma_pq_val: prepares a pqzero_sum operation
442  * @device_prep_dma_memset: prepares a memset operation
443  * @device_prep_dma_interrupt: prepares an end of chain interrupt operation
444  * @device_prep_slave_sg: prepares a slave dma operation
445  * @device_prep_dma_cyclic: prepare a cyclic dma operation suitable for audio.
446  *      The function takes a buffer of size buf_len. The callback function will
447  *      be called after period_len bytes have been transferred.
448  * @device_control: manipulate all pending operations on a channel, returns
449  *      zero or error code
450  * @device_tx_status: poll for transaction completion, the optional
451  *      txstate parameter can be supplied with a pointer to get a
452  *      struct with auxiliary transfer status information, otherwise the call
453  *      will just return a simple status code
454  * @device_issue_pending: push pending transactions to hardware
455  */
456 struct dma_device {
457
458         unsigned int chancnt;
459         unsigned int privatecnt;
460         struct list_head channels;
461         struct list_head global_node;
462         dma_cap_mask_t  cap_mask;
463         unsigned short max_xor;
464         unsigned short max_pq;
465         u8 copy_align;
466         u8 xor_align;
467         u8 pq_align;
468         u8 fill_align;
469         #define DMA_HAS_PQ_CONTINUE (1 << 15)
470
471         int dev_id;
472         struct device *dev;
473
474         int (*device_alloc_chan_resources)(struct dma_chan *chan);
475         void (*device_free_chan_resources)(struct dma_chan *chan);
476
477         struct dma_async_tx_descriptor *(*device_prep_dma_memcpy)(
478                 struct dma_chan *chan, dma_addr_t dest, dma_addr_t src,
479                 size_t len, unsigned long flags);
480         struct dma_async_tx_descriptor *(*device_prep_dma_xor)(
481                 struct dma_chan *chan, dma_addr_t dest, dma_addr_t *src,
482                 unsigned int src_cnt, size_t len, unsigned long flags);
483         struct dma_async_tx_descriptor *(*device_prep_dma_xor_val)(
484                 struct dma_chan *chan, dma_addr_t *src, unsigned int src_cnt,
485                 size_t len, enum sum_check_flags *result, unsigned long flags);
486         struct dma_async_tx_descriptor *(*device_prep_dma_pq)(
487                 struct dma_chan *chan, dma_addr_t *dst, dma_addr_t *src,
488                 unsigned int src_cnt, const unsigned char *scf,
489                 size_t len, unsigned long flags);
490         struct dma_async_tx_descriptor *(*device_prep_dma_pq_val)(
491                 struct dma_chan *chan, dma_addr_t *pq, dma_addr_t *src,
492                 unsigned int src_cnt, const unsigned char *scf, size_t len,
493                 enum sum_check_flags *pqres, unsigned long flags);
494         struct dma_async_tx_descriptor *(*device_prep_dma_memset)(
495                 struct dma_chan *chan, dma_addr_t dest, int value, size_t len,
496                 unsigned long flags);
497         struct dma_async_tx_descriptor *(*device_prep_dma_interrupt)(
498                 struct dma_chan *chan, unsigned long flags);
499         struct dma_async_tx_descriptor *(*device_prep_dma_sg)(
500                 struct dma_chan *chan,
501                 struct scatterlist *dst_sg, unsigned int dst_nents,
502                 struct scatterlist *src_sg, unsigned int src_nents,
503                 unsigned long flags);
504
505         struct dma_async_tx_descriptor *(*device_prep_slave_sg)(
506                 struct dma_chan *chan, struct scatterlist *sgl,
507                 unsigned int sg_len, enum dma_transfer_direction direction,
508                 unsigned long flags, void *context);
509         struct dma_async_tx_descriptor *(*device_prep_dma_cyclic)(
510                 struct dma_chan *chan, dma_addr_t buf_addr, size_t buf_len,
511                 size_t period_len, enum dma_transfer_direction direction,
512                 void *context);
513         int (*device_control)(struct dma_chan *chan, enum dma_ctrl_cmd cmd,
514                 unsigned long arg);
515
516         enum dma_status (*device_tx_status)(struct dma_chan *chan,
517                                             dma_cookie_t cookie,
518                                             struct dma_tx_state *txstate);
519         void (*device_issue_pending)(struct dma_chan *chan);
520 };
521
522 static inline int dmaengine_device_control(struct dma_chan *chan,
523                                            enum dma_ctrl_cmd cmd,
524                                            unsigned long arg)
525 {
526         return chan->device->device_control(chan, cmd, arg);
527 }
528
529 static inline int dmaengine_slave_config(struct dma_chan *chan,
530                                           struct dma_slave_config *config)
531 {
532         return dmaengine_device_control(chan, DMA_SLAVE_CONFIG,
533                         (unsigned long)config);
534 }
535
536 static inline struct dma_async_tx_descriptor *dmaengine_prep_slave_single(
537         struct dma_chan *chan, void *buf, size_t len,
538         enum dma_transfer_direction dir, unsigned long flags)
539 {
540         struct scatterlist sg;
541         sg_init_one(&sg, buf, len);
542
543         return chan->device->device_prep_slave_sg(chan, &sg, 1,
544                                                   dir, flags, NULL);
545 }
546
547 static inline struct dma_async_tx_descriptor *dmaengine_prep_slave_sg(
548         struct dma_chan *chan, struct scatterlist *sgl, unsigned int sg_len,
549         enum dma_transfer_direction dir, unsigned long flags)
550 {
551         return chan->device->device_prep_slave_sg(chan, sgl, sg_len,
552                                                   dir, flags, NULL);
553 }
554
555 static inline struct dma_async_tx_descriptor *dmaengine_prep_dma_cyclic(
556                 struct dma_chan *chan, dma_addr_t buf_addr, size_t buf_len,
557                 size_t period_len, enum dma_transfer_direction dir)
558 {
559         return chan->device->device_prep_dma_cyclic(chan, buf_addr, buf_len,
560                                                 period_len, dir, NULL);
561 }
562
563 static inline int dmaengine_terminate_all(struct dma_chan *chan)
564 {
565         return dmaengine_device_control(chan, DMA_TERMINATE_ALL, 0);
566 }
567
568 static inline int dmaengine_pause(struct dma_chan *chan)
569 {
570         return dmaengine_device_control(chan, DMA_PAUSE, 0);
571 }
572
573 static inline int dmaengine_resume(struct dma_chan *chan)
574 {
575         return dmaengine_device_control(chan, DMA_RESUME, 0);
576 }
577
578 static inline dma_cookie_t dmaengine_submit(struct dma_async_tx_descriptor *desc)
579 {
580         return desc->tx_submit(desc);
581 }
582
583 static inline bool dmaengine_check_align(u8 align, size_t off1, size_t off2, size_t len)
584 {
585         size_t mask;
586
587         if (!align)
588                 return true;
589         mask = (1 << align) - 1;
590         if (mask & (off1 | off2 | len))
591                 return false;
592         return true;
593 }
594
595 static inline bool is_dma_copy_aligned(struct dma_device *dev, size_t off1,
596                                        size_t off2, size_t len)
597 {
598         return dmaengine_check_align(dev->copy_align, off1, off2, len);
599 }
600
601 static inline bool is_dma_xor_aligned(struct dma_device *dev, size_t off1,
602                                       size_t off2, size_t len)
603 {
604         return dmaengine_check_align(dev->xor_align, off1, off2, len);
605 }
606
607 static inline bool is_dma_pq_aligned(struct dma_device *dev, size_t off1,
608                                      size_t off2, size_t len)
609 {
610         return dmaengine_check_align(dev->pq_align, off1, off2, len);
611 }
612
613 static inline bool is_dma_fill_aligned(struct dma_device *dev, size_t off1,
614                                        size_t off2, size_t len)
615 {
616         return dmaengine_check_align(dev->fill_align, off1, off2, len);
617 }
618
619 static inline void
620 dma_set_maxpq(struct dma_device *dma, int maxpq, int has_pq_continue)
621 {
622         dma->max_pq = maxpq;
623         if (has_pq_continue)
624                 dma->max_pq |= DMA_HAS_PQ_CONTINUE;
625 }
626
627 static inline bool dmaf_continue(enum dma_ctrl_flags flags)
628 {
629         return (flags & DMA_PREP_CONTINUE) == DMA_PREP_CONTINUE;
630 }
631
632 static inline bool dmaf_p_disabled_continue(enum dma_ctrl_flags flags)
633 {
634         enum dma_ctrl_flags mask = DMA_PREP_CONTINUE | DMA_PREP_PQ_DISABLE_P;
635
636         return (flags & mask) == mask;
637 }
638
639 static inline bool dma_dev_has_pq_continue(struct dma_device *dma)
640 {
641         return (dma->max_pq & DMA_HAS_PQ_CONTINUE) == DMA_HAS_PQ_CONTINUE;
642 }
643
644 static inline unsigned short dma_dev_to_maxpq(struct dma_device *dma)
645 {
646         return dma->max_pq & ~DMA_HAS_PQ_CONTINUE;
647 }
648
649 /* dma_maxpq - reduce maxpq in the face of continued operations
650  * @dma - dma device with PQ capability
651  * @flags - to check if DMA_PREP_CONTINUE and DMA_PREP_PQ_DISABLE_P are set
652  *
653  * When an engine does not support native continuation we need 3 extra
654  * source slots to reuse P and Q with the following coefficients:
655  * 1/ {00} * P : remove P from Q', but use it as a source for P'
656  * 2/ {01} * Q : use Q to continue Q' calculation
657  * 3/ {00} * Q : subtract Q from P' to cancel (2)
658  *
659  * In the case where P is disabled we only need 1 extra source:
660  * 1/ {01} * Q : use Q to continue Q' calculation
661  */
662 static inline int dma_maxpq(struct dma_device *dma, enum dma_ctrl_flags flags)
663 {
664         if (dma_dev_has_pq_continue(dma) || !dmaf_continue(flags))
665                 return dma_dev_to_maxpq(dma);
666         else if (dmaf_p_disabled_continue(flags))
667                 return dma_dev_to_maxpq(dma) - 1;
668         else if (dmaf_continue(flags))
669                 return dma_dev_to_maxpq(dma) - 3;
670         BUG();
671 }
672
673 /* --- public DMA engine API --- */
674
675 #ifdef CONFIG_DMA_ENGINE
676 void dmaengine_get(void);
677 void dmaengine_put(void);
678 #else
679 static inline void dmaengine_get(void)
680 {
681 }
682 static inline void dmaengine_put(void)
683 {
684 }
685 #endif
686
687 #ifdef CONFIG_NET_DMA
688 #define net_dmaengine_get()     dmaengine_get()
689 #define net_dmaengine_put()     dmaengine_put()
690 #else
691 static inline void net_dmaengine_get(void)
692 {
693 }
694 static inline void net_dmaengine_put(void)
695 {
696 }
697 #endif
698
699 #ifdef CONFIG_ASYNC_TX_DMA
700 #define async_dmaengine_get()   dmaengine_get()
701 #define async_dmaengine_put()   dmaengine_put()
702 #ifndef CONFIG_ASYNC_TX_ENABLE_CHANNEL_SWITCH
703 #define async_dma_find_channel(type) dma_find_channel(DMA_ASYNC_TX)
704 #else
705 #define async_dma_find_channel(type) dma_find_channel(type)
706 #endif /* CONFIG_ASYNC_TX_ENABLE_CHANNEL_SWITCH */
707 #else
708 static inline void async_dmaengine_get(void)
709 {
710 }
711 static inline void async_dmaengine_put(void)
712 {
713 }
714 static inline struct dma_chan *
715 async_dma_find_channel(enum dma_transaction_type type)
716 {
717         return NULL;
718 }
719 #endif /* CONFIG_ASYNC_TX_DMA */
720
721 dma_cookie_t dma_async_memcpy_buf_to_buf(struct dma_chan *chan,
722         void *dest, void *src, size_t len);
723 dma_cookie_t dma_async_memcpy_buf_to_pg(struct dma_chan *chan,
724         struct page *page, unsigned int offset, void *kdata, size_t len);
725 dma_cookie_t dma_async_memcpy_pg_to_pg(struct dma_chan *chan,
726         struct page *dest_pg, unsigned int dest_off, struct page *src_pg,
727         unsigned int src_off, size_t len);
728 void dma_async_tx_descriptor_init(struct dma_async_tx_descriptor *tx,
729         struct dma_chan *chan);
730
731 static inline void async_tx_ack(struct dma_async_tx_descriptor *tx)
732 {
733         tx->flags |= DMA_CTRL_ACK;
734 }
735
736 static inline void async_tx_clear_ack(struct dma_async_tx_descriptor *tx)
737 {
738         tx->flags &= ~DMA_CTRL_ACK;
739 }
740
741 static inline bool async_tx_test_ack(struct dma_async_tx_descriptor *tx)
742 {
743         return (tx->flags & DMA_CTRL_ACK) == DMA_CTRL_ACK;
744 }
745
746 #define first_dma_cap(mask) __first_dma_cap(&(mask))
747 static inline int __first_dma_cap(const dma_cap_mask_t *srcp)
748 {
749         return min_t(int, DMA_TX_TYPE_END,
750                 find_first_bit(srcp->bits, DMA_TX_TYPE_END));
751 }
752
753 #define next_dma_cap(n, mask) __next_dma_cap((n), &(mask))
754 static inline int __next_dma_cap(int n, const dma_cap_mask_t *srcp)
755 {
756         return min_t(int, DMA_TX_TYPE_END,
757                 find_next_bit(srcp->bits, DMA_TX_TYPE_END, n+1));
758 }
759
760 #define dma_cap_set(tx, mask) __dma_cap_set((tx), &(mask))
761 static inline void
762 __dma_cap_set(enum dma_transaction_type tx_type, dma_cap_mask_t *dstp)
763 {
764         set_bit(tx_type, dstp->bits);
765 }
766
767 #define dma_cap_clear(tx, mask) __dma_cap_clear((tx), &(mask))
768 static inline void
769 __dma_cap_clear(enum dma_transaction_type tx_type, dma_cap_mask_t *dstp)
770 {
771         clear_bit(tx_type, dstp->bits);
772 }
773
774 #define dma_cap_zero(mask) __dma_cap_zero(&(mask))
775 static inline void __dma_cap_zero(dma_cap_mask_t *dstp)
776 {
777         bitmap_zero(dstp->bits, DMA_TX_TYPE_END);
778 }
779
780 #define dma_has_cap(tx, mask) __dma_has_cap((tx), &(mask))
781 static inline int
782 __dma_has_cap(enum dma_transaction_type tx_type, dma_cap_mask_t *srcp)
783 {
784         return test_bit(tx_type, srcp->bits);
785 }
786
787 #define for_each_dma_cap_mask(cap, mask) \
788         for ((cap) = first_dma_cap(mask);       \
789                 (cap) < DMA_TX_TYPE_END;        \
790                 (cap) = next_dma_cap((cap), (mask)))
791
792 /**
793  * dma_async_issue_pending - flush pending transactions to HW
794  * @chan: target DMA channel
795  *
796  * This allows drivers to push copies to HW in batches,
797  * reducing MMIO writes where possible.
798  */
799 static inline void dma_async_issue_pending(struct dma_chan *chan)
800 {
801         chan->device->device_issue_pending(chan);
802 }
803
804 #define dma_async_memcpy_issue_pending(chan) dma_async_issue_pending(chan)
805
806 /**
807  * dma_async_is_tx_complete - poll for transaction completion
808  * @chan: DMA channel
809  * @cookie: transaction identifier to check status of
810  * @last: returns last completed cookie, can be NULL
811  * @used: returns last issued cookie, can be NULL
812  *
813  * If @last and @used are passed in, upon return they reflect the driver
814  * internal state and can be used with dma_async_is_complete() to check
815  * the status of multiple cookies without re-checking hardware state.
816  */
817 static inline enum dma_status dma_async_is_tx_complete(struct dma_chan *chan,
818         dma_cookie_t cookie, dma_cookie_t *last, dma_cookie_t *used)
819 {
820         struct dma_tx_state state;
821         enum dma_status status;
822
823         status = chan->device->device_tx_status(chan, cookie, &state);
824         if (last)
825                 *last = state.last;
826         if (used)
827                 *used = state.used;
828         return status;
829 }
830
831 #define dma_async_memcpy_complete(chan, cookie, last, used)\
832         dma_async_is_tx_complete(chan, cookie, last, used)
833
834 /**
835  * dma_async_is_complete - test a cookie against chan state
836  * @cookie: transaction identifier to test status of
837  * @last_complete: last know completed transaction
838  * @last_used: last cookie value handed out
839  *
840  * dma_async_is_complete() is used in dma_async_memcpy_complete()
841  * the test logic is separated for lightweight testing of multiple cookies
842  */
843 static inline enum dma_status dma_async_is_complete(dma_cookie_t cookie,
844                         dma_cookie_t last_complete, dma_cookie_t last_used)
845 {
846         if (last_complete <= last_used) {
847                 if ((cookie <= last_complete) || (cookie > last_used))
848                         return DMA_SUCCESS;
849         } else {
850                 if ((cookie <= last_complete) && (cookie > last_used))
851                         return DMA_SUCCESS;
852         }
853         return DMA_IN_PROGRESS;
854 }
855
856 static inline void
857 dma_set_tx_state(struct dma_tx_state *st, dma_cookie_t last, dma_cookie_t used, u32 residue)
858 {
859         if (st) {
860                 st->last = last;
861                 st->used = used;
862                 st->residue = residue;
863         }
864 }
865
866 enum dma_status dma_sync_wait(struct dma_chan *chan, dma_cookie_t cookie);
867 #ifdef CONFIG_DMA_ENGINE
868 enum dma_status dma_wait_for_async_tx(struct dma_async_tx_descriptor *tx);
869 void dma_issue_pending_all(void);
870 struct dma_chan *__dma_request_channel(dma_cap_mask_t *mask, dma_filter_fn fn, void *fn_param);
871 void dma_release_channel(struct dma_chan *chan);
872 #else
873 static inline enum dma_status dma_wait_for_async_tx(struct dma_async_tx_descriptor *tx)
874 {
875         return DMA_SUCCESS;
876 }
877 static inline void dma_issue_pending_all(void)
878 {
879 }
880 static inline struct dma_chan *__dma_request_channel(dma_cap_mask_t *mask,
881                                               dma_filter_fn fn, void *fn_param)
882 {
883         return NULL;
884 }
885 static inline void dma_release_channel(struct dma_chan *chan)
886 {
887 }
888 #endif
889
890 /* --- DMA device --- */
891
892 int dma_async_device_register(struct dma_device *device);
893 void dma_async_device_unregister(struct dma_device *device);
894 void dma_run_dependencies(struct dma_async_tx_descriptor *tx);
895 struct dma_chan *dma_find_channel(enum dma_transaction_type tx_type);
896 #define dma_request_channel(mask, x, y) __dma_request_channel(&(mask), x, y)
897
898 /* --- Helper iov-locking functions --- */
899
900 struct dma_page_list {
901         char __user *base_address;
902         int nr_pages;
903         struct page **pages;
904 };
905
906 struct dma_pinned_list {
907         int nr_iovecs;
908         struct dma_page_list page_list[0];
909 };
910
911 struct dma_pinned_list *dma_pin_iovec_pages(struct iovec *iov, size_t len);
912 void dma_unpin_iovec_pages(struct dma_pinned_list* pinned_list);
913
914 dma_cookie_t dma_memcpy_to_iovec(struct dma_chan *chan, struct iovec *iov,
915         struct dma_pinned_list *pinned_list, unsigned char *kdata, size_t len);
916 dma_cookie_t dma_memcpy_pg_to_iovec(struct dma_chan *chan, struct iovec *iov,
917         struct dma_pinned_list *pinned_list, struct page *page,
918         unsigned int offset, size_t len);
919
920 #endif /* DMAENGINE_H */