drm/nouveau: don't munge in drm_mm internals
[linux-2.6.git] / include / drm / i915_drm.h
1 /*
2  * Copyright 2003 Tungsten Graphics, Inc., Cedar Park, Texas.
3  * All Rights Reserved.
4  *
5  * Permission is hereby granted, free of charge, to any person obtaining a
6  * copy of this software and associated documentation files (the
7  * "Software"), to deal in the Software without restriction, including
8  * without limitation the rights to use, copy, modify, merge, publish,
9  * distribute, sub license, and/or sell copies of the Software, and to
10  * permit persons to whom the Software is furnished to do so, subject to
11  * the following conditions:
12  *
13  * The above copyright notice and this permission notice (including the
14  * next paragraph) shall be included in all copies or substantial portions
15  * of the Software.
16  *
17  * THE SOFTWARE IS PROVIDED "AS IS", WITHOUT WARRANTY OF ANY KIND, EXPRESS
18  * OR IMPLIED, INCLUDING BUT NOT LIMITED TO THE WARRANTIES OF
19  * MERCHANTABILITY, FITNESS FOR A PARTICULAR PURPOSE AND NON-INFRINGEMENT.
20  * IN NO EVENT SHALL TUNGSTEN GRAPHICS AND/OR ITS SUPPLIERS BE LIABLE FOR
21  * ANY CLAIM, DAMAGES OR OTHER LIABILITY, WHETHER IN AN ACTION OF CONTRACT,
22  * TORT OR OTHERWISE, ARISING FROM, OUT OF OR IN CONNECTION WITH THE
23  * SOFTWARE OR THE USE OR OTHER DEALINGS IN THE SOFTWARE.
24  *
25  */
26
27 #ifndef _I915_DRM_H_
28 #define _I915_DRM_H_
29
30 #include "drm.h"
31
32 /* Please note that modifications to all structs defined here are
33  * subject to backwards-compatibility constraints.
34  */
35
36 #ifdef __KERNEL__
37 /* For use by IPS driver */
38 extern unsigned long i915_read_mch_val(void);
39 extern bool i915_gpu_raise(void);
40 extern bool i915_gpu_lower(void);
41 extern bool i915_gpu_busy(void);
42 extern bool i915_gpu_turbo_disable(void);
43 #endif
44
45 /* Each region is a minimum of 16k, and there are at most 255 of them.
46  */
47 #define I915_NR_TEX_REGIONS 255 /* table size 2k - maximum due to use
48                                  * of chars for next/prev indices */
49 #define I915_LOG_MIN_TEX_REGION_SIZE 14
50
51 typedef struct _drm_i915_init {
52         enum {
53                 I915_INIT_DMA = 0x01,
54                 I915_CLEANUP_DMA = 0x02,
55                 I915_RESUME_DMA = 0x03
56         } func;
57         unsigned int mmio_offset;
58         int sarea_priv_offset;
59         unsigned int ring_start;
60         unsigned int ring_end;
61         unsigned int ring_size;
62         unsigned int front_offset;
63         unsigned int back_offset;
64         unsigned int depth_offset;
65         unsigned int w;
66         unsigned int h;
67         unsigned int pitch;
68         unsigned int pitch_bits;
69         unsigned int back_pitch;
70         unsigned int depth_pitch;
71         unsigned int cpp;
72         unsigned int chipset;
73 } drm_i915_init_t;
74
75 typedef struct _drm_i915_sarea {
76         struct drm_tex_region texList[I915_NR_TEX_REGIONS + 1];
77         int last_upload;        /* last time texture was uploaded */
78         int last_enqueue;       /* last time a buffer was enqueued */
79         int last_dispatch;      /* age of the most recently dispatched buffer */
80         int ctxOwner;           /* last context to upload state */
81         int texAge;
82         int pf_enabled;         /* is pageflipping allowed? */
83         int pf_active;
84         int pf_current_page;    /* which buffer is being displayed? */
85         int perf_boxes;         /* performance boxes to be displayed */
86         int width, height;      /* screen size in pixels */
87
88         drm_handle_t front_handle;
89         int front_offset;
90         int front_size;
91
92         drm_handle_t back_handle;
93         int back_offset;
94         int back_size;
95
96         drm_handle_t depth_handle;
97         int depth_offset;
98         int depth_size;
99
100         drm_handle_t tex_handle;
101         int tex_offset;
102         int tex_size;
103         int log_tex_granularity;
104         int pitch;
105         int rotation;           /* 0, 90, 180 or 270 */
106         int rotated_offset;
107         int rotated_size;
108         int rotated_pitch;
109         int virtualX, virtualY;
110
111         unsigned int front_tiled;
112         unsigned int back_tiled;
113         unsigned int depth_tiled;
114         unsigned int rotated_tiled;
115         unsigned int rotated2_tiled;
116
117         int pipeA_x;
118         int pipeA_y;
119         int pipeA_w;
120         int pipeA_h;
121         int pipeB_x;
122         int pipeB_y;
123         int pipeB_w;
124         int pipeB_h;
125
126         /* fill out some space for old userspace triple buffer */
127         drm_handle_t unused_handle;
128         __u32 unused1, unused2, unused3;
129
130         /* buffer object handles for static buffers. May change
131          * over the lifetime of the client.
132          */
133         __u32 front_bo_handle;
134         __u32 back_bo_handle;
135         __u32 unused_bo_handle;
136         __u32 depth_bo_handle;
137
138 } drm_i915_sarea_t;
139
140 /* due to userspace building against these headers we need some compat here */
141 #define planeA_x pipeA_x
142 #define planeA_y pipeA_y
143 #define planeA_w pipeA_w
144 #define planeA_h pipeA_h
145 #define planeB_x pipeB_x
146 #define planeB_y pipeB_y
147 #define planeB_w pipeB_w
148 #define planeB_h pipeB_h
149
150 /* Flags for perf_boxes
151  */
152 #define I915_BOX_RING_EMPTY    0x1
153 #define I915_BOX_FLIP          0x2
154 #define I915_BOX_WAIT          0x4
155 #define I915_BOX_TEXTURE_LOAD  0x8
156 #define I915_BOX_LOST_CONTEXT  0x10
157
158 /* I915 specific ioctls
159  * The device specific ioctl range is 0x40 to 0x79.
160  */
161 #define DRM_I915_INIT           0x00
162 #define DRM_I915_FLUSH          0x01
163 #define DRM_I915_FLIP           0x02
164 #define DRM_I915_BATCHBUFFER    0x03
165 #define DRM_I915_IRQ_EMIT       0x04
166 #define DRM_I915_IRQ_WAIT       0x05
167 #define DRM_I915_GETPARAM       0x06
168 #define DRM_I915_SETPARAM       0x07
169 #define DRM_I915_ALLOC          0x08
170 #define DRM_I915_FREE           0x09
171 #define DRM_I915_INIT_HEAP      0x0a
172 #define DRM_I915_CMDBUFFER      0x0b
173 #define DRM_I915_DESTROY_HEAP   0x0c
174 #define DRM_I915_SET_VBLANK_PIPE        0x0d
175 #define DRM_I915_GET_VBLANK_PIPE        0x0e
176 #define DRM_I915_VBLANK_SWAP    0x0f
177 #define DRM_I915_HWS_ADDR       0x11
178 #define DRM_I915_GEM_INIT       0x13
179 #define DRM_I915_GEM_EXECBUFFER 0x14
180 #define DRM_I915_GEM_PIN        0x15
181 #define DRM_I915_GEM_UNPIN      0x16
182 #define DRM_I915_GEM_BUSY       0x17
183 #define DRM_I915_GEM_THROTTLE   0x18
184 #define DRM_I915_GEM_ENTERVT    0x19
185 #define DRM_I915_GEM_LEAVEVT    0x1a
186 #define DRM_I915_GEM_CREATE     0x1b
187 #define DRM_I915_GEM_PREAD      0x1c
188 #define DRM_I915_GEM_PWRITE     0x1d
189 #define DRM_I915_GEM_MMAP       0x1e
190 #define DRM_I915_GEM_SET_DOMAIN 0x1f
191 #define DRM_I915_GEM_SW_FINISH  0x20
192 #define DRM_I915_GEM_SET_TILING 0x21
193 #define DRM_I915_GEM_GET_TILING 0x22
194 #define DRM_I915_GEM_GET_APERTURE 0x23
195 #define DRM_I915_GEM_MMAP_GTT   0x24
196 #define DRM_I915_GET_PIPE_FROM_CRTC_ID  0x25
197 #define DRM_I915_GEM_MADVISE    0x26
198 #define DRM_I915_OVERLAY_PUT_IMAGE      0x27
199 #define DRM_I915_OVERLAY_ATTRS  0x28
200 #define DRM_I915_GEM_EXECBUFFER2        0x29
201
202 #define DRM_IOCTL_I915_INIT             DRM_IOW( DRM_COMMAND_BASE + DRM_I915_INIT, drm_i915_init_t)
203 #define DRM_IOCTL_I915_FLUSH            DRM_IO ( DRM_COMMAND_BASE + DRM_I915_FLUSH)
204 #define DRM_IOCTL_I915_FLIP             DRM_IO ( DRM_COMMAND_BASE + DRM_I915_FLIP)
205 #define DRM_IOCTL_I915_BATCHBUFFER      DRM_IOW( DRM_COMMAND_BASE + DRM_I915_BATCHBUFFER, drm_i915_batchbuffer_t)
206 #define DRM_IOCTL_I915_IRQ_EMIT         DRM_IOWR(DRM_COMMAND_BASE + DRM_I915_IRQ_EMIT, drm_i915_irq_emit_t)
207 #define DRM_IOCTL_I915_IRQ_WAIT         DRM_IOW( DRM_COMMAND_BASE + DRM_I915_IRQ_WAIT, drm_i915_irq_wait_t)
208 #define DRM_IOCTL_I915_GETPARAM         DRM_IOWR(DRM_COMMAND_BASE + DRM_I915_GETPARAM, drm_i915_getparam_t)
209 #define DRM_IOCTL_I915_SETPARAM         DRM_IOW( DRM_COMMAND_BASE + DRM_I915_SETPARAM, drm_i915_setparam_t)
210 #define DRM_IOCTL_I915_ALLOC            DRM_IOWR(DRM_COMMAND_BASE + DRM_I915_ALLOC, drm_i915_mem_alloc_t)
211 #define DRM_IOCTL_I915_FREE             DRM_IOW( DRM_COMMAND_BASE + DRM_I915_FREE, drm_i915_mem_free_t)
212 #define DRM_IOCTL_I915_INIT_HEAP        DRM_IOW( DRM_COMMAND_BASE + DRM_I915_INIT_HEAP, drm_i915_mem_init_heap_t)
213 #define DRM_IOCTL_I915_CMDBUFFER        DRM_IOW( DRM_COMMAND_BASE + DRM_I915_CMDBUFFER, drm_i915_cmdbuffer_t)
214 #define DRM_IOCTL_I915_DESTROY_HEAP     DRM_IOW( DRM_COMMAND_BASE + DRM_I915_DESTROY_HEAP, drm_i915_mem_destroy_heap_t)
215 #define DRM_IOCTL_I915_SET_VBLANK_PIPE  DRM_IOW( DRM_COMMAND_BASE + DRM_I915_SET_VBLANK_PIPE, drm_i915_vblank_pipe_t)
216 #define DRM_IOCTL_I915_GET_VBLANK_PIPE  DRM_IOR( DRM_COMMAND_BASE + DRM_I915_GET_VBLANK_PIPE, drm_i915_vblank_pipe_t)
217 #define DRM_IOCTL_I915_VBLANK_SWAP      DRM_IOWR(DRM_COMMAND_BASE + DRM_I915_VBLANK_SWAP, drm_i915_vblank_swap_t)
218 #define DRM_IOCTL_I915_HWS_ADDR         DRM_IOW(DRM_COMMAND_BASE + DRM_I915_HWS_ADDR, struct drm_i915_gem_init)
219 #define DRM_IOCTL_I915_GEM_INIT         DRM_IOW(DRM_COMMAND_BASE + DRM_I915_GEM_INIT, struct drm_i915_gem_init)
220 #define DRM_IOCTL_I915_GEM_EXECBUFFER   DRM_IOW(DRM_COMMAND_BASE + DRM_I915_GEM_EXECBUFFER, struct drm_i915_gem_execbuffer)
221 #define DRM_IOCTL_I915_GEM_EXECBUFFER2  DRM_IOW(DRM_COMMAND_BASE + DRM_I915_GEM_EXECBUFFER2, struct drm_i915_gem_execbuffer2)
222 #define DRM_IOCTL_I915_GEM_PIN          DRM_IOWR(DRM_COMMAND_BASE + DRM_I915_GEM_PIN, struct drm_i915_gem_pin)
223 #define DRM_IOCTL_I915_GEM_UNPIN        DRM_IOW(DRM_COMMAND_BASE + DRM_I915_GEM_UNPIN, struct drm_i915_gem_unpin)
224 #define DRM_IOCTL_I915_GEM_BUSY         DRM_IOWR(DRM_COMMAND_BASE + DRM_I915_GEM_BUSY, struct drm_i915_gem_busy)
225 #define DRM_IOCTL_I915_GEM_THROTTLE     DRM_IO ( DRM_COMMAND_BASE + DRM_I915_GEM_THROTTLE)
226 #define DRM_IOCTL_I915_GEM_ENTERVT      DRM_IO(DRM_COMMAND_BASE + DRM_I915_GEM_ENTERVT)
227 #define DRM_IOCTL_I915_GEM_LEAVEVT      DRM_IO(DRM_COMMAND_BASE + DRM_I915_GEM_LEAVEVT)
228 #define DRM_IOCTL_I915_GEM_CREATE       DRM_IOWR(DRM_COMMAND_BASE + DRM_I915_GEM_CREATE, struct drm_i915_gem_create)
229 #define DRM_IOCTL_I915_GEM_PREAD        DRM_IOW (DRM_COMMAND_BASE + DRM_I915_GEM_PREAD, struct drm_i915_gem_pread)
230 #define DRM_IOCTL_I915_GEM_PWRITE       DRM_IOW (DRM_COMMAND_BASE + DRM_I915_GEM_PWRITE, struct drm_i915_gem_pwrite)
231 #define DRM_IOCTL_I915_GEM_MMAP         DRM_IOWR(DRM_COMMAND_BASE + DRM_I915_GEM_MMAP, struct drm_i915_gem_mmap)
232 #define DRM_IOCTL_I915_GEM_MMAP_GTT     DRM_IOWR(DRM_COMMAND_BASE + DRM_I915_GEM_MMAP_GTT, struct drm_i915_gem_mmap_gtt)
233 #define DRM_IOCTL_I915_GEM_SET_DOMAIN   DRM_IOW (DRM_COMMAND_BASE + DRM_I915_GEM_SET_DOMAIN, struct drm_i915_gem_set_domain)
234 #define DRM_IOCTL_I915_GEM_SW_FINISH    DRM_IOW (DRM_COMMAND_BASE + DRM_I915_GEM_SW_FINISH, struct drm_i915_gem_sw_finish)
235 #define DRM_IOCTL_I915_GEM_SET_TILING   DRM_IOWR (DRM_COMMAND_BASE + DRM_I915_GEM_SET_TILING, struct drm_i915_gem_set_tiling)
236 #define DRM_IOCTL_I915_GEM_GET_TILING   DRM_IOWR (DRM_COMMAND_BASE + DRM_I915_GEM_GET_TILING, struct drm_i915_gem_get_tiling)
237 #define DRM_IOCTL_I915_GEM_GET_APERTURE DRM_IOR  (DRM_COMMAND_BASE + DRM_I915_GEM_GET_APERTURE, struct drm_i915_gem_get_aperture)
238 #define DRM_IOCTL_I915_GET_PIPE_FROM_CRTC_ID DRM_IOWR(DRM_COMMAND_BASE + DRM_I915_GET_PIPE_FROM_CRTC_ID, struct drm_i915_get_pipe_from_crtc_id)
239 #define DRM_IOCTL_I915_GEM_MADVISE      DRM_IOWR(DRM_COMMAND_BASE + DRM_I915_GEM_MADVISE, struct drm_i915_gem_madvise)
240 #define DRM_IOCTL_I915_OVERLAY_PUT_IMAGE        DRM_IOW(DRM_COMMAND_BASE + DRM_IOCTL_I915_OVERLAY_ATTRS, struct drm_intel_overlay_put_image)
241 #define DRM_IOCTL_I915_OVERLAY_ATTRS    DRM_IOWR(DRM_COMMAND_BASE + DRM_I915_OVERLAY_ATTRS, struct drm_intel_overlay_attrs)
242
243 /* Allow drivers to submit batchbuffers directly to hardware, relying
244  * on the security mechanisms provided by hardware.
245  */
246 typedef struct drm_i915_batchbuffer {
247         int start;              /* agp offset */
248         int used;               /* nr bytes in use */
249         int DR1;                /* hw flags for GFX_OP_DRAWRECT_INFO */
250         int DR4;                /* window origin for GFX_OP_DRAWRECT_INFO */
251         int num_cliprects;      /* mulitpass with multiple cliprects? */
252         struct drm_clip_rect __user *cliprects; /* pointer to userspace cliprects */
253 } drm_i915_batchbuffer_t;
254
255 /* As above, but pass a pointer to userspace buffer which can be
256  * validated by the kernel prior to sending to hardware.
257  */
258 typedef struct _drm_i915_cmdbuffer {
259         char __user *buf;       /* pointer to userspace command buffer */
260         int sz;                 /* nr bytes in buf */
261         int DR1;                /* hw flags for GFX_OP_DRAWRECT_INFO */
262         int DR4;                /* window origin for GFX_OP_DRAWRECT_INFO */
263         int num_cliprects;      /* mulitpass with multiple cliprects? */
264         struct drm_clip_rect __user *cliprects; /* pointer to userspace cliprects */
265 } drm_i915_cmdbuffer_t;
266
267 /* Userspace can request & wait on irq's:
268  */
269 typedef struct drm_i915_irq_emit {
270         int __user *irq_seq;
271 } drm_i915_irq_emit_t;
272
273 typedef struct drm_i915_irq_wait {
274         int irq_seq;
275 } drm_i915_irq_wait_t;
276
277 /* Ioctl to query kernel params:
278  */
279 #define I915_PARAM_IRQ_ACTIVE            1
280 #define I915_PARAM_ALLOW_BATCHBUFFER     2
281 #define I915_PARAM_LAST_DISPATCH         3
282 #define I915_PARAM_CHIPSET_ID            4
283 #define I915_PARAM_HAS_GEM               5
284 #define I915_PARAM_NUM_FENCES_AVAIL      6
285 #define I915_PARAM_HAS_OVERLAY           7
286 #define I915_PARAM_HAS_PAGEFLIPPING      8
287 #define I915_PARAM_HAS_EXECBUF2          9
288 #define I915_PARAM_HAS_BSD               10
289 #define I915_PARAM_HAS_BLT               11
290 #define I915_PARAM_HAS_RELAXED_FENCING   12
291 #define I915_PARAM_HAS_COHERENT_RINGS    13
292 #define I915_PARAM_HAS_EXEC_CONSTANTS    14
293
294 typedef struct drm_i915_getparam {
295         int param;
296         int __user *value;
297 } drm_i915_getparam_t;
298
299 /* Ioctl to set kernel params:
300  */
301 #define I915_SETPARAM_USE_MI_BATCHBUFFER_START            1
302 #define I915_SETPARAM_TEX_LRU_LOG_GRANULARITY             2
303 #define I915_SETPARAM_ALLOW_BATCHBUFFER                   3
304 #define I915_SETPARAM_NUM_USED_FENCES                     4
305
306 typedef struct drm_i915_setparam {
307         int param;
308         int value;
309 } drm_i915_setparam_t;
310
311 /* A memory manager for regions of shared memory:
312  */
313 #define I915_MEM_REGION_AGP 1
314
315 typedef struct drm_i915_mem_alloc {
316         int region;
317         int alignment;
318         int size;
319         int __user *region_offset;      /* offset from start of fb or agp */
320 } drm_i915_mem_alloc_t;
321
322 typedef struct drm_i915_mem_free {
323         int region;
324         int region_offset;
325 } drm_i915_mem_free_t;
326
327 typedef struct drm_i915_mem_init_heap {
328         int region;
329         int size;
330         int start;
331 } drm_i915_mem_init_heap_t;
332
333 /* Allow memory manager to be torn down and re-initialized (eg on
334  * rotate):
335  */
336 typedef struct drm_i915_mem_destroy_heap {
337         int region;
338 } drm_i915_mem_destroy_heap_t;
339
340 /* Allow X server to configure which pipes to monitor for vblank signals
341  */
342 #define DRM_I915_VBLANK_PIPE_A  1
343 #define DRM_I915_VBLANK_PIPE_B  2
344
345 typedef struct drm_i915_vblank_pipe {
346         int pipe;
347 } drm_i915_vblank_pipe_t;
348
349 /* Schedule buffer swap at given vertical blank:
350  */
351 typedef struct drm_i915_vblank_swap {
352         drm_drawable_t drawable;
353         enum drm_vblank_seq_type seqtype;
354         unsigned int sequence;
355 } drm_i915_vblank_swap_t;
356
357 typedef struct drm_i915_hws_addr {
358         __u64 addr;
359 } drm_i915_hws_addr_t;
360
361 struct drm_i915_gem_init {
362         /**
363          * Beginning offset in the GTT to be managed by the DRM memory
364          * manager.
365          */
366         __u64 gtt_start;
367         /**
368          * Ending offset in the GTT to be managed by the DRM memory
369          * manager.
370          */
371         __u64 gtt_end;
372 };
373
374 struct drm_i915_gem_create {
375         /**
376          * Requested size for the object.
377          *
378          * The (page-aligned) allocated size for the object will be returned.
379          */
380         __u64 size;
381         /**
382          * Returned handle for the object.
383          *
384          * Object handles are nonzero.
385          */
386         __u32 handle;
387         __u32 pad;
388 };
389
390 struct drm_i915_gem_pread {
391         /** Handle for the object being read. */
392         __u32 handle;
393         __u32 pad;
394         /** Offset into the object to read from */
395         __u64 offset;
396         /** Length of data to read */
397         __u64 size;
398         /**
399          * Pointer to write the data into.
400          *
401          * This is a fixed-size type for 32/64 compatibility.
402          */
403         __u64 data_ptr;
404 };
405
406 struct drm_i915_gem_pwrite {
407         /** Handle for the object being written to. */
408         __u32 handle;
409         __u32 pad;
410         /** Offset into the object to write to */
411         __u64 offset;
412         /** Length of data to write */
413         __u64 size;
414         /**
415          * Pointer to read the data from.
416          *
417          * This is a fixed-size type for 32/64 compatibility.
418          */
419         __u64 data_ptr;
420 };
421
422 struct drm_i915_gem_mmap {
423         /** Handle for the object being mapped. */
424         __u32 handle;
425         __u32 pad;
426         /** Offset in the object to map. */
427         __u64 offset;
428         /**
429          * Length of data to map.
430          *
431          * The value will be page-aligned.
432          */
433         __u64 size;
434         /**
435          * Returned pointer the data was mapped at.
436          *
437          * This is a fixed-size type for 32/64 compatibility.
438          */
439         __u64 addr_ptr;
440 };
441
442 struct drm_i915_gem_mmap_gtt {
443         /** Handle for the object being mapped. */
444         __u32 handle;
445         __u32 pad;
446         /**
447          * Fake offset to use for subsequent mmap call
448          *
449          * This is a fixed-size type for 32/64 compatibility.
450          */
451         __u64 offset;
452 };
453
454 struct drm_i915_gem_set_domain {
455         /** Handle for the object */
456         __u32 handle;
457
458         /** New read domains */
459         __u32 read_domains;
460
461         /** New write domain */
462         __u32 write_domain;
463 };
464
465 struct drm_i915_gem_sw_finish {
466         /** Handle for the object */
467         __u32 handle;
468 };
469
470 struct drm_i915_gem_relocation_entry {
471         /**
472          * Handle of the buffer being pointed to by this relocation entry.
473          *
474          * It's appealing to make this be an index into the mm_validate_entry
475          * list to refer to the buffer, but this allows the driver to create
476          * a relocation list for state buffers and not re-write it per
477          * exec using the buffer.
478          */
479         __u32 target_handle;
480
481         /**
482          * Value to be added to the offset of the target buffer to make up
483          * the relocation entry.
484          */
485         __u32 delta;
486
487         /** Offset in the buffer the relocation entry will be written into */
488         __u64 offset;
489
490         /**
491          * Offset value of the target buffer that the relocation entry was last
492          * written as.
493          *
494          * If the buffer has the same offset as last time, we can skip syncing
495          * and writing the relocation.  This value is written back out by
496          * the execbuffer ioctl when the relocation is written.
497          */
498         __u64 presumed_offset;
499
500         /**
501          * Target memory domains read by this operation.
502          */
503         __u32 read_domains;
504
505         /**
506          * Target memory domains written by this operation.
507          *
508          * Note that only one domain may be written by the whole
509          * execbuffer operation, so that where there are conflicts,
510          * the application will get -EINVAL back.
511          */
512         __u32 write_domain;
513 };
514
515 /** @{
516  * Intel memory domains
517  *
518  * Most of these just align with the various caches in
519  * the system and are used to flush and invalidate as
520  * objects end up cached in different domains.
521  */
522 /** CPU cache */
523 #define I915_GEM_DOMAIN_CPU             0x00000001
524 /** Render cache, used by 2D and 3D drawing */
525 #define I915_GEM_DOMAIN_RENDER          0x00000002
526 /** Sampler cache, used by texture engine */
527 #define I915_GEM_DOMAIN_SAMPLER         0x00000004
528 /** Command queue, used to load batch buffers */
529 #define I915_GEM_DOMAIN_COMMAND         0x00000008
530 /** Instruction cache, used by shader programs */
531 #define I915_GEM_DOMAIN_INSTRUCTION     0x00000010
532 /** Vertex address cache */
533 #define I915_GEM_DOMAIN_VERTEX          0x00000020
534 /** GTT domain - aperture and scanout */
535 #define I915_GEM_DOMAIN_GTT             0x00000040
536 /** @} */
537
538 struct drm_i915_gem_exec_object {
539         /**
540          * User's handle for a buffer to be bound into the GTT for this
541          * operation.
542          */
543         __u32 handle;
544
545         /** Number of relocations to be performed on this buffer */
546         __u32 relocation_count;
547         /**
548          * Pointer to array of struct drm_i915_gem_relocation_entry containing
549          * the relocations to be performed in this buffer.
550          */
551         __u64 relocs_ptr;
552
553         /** Required alignment in graphics aperture */
554         __u64 alignment;
555
556         /**
557          * Returned value of the updated offset of the object, for future
558          * presumed_offset writes.
559          */
560         __u64 offset;
561 };
562
563 struct drm_i915_gem_execbuffer {
564         /**
565          * List of buffers to be validated with their relocations to be
566          * performend on them.
567          *
568          * This is a pointer to an array of struct drm_i915_gem_validate_entry.
569          *
570          * These buffers must be listed in an order such that all relocations
571          * a buffer is performing refer to buffers that have already appeared
572          * in the validate list.
573          */
574         __u64 buffers_ptr;
575         __u32 buffer_count;
576
577         /** Offset in the batchbuffer to start execution from. */
578         __u32 batch_start_offset;
579         /** Bytes used in batchbuffer from batch_start_offset */
580         __u32 batch_len;
581         __u32 DR1;
582         __u32 DR4;
583         __u32 num_cliprects;
584         /** This is a struct drm_clip_rect *cliprects */
585         __u64 cliprects_ptr;
586 };
587
588 struct drm_i915_gem_exec_object2 {
589         /**
590          * User's handle for a buffer to be bound into the GTT for this
591          * operation.
592          */
593         __u32 handle;
594
595         /** Number of relocations to be performed on this buffer */
596         __u32 relocation_count;
597         /**
598          * Pointer to array of struct drm_i915_gem_relocation_entry containing
599          * the relocations to be performed in this buffer.
600          */
601         __u64 relocs_ptr;
602
603         /** Required alignment in graphics aperture */
604         __u64 alignment;
605
606         /**
607          * Returned value of the updated offset of the object, for future
608          * presumed_offset writes.
609          */
610         __u64 offset;
611
612 #define EXEC_OBJECT_NEEDS_FENCE (1<<0)
613         __u64 flags;
614         __u64 rsvd1;
615         __u64 rsvd2;
616 };
617
618 struct drm_i915_gem_execbuffer2 {
619         /**
620          * List of gem_exec_object2 structs
621          */
622         __u64 buffers_ptr;
623         __u32 buffer_count;
624
625         /** Offset in the batchbuffer to start execution from. */
626         __u32 batch_start_offset;
627         /** Bytes used in batchbuffer from batch_start_offset */
628         __u32 batch_len;
629         __u32 DR1;
630         __u32 DR4;
631         __u32 num_cliprects;
632         /** This is a struct drm_clip_rect *cliprects */
633         __u64 cliprects_ptr;
634 #define I915_EXEC_RING_MASK              (7<<0)
635 #define I915_EXEC_DEFAULT                (0<<0)
636 #define I915_EXEC_RENDER                 (1<<0)
637 #define I915_EXEC_BSD                    (2<<0)
638 #define I915_EXEC_BLT                    (3<<0)
639
640 /* Used for switching the constants addressing mode on gen4+ RENDER ring.
641  * Gen6+ only supports relative addressing to dynamic state (default) and
642  * absolute addressing.
643  *
644  * These flags are ignored for the BSD and BLT rings.
645  */
646 #define I915_EXEC_CONSTANTS_MASK        (3<<6)
647 #define I915_EXEC_CONSTANTS_REL_GENERAL (0<<6) /* default */
648 #define I915_EXEC_CONSTANTS_ABSOLUTE    (1<<6)
649 #define I915_EXEC_CONSTANTS_REL_SURFACE (2<<6) /* gen4/5 only */
650         __u64 flags;
651         __u64 rsvd1;
652         __u64 rsvd2;
653 };
654
655 struct drm_i915_gem_pin {
656         /** Handle of the buffer to be pinned. */
657         __u32 handle;
658         __u32 pad;
659
660         /** alignment required within the aperture */
661         __u64 alignment;
662
663         /** Returned GTT offset of the buffer. */
664         __u64 offset;
665 };
666
667 struct drm_i915_gem_unpin {
668         /** Handle of the buffer to be unpinned. */
669         __u32 handle;
670         __u32 pad;
671 };
672
673 struct drm_i915_gem_busy {
674         /** Handle of the buffer to check for busy */
675         __u32 handle;
676
677         /** Return busy status (1 if busy, 0 if idle) */
678         __u32 busy;
679 };
680
681 #define I915_TILING_NONE        0
682 #define I915_TILING_X           1
683 #define I915_TILING_Y           2
684
685 #define I915_BIT_6_SWIZZLE_NONE         0
686 #define I915_BIT_6_SWIZZLE_9            1
687 #define I915_BIT_6_SWIZZLE_9_10         2
688 #define I915_BIT_6_SWIZZLE_9_11         3
689 #define I915_BIT_6_SWIZZLE_9_10_11      4
690 /* Not seen by userland */
691 #define I915_BIT_6_SWIZZLE_UNKNOWN      5
692 /* Seen by userland. */
693 #define I915_BIT_6_SWIZZLE_9_17         6
694 #define I915_BIT_6_SWIZZLE_9_10_17      7
695
696 struct drm_i915_gem_set_tiling {
697         /** Handle of the buffer to have its tiling state updated */
698         __u32 handle;
699
700         /**
701          * Tiling mode for the object (I915_TILING_NONE, I915_TILING_X,
702          * I915_TILING_Y).
703          *
704          * This value is to be set on request, and will be updated by the
705          * kernel on successful return with the actual chosen tiling layout.
706          *
707          * The tiling mode may be demoted to I915_TILING_NONE when the system
708          * has bit 6 swizzling that can't be managed correctly by GEM.
709          *
710          * Buffer contents become undefined when changing tiling_mode.
711          */
712         __u32 tiling_mode;
713
714         /**
715          * Stride in bytes for the object when in I915_TILING_X or
716          * I915_TILING_Y.
717          */
718         __u32 stride;
719
720         /**
721          * Returned address bit 6 swizzling required for CPU access through
722          * mmap mapping.
723          */
724         __u32 swizzle_mode;
725 };
726
727 struct drm_i915_gem_get_tiling {
728         /** Handle of the buffer to get tiling state for. */
729         __u32 handle;
730
731         /**
732          * Current tiling mode for the object (I915_TILING_NONE, I915_TILING_X,
733          * I915_TILING_Y).
734          */
735         __u32 tiling_mode;
736
737         /**
738          * Returned address bit 6 swizzling required for CPU access through
739          * mmap mapping.
740          */
741         __u32 swizzle_mode;
742 };
743
744 struct drm_i915_gem_get_aperture {
745         /** Total size of the aperture used by i915_gem_execbuffer, in bytes */
746         __u64 aper_size;
747
748         /**
749          * Available space in the aperture used by i915_gem_execbuffer, in
750          * bytes
751          */
752         __u64 aper_available_size;
753 };
754
755 struct drm_i915_get_pipe_from_crtc_id {
756         /** ID of CRTC being requested **/
757         __u32 crtc_id;
758
759         /** pipe of requested CRTC **/
760         __u32 pipe;
761 };
762
763 #define I915_MADV_WILLNEED 0
764 #define I915_MADV_DONTNEED 1
765 #define __I915_MADV_PURGED 2 /* internal state */
766
767 struct drm_i915_gem_madvise {
768         /** Handle of the buffer to change the backing store advice */
769         __u32 handle;
770
771         /* Advice: either the buffer will be needed again in the near future,
772          *         or wont be and could be discarded under memory pressure.
773          */
774         __u32 madv;
775
776         /** Whether the backing store still exists. */
777         __u32 retained;
778 };
779
780 /* flags */
781 #define I915_OVERLAY_TYPE_MASK          0xff
782 #define I915_OVERLAY_YUV_PLANAR         0x01
783 #define I915_OVERLAY_YUV_PACKED         0x02
784 #define I915_OVERLAY_RGB                0x03
785
786 #define I915_OVERLAY_DEPTH_MASK         0xff00
787 #define I915_OVERLAY_RGB24              0x1000
788 #define I915_OVERLAY_RGB16              0x2000
789 #define I915_OVERLAY_RGB15              0x3000
790 #define I915_OVERLAY_YUV422             0x0100
791 #define I915_OVERLAY_YUV411             0x0200
792 #define I915_OVERLAY_YUV420             0x0300
793 #define I915_OVERLAY_YUV410             0x0400
794
795 #define I915_OVERLAY_SWAP_MASK          0xff0000
796 #define I915_OVERLAY_NO_SWAP            0x000000
797 #define I915_OVERLAY_UV_SWAP            0x010000
798 #define I915_OVERLAY_Y_SWAP             0x020000
799 #define I915_OVERLAY_Y_AND_UV_SWAP      0x030000
800
801 #define I915_OVERLAY_FLAGS_MASK         0xff000000
802 #define I915_OVERLAY_ENABLE             0x01000000
803
804 struct drm_intel_overlay_put_image {
805         /* various flags and src format description */
806         __u32 flags;
807         /* source picture description */
808         __u32 bo_handle;
809         /* stride values and offsets are in bytes, buffer relative */
810         __u16 stride_Y; /* stride for packed formats */
811         __u16 stride_UV;
812         __u32 offset_Y; /* offset for packet formats */
813         __u32 offset_U;
814         __u32 offset_V;
815         /* in pixels */
816         __u16 src_width;
817         __u16 src_height;
818         /* to compensate the scaling factors for partially covered surfaces */
819         __u16 src_scan_width;
820         __u16 src_scan_height;
821         /* output crtc description */
822         __u32 crtc_id;
823         __u16 dst_x;
824         __u16 dst_y;
825         __u16 dst_width;
826         __u16 dst_height;
827 };
828
829 /* flags */
830 #define I915_OVERLAY_UPDATE_ATTRS       (1<<0)
831 #define I915_OVERLAY_UPDATE_GAMMA       (1<<1)
832 struct drm_intel_overlay_attrs {
833         __u32 flags;
834         __u32 color_key;
835         __s32 brightness;
836         __u32 contrast;
837         __u32 saturation;
838         __u32 gamma0;
839         __u32 gamma1;
840         __u32 gamma2;
841         __u32 gamma3;
842         __u32 gamma4;
843         __u32 gamma5;
844 };
845
846 #endif                          /* _I915_DRM_H_ */