drivers/usb/host/ehci.h

   1 /*
   2  * Copyright (c) 2001-2002 by David Brownell
   3  *
   4  * This program is free software; you can redistribute it and/or modify it
   5  * under the terms of the GNU General Public License as published by the
   6  * Free Software Foundation; either version 2 of the License, or (at your
   7  * option) any later version.
   8  *
   9  * This program is distributed in the hope that it will be useful, but
  10  * WITHOUT ANY WARRANTY; without even the implied warranty of MERCHANTABILITY
  11  * or FITNESS FOR A PARTICULAR PURPOSE.  See the GNU General Public License
  12  * for more details.
  13  *
  14  * You should have received a copy of the GNU General Public License
  15  * along with this program; if not, write to the Free Software Foundation,
  16  * Inc., 675 Mass Ave, Cambridge, MA 02139, USA.
  17  */
  18
  19 #ifndef __LINUX_EHCI_HCD_H
  20 #define __LINUX_EHCI_HCD_H
  21
  22 /* definitions used for the EHCI driver */
  23
  24 /*
  25  * __hc32 and __hc16 are "Host Controller" types, they may be equivalent to
  26  * __leXX (normally) or __beXX (given EHCI_BIG_ENDIAN_DESC), depending on
  27  * the host controller implementation.
  28  *
  29  * To facilitate the strongest possible byte-order checking from "sparse"
  30  * and so on, we use __leXX unless that's not practical.
  31  */
  32 #ifdef CONFIG_USB_EHCI_BIG_ENDIAN_DESC
  33 typedef __u32 __bitwise __hc32;
  34 typedef __u16 __bitwise __hc16;
  35 #else
  36 #define __hc32  __le32
  37 #define __hc16  __le16
  38 #endif
  39
  40 /* statistics can be kept for tuning/monitoring */
  41 struct ehci_stats {
  42         /* irq usage */
  43         unsigned long           normal;
  44         unsigned long           error;
  45         unsigned long           reclaim;
  46         unsigned long           lost_iaa;
  47
  48         /* termination of urbs from core */
  49         unsigned long           complete;
  50         unsigned long           unlink;
  51 };
  52
  53 /* ehci_hcd->lock guards shared data against other CPUs:
  54  *   ehci_hcd:  async, reclaim, periodic (and shadow), ...
  55  *   usb_host_endpoint: hcpriv
  56  *   ehci_qh:   qh_next, qtd_list
  57  *   ehci_qtd:  qtd_list
  58  *
  59  * Also, hold this lock when talking to HC registers or
  60  * when updating hw_* fields in shared qh/qtd/... structures.
  61  */
  62
  63 #define EHCI_MAX_ROOT_PORTS     15              /* see HCS_N_PORTS */
  64
  65 struct ehci_hcd {                       /* one per controller */
  66         /* glue to PCI and HCD framework */
  67         struct ehci_caps __iomem *caps;
  68         struct ehci_regs __iomem *regs;
  69         struct ehci_dbg_port __iomem *debug;
  70
  71         __u32                   hcs_params;     /* cached register copy */
  72         spinlock_t              lock;
  73
  74         /* async schedule support */
  75         struct ehci_qh          *async;
  76         struct ehci_qh          *dummy;         /* For AMD quirk use */
  77         struct ehci_qh          *reclaim;
  78         struct ehci_qh          *qh_scan_next;
  79         unsigned                scanning : 1;
  80
  81         /* periodic schedule support */
  82 #define DEFAULT_I_TDPS          1024            /* some HCs can do less */
  83         unsigned                periodic_size;
  84         __hc32                  *periodic;      /* hw periodic table */
  85         dma_addr_t              periodic_dma;
  86         unsigned                i_thresh;       /* uframes HC might cache */
  87
  88         union ehci_shadow       *pshadow;       /* mirror hw periodic table */
  89         int                     next_uframe;    /* scan periodic, start here */
  90         unsigned                periodic_sched; /* periodic activity count */
  91         unsigned                uframe_periodic_max; /* max periodic time per uframe */
  92
  93
  94         /* list of itds & sitds completed while clock_frame was still active */
  95         struct list_head        cached_itd_list;
  96         struct list_head        cached_sitd_list;
  97         unsigned                clock_frame;
  98
  99         /* per root hub port */
 100         unsigned long           reset_done [EHCI_MAX_ROOT_PORTS];
 101
 102         /* bit vectors (one bit per port) */
 103         unsigned long           bus_suspended;          /* which ports were
 104                         already suspended at the start of a bus suspend */
 105         unsigned long           companion_ports;        /* which ports are
 106                         dedicated to the companion controller */
 107         unsigned long           owned_ports;            /* which ports are
 108                         owned by the companion during a bus suspend */
 109         unsigned long           port_c_suspend;         /* which ports have
 110                         the change-suspend feature turned on */
 111         unsigned long           suspended_ports;        /* which ports are
 112                         suspended */
 113
 114         /* per-HC memory pools (could be per-bus, but ...) */
 115         struct dma_pool         *qh_pool;       /* qh per active urb */
 116         struct dma_pool         *qtd_pool;      /* one or more per qh */
 117         struct dma_pool         *itd_pool;      /* itd per iso urb */
 118         struct dma_pool         *sitd_pool;     /* sitd per split iso urb */
 119
 120         struct timer_list       iaa_watchdog;
 121         struct timer_list       watchdog;
 122         unsigned long           actions;
 123         unsigned                periodic_stamp;
 124         unsigned                random_frame;
 125         unsigned long           next_statechange;
 126         ktime_t                 last_periodic_enable;
 127         u32                     command;
 128
 129         /* SILICON QUIRKS */
 130         unsigned                no_selective_suspend:1;
 131         unsigned                has_fsl_port_bug:1; /* FreeScale */
 132         unsigned                big_endian_mmio:1;
 133         unsigned                big_endian_desc:1;
 134         unsigned                big_endian_capbase:1;
 135         unsigned                has_amcc_usb23:1;
 136         unsigned                need_io_watchdog:1;
 137         unsigned                broken_periodic:1;
 138         unsigned                amd_pll_fix:1;
 139         unsigned                fs_i_thresh:1;  /* Intel iso scheduling */
 140         unsigned                use_dummy_qh:1; /* AMD Frame List table quirk*/
 141         unsigned                has_synopsys_hc_bug:1; /* Synopsys HC */
 142         unsigned                frame_index_bug:1; /* MosChip (AKA NetMos) */
 143 #ifdef CONFIG_USB_EHCI_TEGRA
 144         unsigned                controller_resets_phy:1;
 145         unsigned                controller_remote_wakeup:1;
 146 #endif
 147
 148         /* required for usb32 quirk */
 149         #define OHCI_CTRL_HCFS          (3 << 6)
 150         #define OHCI_USB_OPER           (2 << 6)
 151         #define OHCI_USB_SUSPEND        (3 << 6)
 152
 153         #define OHCI_HCCTRL_OFFSET      0x4
 154         #define OHCI_HCCTRL_LEN         0x4
 155         __hc32                  *ohci_hcctrl_reg;
 156         unsigned                has_hostpc:1;
 157         unsigned                has_lpm:1;  /* support link power management */
 158         unsigned                has_ppcd:1; /* support per-port change bits */
 159         u8                      sbrn;           /* packed release number */
 160
 161         /* irq statistics */
 162 #ifdef EHCI_STATS
 163         struct ehci_stats       stats;
 164 #       define COUNT(x) do { (x)++; } while (0)
 165 #else
 166 #       define COUNT(x) do {} while (0)
 167 #endif
 168
 169         /* debug files */
 170 #ifdef DEBUG
 171         struct dentry           *debug_dir;
 172 #endif
 173 };
 174
 175 /* convert between an HCD pointer and the corresponding EHCI_HCD */
 176 static inline struct ehci_hcd *hcd_to_ehci (struct usb_hcd *hcd)
 177 {
 178         return (struct ehci_hcd *) (hcd->hcd_priv);
 179 }
 180 static inline struct usb_hcd *ehci_to_hcd (struct ehci_hcd *ehci)
 181 {
 182         return container_of ((void *) ehci, struct usb_hcd, hcd_priv);
 183 }
 184
 185
 186 static inline void
 187 iaa_watchdog_start(struct ehci_hcd *ehci)
 188 {
 189         WARN_ON(timer_pending(&ehci->iaa_watchdog));
 190         mod_timer(&ehci->iaa_watchdog,
 191                         jiffies + msecs_to_jiffies(EHCI_IAA_MSECS));
 192 }
 193
 194 static inline void iaa_watchdog_done(struct ehci_hcd *ehci)
 195 {
 196         del_timer(&ehci->iaa_watchdog);
 197 }
 198
 199 enum ehci_timer_action {
 200         TIMER_IO_WATCHDOG,
 201         TIMER_ASYNC_SHRINK,
 202         TIMER_ASYNC_OFF,
 203 };
 204
 205 static inline void
 206 timer_action_done (struct ehci_hcd *ehci, enum ehci_timer_action action)
 207 {
 208         clear_bit (action, &ehci->actions);
 209 }
 210
 211 static void free_cached_lists(struct ehci_hcd *ehci);
 212
 213 /*-------------------------------------------------------------------------*/
 214
 215 #include <linux/usb/ehci_def.h>
 216
 217 /*-------------------------------------------------------------------------*/
 218
 219 #define QTD_NEXT(ehci, dma)     cpu_to_hc32(ehci, (u32)dma)
 220
 221 /*
 222  * EHCI Specification 0.95 Section 3.5
 223  * QTD: describe data transfer components (buffer, direction, ...)
 224  * See Fig 3-6 "Queue Element Transfer Descriptor Block Diagram".
 225  *
 226  * These are associated only with "QH" (Queue Head) structures,
 227  * used with control, bulk, and interrupt transfers.
 228  */
 229 struct ehci_qtd {
 230         /* first part defined by EHCI spec */
 231         __hc32                  hw_next;        /* see EHCI 3.5.1 */
 232         __hc32                  hw_alt_next;    /* see EHCI 3.5.2 */
 233         __hc32                  hw_token;       /* see EHCI 3.5.3 */
 234 #define QTD_TOGGLE      (1 << 31)       /* data toggle */
 235 #define QTD_LENGTH(tok) (((tok)>>16) & 0x7fff)
 236 #define QTD_IOC         (1 << 15)       /* interrupt on complete */
 237 #define QTD_CERR(tok)   (((tok)>>10) & 0x3)
 238 #define QTD_PID(tok)    (((tok)>>8) & 0x3)
 239 #define QTD_STS_ACTIVE  (1 << 7)        /* HC may execute this */
 240 #define QTD_STS_HALT    (1 << 6)        /* halted on error */
 241 #define QTD_STS_DBE     (1 << 5)        /* data buffer error (in HC) */
 242 #define QTD_STS_BABBLE  (1 << 4)        /* device was babbling (qtd halted) */
 243 #define QTD_STS_XACT    (1 << 3)        /* device gave illegal response */
 244 #define QTD_STS_MMF     (1 << 2)        /* incomplete split transaction */
 245 #define QTD_STS_STS     (1 << 1)        /* split transaction state */
 246 #define QTD_STS_PING    (1 << 0)        /* issue PING? */
 247
 248 #define ACTIVE_BIT(ehci)        cpu_to_hc32(ehci, QTD_STS_ACTIVE)
 249 #define HALT_BIT(ehci)          cpu_to_hc32(ehci, QTD_STS_HALT)
 250 #define STATUS_BIT(ehci)        cpu_to_hc32(ehci, QTD_STS_STS)
 251
 252         __hc32                  hw_buf [5];        /* see EHCI 3.5.4 */
 253         __hc32                  hw_buf_hi [5];        /* Appendix B */
 254
 255         /* the rest is HCD-private */
 256         dma_addr_t              qtd_dma;                /* qtd address */
 257         struct list_head        qtd_list;               /* sw qtd list */
 258         struct urb              *urb;                   /* qtd's urb */
 259         size_t                  length;                 /* length of buffer */
 260 } __attribute__ ((aligned (32)));
 261
 262 /* mask NakCnt+T in qh->hw_alt_next */
 263 #define QTD_MASK(ehci)  cpu_to_hc32 (ehci, ~0x1f)
 264
 265 #define IS_SHORT_READ(token) (QTD_LENGTH (token) != 0 && QTD_PID (token) == 1)
 266
 267 /*-------------------------------------------------------------------------*/
 268
 269 /* type tag from {qh,itd,sitd,fstn}->hw_next */
 270 #define Q_NEXT_TYPE(ehci,dma)   ((dma) & cpu_to_hc32(ehci, 3 << 1))
 271
 272 /*
 273  * Now the following defines are not converted using the
 274  * cpu_to_le32() macro anymore, since we have to support
 275  * "dynamic" switching between be and le support, so that the driver
 276  * can be used on one system with SoC EHCI controller using big-endian
 277  * descriptors as well as a normal little-endian PCI EHCI controller.
 278  */
 279 /* values for that type tag */
 280 #define Q_TYPE_ITD      (0 << 1)
 281 #define Q_TYPE_QH       (1 << 1)
 282 #define Q_TYPE_SITD     (2 << 1)
 283 #define Q_TYPE_FSTN     (3 << 1)
 284
 285 /* next async queue entry, or pointer to interrupt/periodic QH */
 286 #define QH_NEXT(ehci,dma)       (cpu_to_hc32(ehci, (((u32)dma)&~0x01f)|Q_TYPE_QH))
 287
 288 /* for periodic/async schedules and qtd lists, mark end of list */
 289 #define EHCI_LIST_END(ehci)     cpu_to_hc32(ehci, 1) /* "null pointer" to hw */
 290
 291 /*
 292  * Entries in periodic shadow table are pointers to one of four kinds
 293  * of data structure.  That's dictated by the hardware; a type tag is
 294  * encoded in the low bits of the hardware's periodic schedule.  Use
 295  * Q_NEXT_TYPE to get the tag.
 296  *
 297  * For entries in the async schedule, the type tag always says "qh".
 298  */
 299 union ehci_shadow {
 300         struct ehci_qh          *qh;            /* Q_TYPE_QH */
 301         struct ehci_itd         *itd;           /* Q_TYPE_ITD */
 302         struct ehci_sitd        *sitd;          /* Q_TYPE_SITD */
 303         struct ehci_fstn        *fstn;          /* Q_TYPE_FSTN */
 304         __hc32                  *hw_next;       /* (all types) */
 305         void                    *ptr;
 306 };
 307
 308 /*-------------------------------------------------------------------------*/
 309
 310 /*
 311  * EHCI Specification 0.95 Section 3.6
 312  * QH: describes control/bulk/interrupt endpoints
 313  * See Fig 3-7 "Queue Head Structure Layout".
 314  *
 315  * These appear in both the async and (for interrupt) periodic schedules.
 316  */
 317
 318 /* first part defined by EHCI spec */
 319 struct ehci_qh_hw {
 320         __hc32                  hw_next;        /* see EHCI 3.6.1 */
 321         __hc32                  hw_info1;       /* see EHCI 3.6.2 */
 322 #define QH_HEAD         0x00008000
 323         __hc32                  hw_info2;        /* see EHCI 3.6.2 */
 324 #define QH_SMASK        0x000000ff
 325 #define QH_CMASK        0x0000ff00
 326 #define QH_HUBADDR      0x007f0000
 327 #define QH_HUBPORT      0x3f800000
 328 #define QH_MULT         0xc0000000
 329         __hc32                  hw_current;     /* qtd list - see EHCI 3.6.4 */
 330
 331         /* qtd overlay (hardware parts of a struct ehci_qtd) */
 332         __hc32                  hw_qtd_next;
 333         __hc32                  hw_alt_next;
 334         __hc32                  hw_token;
 335         __hc32                  hw_buf [5];
 336         __hc32                  hw_buf_hi [5];
 337 } __attribute__ ((aligned(32)));
 338
 339 struct ehci_qh {
 340         struct ehci_qh_hw       *hw;
 341         /* the rest is HCD-private */
 342         dma_addr_t              qh_dma;         /* address of qh */
 343         union ehci_shadow       qh_next;        /* ptr to qh; or periodic */
 344         struct list_head        qtd_list;       /* sw qtd list */
 345         struct ehci_qtd         *dummy;
 346         struct ehci_qh          *reclaim;       /* next to reclaim */
 347
 348         struct ehci_hcd         *ehci;
 349         unsigned long           unlink_time;
 350
 351         /*
 352          * Do NOT use atomic operations for QH refcounting. On some CPUs
 353          * (PPC7448 for example), atomic operations cannot be performed on
 354          * memory that is cache-inhibited (i.e. being used for DMA).
 355          * Spinlocks are used to protect all QH fields.
 356          */
 357         u32                     refcount;
 358         unsigned                stamp;
 359
 360         u8                      needs_rescan;   /* Dequeue during giveback */
 361         u8                      qh_state;
 362 #define QH_STATE_LINKED         1               /* HC sees this */
 363 #define QH_STATE_UNLINK         2               /* HC may still see this */
 364 #define QH_STATE_IDLE           3               /* HC doesn't see this */
 365 #define QH_STATE_UNLINK_WAIT    4               /* LINKED and on reclaim q */
 366 #define QH_STATE_COMPLETING     5               /* don't touch token.HALT */
 367
 368         u8                      xacterrs;       /* XactErr retry counter */
 369 #define QH_XACTERR_MAX          32              /* XactErr retry limit */
 370
 371         /* periodic schedule info */
 372         u8                      usecs;          /* intr bandwidth */
 373         u8                      gap_uf;         /* uframes split/csplit gap */
 374         u8                      c_usecs;        /* ... split completion bw */
 375         u16                     tt_usecs;       /* tt downstream bandwidth */
 376         unsigned short          period;         /* polling interval */
 377         unsigned short          start;          /* where polling starts */
 378 #define NO_FRAME ((unsigned short)~0)                   /* pick new start */
 379
 380         struct usb_device       *dev;           /* access to TT */
 381         unsigned                is_out:1;       /* bulk or intr OUT */
 382         unsigned                clearing_tt:1;  /* Clear-TT-Buf in progress */
 383 };
 384
 385 /*-------------------------------------------------------------------------*/
 386
 387 /* description of one iso transaction (up to 3 KB data if highspeed) */
 388 struct ehci_iso_packet {
 389         /* These will be copied to iTD when scheduling */
 390         u64                     bufp;           /* itd->hw_bufp{,_hi}[pg] |= */
 391         __hc32                  transaction;    /* itd->hw_transaction[i] |= */
 392         u8                      cross;          /* buf crosses pages */
 393         /* for full speed OUT splits */
 394         u32                     buf1;
 395 };
 396
 397 /* temporary schedule data for packets from iso urbs (both speeds)
 398  * each packet is one logical usb transaction to the device (not TT),
 399  * beginning at stream->next_uframe
 400  */
 401 struct ehci_iso_sched {
 402         struct list_head        td_list;
 403         unsigned                span;
 404         struct ehci_iso_packet  packet [0];
 405 };
 406
 407 /*
 408  * ehci_iso_stream - groups all (s)itds for this endpoint.
 409  * acts like a qh would, if EHCI had them for ISO.
 410  */
 411 struct ehci_iso_stream {
 412         /* first field matches ehci_hq, but is NULL */
 413         struct ehci_qh_hw       *hw;
 414
 415         u32                     refcount;
 416         u8                      bEndpointAddress;
 417         u8                      highspeed;
 418         struct list_head        td_list;        /* queued itds/sitds */
 419         struct list_head        free_list;      /* list of unused itds/sitds */
 420         struct usb_device       *udev;
 421         struct usb_host_endpoint *ep;
 422
 423         /* output of (re)scheduling */
 424         int                     next_uframe;
 425         __hc32                  splits;
 426
 427         /* the rest is derived from the endpoint descriptor,
 428          * trusting urb->interval == f(epdesc->bInterval) and
 429          * including the extra info for hw_bufp[0..2]
 430          */
 431         u8                      usecs, c_usecs;
 432         u16                     interval;
 433         u16                     tt_usecs;
 434         u16                     maxp;
 435         u16                     raw_mask;
 436         unsigned                bandwidth;
 437
 438         /* This is used to initialize iTD's hw_bufp fields */
 439         __hc32                  buf0;
 440         __hc32                  buf1;
 441         __hc32                  buf2;
 442
 443         /* this is used to initialize sITD's tt info */
 444         __hc32                  address;
 445 };
 446
 447 /*-------------------------------------------------------------------------*/
 448
 449 /*
 450  * EHCI Specification 0.95 Section 3.3
 451  * Fig 3-4 "Isochronous Transaction Descriptor (iTD)"
 452  *
 453  * Schedule records for high speed iso xfers
 454  */
 455 struct ehci_itd {
 456         /* first part defined by EHCI spec */
 457         __hc32                  hw_next;           /* see EHCI 3.3.1 */
 458         __hc32                  hw_transaction [8]; /* see EHCI 3.3.2 */
 459 #define EHCI_ISOC_ACTIVE        (1<<31)        /* activate transfer this slot */
 460 #define EHCI_ISOC_BUF_ERR       (1<<30)        /* Data buffer error */
 461 #define EHCI_ISOC_BABBLE        (1<<29)        /* babble detected */
 462 #define EHCI_ISOC_XACTERR       (1<<28)        /* XactErr - transaction error */
 463 #define EHCI_ITD_LENGTH(tok)    (((tok)>>16) & 0x0fff)
 464 #define EHCI_ITD_IOC            (1 << 15)       /* interrupt on complete */
 465
 466 #define ITD_ACTIVE(ehci)        cpu_to_hc32(ehci, EHCI_ISOC_ACTIVE)
 467
 468         __hc32                  hw_bufp [7];    /* see EHCI 3.3.3 */
 469         __hc32                  hw_bufp_hi [7]; /* Appendix B */
 470
 471         /* the rest is HCD-private */
 472         dma_addr_t              itd_dma;        /* for this itd */
 473         union ehci_shadow       itd_next;       /* ptr to periodic q entry */
 474
 475         struct urb              *urb;
 476         struct ehci_iso_stream  *stream;        /* endpoint's queue */
 477         struct list_head        itd_list;       /* list of stream's itds */
 478
 479         /* any/all hw_transactions here may be used by that urb */
 480         unsigned                frame;          /* where scheduled */
 481         unsigned                pg;
 482         unsigned                index[8];       /* in urb->iso_frame_desc */
 483 } __attribute__ ((aligned (32)));
 484
 485 /*-------------------------------------------------------------------------*/
 486
 487 /*
 488  * EHCI Specification 0.95 Section 3.4
 489  * siTD, aka split-transaction isochronous Transfer Descriptor
 490  *       ... describe full speed iso xfers through TT in hubs
 491  * see Figure 3-5 "Split-transaction Isochronous Transaction Descriptor (siTD)
 492  */
 493 struct ehci_sitd {
 494         /* first part defined by EHCI spec */
 495         __hc32                  hw_next;
 496 /* uses bit field macros above - see EHCI 0.95 Table 3-8 */
 497         __hc32                  hw_fullspeed_ep;        /* EHCI table 3-9 */
 498         __hc32                  hw_uframe;              /* EHCI table 3-10 */
 499         __hc32                  hw_results;             /* EHCI table 3-11 */
 500 #define SITD_IOC        (1 << 31)       /* interrupt on completion */
 501 #define SITD_PAGE       (1 << 30)       /* buffer 0/1 */
 502 #define SITD_LENGTH(x)  (0x3ff & ((x)>>16))
 503 #define SITD_STS_ACTIVE (1 << 7)        /* HC may execute this */
 504 #define SITD_STS_ERR    (1 << 6)        /* error from TT */
 505 #define SITD_STS_DBE    (1 << 5)        /* data buffer error (in HC) */
 506 #define SITD_STS_BABBLE (1 << 4)        /* device was babbling */
 507 #define SITD_STS_XACT   (1 << 3)        /* illegal IN response */
 508 #define SITD_STS_MMF    (1 << 2)        /* incomplete split transaction */
 509 #define SITD_STS_STS    (1 << 1)        /* split transaction state */
 510
 511 #define SITD_ACTIVE(ehci)       cpu_to_hc32(ehci, SITD_STS_ACTIVE)
 512
 513         __hc32                  hw_buf [2];             /* EHCI table 3-12 */
 514         __hc32                  hw_backpointer;         /* EHCI table 3-13 */
 515         __hc32                  hw_buf_hi [2];          /* Appendix B */
 516
 517         /* the rest is HCD-private */
 518         dma_addr_t              sitd_dma;
 519         union ehci_shadow       sitd_next;      /* ptr to periodic q entry */
 520
 521         struct urb              *urb;
 522         struct ehci_iso_stream  *stream;        /* endpoint's queue */
 523         struct list_head        sitd_list;      /* list of stream's sitds */
 524         unsigned                frame;
 525         unsigned                index;
 526 } __attribute__ ((aligned (32)));
 527
 528 /*-------------------------------------------------------------------------*/
 529
 530 /*
 531  * EHCI Specification 0.96 Section 3.7
 532  * Periodic Frame Span Traversal Node (FSTN)
 533  *
 534  * Manages split interrupt transactions (using TT) that span frame boundaries
 535  * into uframes 0/1; see 4.12.2.2.  In those uframes, a "save place" FSTN
 536  * makes the HC jump (back) to a QH to scan for fs/ls QH completions until
 537  * it hits a "restore" FSTN; then it returns to finish other uframe 0/1 work.
 538  */
 539 struct ehci_fstn {
 540         __hc32                  hw_next;        /* any periodic q entry */
 541         __hc32                  hw_prev;        /* qh or EHCI_LIST_END */
 542
 543         /* the rest is HCD-private */
 544         dma_addr_t              fstn_dma;
 545         union ehci_shadow       fstn_next;      /* ptr to periodic q entry */
 546 } __attribute__ ((aligned (32)));
 547
 548 /*-------------------------------------------------------------------------*/
 549
 550 /* Prepare the PORTSC wakeup flags during controller suspend/resume */
 551
 552 #define ehci_prepare_ports_for_controller_suspend(ehci, do_wakeup)      \
 553                 ehci_adjust_port_wakeup_flags(ehci, true, do_wakeup);
 554
 555 #define ehci_prepare_ports_for_controller_resume(ehci)                  \
 556                 ehci_adjust_port_wakeup_flags(ehci, false, false);
 557
 558 /*-------------------------------------------------------------------------*/
 559
 560 #ifdef CONFIG_USB_EHCI_ROOT_HUB_TT
 561
 562 /*
 563  * Some EHCI controllers have a Transaction Translator built into the
 564  * root hub. This is a non-standard feature.  Each controller will need
 565  * to add code to the following inline functions, and call them as
 566  * needed (mostly in root hub code).
 567  */
 568
 569 #define ehci_is_TDI(e)                  (ehci_to_hcd(e)->has_tt)
 570
 571 /* Returns the speed of a device attached to a port on the root hub. */
 572 static inline unsigned int
 573 ehci_port_speed(struct ehci_hcd *ehci, unsigned int portsc)
 574 {
 575         if (ehci_is_TDI(ehci)) {
 576                 switch ((portsc >> (ehci->has_hostpc ? 25 : 26)) & 3) {
 577                 case 0:
 578                         return 0;
 579                 case 1:
 580                         return USB_PORT_STAT_LOW_SPEED;
 581                 case 2:
 582                 default:
 583                         return USB_PORT_STAT_HIGH_SPEED;
 584                 }
 585         }
 586         return USB_PORT_STAT_HIGH_SPEED;
 587 }
 588
 589 #else
 590
 591 #define ehci_is_TDI(e)                  (0)
 592
 593 #define ehci_port_speed(ehci, portsc)   USB_PORT_STAT_HIGH_SPEED
 594 #endif
 595
 596 /*-------------------------------------------------------------------------*/
 597
 598 #ifdef CONFIG_PPC_83xx
 599 /* Some Freescale processors have an erratum in which the TT
 600  * port number in the queue head was 0..N-1 instead of 1..N.
 601  */
 602 #define ehci_has_fsl_portno_bug(e)              ((e)->has_fsl_port_bug)
 603 #else
 604 #define ehci_has_fsl_portno_bug(e)              (0)
 605 #endif
 606
 607 /*
 608  * While most USB host controllers implement their registers in
 609  * little-endian format, a minority (celleb companion chip) implement
 610  * them in big endian format.
 611  *
 612  * This attempts to support either format at compile time without a
 613  * runtime penalty, or both formats with the additional overhead
 614  * of checking a flag bit.
 615  *
 616  * ehci_big_endian_capbase is a special quirk for controllers that
 617  * implement the HC capability registers as separate registers and not
 618  * as fields of a 32-bit register.
 619  */
 620
 621 #ifdef CONFIG_USB_EHCI_BIG_ENDIAN_MMIO
 622 #define ehci_big_endian_mmio(e)         ((e)->big_endian_mmio)
 623 #define ehci_big_endian_capbase(e)      ((e)->big_endian_capbase)
 624 #else
 625 #define ehci_big_endian_mmio(e)         0
 626 #define ehci_big_endian_capbase(e)      0
 627 #endif
 628
 629 /*
 630  * Big-endian read/write functions are arch-specific.
 631  * Other arches can be added if/when they're needed.
 632  */
 633 #if defined(CONFIG_ARM) && defined(CONFIG_ARCH_IXP4XX)
 634 #define readl_be(addr)          __raw_readl((__force unsigned *)addr)
 635 #define writel_be(val, addr)    __raw_writel(val, (__force unsigned *)addr)
 636 #endif
 637
 638 static inline unsigned int ehci_readl(const struct ehci_hcd *ehci,
 639                 __u32 __iomem * regs)
 640 {
 641 #ifdef CONFIG_USB_EHCI_BIG_ENDIAN_MMIO
 642         return ehci_big_endian_mmio(ehci) ?
 643                 readl_be(regs) :
 644                 readl(regs);
 645 #else
 646         return readl(regs);
 647 #endif
 648 }
 649
 650 static inline void ehci_writel(const struct ehci_hcd *ehci,
 651                 const unsigned int val, __u32 __iomem *regs)
 652 {
 653 #ifdef CONFIG_USB_EHCI_BIG_ENDIAN_MMIO
 654         ehci_big_endian_mmio(ehci) ?
 655                 writel_be(val, regs) :
 656                 writel(val, regs);
 657 #else
 658         writel(val, regs);
 659 #endif
 660 }
 661
 662 /*
 663  * On certain ppc-44x SoC there is a HW issue, that could only worked around with
 664  * explicit suspend/operate of OHCI. This function hereby makes sense only on that arch.
 665  * Other common bits are dependent on has_amcc_usb23 quirk flag.
 666  */
 667 #ifdef CONFIG_44x
 668 static inline void set_ohci_hcfs(struct ehci_hcd *ehci, int operational)
 669 {
 670         u32 hc_control;
 671
 672         hc_control = (readl_be(ehci->ohci_hcctrl_reg) & ~OHCI_CTRL_HCFS);
 673         if (operational)
 674                 hc_control |= OHCI_USB_OPER;
 675         else
 676                 hc_control |= OHCI_USB_SUSPEND;
 677
 678         writel_be(hc_control, ehci->ohci_hcctrl_reg);
 679         (void) readl_be(ehci->ohci_hcctrl_reg);
 680 }
 681 #else
 682 static inline void set_ohci_hcfs(struct ehci_hcd *ehci, int operational)
 683 { }
 684 #endif
 685
 686 /*-------------------------------------------------------------------------*/
 687
 688 /*
 689  * The AMCC 440EPx not only implements its EHCI registers in big-endian
 690  * format, but also its DMA data structures (descriptors).
 691  *
 692  * EHCI controllers accessed through PCI work normally (little-endian
 693  * everywhere), so we won't bother supporting a BE-only mode for now.
 694  */
 695 #ifdef CONFIG_USB_EHCI_BIG_ENDIAN_DESC
 696 #define ehci_big_endian_desc(e)         ((e)->big_endian_desc)
 697
 698 /* cpu to ehci */
 699 static inline __hc32 cpu_to_hc32 (const struct ehci_hcd *ehci, const u32 x)
 700 {
 701         return ehci_big_endian_desc(ehci)
 702                 ? (__force __hc32)cpu_to_be32(x)
 703                 : (__force __hc32)cpu_to_le32(x);
 704 }
 705
 706 /* ehci to cpu */
 707 static inline u32 hc32_to_cpu (const struct ehci_hcd *ehci, const __hc32 x)
 708 {
 709         return ehci_big_endian_desc(ehci)
 710                 ? be32_to_cpu((__force __be32)x)
 711                 : le32_to_cpu((__force __le32)x);
 712 }
 713
 714 static inline u32 hc32_to_cpup (const struct ehci_hcd *ehci, const __hc32 *x)
 715 {
 716         return ehci_big_endian_desc(ehci)
 717                 ? be32_to_cpup((__force __be32 *)x)
 718                 : le32_to_cpup((__force __le32 *)x);
 719 }
 720
 721 #else
 722
 723 /* cpu to ehci */
 724 static inline __hc32 cpu_to_hc32 (const struct ehci_hcd *ehci, const u32 x)
 725 {
 726         return cpu_to_le32(x);
 727 }
 728
 729 /* ehci to cpu */
 730 static inline u32 hc32_to_cpu (const struct ehci_hcd *ehci, const __hc32 x)
 731 {
 732         return le32_to_cpu(x);
 733 }
 734
 735 static inline u32 hc32_to_cpup (const struct ehci_hcd *ehci, const __hc32 *x)
 736 {
 737         return le32_to_cpup(x);
 738 }
 739
 740 #endif
 741
 742 /*-------------------------------------------------------------------------*/
 743
 744 #ifdef CONFIG_PCI
 745
 746 /* For working around the MosChip frame-index-register bug */
 747 static unsigned ehci_read_frame_index(struct ehci_hcd *ehci);
 748
 749 #else
 750
 751 static inline unsigned ehci_read_frame_index(struct ehci_hcd *ehci)
 752 {
 753         return ehci_readl(ehci, &ehci->regs->frame_index);
 754 }
 755
 756 #endif
 757
 758 /*
 759  * Writing to dma coherent memory on ARM may be delayed via L2
 760  * writing buffer, so introduce the helper which can flush L2 writing
 761  * buffer into memory immediately, especially used to flush ehci
 762  * descriptor to memory.
 763  * */
 764 #ifdef  CONFIG_ARM_DMA_MEM_BUFFERABLE
 765 static inline void ehci_sync_mem(void)
 766 {
 767         mb();
 768 }
 769 #else
 770 static inline void ehci_sync_mem()
 771 {
 772 }
 773 #endif
 774
 775 /*-------------------------------------------------------------------------*/
 776
 777 #ifndef DEBUG
 778 #define STUB_DEBUG_FILES
 779 #endif  /* DEBUG */
 780
 781 /*-------------------------------------------------------------------------*/
 782
 783 #endif /* __LINUX_EHCI_HCD_H */