Merge branch 'master'
[linux-2.6.git] / drivers / scsi / ahci.c
1 /*
2  *  ahci.c - AHCI SATA support
3  *
4  *  Maintained by:  Jeff Garzik <jgarzik@pobox.com>
5  *                  Please ALWAYS copy linux-ide@vger.kernel.org
6  *                  on emails.
7  *
8  *  Copyright 2004-2005 Red Hat, Inc.
9  *
10  *
11  *  This program is free software; you can redistribute it and/or modify
12  *  it under the terms of the GNU General Public License as published by
13  *  the Free Software Foundation; either version 2, or (at your option)
14  *  any later version.
15  *
16  *  This program is distributed in the hope that it will be useful,
17  *  but WITHOUT ANY WARRANTY; without even the implied warranty of
18  *  MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
19  *  GNU General Public License for more details.
20  *
21  *  You should have received a copy of the GNU General Public License
22  *  along with this program; see the file COPYING.  If not, write to
23  *  the Free Software Foundation, 675 Mass Ave, Cambridge, MA 02139, USA.
24  *
25  *
26  * libata documentation is available via 'make {ps|pdf}docs',
27  * as Documentation/DocBook/libata.*
28  *
29  * AHCI hardware documentation:
30  * http://www.intel.com/technology/serialata/pdf/rev1_0.pdf
31  * http://www.intel.com/technology/serialata/pdf/rev1_1.pdf
32  *
33  */
34
35 #include <linux/kernel.h>
36 #include <linux/module.h>
37 #include <linux/pci.h>
38 #include <linux/init.h>
39 #include <linux/blkdev.h>
40 #include <linux/delay.h>
41 #include <linux/interrupt.h>
42 #include <linux/sched.h>
43 #include <linux/dma-mapping.h>
44 #include <linux/device.h>
45 #include <scsi/scsi_host.h>
46 #include <scsi/scsi_cmnd.h>
47 #include <linux/libata.h>
48 #include <asm/io.h>
49
50 #define DRV_NAME        "ahci"
51 #define DRV_VERSION     "1.2"
52
53
54 enum {
55         AHCI_PCI_BAR            = 5,
56         AHCI_MAX_SG             = 168, /* hardware max is 64K */
57         AHCI_DMA_BOUNDARY       = 0xffffffff,
58         AHCI_USE_CLUSTERING     = 0,
59         AHCI_CMD_SLOT_SZ        = 32 * 32,
60         AHCI_RX_FIS_SZ          = 256,
61         AHCI_CMD_TBL_HDR        = 0x80,
62         AHCI_CMD_TBL_CDB        = 0x40,
63         AHCI_CMD_TBL_SZ         = AHCI_CMD_TBL_HDR + (AHCI_MAX_SG * 16),
64         AHCI_PORT_PRIV_DMA_SZ   = AHCI_CMD_SLOT_SZ + AHCI_CMD_TBL_SZ +
65                                   AHCI_RX_FIS_SZ,
66         AHCI_IRQ_ON_SG          = (1 << 31),
67         AHCI_CMD_ATAPI          = (1 << 5),
68         AHCI_CMD_WRITE          = (1 << 6),
69
70         RX_FIS_D2H_REG          = 0x40, /* offset of D2H Register FIS data */
71
72         board_ahci              = 0,
73
74         /* global controller registers */
75         HOST_CAP                = 0x00, /* host capabilities */
76         HOST_CTL                = 0x04, /* global host control */
77         HOST_IRQ_STAT           = 0x08, /* interrupt status */
78         HOST_PORTS_IMPL         = 0x0c, /* bitmap of implemented ports */
79         HOST_VERSION            = 0x10, /* AHCI spec. version compliancy */
80
81         /* HOST_CTL bits */
82         HOST_RESET              = (1 << 0),  /* reset controller; self-clear */
83         HOST_IRQ_EN             = (1 << 1),  /* global IRQ enable */
84         HOST_AHCI_EN            = (1 << 31), /* AHCI enabled */
85
86         /* HOST_CAP bits */
87         HOST_CAP_64             = (1 << 31), /* PCI DAC (64-bit DMA) support */
88
89         /* registers for each SATA port */
90         PORT_LST_ADDR           = 0x00, /* command list DMA addr */
91         PORT_LST_ADDR_HI        = 0x04, /* command list DMA addr hi */
92         PORT_FIS_ADDR           = 0x08, /* FIS rx buf addr */
93         PORT_FIS_ADDR_HI        = 0x0c, /* FIS rx buf addr hi */
94         PORT_IRQ_STAT           = 0x10, /* interrupt status */
95         PORT_IRQ_MASK           = 0x14, /* interrupt enable/disable mask */
96         PORT_CMD                = 0x18, /* port command */
97         PORT_TFDATA             = 0x20, /* taskfile data */
98         PORT_SIG                = 0x24, /* device TF signature */
99         PORT_CMD_ISSUE          = 0x38, /* command issue */
100         PORT_SCR                = 0x28, /* SATA phy register block */
101         PORT_SCR_STAT           = 0x28, /* SATA phy register: SStatus */
102         PORT_SCR_CTL            = 0x2c, /* SATA phy register: SControl */
103         PORT_SCR_ERR            = 0x30, /* SATA phy register: SError */
104         PORT_SCR_ACT            = 0x34, /* SATA phy register: SActive */
105
106         /* PORT_IRQ_{STAT,MASK} bits */
107         PORT_IRQ_COLD_PRES      = (1 << 31), /* cold presence detect */
108         PORT_IRQ_TF_ERR         = (1 << 30), /* task file error */
109         PORT_IRQ_HBUS_ERR       = (1 << 29), /* host bus fatal error */
110         PORT_IRQ_HBUS_DATA_ERR  = (1 << 28), /* host bus data error */
111         PORT_IRQ_IF_ERR         = (1 << 27), /* interface fatal error */
112         PORT_IRQ_IF_NONFATAL    = (1 << 26), /* interface non-fatal error */
113         PORT_IRQ_OVERFLOW       = (1 << 24), /* xfer exhausted available S/G */
114         PORT_IRQ_BAD_PMP        = (1 << 23), /* incorrect port multiplier */
115
116         PORT_IRQ_PHYRDY         = (1 << 22), /* PhyRdy changed */
117         PORT_IRQ_DEV_ILCK       = (1 << 7), /* device interlock */
118         PORT_IRQ_CONNECT        = (1 << 6), /* port connect change status */
119         PORT_IRQ_SG_DONE        = (1 << 5), /* descriptor processed */
120         PORT_IRQ_UNK_FIS        = (1 << 4), /* unknown FIS rx'd */
121         PORT_IRQ_SDB_FIS        = (1 << 3), /* Set Device Bits FIS rx'd */
122         PORT_IRQ_DMAS_FIS       = (1 << 2), /* DMA Setup FIS rx'd */
123         PORT_IRQ_PIOS_FIS       = (1 << 1), /* PIO Setup FIS rx'd */
124         PORT_IRQ_D2H_REG_FIS    = (1 << 0), /* D2H Register FIS rx'd */
125
126         PORT_IRQ_FATAL          = PORT_IRQ_TF_ERR |
127                                   PORT_IRQ_HBUS_ERR |
128                                   PORT_IRQ_HBUS_DATA_ERR |
129                                   PORT_IRQ_IF_ERR,
130         DEF_PORT_IRQ            = PORT_IRQ_FATAL | PORT_IRQ_PHYRDY |
131                                   PORT_IRQ_CONNECT | PORT_IRQ_SG_DONE |
132                                   PORT_IRQ_UNK_FIS | PORT_IRQ_SDB_FIS |
133                                   PORT_IRQ_DMAS_FIS | PORT_IRQ_PIOS_FIS |
134                                   PORT_IRQ_D2H_REG_FIS,
135
136         /* PORT_CMD bits */
137         PORT_CMD_ATAPI          = (1 << 24), /* Device is ATAPI */
138         PORT_CMD_LIST_ON        = (1 << 15), /* cmd list DMA engine running */
139         PORT_CMD_FIS_ON         = (1 << 14), /* FIS DMA engine running */
140         PORT_CMD_FIS_RX         = (1 << 4), /* Enable FIS receive DMA engine */
141         PORT_CMD_POWER_ON       = (1 << 2), /* Power up device */
142         PORT_CMD_SPIN_UP        = (1 << 1), /* Spin up device */
143         PORT_CMD_START          = (1 << 0), /* Enable port DMA engine */
144
145         PORT_CMD_ICC_ACTIVE     = (0x1 << 28), /* Put i/f in active state */
146         PORT_CMD_ICC_PARTIAL    = (0x2 << 28), /* Put i/f in partial state */
147         PORT_CMD_ICC_SLUMBER    = (0x6 << 28), /* Put i/f in slumber state */
148
149         /* hpriv->flags bits */
150         AHCI_FLAG_MSI           = (1 << 0),
151 };
152
153 struct ahci_cmd_hdr {
154         u32                     opts;
155         u32                     status;
156         u32                     tbl_addr;
157         u32                     tbl_addr_hi;
158         u32                     reserved[4];
159 };
160
161 struct ahci_sg {
162         u32                     addr;
163         u32                     addr_hi;
164         u32                     reserved;
165         u32                     flags_size;
166 };
167
168 struct ahci_host_priv {
169         unsigned long           flags;
170         u32                     cap;    /* cache of HOST_CAP register */
171         u32                     port_map; /* cache of HOST_PORTS_IMPL reg */
172 };
173
174 struct ahci_port_priv {
175         struct ahci_cmd_hdr     *cmd_slot;
176         dma_addr_t              cmd_slot_dma;
177         void                    *cmd_tbl;
178         dma_addr_t              cmd_tbl_dma;
179         struct ahci_sg          *cmd_tbl_sg;
180         void                    *rx_fis;
181         dma_addr_t              rx_fis_dma;
182 };
183
184 static u32 ahci_scr_read (struct ata_port *ap, unsigned int sc_reg);
185 static void ahci_scr_write (struct ata_port *ap, unsigned int sc_reg, u32 val);
186 static int ahci_init_one (struct pci_dev *pdev, const struct pci_device_id *ent);
187 static int ahci_qc_issue(struct ata_queued_cmd *qc);
188 static irqreturn_t ahci_interrupt (int irq, void *dev_instance, struct pt_regs *regs);
189 static void ahci_phy_reset(struct ata_port *ap);
190 static void ahci_irq_clear(struct ata_port *ap);
191 static void ahci_eng_timeout(struct ata_port *ap);
192 static int ahci_port_start(struct ata_port *ap);
193 static void ahci_port_stop(struct ata_port *ap);
194 static void ahci_tf_read(struct ata_port *ap, struct ata_taskfile *tf);
195 static void ahci_qc_prep(struct ata_queued_cmd *qc);
196 static u8 ahci_check_status(struct ata_port *ap);
197 static inline int ahci_host_intr(struct ata_port *ap, struct ata_queued_cmd *qc);
198 static void ahci_remove_one (struct pci_dev *pdev);
199
200 static struct scsi_host_template ahci_sht = {
201         .module                 = THIS_MODULE,
202         .name                   = DRV_NAME,
203         .ioctl                  = ata_scsi_ioctl,
204         .queuecommand           = ata_scsi_queuecmd,
205         .eh_strategy_handler    = ata_scsi_error,
206         .can_queue              = ATA_DEF_QUEUE,
207         .this_id                = ATA_SHT_THIS_ID,
208         .sg_tablesize           = AHCI_MAX_SG,
209         .max_sectors            = ATA_MAX_SECTORS,
210         .cmd_per_lun            = ATA_SHT_CMD_PER_LUN,
211         .emulated               = ATA_SHT_EMULATED,
212         .use_clustering         = AHCI_USE_CLUSTERING,
213         .proc_name              = DRV_NAME,
214         .dma_boundary           = AHCI_DMA_BOUNDARY,
215         .slave_configure        = ata_scsi_slave_config,
216         .bios_param             = ata_std_bios_param,
217 };
218
219 static const struct ata_port_operations ahci_ops = {
220         .port_disable           = ata_port_disable,
221
222         .check_status           = ahci_check_status,
223         .check_altstatus        = ahci_check_status,
224         .dev_select             = ata_noop_dev_select,
225
226         .tf_read                = ahci_tf_read,
227
228         .phy_reset              = ahci_phy_reset,
229
230         .qc_prep                = ahci_qc_prep,
231         .qc_issue               = ahci_qc_issue,
232
233         .eng_timeout            = ahci_eng_timeout,
234
235         .irq_handler            = ahci_interrupt,
236         .irq_clear              = ahci_irq_clear,
237
238         .scr_read               = ahci_scr_read,
239         .scr_write              = ahci_scr_write,
240
241         .port_start             = ahci_port_start,
242         .port_stop              = ahci_port_stop,
243 };
244
245 static const struct ata_port_info ahci_port_info[] = {
246         /* board_ahci */
247         {
248                 .sht            = &ahci_sht,
249                 .host_flags     = ATA_FLAG_SATA | ATA_FLAG_NO_LEGACY |
250                                   ATA_FLAG_SATA_RESET | ATA_FLAG_MMIO |
251                                   ATA_FLAG_PIO_DMA,
252                 .pio_mask       = 0x1f, /* pio0-4 */
253                 .udma_mask      = 0x7f, /* udma0-6 ; FIXME */
254                 .port_ops       = &ahci_ops,
255         },
256 };
257
258 static const struct pci_device_id ahci_pci_tbl[] = {
259         { PCI_VENDOR_ID_INTEL, 0x2652, PCI_ANY_ID, PCI_ANY_ID, 0, 0,
260           board_ahci }, /* ICH6 */
261         { PCI_VENDOR_ID_INTEL, 0x2653, PCI_ANY_ID, PCI_ANY_ID, 0, 0,
262           board_ahci }, /* ICH6M */
263         { PCI_VENDOR_ID_INTEL, 0x27c1, PCI_ANY_ID, PCI_ANY_ID, 0, 0,
264           board_ahci }, /* ICH7 */
265         { PCI_VENDOR_ID_INTEL, 0x27c5, PCI_ANY_ID, PCI_ANY_ID, 0, 0,
266           board_ahci }, /* ICH7M */
267         { PCI_VENDOR_ID_INTEL, 0x27c3, PCI_ANY_ID, PCI_ANY_ID, 0, 0,
268           board_ahci }, /* ICH7R */
269         { PCI_VENDOR_ID_AL, 0x5288, PCI_ANY_ID, PCI_ANY_ID, 0, 0,
270           board_ahci }, /* ULi M5288 */
271         { PCI_VENDOR_ID_INTEL, 0x2681, PCI_ANY_ID, PCI_ANY_ID, 0, 0,
272           board_ahci }, /* ESB2 */
273         { PCI_VENDOR_ID_INTEL, 0x2682, PCI_ANY_ID, PCI_ANY_ID, 0, 0,
274           board_ahci }, /* ESB2 */
275         { PCI_VENDOR_ID_INTEL, 0x2683, PCI_ANY_ID, PCI_ANY_ID, 0, 0,
276           board_ahci }, /* ESB2 */
277         { PCI_VENDOR_ID_INTEL, 0x27c6, PCI_ANY_ID, PCI_ANY_ID, 0, 0,
278           board_ahci }, /* ICH7-M DH */
279         { PCI_VENDOR_ID_INTEL, 0x2821, PCI_ANY_ID, PCI_ANY_ID, 0, 0,
280           board_ahci }, /* ICH8 */
281         { PCI_VENDOR_ID_INTEL, 0x2822, PCI_ANY_ID, PCI_ANY_ID, 0, 0,
282           board_ahci }, /* ICH8 */
283         { PCI_VENDOR_ID_INTEL, 0x2824, PCI_ANY_ID, PCI_ANY_ID, 0, 0,
284           board_ahci }, /* ICH8 */
285         { PCI_VENDOR_ID_INTEL, 0x2829, PCI_ANY_ID, PCI_ANY_ID, 0, 0,
286           board_ahci }, /* ICH8M */
287         { PCI_VENDOR_ID_INTEL, 0x282a, PCI_ANY_ID, PCI_ANY_ID, 0, 0,
288           board_ahci }, /* ICH8M */
289         { 0x197b, 0x2360, PCI_ANY_ID, PCI_ANY_ID, 0, 0,
290           board_ahci }, /* JMicron JMB360 */
291         { 0x197b, 0x2363, PCI_ANY_ID, PCI_ANY_ID, 0, 0,
292           board_ahci }, /* JMicron JMB363 */
293         { }     /* terminate list */
294 };
295
296
297 static struct pci_driver ahci_pci_driver = {
298         .name                   = DRV_NAME,
299         .id_table               = ahci_pci_tbl,
300         .probe                  = ahci_init_one,
301         .remove                 = ahci_remove_one,
302 };
303
304
305 static inline unsigned long ahci_port_base_ul (unsigned long base, unsigned int port)
306 {
307         return base + 0x100 + (port * 0x80);
308 }
309
310 static inline void __iomem *ahci_port_base (void __iomem *base, unsigned int port)
311 {
312         return (void __iomem *) ahci_port_base_ul((unsigned long)base, port);
313 }
314
315 static int ahci_port_start(struct ata_port *ap)
316 {
317         struct device *dev = ap->host_set->dev;
318         struct ahci_host_priv *hpriv = ap->host_set->private_data;
319         struct ahci_port_priv *pp;
320         void __iomem *mmio = ap->host_set->mmio_base;
321         void __iomem *port_mmio = ahci_port_base(mmio, ap->port_no);
322         void *mem;
323         dma_addr_t mem_dma;
324         int rc;
325
326         pp = kmalloc(sizeof(*pp), GFP_KERNEL);
327         if (!pp)
328                 return -ENOMEM;
329         memset(pp, 0, sizeof(*pp));
330
331         rc = ata_pad_alloc(ap, dev);
332         if (rc) {
333                 kfree(pp);
334                 return rc;
335         }
336
337         mem = dma_alloc_coherent(dev, AHCI_PORT_PRIV_DMA_SZ, &mem_dma, GFP_KERNEL);
338         if (!mem) {
339                 ata_pad_free(ap, dev);
340                 kfree(pp);
341                 return -ENOMEM;
342         }
343         memset(mem, 0, AHCI_PORT_PRIV_DMA_SZ);
344
345         /*
346          * First item in chunk of DMA memory: 32-slot command table,
347          * 32 bytes each in size
348          */
349         pp->cmd_slot = mem;
350         pp->cmd_slot_dma = mem_dma;
351
352         mem += AHCI_CMD_SLOT_SZ;
353         mem_dma += AHCI_CMD_SLOT_SZ;
354
355         /*
356          * Second item: Received-FIS area
357          */
358         pp->rx_fis = mem;
359         pp->rx_fis_dma = mem_dma;
360
361         mem += AHCI_RX_FIS_SZ;
362         mem_dma += AHCI_RX_FIS_SZ;
363
364         /*
365          * Third item: data area for storing a single command
366          * and its scatter-gather table
367          */
368         pp->cmd_tbl = mem;
369         pp->cmd_tbl_dma = mem_dma;
370
371         pp->cmd_tbl_sg = mem + AHCI_CMD_TBL_HDR;
372
373         ap->private_data = pp;
374
375         if (hpriv->cap & HOST_CAP_64)
376                 writel((pp->cmd_slot_dma >> 16) >> 16, port_mmio + PORT_LST_ADDR_HI);
377         writel(pp->cmd_slot_dma & 0xffffffff, port_mmio + PORT_LST_ADDR);
378         readl(port_mmio + PORT_LST_ADDR); /* flush */
379
380         if (hpriv->cap & HOST_CAP_64)
381                 writel((pp->rx_fis_dma >> 16) >> 16, port_mmio + PORT_FIS_ADDR_HI);
382         writel(pp->rx_fis_dma & 0xffffffff, port_mmio + PORT_FIS_ADDR);
383         readl(port_mmio + PORT_FIS_ADDR); /* flush */
384
385         writel(PORT_CMD_ICC_ACTIVE | PORT_CMD_FIS_RX |
386                PORT_CMD_POWER_ON | PORT_CMD_SPIN_UP |
387                PORT_CMD_START, port_mmio + PORT_CMD);
388         readl(port_mmio + PORT_CMD); /* flush */
389
390         return 0;
391 }
392
393
394 static void ahci_port_stop(struct ata_port *ap)
395 {
396         struct device *dev = ap->host_set->dev;
397         struct ahci_port_priv *pp = ap->private_data;
398         void __iomem *mmio = ap->host_set->mmio_base;
399         void __iomem *port_mmio = ahci_port_base(mmio, ap->port_no);
400         u32 tmp;
401
402         tmp = readl(port_mmio + PORT_CMD);
403         tmp &= ~(PORT_CMD_START | PORT_CMD_FIS_RX);
404         writel(tmp, port_mmio + PORT_CMD);
405         readl(port_mmio + PORT_CMD); /* flush */
406
407         /* spec says 500 msecs for each PORT_CMD_{START,FIS_RX} bit, so
408          * this is slightly incorrect.
409          */
410         msleep(500);
411
412         ap->private_data = NULL;
413         dma_free_coherent(dev, AHCI_PORT_PRIV_DMA_SZ,
414                           pp->cmd_slot, pp->cmd_slot_dma);
415         ata_pad_free(ap, dev);
416         kfree(pp);
417 }
418
419 static u32 ahci_scr_read (struct ata_port *ap, unsigned int sc_reg_in)
420 {
421         unsigned int sc_reg;
422
423         switch (sc_reg_in) {
424         case SCR_STATUS:        sc_reg = 0; break;
425         case SCR_CONTROL:       sc_reg = 1; break;
426         case SCR_ERROR:         sc_reg = 2; break;
427         case SCR_ACTIVE:        sc_reg = 3; break;
428         default:
429                 return 0xffffffffU;
430         }
431
432         return readl((void __iomem *) ap->ioaddr.scr_addr + (sc_reg * 4));
433 }
434
435
436 static void ahci_scr_write (struct ata_port *ap, unsigned int sc_reg_in,
437                                u32 val)
438 {
439         unsigned int sc_reg;
440
441         switch (sc_reg_in) {
442         case SCR_STATUS:        sc_reg = 0; break;
443         case SCR_CONTROL:       sc_reg = 1; break;
444         case SCR_ERROR:         sc_reg = 2; break;
445         case SCR_ACTIVE:        sc_reg = 3; break;
446         default:
447                 return;
448         }
449
450         writel(val, (void __iomem *) ap->ioaddr.scr_addr + (sc_reg * 4));
451 }
452
453 static void ahci_phy_reset(struct ata_port *ap)
454 {
455         void __iomem *port_mmio = (void __iomem *) ap->ioaddr.cmd_addr;
456         struct ata_taskfile tf;
457         struct ata_device *dev = &ap->device[0];
458         u32 new_tmp, tmp;
459
460         __sata_phy_reset(ap);
461
462         if (ap->flags & ATA_FLAG_PORT_DISABLED)
463                 return;
464
465         tmp = readl(port_mmio + PORT_SIG);
466         tf.lbah         = (tmp >> 24)   & 0xff;
467         tf.lbam         = (tmp >> 16)   & 0xff;
468         tf.lbal         = (tmp >> 8)    & 0xff;
469         tf.nsect        = (tmp)         & 0xff;
470
471         dev->class = ata_dev_classify(&tf);
472         if (!ata_dev_present(dev)) {
473                 ata_port_disable(ap);
474                 return;
475         }
476
477         /* Make sure port's ATAPI bit is set appropriately */
478         new_tmp = tmp = readl(port_mmio + PORT_CMD);
479         if (dev->class == ATA_DEV_ATAPI)
480                 new_tmp |= PORT_CMD_ATAPI;
481         else
482                 new_tmp &= ~PORT_CMD_ATAPI;
483         if (new_tmp != tmp) {
484                 writel(new_tmp, port_mmio + PORT_CMD);
485                 readl(port_mmio + PORT_CMD); /* flush */
486         }
487 }
488
489 static u8 ahci_check_status(struct ata_port *ap)
490 {
491         void __iomem *mmio = (void __iomem *) ap->ioaddr.cmd_addr;
492
493         return readl(mmio + PORT_TFDATA) & 0xFF;
494 }
495
496 static void ahci_tf_read(struct ata_port *ap, struct ata_taskfile *tf)
497 {
498         struct ahci_port_priv *pp = ap->private_data;
499         u8 *d2h_fis = pp->rx_fis + RX_FIS_D2H_REG;
500
501         ata_tf_from_fis(d2h_fis, tf);
502 }
503
504 static unsigned int ahci_fill_sg(struct ata_queued_cmd *qc)
505 {
506         struct ahci_port_priv *pp = qc->ap->private_data;
507         struct scatterlist *sg;
508         struct ahci_sg *ahci_sg;
509         unsigned int n_sg = 0;
510
511         VPRINTK("ENTER\n");
512
513         /*
514          * Next, the S/G list.
515          */
516         ahci_sg = pp->cmd_tbl_sg;
517         ata_for_each_sg(sg, qc) {
518                 dma_addr_t addr = sg_dma_address(sg);
519                 u32 sg_len = sg_dma_len(sg);
520
521                 ahci_sg->addr = cpu_to_le32(addr & 0xffffffff);
522                 ahci_sg->addr_hi = cpu_to_le32((addr >> 16) >> 16);
523                 ahci_sg->flags_size = cpu_to_le32(sg_len - 1);
524
525                 ahci_sg++;
526                 n_sg++;
527         }
528
529         return n_sg;
530 }
531
532 static void ahci_qc_prep(struct ata_queued_cmd *qc)
533 {
534         struct ata_port *ap = qc->ap;
535         struct ahci_port_priv *pp = ap->private_data;
536         u32 opts;
537         const u32 cmd_fis_len = 5; /* five dwords */
538         unsigned int n_elem;
539
540         /*
541          * Fill in command slot information (currently only one slot,
542          * slot 0, is currently since we don't do queueing)
543          */
544
545         opts = cmd_fis_len;
546         if (qc->tf.flags & ATA_TFLAG_WRITE)
547                 opts |= AHCI_CMD_WRITE;
548         if (is_atapi_taskfile(&qc->tf))
549                 opts |= AHCI_CMD_ATAPI;
550
551         pp->cmd_slot[0].opts = cpu_to_le32(opts);
552         pp->cmd_slot[0].status = 0;
553         pp->cmd_slot[0].tbl_addr = cpu_to_le32(pp->cmd_tbl_dma & 0xffffffff);
554         pp->cmd_slot[0].tbl_addr_hi = cpu_to_le32((pp->cmd_tbl_dma >> 16) >> 16);
555
556         /*
557          * Fill in command table information.  First, the header,
558          * a SATA Register - Host to Device command FIS.
559          */
560         ata_tf_to_fis(&qc->tf, pp->cmd_tbl, 0);
561         if (opts & AHCI_CMD_ATAPI) {
562                 memset(pp->cmd_tbl + AHCI_CMD_TBL_CDB, 0, 32);
563                 memcpy(pp->cmd_tbl + AHCI_CMD_TBL_CDB, qc->cdb, ap->cdb_len);
564         }
565
566         if (!(qc->flags & ATA_QCFLAG_DMAMAP))
567                 return;
568
569         n_elem = ahci_fill_sg(qc);
570
571         pp->cmd_slot[0].opts |= cpu_to_le32(n_elem << 16);
572 }
573
574 static void ahci_restart_port(struct ata_port *ap, u32 irq_stat)
575 {
576         void __iomem *mmio = ap->host_set->mmio_base;
577         void __iomem *port_mmio = ahci_port_base(mmio, ap->port_no);
578         u32 tmp;
579         int work;
580
581         if ((ap->device[0].class != ATA_DEV_ATAPI) ||
582             ((irq_stat & PORT_IRQ_TF_ERR) == 0))
583                 printk(KERN_WARNING "ata%u: port reset, "
584                        "p_is %x is %x pis %x cmd %x tf %x ss %x se %x\n",
585                         ap->id,
586                         irq_stat,
587                         readl(mmio + HOST_IRQ_STAT),
588                         readl(port_mmio + PORT_IRQ_STAT),
589                         readl(port_mmio + PORT_CMD),
590                         readl(port_mmio + PORT_TFDATA),
591                         readl(port_mmio + PORT_SCR_STAT),
592                         readl(port_mmio + PORT_SCR_ERR));
593
594         /* stop DMA */
595         tmp = readl(port_mmio + PORT_CMD);
596         tmp &= ~PORT_CMD_START;
597         writel(tmp, port_mmio + PORT_CMD);
598
599         /* wait for engine to stop.  TODO: this could be
600          * as long as 500 msec
601          */
602         work = 1000;
603         while (work-- > 0) {
604                 tmp = readl(port_mmio + PORT_CMD);
605                 if ((tmp & PORT_CMD_LIST_ON) == 0)
606                         break;
607                 udelay(10);
608         }
609
610         /* clear SATA phy error, if any */
611         tmp = readl(port_mmio + PORT_SCR_ERR);
612         writel(tmp, port_mmio + PORT_SCR_ERR);
613
614         /* if DRQ/BSY is set, device needs to be reset.
615          * if so, issue COMRESET
616          */
617         tmp = readl(port_mmio + PORT_TFDATA);
618         if (tmp & (ATA_BUSY | ATA_DRQ)) {
619                 writel(0x301, port_mmio + PORT_SCR_CTL);
620                 readl(port_mmio + PORT_SCR_CTL); /* flush */
621                 udelay(10);
622                 writel(0x300, port_mmio + PORT_SCR_CTL);
623                 readl(port_mmio + PORT_SCR_CTL); /* flush */
624         }
625
626         /* re-start DMA */
627         tmp = readl(port_mmio + PORT_CMD);
628         tmp |= PORT_CMD_START;
629         writel(tmp, port_mmio + PORT_CMD);
630         readl(port_mmio + PORT_CMD); /* flush */
631 }
632
633 static void ahci_eng_timeout(struct ata_port *ap)
634 {
635         struct ata_host_set *host_set = ap->host_set;
636         void __iomem *mmio = host_set->mmio_base;
637         void __iomem *port_mmio = ahci_port_base(mmio, ap->port_no);
638         struct ata_queued_cmd *qc;
639         unsigned long flags;
640
641         printk(KERN_WARNING "ata%u: handling error/timeout\n", ap->id);
642
643         spin_lock_irqsave(&host_set->lock, flags);
644
645         qc = ata_qc_from_tag(ap, ap->active_tag);
646         if (!qc) {
647                 printk(KERN_ERR "ata%u: BUG: timeout without command\n",
648                        ap->id);
649         } else {
650                 ahci_restart_port(ap, readl(port_mmio + PORT_IRQ_STAT));
651
652                 /* hack alert!  We cannot use the supplied completion
653                  * function from inside the ->eh_strategy_handler() thread.
654                  * libata is the only user of ->eh_strategy_handler() in
655                  * any kernel, so the default scsi_done() assumes it is
656                  * not being called from the SCSI EH.
657                  */
658                 qc->scsidone = scsi_finish_command;
659                 qc->err_mask |= AC_ERR_OTHER;
660                 ata_qc_complete(qc);
661         }
662
663         spin_unlock_irqrestore(&host_set->lock, flags);
664 }
665
666 static inline int ahci_host_intr(struct ata_port *ap, struct ata_queued_cmd *qc)
667 {
668         void __iomem *mmio = ap->host_set->mmio_base;
669         void __iomem *port_mmio = ahci_port_base(mmio, ap->port_no);
670         u32 status, serr, ci;
671
672         serr = readl(port_mmio + PORT_SCR_ERR);
673         writel(serr, port_mmio + PORT_SCR_ERR);
674
675         status = readl(port_mmio + PORT_IRQ_STAT);
676         writel(status, port_mmio + PORT_IRQ_STAT);
677
678         ci = readl(port_mmio + PORT_CMD_ISSUE);
679         if (likely((ci & 0x1) == 0)) {
680                 if (qc) {
681                         assert(qc->err_mask == 0);
682                         ata_qc_complete(qc);
683                         qc = NULL;
684                 }
685         }
686
687         if (status & PORT_IRQ_FATAL) {
688                 unsigned int err_mask;
689                 if (status & PORT_IRQ_TF_ERR)
690                         err_mask = AC_ERR_DEV;
691                 else if (status & PORT_IRQ_IF_ERR)
692                         err_mask = AC_ERR_ATA_BUS;
693                 else
694                         err_mask = AC_ERR_HOST_BUS;
695
696                 /* command processing has stopped due to error; restart */
697                 ahci_restart_port(ap, status);
698
699                 if (qc) {
700                         qc->err_mask |= AC_ERR_OTHER;
701                         ata_qc_complete(qc);
702                 }
703         }
704
705         return 1;
706 }
707
708 static void ahci_irq_clear(struct ata_port *ap)
709 {
710         /* TODO */
711 }
712
713 static irqreturn_t ahci_interrupt (int irq, void *dev_instance, struct pt_regs *regs)
714 {
715         struct ata_host_set *host_set = dev_instance;
716         struct ahci_host_priv *hpriv;
717         unsigned int i, handled = 0;
718         void __iomem *mmio;
719         u32 irq_stat, irq_ack = 0;
720
721         VPRINTK("ENTER\n");
722
723         hpriv = host_set->private_data;
724         mmio = host_set->mmio_base;
725
726         /* sigh.  0xffffffff is a valid return from h/w */
727         irq_stat = readl(mmio + HOST_IRQ_STAT);
728         irq_stat &= hpriv->port_map;
729         if (!irq_stat)
730                 return IRQ_NONE;
731
732         spin_lock(&host_set->lock);
733
734         for (i = 0; i < host_set->n_ports; i++) {
735                 struct ata_port *ap;
736
737                 if (!(irq_stat & (1 << i)))
738                         continue;
739
740                 ap = host_set->ports[i];
741                 if (ap) {
742                         struct ata_queued_cmd *qc;
743                         qc = ata_qc_from_tag(ap, ap->active_tag);
744                         if (!ahci_host_intr(ap, qc))
745                                 if (ata_ratelimit())
746                                         dev_printk(KERN_WARNING, host_set->dev,
747                                           "unhandled interrupt on port %u\n",
748                                           i);
749
750                         VPRINTK("port %u\n", i);
751                 } else {
752                         VPRINTK("port %u (no irq)\n", i);
753                         if (ata_ratelimit())
754                                 dev_printk(KERN_WARNING, host_set->dev,
755                                         "interrupt on disabled port %u\n", i);
756                 }
757
758                 irq_ack |= (1 << i);
759         }
760
761         if (irq_ack) {
762                 writel(irq_ack, mmio + HOST_IRQ_STAT);
763                 handled = 1;
764         }
765
766         spin_unlock(&host_set->lock);
767
768         VPRINTK("EXIT\n");
769
770         return IRQ_RETVAL(handled);
771 }
772
773 static int ahci_qc_issue(struct ata_queued_cmd *qc)
774 {
775         struct ata_port *ap = qc->ap;
776         void __iomem *port_mmio = (void __iomem *) ap->ioaddr.cmd_addr;
777
778         writel(1, port_mmio + PORT_CMD_ISSUE);
779         readl(port_mmio + PORT_CMD_ISSUE);      /* flush */
780
781         return 0;
782 }
783
784 static void ahci_setup_port(struct ata_ioports *port, unsigned long base,
785                             unsigned int port_idx)
786 {
787         VPRINTK("ENTER, base==0x%lx, port_idx %u\n", base, port_idx);
788         base = ahci_port_base_ul(base, port_idx);
789         VPRINTK("base now==0x%lx\n", base);
790
791         port->cmd_addr          = base;
792         port->scr_addr          = base + PORT_SCR;
793
794         VPRINTK("EXIT\n");
795 }
796
797 static int ahci_host_init(struct ata_probe_ent *probe_ent)
798 {
799         struct ahci_host_priv *hpriv = probe_ent->private_data;
800         struct pci_dev *pdev = to_pci_dev(probe_ent->dev);
801         void __iomem *mmio = probe_ent->mmio_base;
802         u32 tmp, cap_save;
803         unsigned int i, j, using_dac;
804         int rc;
805         void __iomem *port_mmio;
806
807         cap_save = readl(mmio + HOST_CAP);
808         cap_save &= ( (1<<28) | (1<<17) );
809         cap_save |= (1 << 27);
810
811         /* global controller reset */
812         tmp = readl(mmio + HOST_CTL);
813         if ((tmp & HOST_RESET) == 0) {
814                 writel(tmp | HOST_RESET, mmio + HOST_CTL);
815                 readl(mmio + HOST_CTL); /* flush */
816         }
817
818         /* reset must complete within 1 second, or
819          * the hardware should be considered fried.
820          */
821         ssleep(1);
822
823         tmp = readl(mmio + HOST_CTL);
824         if (tmp & HOST_RESET) {
825                 dev_printk(KERN_ERR, &pdev->dev,
826                            "controller reset failed (0x%x)\n", tmp);
827                 return -EIO;
828         }
829
830         writel(HOST_AHCI_EN, mmio + HOST_CTL);
831         (void) readl(mmio + HOST_CTL);  /* flush */
832         writel(cap_save, mmio + HOST_CAP);
833         writel(0xf, mmio + HOST_PORTS_IMPL);
834         (void) readl(mmio + HOST_PORTS_IMPL);   /* flush */
835
836         if (pdev->vendor == PCI_VENDOR_ID_INTEL) {
837                 u16 tmp16;
838
839                 pci_read_config_word(pdev, 0x92, &tmp16);
840                 tmp16 |= 0xf;
841                 pci_write_config_word(pdev, 0x92, tmp16);
842         }
843
844         hpriv->cap = readl(mmio + HOST_CAP);
845         hpriv->port_map = readl(mmio + HOST_PORTS_IMPL);
846         probe_ent->n_ports = (hpriv->cap & 0x1f) + 1;
847
848         VPRINTK("cap 0x%x  port_map 0x%x  n_ports %d\n",
849                 hpriv->cap, hpriv->port_map, probe_ent->n_ports);
850
851         using_dac = hpriv->cap & HOST_CAP_64;
852         if (using_dac &&
853             !pci_set_dma_mask(pdev, DMA_64BIT_MASK)) {
854                 rc = pci_set_consistent_dma_mask(pdev, DMA_64BIT_MASK);
855                 if (rc) {
856                         rc = pci_set_consistent_dma_mask(pdev, DMA_32BIT_MASK);
857                         if (rc) {
858                                 dev_printk(KERN_ERR, &pdev->dev,
859                                            "64-bit DMA enable failed\n");
860                                 return rc;
861                         }
862                 }
863         } else {
864                 rc = pci_set_dma_mask(pdev, DMA_32BIT_MASK);
865                 if (rc) {
866                         dev_printk(KERN_ERR, &pdev->dev,
867                                    "32-bit DMA enable failed\n");
868                         return rc;
869                 }
870                 rc = pci_set_consistent_dma_mask(pdev, DMA_32BIT_MASK);
871                 if (rc) {
872                         dev_printk(KERN_ERR, &pdev->dev,
873                                    "32-bit consistent DMA enable failed\n");
874                         return rc;
875                 }
876         }
877
878         for (i = 0; i < probe_ent->n_ports; i++) {
879 #if 0 /* BIOSen initialize this incorrectly */
880                 if (!(hpriv->port_map & (1 << i)))
881                         continue;
882 #endif
883
884                 port_mmio = ahci_port_base(mmio, i);
885                 VPRINTK("mmio %p  port_mmio %p\n", mmio, port_mmio);
886
887                 ahci_setup_port(&probe_ent->port[i],
888                                 (unsigned long) mmio, i);
889
890                 /* make sure port is not active */
891                 tmp = readl(port_mmio + PORT_CMD);
892                 VPRINTK("PORT_CMD 0x%x\n", tmp);
893                 if (tmp & (PORT_CMD_LIST_ON | PORT_CMD_FIS_ON |
894                            PORT_CMD_FIS_RX | PORT_CMD_START)) {
895                         tmp &= ~(PORT_CMD_LIST_ON | PORT_CMD_FIS_ON |
896                                  PORT_CMD_FIS_RX | PORT_CMD_START);
897                         writel(tmp, port_mmio + PORT_CMD);
898                         readl(port_mmio + PORT_CMD); /* flush */
899
900                         /* spec says 500 msecs for each bit, so
901                          * this is slightly incorrect.
902                          */
903                         msleep(500);
904                 }
905
906                 writel(PORT_CMD_SPIN_UP, port_mmio + PORT_CMD);
907
908                 j = 0;
909                 while (j < 100) {
910                         msleep(10);
911                         tmp = readl(port_mmio + PORT_SCR_STAT);
912                         if ((tmp & 0xf) == 0x3)
913                                 break;
914                         j++;
915                 }
916
917                 tmp = readl(port_mmio + PORT_SCR_ERR);
918                 VPRINTK("PORT_SCR_ERR 0x%x\n", tmp);
919                 writel(tmp, port_mmio + PORT_SCR_ERR);
920
921                 /* ack any pending irq events for this port */
922                 tmp = readl(port_mmio + PORT_IRQ_STAT);
923                 VPRINTK("PORT_IRQ_STAT 0x%x\n", tmp);
924                 if (tmp)
925                         writel(tmp, port_mmio + PORT_IRQ_STAT);
926
927                 writel(1 << i, mmio + HOST_IRQ_STAT);
928
929                 /* set irq mask (enables interrupts) */
930                 writel(DEF_PORT_IRQ, port_mmio + PORT_IRQ_MASK);
931         }
932
933         tmp = readl(mmio + HOST_CTL);
934         VPRINTK("HOST_CTL 0x%x\n", tmp);
935         writel(tmp | HOST_IRQ_EN, mmio + HOST_CTL);
936         tmp = readl(mmio + HOST_CTL);
937         VPRINTK("HOST_CTL 0x%x\n", tmp);
938
939         pci_set_master(pdev);
940
941         return 0;
942 }
943
944 static void ahci_print_info(struct ata_probe_ent *probe_ent)
945 {
946         struct ahci_host_priv *hpriv = probe_ent->private_data;
947         struct pci_dev *pdev = to_pci_dev(probe_ent->dev);
948         void __iomem *mmio = probe_ent->mmio_base;
949         u32 vers, cap, impl, speed;
950         const char *speed_s;
951         u16 cc;
952         const char *scc_s;
953
954         vers = readl(mmio + HOST_VERSION);
955         cap = hpriv->cap;
956         impl = hpriv->port_map;
957
958         speed = (cap >> 20) & 0xf;
959         if (speed == 1)
960                 speed_s = "1.5";
961         else if (speed == 2)
962                 speed_s = "3";
963         else
964                 speed_s = "?";
965
966         pci_read_config_word(pdev, 0x0a, &cc);
967         if (cc == 0x0101)
968                 scc_s = "IDE";
969         else if (cc == 0x0106)
970                 scc_s = "SATA";
971         else if (cc == 0x0104)
972                 scc_s = "RAID";
973         else
974                 scc_s = "unknown";
975
976         dev_printk(KERN_INFO, &pdev->dev,
977                 "AHCI %02x%02x.%02x%02x "
978                 "%u slots %u ports %s Gbps 0x%x impl %s mode\n"
979                 ,
980
981                 (vers >> 24) & 0xff,
982                 (vers >> 16) & 0xff,
983                 (vers >> 8) & 0xff,
984                 vers & 0xff,
985
986                 ((cap >> 8) & 0x1f) + 1,
987                 (cap & 0x1f) + 1,
988                 speed_s,
989                 impl,
990                 scc_s);
991
992         dev_printk(KERN_INFO, &pdev->dev,
993                 "flags: "
994                 "%s%s%s%s%s%s"
995                 "%s%s%s%s%s%s%s\n"
996                 ,
997
998                 cap & (1 << 31) ? "64bit " : "",
999                 cap & (1 << 30) ? "ncq " : "",
1000                 cap & (1 << 28) ? "ilck " : "",
1001                 cap & (1 << 27) ? "stag " : "",
1002                 cap & (1 << 26) ? "pm " : "",
1003                 cap & (1 << 25) ? "led " : "",
1004
1005                 cap & (1 << 24) ? "clo " : "",
1006                 cap & (1 << 19) ? "nz " : "",
1007                 cap & (1 << 18) ? "only " : "",
1008                 cap & (1 << 17) ? "pmp " : "",
1009                 cap & (1 << 15) ? "pio " : "",
1010                 cap & (1 << 14) ? "slum " : "",
1011                 cap & (1 << 13) ? "part " : ""
1012                 );
1013 }
1014
1015 static int ahci_init_one (struct pci_dev *pdev, const struct pci_device_id *ent)
1016 {
1017         static int printed_version;
1018         struct ata_probe_ent *probe_ent = NULL;
1019         struct ahci_host_priv *hpriv;
1020         unsigned long base;
1021         void __iomem *mmio_base;
1022         unsigned int board_idx = (unsigned int) ent->driver_data;
1023         int have_msi, pci_dev_busy = 0;
1024         int rc;
1025
1026         VPRINTK("ENTER\n");
1027
1028         if (!printed_version++)
1029                 dev_printk(KERN_DEBUG, &pdev->dev, "version " DRV_VERSION "\n");
1030
1031         rc = pci_enable_device(pdev);
1032         if (rc)
1033                 return rc;
1034
1035         rc = pci_request_regions(pdev, DRV_NAME);
1036         if (rc) {
1037                 pci_dev_busy = 1;
1038                 goto err_out;
1039         }
1040
1041         if (pci_enable_msi(pdev) == 0)
1042                 have_msi = 1;
1043         else {
1044                 pci_intx(pdev, 1);
1045                 have_msi = 0;
1046         }
1047
1048         probe_ent = kmalloc(sizeof(*probe_ent), GFP_KERNEL);
1049         if (probe_ent == NULL) {
1050                 rc = -ENOMEM;
1051                 goto err_out_msi;
1052         }
1053
1054         memset(probe_ent, 0, sizeof(*probe_ent));
1055         probe_ent->dev = pci_dev_to_dev(pdev);
1056         INIT_LIST_HEAD(&probe_ent->node);
1057
1058         mmio_base = pci_iomap(pdev, AHCI_PCI_BAR, 0);
1059         if (mmio_base == NULL) {
1060                 rc = -ENOMEM;
1061                 goto err_out_free_ent;
1062         }
1063         base = (unsigned long) mmio_base;
1064
1065         hpriv = kmalloc(sizeof(*hpriv), GFP_KERNEL);
1066         if (!hpriv) {
1067                 rc = -ENOMEM;
1068                 goto err_out_iounmap;
1069         }
1070         memset(hpriv, 0, sizeof(*hpriv));
1071
1072         probe_ent->sht          = ahci_port_info[board_idx].sht;
1073         probe_ent->host_flags   = ahci_port_info[board_idx].host_flags;
1074         probe_ent->pio_mask     = ahci_port_info[board_idx].pio_mask;
1075         probe_ent->udma_mask    = ahci_port_info[board_idx].udma_mask;
1076         probe_ent->port_ops     = ahci_port_info[board_idx].port_ops;
1077
1078         probe_ent->irq = pdev->irq;
1079         probe_ent->irq_flags = SA_SHIRQ;
1080         probe_ent->mmio_base = mmio_base;
1081         probe_ent->private_data = hpriv;
1082
1083         if (have_msi)
1084                 hpriv->flags |= AHCI_FLAG_MSI;
1085
1086         /* JMicron-specific fixup: make sure we're in AHCI mode */
1087         if (pdev->vendor == 0x197b)
1088                 pci_write_config_byte(pdev, 0x41, 0xa1);
1089
1090         /* initialize adapter */
1091         rc = ahci_host_init(probe_ent);
1092         if (rc)
1093                 goto err_out_hpriv;
1094
1095         ahci_print_info(probe_ent);
1096
1097         /* FIXME: check ata_device_add return value */
1098         ata_device_add(probe_ent);
1099         kfree(probe_ent);
1100
1101         return 0;
1102
1103 err_out_hpriv:
1104         kfree(hpriv);
1105 err_out_iounmap:
1106         pci_iounmap(pdev, mmio_base);
1107 err_out_free_ent:
1108         kfree(probe_ent);
1109 err_out_msi:
1110         if (have_msi)
1111                 pci_disable_msi(pdev);
1112         else
1113                 pci_intx(pdev, 0);
1114         pci_release_regions(pdev);
1115 err_out:
1116         if (!pci_dev_busy)
1117                 pci_disable_device(pdev);
1118         return rc;
1119 }
1120
1121 static void ahci_remove_one (struct pci_dev *pdev)
1122 {
1123         struct device *dev = pci_dev_to_dev(pdev);
1124         struct ata_host_set *host_set = dev_get_drvdata(dev);
1125         struct ahci_host_priv *hpriv = host_set->private_data;
1126         struct ata_port *ap;
1127         unsigned int i;
1128         int have_msi;
1129
1130         for (i = 0; i < host_set->n_ports; i++) {
1131                 ap = host_set->ports[i];
1132
1133                 scsi_remove_host(ap->host);
1134         }
1135
1136         have_msi = hpriv->flags & AHCI_FLAG_MSI;
1137         free_irq(host_set->irq, host_set);
1138
1139         for (i = 0; i < host_set->n_ports; i++) {
1140                 ap = host_set->ports[i];
1141
1142                 ata_scsi_release(ap->host);
1143                 scsi_host_put(ap->host);
1144         }
1145
1146         kfree(hpriv);
1147         pci_iounmap(pdev, host_set->mmio_base);
1148         kfree(host_set);
1149
1150         if (have_msi)
1151                 pci_disable_msi(pdev);
1152         else
1153                 pci_intx(pdev, 0);
1154         pci_release_regions(pdev);
1155         pci_disable_device(pdev);
1156         dev_set_drvdata(dev, NULL);
1157 }
1158
1159 static int __init ahci_init(void)
1160 {
1161         return pci_module_init(&ahci_pci_driver);
1162 }
1163
1164 static void __exit ahci_exit(void)
1165 {
1166         pci_unregister_driver(&ahci_pci_driver);
1167 }
1168
1169
1170 MODULE_AUTHOR("Jeff Garzik");
1171 MODULE_DESCRIPTION("AHCI SATA low-level driver");
1172 MODULE_LICENSE("GPL");
1173 MODULE_DEVICE_TABLE(pci, ahci_pci_tbl);
1174 MODULE_VERSION(DRV_VERSION);
1175
1176 module_init(ahci_init);
1177 module_exit(ahci_exit);