7b70312181d78a28cdfba11639c673626ee8eed6
[linux-2.6.git] / drivers / pci / pci.c
1 /*
2  *      PCI Bus Services, see include/linux/pci.h for further explanation.
3  *
4  *      Copyright 1993 -- 1997 Drew Eckhardt, Frederic Potter,
5  *      David Mosberger-Tang
6  *
7  *      Copyright 1997 -- 2000 Martin Mares <mj@ucw.cz>
8  */
9
10 #include <linux/kernel.h>
11 #include <linux/delay.h>
12 #include <linux/init.h>
13 #include <linux/pci.h>
14 #include <linux/pm.h>
15 #include <linux/module.h>
16 #include <linux/spinlock.h>
17 #include <linux/string.h>
18 #include <linux/log2.h>
19 #include <linux/pci-aspm.h>
20 #include <linux/pm_wakeup.h>
21 #include <linux/interrupt.h>
22 #include <asm/dma.h>    /* isa_dma_bridge_buggy */
23 #include <linux/device.h>
24 #include <asm/setup.h>
25 #include "pci.h"
26
27 const char *pci_power_names[] = {
28         "error", "D0", "D1", "D2", "D3hot", "D3cold", "unknown",
29 };
30 EXPORT_SYMBOL_GPL(pci_power_names);
31
32 unsigned int pci_pm_d3_delay = PCI_PM_D3_WAIT;
33
34 #ifdef CONFIG_PCI_DOMAINS
35 int pci_domains_supported = 1;
36 #endif
37
38 #define DEFAULT_CARDBUS_IO_SIZE         (256)
39 #define DEFAULT_CARDBUS_MEM_SIZE        (64*1024*1024)
40 /* pci=cbmemsize=nnM,cbiosize=nn can override this */
41 unsigned long pci_cardbus_io_size = DEFAULT_CARDBUS_IO_SIZE;
42 unsigned long pci_cardbus_mem_size = DEFAULT_CARDBUS_MEM_SIZE;
43
44 /**
45  * pci_bus_max_busnr - returns maximum PCI bus number of given bus' children
46  * @bus: pointer to PCI bus structure to search
47  *
48  * Given a PCI bus, returns the highest PCI bus number present in the set
49  * including the given PCI bus and its list of child PCI buses.
50  */
51 unsigned char pci_bus_max_busnr(struct pci_bus* bus)
52 {
53         struct list_head *tmp;
54         unsigned char max, n;
55
56         max = bus->subordinate;
57         list_for_each(tmp, &bus->children) {
58                 n = pci_bus_max_busnr(pci_bus_b(tmp));
59                 if(n > max)
60                         max = n;
61         }
62         return max;
63 }
64 EXPORT_SYMBOL_GPL(pci_bus_max_busnr);
65
66 #ifdef CONFIG_HAS_IOMEM
67 void __iomem *pci_ioremap_bar(struct pci_dev *pdev, int bar)
68 {
69         /*
70          * Make sure the BAR is actually a memory resource, not an IO resource
71          */
72         if (!(pci_resource_flags(pdev, bar) & IORESOURCE_MEM)) {
73                 WARN_ON(1);
74                 return NULL;
75         }
76         return ioremap_nocache(pci_resource_start(pdev, bar),
77                                      pci_resource_len(pdev, bar));
78 }
79 EXPORT_SYMBOL_GPL(pci_ioremap_bar);
80 #endif
81
82 #if 0
83 /**
84  * pci_max_busnr - returns maximum PCI bus number
85  *
86  * Returns the highest PCI bus number present in the system global list of
87  * PCI buses.
88  */
89 unsigned char __devinit
90 pci_max_busnr(void)
91 {
92         struct pci_bus *bus = NULL;
93         unsigned char max, n;
94
95         max = 0;
96         while ((bus = pci_find_next_bus(bus)) != NULL) {
97                 n = pci_bus_max_busnr(bus);
98                 if(n > max)
99                         max = n;
100         }
101         return max;
102 }
103
104 #endif  /*  0  */
105
106 #define PCI_FIND_CAP_TTL        48
107
108 static int __pci_find_next_cap_ttl(struct pci_bus *bus, unsigned int devfn,
109                                    u8 pos, int cap, int *ttl)
110 {
111         u8 id;
112
113         while ((*ttl)--) {
114                 pci_bus_read_config_byte(bus, devfn, pos, &pos);
115                 if (pos < 0x40)
116                         break;
117                 pos &= ~3;
118                 pci_bus_read_config_byte(bus, devfn, pos + PCI_CAP_LIST_ID,
119                                          &id);
120                 if (id == 0xff)
121                         break;
122                 if (id == cap)
123                         return pos;
124                 pos += PCI_CAP_LIST_NEXT;
125         }
126         return 0;
127 }
128
129 static int __pci_find_next_cap(struct pci_bus *bus, unsigned int devfn,
130                                u8 pos, int cap)
131 {
132         int ttl = PCI_FIND_CAP_TTL;
133
134         return __pci_find_next_cap_ttl(bus, devfn, pos, cap, &ttl);
135 }
136
137 int pci_find_next_capability(struct pci_dev *dev, u8 pos, int cap)
138 {
139         return __pci_find_next_cap(dev->bus, dev->devfn,
140                                    pos + PCI_CAP_LIST_NEXT, cap);
141 }
142 EXPORT_SYMBOL_GPL(pci_find_next_capability);
143
144 static int __pci_bus_find_cap_start(struct pci_bus *bus,
145                                     unsigned int devfn, u8 hdr_type)
146 {
147         u16 status;
148
149         pci_bus_read_config_word(bus, devfn, PCI_STATUS, &status);
150         if (!(status & PCI_STATUS_CAP_LIST))
151                 return 0;
152
153         switch (hdr_type) {
154         case PCI_HEADER_TYPE_NORMAL:
155         case PCI_HEADER_TYPE_BRIDGE:
156                 return PCI_CAPABILITY_LIST;
157         case PCI_HEADER_TYPE_CARDBUS:
158                 return PCI_CB_CAPABILITY_LIST;
159         default:
160                 return 0;
161         }
162
163         return 0;
164 }
165
166 /**
167  * pci_find_capability - query for devices' capabilities 
168  * @dev: PCI device to query
169  * @cap: capability code
170  *
171  * Tell if a device supports a given PCI capability.
172  * Returns the address of the requested capability structure within the
173  * device's PCI configuration space or 0 in case the device does not
174  * support it.  Possible values for @cap:
175  *
176  *  %PCI_CAP_ID_PM           Power Management 
177  *  %PCI_CAP_ID_AGP          Accelerated Graphics Port 
178  *  %PCI_CAP_ID_VPD          Vital Product Data 
179  *  %PCI_CAP_ID_SLOTID       Slot Identification 
180  *  %PCI_CAP_ID_MSI          Message Signalled Interrupts
181  *  %PCI_CAP_ID_CHSWP        CompactPCI HotSwap 
182  *  %PCI_CAP_ID_PCIX         PCI-X
183  *  %PCI_CAP_ID_EXP          PCI Express
184  */
185 int pci_find_capability(struct pci_dev *dev, int cap)
186 {
187         int pos;
188
189         pos = __pci_bus_find_cap_start(dev->bus, dev->devfn, dev->hdr_type);
190         if (pos)
191                 pos = __pci_find_next_cap(dev->bus, dev->devfn, pos, cap);
192
193         return pos;
194 }
195
196 /**
197  * pci_bus_find_capability - query for devices' capabilities 
198  * @bus:   the PCI bus to query
199  * @devfn: PCI device to query
200  * @cap:   capability code
201  *
202  * Like pci_find_capability() but works for pci devices that do not have a
203  * pci_dev structure set up yet. 
204  *
205  * Returns the address of the requested capability structure within the
206  * device's PCI configuration space or 0 in case the device does not
207  * support it.
208  */
209 int pci_bus_find_capability(struct pci_bus *bus, unsigned int devfn, int cap)
210 {
211         int pos;
212         u8 hdr_type;
213
214         pci_bus_read_config_byte(bus, devfn, PCI_HEADER_TYPE, &hdr_type);
215
216         pos = __pci_bus_find_cap_start(bus, devfn, hdr_type & 0x7f);
217         if (pos)
218                 pos = __pci_find_next_cap(bus, devfn, pos, cap);
219
220         return pos;
221 }
222
223 /**
224  * pci_find_ext_capability - Find an extended capability
225  * @dev: PCI device to query
226  * @cap: capability code
227  *
228  * Returns the address of the requested extended capability structure
229  * within the device's PCI configuration space or 0 if the device does
230  * not support it.  Possible values for @cap:
231  *
232  *  %PCI_EXT_CAP_ID_ERR         Advanced Error Reporting
233  *  %PCI_EXT_CAP_ID_VC          Virtual Channel
234  *  %PCI_EXT_CAP_ID_DSN         Device Serial Number
235  *  %PCI_EXT_CAP_ID_PWR         Power Budgeting
236  */
237 int pci_find_ext_capability(struct pci_dev *dev, int cap)
238 {
239         u32 header;
240         int ttl;
241         int pos = PCI_CFG_SPACE_SIZE;
242
243         /* minimum 8 bytes per capability */
244         ttl = (PCI_CFG_SPACE_EXP_SIZE - PCI_CFG_SPACE_SIZE) / 8;
245
246         if (dev->cfg_size <= PCI_CFG_SPACE_SIZE)
247                 return 0;
248
249         if (pci_read_config_dword(dev, pos, &header) != PCIBIOS_SUCCESSFUL)
250                 return 0;
251
252         /*
253          * If we have no capabilities, this is indicated by cap ID,
254          * cap version and next pointer all being 0.
255          */
256         if (header == 0)
257                 return 0;
258
259         while (ttl-- > 0) {
260                 if (PCI_EXT_CAP_ID(header) == cap)
261                         return pos;
262
263                 pos = PCI_EXT_CAP_NEXT(header);
264                 if (pos < PCI_CFG_SPACE_SIZE)
265                         break;
266
267                 if (pci_read_config_dword(dev, pos, &header) != PCIBIOS_SUCCESSFUL)
268                         break;
269         }
270
271         return 0;
272 }
273 EXPORT_SYMBOL_GPL(pci_find_ext_capability);
274
275 static int __pci_find_next_ht_cap(struct pci_dev *dev, int pos, int ht_cap)
276 {
277         int rc, ttl = PCI_FIND_CAP_TTL;
278         u8 cap, mask;
279
280         if (ht_cap == HT_CAPTYPE_SLAVE || ht_cap == HT_CAPTYPE_HOST)
281                 mask = HT_3BIT_CAP_MASK;
282         else
283                 mask = HT_5BIT_CAP_MASK;
284
285         pos = __pci_find_next_cap_ttl(dev->bus, dev->devfn, pos,
286                                       PCI_CAP_ID_HT, &ttl);
287         while (pos) {
288                 rc = pci_read_config_byte(dev, pos + 3, &cap);
289                 if (rc != PCIBIOS_SUCCESSFUL)
290                         return 0;
291
292                 if ((cap & mask) == ht_cap)
293                         return pos;
294
295                 pos = __pci_find_next_cap_ttl(dev->bus, dev->devfn,
296                                               pos + PCI_CAP_LIST_NEXT,
297                                               PCI_CAP_ID_HT, &ttl);
298         }
299
300         return 0;
301 }
302 /**
303  * pci_find_next_ht_capability - query a device's Hypertransport capabilities
304  * @dev: PCI device to query
305  * @pos: Position from which to continue searching
306  * @ht_cap: Hypertransport capability code
307  *
308  * To be used in conjunction with pci_find_ht_capability() to search for
309  * all capabilities matching @ht_cap. @pos should always be a value returned
310  * from pci_find_ht_capability().
311  *
312  * NB. To be 100% safe against broken PCI devices, the caller should take
313  * steps to avoid an infinite loop.
314  */
315 int pci_find_next_ht_capability(struct pci_dev *dev, int pos, int ht_cap)
316 {
317         return __pci_find_next_ht_cap(dev, pos + PCI_CAP_LIST_NEXT, ht_cap);
318 }
319 EXPORT_SYMBOL_GPL(pci_find_next_ht_capability);
320
321 /**
322  * pci_find_ht_capability - query a device's Hypertransport capabilities
323  * @dev: PCI device to query
324  * @ht_cap: Hypertransport capability code
325  *
326  * Tell if a device supports a given Hypertransport capability.
327  * Returns an address within the device's PCI configuration space
328  * or 0 in case the device does not support the request capability.
329  * The address points to the PCI capability, of type PCI_CAP_ID_HT,
330  * which has a Hypertransport capability matching @ht_cap.
331  */
332 int pci_find_ht_capability(struct pci_dev *dev, int ht_cap)
333 {
334         int pos;
335
336         pos = __pci_bus_find_cap_start(dev->bus, dev->devfn, dev->hdr_type);
337         if (pos)
338                 pos = __pci_find_next_ht_cap(dev, pos, ht_cap);
339
340         return pos;
341 }
342 EXPORT_SYMBOL_GPL(pci_find_ht_capability);
343
344 /**
345  * pci_find_parent_resource - return resource region of parent bus of given region
346  * @dev: PCI device structure contains resources to be searched
347  * @res: child resource record for which parent is sought
348  *
349  *  For given resource region of given device, return the resource
350  *  region of parent bus the given region is contained in or where
351  *  it should be allocated from.
352  */
353 struct resource *
354 pci_find_parent_resource(const struct pci_dev *dev, struct resource *res)
355 {
356         const struct pci_bus *bus = dev->bus;
357         int i;
358         struct resource *best = NULL;
359
360         for(i = 0; i < PCI_BUS_NUM_RESOURCES; i++) {
361                 struct resource *r = bus->resource[i];
362                 if (!r)
363                         continue;
364                 if (res->start && !(res->start >= r->start && res->end <= r->end))
365                         continue;       /* Not contained */
366                 if ((res->flags ^ r->flags) & (IORESOURCE_IO | IORESOURCE_MEM))
367                         continue;       /* Wrong type */
368                 if (!((res->flags ^ r->flags) & IORESOURCE_PREFETCH))
369                         return r;       /* Exact match */
370                 if ((res->flags & IORESOURCE_PREFETCH) && !(r->flags & IORESOURCE_PREFETCH))
371                         best = r;       /* Approximating prefetchable by non-prefetchable */
372         }
373         return best;
374 }
375
376 /**
377  * pci_restore_bars - restore a devices BAR values (e.g. after wake-up)
378  * @dev: PCI device to have its BARs restored
379  *
380  * Restore the BAR values for a given device, so as to make it
381  * accessible by its driver.
382  */
383 static void
384 pci_restore_bars(struct pci_dev *dev)
385 {
386         int i;
387
388         for (i = 0; i < PCI_BRIDGE_RESOURCES; i++)
389                 pci_update_resource(dev, i);
390 }
391
392 static struct pci_platform_pm_ops *pci_platform_pm;
393
394 int pci_set_platform_pm(struct pci_platform_pm_ops *ops)
395 {
396         if (!ops->is_manageable || !ops->set_state || !ops->choose_state
397             || !ops->sleep_wake || !ops->can_wakeup)
398                 return -EINVAL;
399         pci_platform_pm = ops;
400         return 0;
401 }
402
403 static inline bool platform_pci_power_manageable(struct pci_dev *dev)
404 {
405         return pci_platform_pm ? pci_platform_pm->is_manageable(dev) : false;
406 }
407
408 static inline int platform_pci_set_power_state(struct pci_dev *dev,
409                                                 pci_power_t t)
410 {
411         return pci_platform_pm ? pci_platform_pm->set_state(dev, t) : -ENOSYS;
412 }
413
414 static inline pci_power_t platform_pci_choose_state(struct pci_dev *dev)
415 {
416         return pci_platform_pm ?
417                         pci_platform_pm->choose_state(dev) : PCI_POWER_ERROR;
418 }
419
420 static inline bool platform_pci_can_wakeup(struct pci_dev *dev)
421 {
422         return pci_platform_pm ? pci_platform_pm->can_wakeup(dev) : false;
423 }
424
425 static inline int platform_pci_sleep_wake(struct pci_dev *dev, bool enable)
426 {
427         return pci_platform_pm ?
428                         pci_platform_pm->sleep_wake(dev, enable) : -ENODEV;
429 }
430
431 /**
432  * pci_raw_set_power_state - Use PCI PM registers to set the power state of
433  *                           given PCI device
434  * @dev: PCI device to handle.
435  * @state: PCI power state (D0, D1, D2, D3hot) to put the device into.
436  *
437  * RETURN VALUE:
438  * -EINVAL if the requested state is invalid.
439  * -EIO if device does not support PCI PM or its PM capabilities register has a
440  * wrong version, or device doesn't support the requested state.
441  * 0 if device already is in the requested state.
442  * 0 if device's power state has been successfully changed.
443  */
444 static int pci_raw_set_power_state(struct pci_dev *dev, pci_power_t state)
445 {
446         u16 pmcsr;
447         bool need_restore = false;
448
449         /* Check if we're already there */
450         if (dev->current_state == state)
451                 return 0;
452
453         if (!dev->pm_cap)
454                 return -EIO;
455
456         if (state < PCI_D0 || state > PCI_D3hot)
457                 return -EINVAL;
458
459         /* Validate current state:
460          * Can enter D0 from any state, but if we can only go deeper 
461          * to sleep if we're already in a low power state
462          */
463         if (state != PCI_D0 && dev->current_state <= PCI_D3cold
464             && dev->current_state > state) {
465                 dev_err(&dev->dev, "invalid power transition "
466                         "(from state %d to %d)\n", dev->current_state, state);
467                 return -EINVAL;
468         }
469
470         /* check if this device supports the desired state */
471         if ((state == PCI_D1 && !dev->d1_support)
472            || (state == PCI_D2 && !dev->d2_support))
473                 return -EIO;
474
475         pci_read_config_word(dev, dev->pm_cap + PCI_PM_CTRL, &pmcsr);
476
477         /* If we're (effectively) in D3, force entire word to 0.
478          * This doesn't affect PME_Status, disables PME_En, and
479          * sets PowerState to 0.
480          */
481         switch (dev->current_state) {
482         case PCI_D0:
483         case PCI_D1:
484         case PCI_D2:
485                 pmcsr &= ~PCI_PM_CTRL_STATE_MASK;
486                 pmcsr |= state;
487                 break;
488         case PCI_D3hot:
489         case PCI_D3cold:
490         case PCI_UNKNOWN: /* Boot-up */
491                 if ((pmcsr & PCI_PM_CTRL_STATE_MASK) == PCI_D3hot
492                  && !(pmcsr & PCI_PM_CTRL_NO_SOFT_RESET))
493                         need_restore = true;
494                 /* Fall-through: force to D0 */
495         default:
496                 pmcsr = 0;
497                 break;
498         }
499
500         /* enter specified state */
501         pci_write_config_word(dev, dev->pm_cap + PCI_PM_CTRL, pmcsr);
502
503         /* Mandatory power management transition delays */
504         /* see PCI PM 1.1 5.6.1 table 18 */
505         if (state == PCI_D3hot || dev->current_state == PCI_D3hot)
506                 msleep(pci_pm_d3_delay);
507         else if (state == PCI_D2 || dev->current_state == PCI_D2)
508                 udelay(PCI_PM_D2_DELAY);
509
510         dev->current_state = state;
511
512         /* According to section 5.4.1 of the "PCI BUS POWER MANAGEMENT
513          * INTERFACE SPECIFICATION, REV. 1.2", a device transitioning
514          * from D3hot to D0 _may_ perform an internal reset, thereby
515          * going to "D0 Uninitialized" rather than "D0 Initialized".
516          * For example, at least some versions of the 3c905B and the
517          * 3c556B exhibit this behaviour.
518          *
519          * At least some laptop BIOSen (e.g. the Thinkpad T21) leave
520          * devices in a D3hot state at boot.  Consequently, we need to
521          * restore at least the BARs so that the device will be
522          * accessible to its driver.
523          */
524         if (need_restore)
525                 pci_restore_bars(dev);
526
527         if (dev->bus->self)
528                 pcie_aspm_pm_state_change(dev->bus->self);
529
530         return 0;
531 }
532
533 /**
534  * pci_update_current_state - Read PCI power state of given device from its
535  *                            PCI PM registers and cache it
536  * @dev: PCI device to handle.
537  * @state: State to cache in case the device doesn't have the PM capability
538  */
539 void pci_update_current_state(struct pci_dev *dev, pci_power_t state)
540 {
541         if (dev->pm_cap) {
542                 u16 pmcsr;
543
544                 pci_read_config_word(dev, dev->pm_cap + PCI_PM_CTRL, &pmcsr);
545                 dev->current_state = (pmcsr & PCI_PM_CTRL_STATE_MASK);
546         } else {
547                 dev->current_state = state;
548         }
549 }
550
551 /**
552  * pci_platform_power_transition - Use platform to change device power state
553  * @dev: PCI device to handle.
554  * @state: State to put the device into.
555  */
556 static int pci_platform_power_transition(struct pci_dev *dev, pci_power_t state)
557 {
558         int error;
559
560         if (platform_pci_power_manageable(dev)) {
561                 error = platform_pci_set_power_state(dev, state);
562                 if (!error)
563                         pci_update_current_state(dev, state);
564         } else {
565                 error = -ENODEV;
566                 /* Fall back to PCI_D0 if native PM is not supported */
567                 if (!dev->pm_cap)
568                         dev->current_state = PCI_D0;
569         }
570
571         return error;
572 }
573
574 /**
575  * __pci_start_power_transition - Start power transition of a PCI device
576  * @dev: PCI device to handle.
577  * @state: State to put the device into.
578  */
579 static void __pci_start_power_transition(struct pci_dev *dev, pci_power_t state)
580 {
581         if (state == PCI_D0)
582                 pci_platform_power_transition(dev, PCI_D0);
583 }
584
585 /**
586  * __pci_complete_power_transition - Complete power transition of a PCI device
587  * @dev: PCI device to handle.
588  * @state: State to put the device into.
589  *
590  * This function should not be called directly by device drivers.
591  */
592 int __pci_complete_power_transition(struct pci_dev *dev, pci_power_t state)
593 {
594         return state > PCI_D0 ?
595                         pci_platform_power_transition(dev, state) : -EINVAL;
596 }
597 EXPORT_SYMBOL_GPL(__pci_complete_power_transition);
598
599 /**
600  * pci_set_power_state - Set the power state of a PCI device
601  * @dev: PCI device to handle.
602  * @state: PCI power state (D0, D1, D2, D3hot) to put the device into.
603  *
604  * Transition a device to a new power state, using the platform firmware and/or
605  * the device's PCI PM registers.
606  *
607  * RETURN VALUE:
608  * -EINVAL if the requested state is invalid.
609  * -EIO if device does not support PCI PM or its PM capabilities register has a
610  * wrong version, or device doesn't support the requested state.
611  * 0 if device already is in the requested state.
612  * 0 if device's power state has been successfully changed.
613  */
614 int pci_set_power_state(struct pci_dev *dev, pci_power_t state)
615 {
616         int error;
617
618         /* bound the state we're entering */
619         if (state > PCI_D3hot)
620                 state = PCI_D3hot;
621         else if (state < PCI_D0)
622                 state = PCI_D0;
623         else if ((state == PCI_D1 || state == PCI_D2) && pci_no_d1d2(dev))
624                 /*
625                  * If the device or the parent bridge do not support PCI PM,
626                  * ignore the request if we're doing anything other than putting
627                  * it into D0 (which would only happen on boot).
628                  */
629                 return 0;
630
631         /* Check if we're already there */
632         if (dev->current_state == state)
633                 return 0;
634
635         __pci_start_power_transition(dev, state);
636
637         /* This device is quirked not to be put into D3, so
638            don't put it in D3 */
639         if (state == PCI_D3hot && (dev->dev_flags & PCI_DEV_FLAGS_NO_D3))
640                 return 0;
641
642         error = pci_raw_set_power_state(dev, state);
643
644         if (!__pci_complete_power_transition(dev, state))
645                 error = 0;
646
647         return error;
648 }
649
650 /**
651  * pci_choose_state - Choose the power state of a PCI device
652  * @dev: PCI device to be suspended
653  * @state: target sleep state for the whole system. This is the value
654  *      that is passed to suspend() function.
655  *
656  * Returns PCI power state suitable for given device and given system
657  * message.
658  */
659
660 pci_power_t pci_choose_state(struct pci_dev *dev, pm_message_t state)
661 {
662         pci_power_t ret;
663
664         if (!pci_find_capability(dev, PCI_CAP_ID_PM))
665                 return PCI_D0;
666
667         ret = platform_pci_choose_state(dev);
668         if (ret != PCI_POWER_ERROR)
669                 return ret;
670
671         switch (state.event) {
672         case PM_EVENT_ON:
673                 return PCI_D0;
674         case PM_EVENT_FREEZE:
675         case PM_EVENT_PRETHAW:
676                 /* REVISIT both freeze and pre-thaw "should" use D0 */
677         case PM_EVENT_SUSPEND:
678         case PM_EVENT_HIBERNATE:
679                 return PCI_D3hot;
680         default:
681                 dev_info(&dev->dev, "unrecognized suspend event %d\n",
682                          state.event);
683                 BUG();
684         }
685         return PCI_D0;
686 }
687
688 EXPORT_SYMBOL(pci_choose_state);
689
690 #define PCI_EXP_SAVE_REGS       7
691
692 #define pcie_cap_has_devctl(type, flags)        1
693 #define pcie_cap_has_lnkctl(type, flags)                \
694                 ((flags & PCI_EXP_FLAGS_VERS) > 1 ||    \
695                  (type == PCI_EXP_TYPE_ROOT_PORT ||     \
696                   type == PCI_EXP_TYPE_ENDPOINT ||      \
697                   type == PCI_EXP_TYPE_LEG_END))
698 #define pcie_cap_has_sltctl(type, flags)                \
699                 ((flags & PCI_EXP_FLAGS_VERS) > 1 ||    \
700                  ((type == PCI_EXP_TYPE_ROOT_PORT) ||   \
701                   (type == PCI_EXP_TYPE_DOWNSTREAM &&   \
702                    (flags & PCI_EXP_FLAGS_SLOT))))
703 #define pcie_cap_has_rtctl(type, flags)                 \
704                 ((flags & PCI_EXP_FLAGS_VERS) > 1 ||    \
705                  (type == PCI_EXP_TYPE_ROOT_PORT ||     \
706                   type == PCI_EXP_TYPE_RC_EC))
707 #define pcie_cap_has_devctl2(type, flags)               \
708                 ((flags & PCI_EXP_FLAGS_VERS) > 1)
709 #define pcie_cap_has_lnkctl2(type, flags)               \
710                 ((flags & PCI_EXP_FLAGS_VERS) > 1)
711 #define pcie_cap_has_sltctl2(type, flags)               \
712                 ((flags & PCI_EXP_FLAGS_VERS) > 1)
713
714 static int pci_save_pcie_state(struct pci_dev *dev)
715 {
716         int pos, i = 0;
717         struct pci_cap_saved_state *save_state;
718         u16 *cap;
719         u16 flags;
720
721         pos = pci_find_capability(dev, PCI_CAP_ID_EXP);
722         if (pos <= 0)
723                 return 0;
724
725         save_state = pci_find_saved_cap(dev, PCI_CAP_ID_EXP);
726         if (!save_state) {
727                 dev_err(&dev->dev, "buffer not found in %s\n", __func__);
728                 return -ENOMEM;
729         }
730         cap = (u16 *)&save_state->data[0];
731
732         pci_read_config_word(dev, pos + PCI_EXP_FLAGS, &flags);
733
734         if (pcie_cap_has_devctl(dev->pcie_type, flags))
735                 pci_read_config_word(dev, pos + PCI_EXP_DEVCTL, &cap[i++]);
736         if (pcie_cap_has_lnkctl(dev->pcie_type, flags))
737                 pci_read_config_word(dev, pos + PCI_EXP_LNKCTL, &cap[i++]);
738         if (pcie_cap_has_sltctl(dev->pcie_type, flags))
739                 pci_read_config_word(dev, pos + PCI_EXP_SLTCTL, &cap[i++]);
740         if (pcie_cap_has_rtctl(dev->pcie_type, flags))
741                 pci_read_config_word(dev, pos + PCI_EXP_RTCTL, &cap[i++]);
742         if (pcie_cap_has_devctl2(dev->pcie_type, flags))
743                 pci_read_config_word(dev, pos + PCI_EXP_DEVCTL2, &cap[i++]);
744         if (pcie_cap_has_lnkctl2(dev->pcie_type, flags))
745                 pci_read_config_word(dev, pos + PCI_EXP_LNKCTL2, &cap[i++]);
746         if (pcie_cap_has_sltctl2(dev->pcie_type, flags))
747                 pci_read_config_word(dev, pos + PCI_EXP_SLTCTL2, &cap[i++]);
748
749         return 0;
750 }
751
752 static void pci_restore_pcie_state(struct pci_dev *dev)
753 {
754         int i = 0, pos;
755         struct pci_cap_saved_state *save_state;
756         u16 *cap;
757         u16 flags;
758
759         save_state = pci_find_saved_cap(dev, PCI_CAP_ID_EXP);
760         pos = pci_find_capability(dev, PCI_CAP_ID_EXP);
761         if (!save_state || pos <= 0)
762                 return;
763         cap = (u16 *)&save_state->data[0];
764
765         pci_read_config_word(dev, pos + PCI_EXP_FLAGS, &flags);
766
767         if (pcie_cap_has_devctl(dev->pcie_type, flags))
768                 pci_write_config_word(dev, pos + PCI_EXP_DEVCTL, cap[i++]);
769         if (pcie_cap_has_lnkctl(dev->pcie_type, flags))
770                 pci_write_config_word(dev, pos + PCI_EXP_LNKCTL, cap[i++]);
771         if (pcie_cap_has_sltctl(dev->pcie_type, flags))
772                 pci_write_config_word(dev, pos + PCI_EXP_SLTCTL, cap[i++]);
773         if (pcie_cap_has_rtctl(dev->pcie_type, flags))
774                 pci_write_config_word(dev, pos + PCI_EXP_RTCTL, cap[i++]);
775         if (pcie_cap_has_devctl2(dev->pcie_type, flags))
776                 pci_write_config_word(dev, pos + PCI_EXP_DEVCTL2, cap[i++]);
777         if (pcie_cap_has_lnkctl2(dev->pcie_type, flags))
778                 pci_write_config_word(dev, pos + PCI_EXP_LNKCTL2, cap[i++]);
779         if (pcie_cap_has_sltctl2(dev->pcie_type, flags))
780                 pci_write_config_word(dev, pos + PCI_EXP_SLTCTL2, cap[i++]);
781 }
782
783
784 static int pci_save_pcix_state(struct pci_dev *dev)
785 {
786         int pos;
787         struct pci_cap_saved_state *save_state;
788
789         pos = pci_find_capability(dev, PCI_CAP_ID_PCIX);
790         if (pos <= 0)
791                 return 0;
792
793         save_state = pci_find_saved_cap(dev, PCI_CAP_ID_PCIX);
794         if (!save_state) {
795                 dev_err(&dev->dev, "buffer not found in %s\n", __func__);
796                 return -ENOMEM;
797         }
798
799         pci_read_config_word(dev, pos + PCI_X_CMD, (u16 *)save_state->data);
800
801         return 0;
802 }
803
804 static void pci_restore_pcix_state(struct pci_dev *dev)
805 {
806         int i = 0, pos;
807         struct pci_cap_saved_state *save_state;
808         u16 *cap;
809
810         save_state = pci_find_saved_cap(dev, PCI_CAP_ID_PCIX);
811         pos = pci_find_capability(dev, PCI_CAP_ID_PCIX);
812         if (!save_state || pos <= 0)
813                 return;
814         cap = (u16 *)&save_state->data[0];
815
816         pci_write_config_word(dev, pos + PCI_X_CMD, cap[i++]);
817 }
818
819
820 /**
821  * pci_save_state - save the PCI configuration space of a device before suspending
822  * @dev: - PCI device that we're dealing with
823  */
824 int
825 pci_save_state(struct pci_dev *dev)
826 {
827         int i;
828         /* XXX: 100% dword access ok here? */
829         for (i = 0; i < 16; i++)
830                 pci_read_config_dword(dev, i * 4,&dev->saved_config_space[i]);
831         dev->state_saved = true;
832         if ((i = pci_save_pcie_state(dev)) != 0)
833                 return i;
834         if ((i = pci_save_pcix_state(dev)) != 0)
835                 return i;
836         return 0;
837 }
838
839 /** 
840  * pci_restore_state - Restore the saved state of a PCI device
841  * @dev: - PCI device that we're dealing with
842  */
843 int 
844 pci_restore_state(struct pci_dev *dev)
845 {
846         int i;
847         u32 val;
848
849         if (!dev->state_saved)
850                 return 0;
851         /* PCI Express register must be restored first */
852         pci_restore_pcie_state(dev);
853
854         /*
855          * The Base Address register should be programmed before the command
856          * register(s)
857          */
858         for (i = 15; i >= 0; i--) {
859                 pci_read_config_dword(dev, i * 4, &val);
860                 if (val != dev->saved_config_space[i]) {
861                         dev_printk(KERN_DEBUG, &dev->dev, "restoring config "
862                                 "space at offset %#x (was %#x, writing %#x)\n",
863                                 i, val, (int)dev->saved_config_space[i]);
864                         pci_write_config_dword(dev,i * 4,
865                                 dev->saved_config_space[i]);
866                 }
867         }
868         pci_restore_pcix_state(dev);
869         pci_restore_msi_state(dev);
870         pci_restore_iov_state(dev);
871
872         return 0;
873 }
874
875 static int do_pci_enable_device(struct pci_dev *dev, int bars)
876 {
877         int err;
878
879         err = pci_set_power_state(dev, PCI_D0);
880         if (err < 0 && err != -EIO)
881                 return err;
882         err = pcibios_enable_device(dev, bars);
883         if (err < 0)
884                 return err;
885         pci_fixup_device(pci_fixup_enable, dev);
886
887         return 0;
888 }
889
890 /**
891  * pci_reenable_device - Resume abandoned device
892  * @dev: PCI device to be resumed
893  *
894  *  Note this function is a backend of pci_default_resume and is not supposed
895  *  to be called by normal code, write proper resume handler and use it instead.
896  */
897 int pci_reenable_device(struct pci_dev *dev)
898 {
899         if (pci_is_enabled(dev))
900                 return do_pci_enable_device(dev, (1 << PCI_NUM_RESOURCES) - 1);
901         return 0;
902 }
903
904 static int __pci_enable_device_flags(struct pci_dev *dev,
905                                      resource_size_t flags)
906 {
907         int err;
908         int i, bars = 0;
909
910         if (atomic_add_return(1, &dev->enable_cnt) > 1)
911                 return 0;               /* already enabled */
912
913         for (i = 0; i < DEVICE_COUNT_RESOURCE; i++)
914                 if (dev->resource[i].flags & flags)
915                         bars |= (1 << i);
916
917         err = do_pci_enable_device(dev, bars);
918         if (err < 0)
919                 atomic_dec(&dev->enable_cnt);
920         return err;
921 }
922
923 /**
924  * pci_enable_device_io - Initialize a device for use with IO space
925  * @dev: PCI device to be initialized
926  *
927  *  Initialize device before it's used by a driver. Ask low-level code
928  *  to enable I/O resources. Wake up the device if it was suspended.
929  *  Beware, this function can fail.
930  */
931 int pci_enable_device_io(struct pci_dev *dev)
932 {
933         return __pci_enable_device_flags(dev, IORESOURCE_IO);
934 }
935
936 /**
937  * pci_enable_device_mem - Initialize a device for use with Memory space
938  * @dev: PCI device to be initialized
939  *
940  *  Initialize device before it's used by a driver. Ask low-level code
941  *  to enable Memory resources. Wake up the device if it was suspended.
942  *  Beware, this function can fail.
943  */
944 int pci_enable_device_mem(struct pci_dev *dev)
945 {
946         return __pci_enable_device_flags(dev, IORESOURCE_MEM);
947 }
948
949 /**
950  * pci_enable_device - Initialize device before it's used by a driver.
951  * @dev: PCI device to be initialized
952  *
953  *  Initialize device before it's used by a driver. Ask low-level code
954  *  to enable I/O and memory. Wake up the device if it was suspended.
955  *  Beware, this function can fail.
956  *
957  *  Note we don't actually enable the device many times if we call
958  *  this function repeatedly (we just increment the count).
959  */
960 int pci_enable_device(struct pci_dev *dev)
961 {
962         return __pci_enable_device_flags(dev, IORESOURCE_MEM | IORESOURCE_IO);
963 }
964
965 /*
966  * Managed PCI resources.  This manages device on/off, intx/msi/msix
967  * on/off and BAR regions.  pci_dev itself records msi/msix status, so
968  * there's no need to track it separately.  pci_devres is initialized
969  * when a device is enabled using managed PCI device enable interface.
970  */
971 struct pci_devres {
972         unsigned int enabled:1;
973         unsigned int pinned:1;
974         unsigned int orig_intx:1;
975         unsigned int restore_intx:1;
976         u32 region_mask;
977 };
978
979 static void pcim_release(struct device *gendev, void *res)
980 {
981         struct pci_dev *dev = container_of(gendev, struct pci_dev, dev);
982         struct pci_devres *this = res;
983         int i;
984
985         if (dev->msi_enabled)
986                 pci_disable_msi(dev);
987         if (dev->msix_enabled)
988                 pci_disable_msix(dev);
989
990         for (i = 0; i < DEVICE_COUNT_RESOURCE; i++)
991                 if (this->region_mask & (1 << i))
992                         pci_release_region(dev, i);
993
994         if (this->restore_intx)
995                 pci_intx(dev, this->orig_intx);
996
997         if (this->enabled && !this->pinned)
998                 pci_disable_device(dev);
999 }
1000
1001 static struct pci_devres * get_pci_dr(struct pci_dev *pdev)
1002 {
1003         struct pci_devres *dr, *new_dr;
1004
1005         dr = devres_find(&pdev->dev, pcim_release, NULL, NULL);
1006         if (dr)
1007                 return dr;
1008
1009         new_dr = devres_alloc(pcim_release, sizeof(*new_dr), GFP_KERNEL);
1010         if (!new_dr)
1011                 return NULL;
1012         return devres_get(&pdev->dev, new_dr, NULL, NULL);
1013 }
1014
1015 static struct pci_devres * find_pci_dr(struct pci_dev *pdev)
1016 {
1017         if (pci_is_managed(pdev))
1018                 return devres_find(&pdev->dev, pcim_release, NULL, NULL);
1019         return NULL;
1020 }
1021
1022 /**
1023  * pcim_enable_device - Managed pci_enable_device()
1024  * @pdev: PCI device to be initialized
1025  *
1026  * Managed pci_enable_device().
1027  */
1028 int pcim_enable_device(struct pci_dev *pdev)
1029 {
1030         struct pci_devres *dr;
1031         int rc;
1032
1033         dr = get_pci_dr(pdev);
1034         if (unlikely(!dr))
1035                 return -ENOMEM;
1036         if (dr->enabled)
1037                 return 0;
1038
1039         rc = pci_enable_device(pdev);
1040         if (!rc) {
1041                 pdev->is_managed = 1;
1042                 dr->enabled = 1;
1043         }
1044         return rc;
1045 }
1046
1047 /**
1048  * pcim_pin_device - Pin managed PCI device
1049  * @pdev: PCI device to pin
1050  *
1051  * Pin managed PCI device @pdev.  Pinned device won't be disabled on
1052  * driver detach.  @pdev must have been enabled with
1053  * pcim_enable_device().
1054  */
1055 void pcim_pin_device(struct pci_dev *pdev)
1056 {
1057         struct pci_devres *dr;
1058
1059         dr = find_pci_dr(pdev);
1060         WARN_ON(!dr || !dr->enabled);
1061         if (dr)
1062                 dr->pinned = 1;
1063 }
1064
1065 /**
1066  * pcibios_disable_device - disable arch specific PCI resources for device dev
1067  * @dev: the PCI device to disable
1068  *
1069  * Disables architecture specific PCI resources for the device. This
1070  * is the default implementation. Architecture implementations can
1071  * override this.
1072  */
1073 void __attribute__ ((weak)) pcibios_disable_device (struct pci_dev *dev) {}
1074
1075 static void do_pci_disable_device(struct pci_dev *dev)
1076 {
1077         u16 pci_command;
1078
1079         pci_read_config_word(dev, PCI_COMMAND, &pci_command);
1080         if (pci_command & PCI_COMMAND_MASTER) {
1081                 pci_command &= ~PCI_COMMAND_MASTER;
1082                 pci_write_config_word(dev, PCI_COMMAND, pci_command);
1083         }
1084
1085         pcibios_disable_device(dev);
1086 }
1087
1088 /**
1089  * pci_disable_enabled_device - Disable device without updating enable_cnt
1090  * @dev: PCI device to disable
1091  *
1092  * NOTE: This function is a backend of PCI power management routines and is
1093  * not supposed to be called drivers.
1094  */
1095 void pci_disable_enabled_device(struct pci_dev *dev)
1096 {
1097         if (pci_is_enabled(dev))
1098                 do_pci_disable_device(dev);
1099 }
1100
1101 /**
1102  * pci_disable_device - Disable PCI device after use
1103  * @dev: PCI device to be disabled
1104  *
1105  * Signal to the system that the PCI device is not in use by the system
1106  * anymore.  This only involves disabling PCI bus-mastering, if active.
1107  *
1108  * Note we don't actually disable the device until all callers of
1109  * pci_device_enable() have called pci_device_disable().
1110  */
1111 void
1112 pci_disable_device(struct pci_dev *dev)
1113 {
1114         struct pci_devres *dr;
1115
1116         dr = find_pci_dr(dev);
1117         if (dr)
1118                 dr->enabled = 0;
1119
1120         if (atomic_sub_return(1, &dev->enable_cnt) != 0)
1121                 return;
1122
1123         do_pci_disable_device(dev);
1124
1125         dev->is_busmaster = 0;
1126 }
1127
1128 /**
1129  * pcibios_set_pcie_reset_state - set reset state for device dev
1130  * @dev: the PCI-E device reset
1131  * @state: Reset state to enter into
1132  *
1133  *
1134  * Sets the PCI-E reset state for the device. This is the default
1135  * implementation. Architecture implementations can override this.
1136  */
1137 int __attribute__ ((weak)) pcibios_set_pcie_reset_state(struct pci_dev *dev,
1138                                                         enum pcie_reset_state state)
1139 {
1140         return -EINVAL;
1141 }
1142
1143 /**
1144  * pci_set_pcie_reset_state - set reset state for device dev
1145  * @dev: the PCI-E device reset
1146  * @state: Reset state to enter into
1147  *
1148  *
1149  * Sets the PCI reset state for the device.
1150  */
1151 int pci_set_pcie_reset_state(struct pci_dev *dev, enum pcie_reset_state state)
1152 {
1153         return pcibios_set_pcie_reset_state(dev, state);
1154 }
1155
1156 /**
1157  * pci_pme_capable - check the capability of PCI device to generate PME#
1158  * @dev: PCI device to handle.
1159  * @state: PCI state from which device will issue PME#.
1160  */
1161 bool pci_pme_capable(struct pci_dev *dev, pci_power_t state)
1162 {
1163         if (!dev->pm_cap)
1164                 return false;
1165
1166         return !!(dev->pme_support & (1 << state));
1167 }
1168
1169 /**
1170  * pci_pme_active - enable or disable PCI device's PME# function
1171  * @dev: PCI device to handle.
1172  * @enable: 'true' to enable PME# generation; 'false' to disable it.
1173  *
1174  * The caller must verify that the device is capable of generating PME# before
1175  * calling this function with @enable equal to 'true'.
1176  */
1177 void pci_pme_active(struct pci_dev *dev, bool enable)
1178 {
1179         u16 pmcsr;
1180
1181         if (!dev->pm_cap)
1182                 return;
1183
1184         pci_read_config_word(dev, dev->pm_cap + PCI_PM_CTRL, &pmcsr);
1185         /* Clear PME_Status by writing 1 to it and enable PME# */
1186         pmcsr |= PCI_PM_CTRL_PME_STATUS | PCI_PM_CTRL_PME_ENABLE;
1187         if (!enable)
1188                 pmcsr &= ~PCI_PM_CTRL_PME_ENABLE;
1189
1190         pci_write_config_word(dev, dev->pm_cap + PCI_PM_CTRL, pmcsr);
1191
1192         dev_printk(KERN_INFO, &dev->dev, "PME# %s\n",
1193                         enable ? "enabled" : "disabled");
1194 }
1195
1196 /**
1197  * pci_enable_wake - enable PCI device as wakeup event source
1198  * @dev: PCI device affected
1199  * @state: PCI state from which device will issue wakeup events
1200  * @enable: True to enable event generation; false to disable
1201  *
1202  * This enables the device as a wakeup event source, or disables it.
1203  * When such events involves platform-specific hooks, those hooks are
1204  * called automatically by this routine.
1205  *
1206  * Devices with legacy power management (no standard PCI PM capabilities)
1207  * always require such platform hooks.
1208  *
1209  * RETURN VALUE:
1210  * 0 is returned on success
1211  * -EINVAL is returned if device is not supposed to wake up the system
1212  * Error code depending on the platform is returned if both the platform and
1213  * the native mechanism fail to enable the generation of wake-up events
1214  */
1215 int pci_enable_wake(struct pci_dev *dev, pci_power_t state, bool enable)
1216 {
1217         int error = 0;
1218         bool pme_done = false;
1219
1220         if (enable && !device_may_wakeup(&dev->dev))
1221                 return -EINVAL;
1222
1223         /*
1224          * According to "PCI System Architecture" 4th ed. by Tom Shanley & Don
1225          * Anderson we should be doing PME# wake enable followed by ACPI wake
1226          * enable.  To disable wake-up we call the platform first, for symmetry.
1227          */
1228
1229         if (!enable && platform_pci_can_wakeup(dev))
1230                 error = platform_pci_sleep_wake(dev, false);
1231
1232         if (!enable || pci_pme_capable(dev, state)) {
1233                 pci_pme_active(dev, enable);
1234                 pme_done = true;
1235         }
1236
1237         if (enable && platform_pci_can_wakeup(dev))
1238                 error = platform_pci_sleep_wake(dev, true);
1239
1240         return pme_done ? 0 : error;
1241 }
1242
1243 /**
1244  * pci_wake_from_d3 - enable/disable device to wake up from D3_hot or D3_cold
1245  * @dev: PCI device to prepare
1246  * @enable: True to enable wake-up event generation; false to disable
1247  *
1248  * Many drivers want the device to wake up the system from D3_hot or D3_cold
1249  * and this function allows them to set that up cleanly - pci_enable_wake()
1250  * should not be called twice in a row to enable wake-up due to PCI PM vs ACPI
1251  * ordering constraints.
1252  *
1253  * This function only returns error code if the device is not capable of
1254  * generating PME# from both D3_hot and D3_cold, and the platform is unable to
1255  * enable wake-up power for it.
1256  */
1257 int pci_wake_from_d3(struct pci_dev *dev, bool enable)
1258 {
1259         return pci_pme_capable(dev, PCI_D3cold) ?
1260                         pci_enable_wake(dev, PCI_D3cold, enable) :
1261                         pci_enable_wake(dev, PCI_D3hot, enable);
1262 }
1263
1264 /**
1265  * pci_target_state - find an appropriate low power state for a given PCI dev
1266  * @dev: PCI device
1267  *
1268  * Use underlying platform code to find a supported low power state for @dev.
1269  * If the platform can't manage @dev, return the deepest state from which it
1270  * can generate wake events, based on any available PME info.
1271  */
1272 pci_power_t pci_target_state(struct pci_dev *dev)
1273 {
1274         pci_power_t target_state = PCI_D3hot;
1275
1276         if (platform_pci_power_manageable(dev)) {
1277                 /*
1278                  * Call the platform to choose the target state of the device
1279                  * and enable wake-up from this state if supported.
1280                  */
1281                 pci_power_t state = platform_pci_choose_state(dev);
1282
1283                 switch (state) {
1284                 case PCI_POWER_ERROR:
1285                 case PCI_UNKNOWN:
1286                         break;
1287                 case PCI_D1:
1288                 case PCI_D2:
1289                         if (pci_no_d1d2(dev))
1290                                 break;
1291                 default:
1292                         target_state = state;
1293                 }
1294         } else if (!dev->pm_cap) {
1295                 target_state = PCI_D0;
1296         } else if (device_may_wakeup(&dev->dev)) {
1297                 /*
1298                  * Find the deepest state from which the device can generate
1299                  * wake-up events, make it the target state and enable device
1300                  * to generate PME#.
1301                  */
1302                 if (dev->pme_support) {
1303                         while (target_state
1304                               && !(dev->pme_support & (1 << target_state)))
1305                                 target_state--;
1306                 }
1307         }
1308
1309         return target_state;
1310 }
1311
1312 /**
1313  * pci_prepare_to_sleep - prepare PCI device for system-wide transition into a sleep state
1314  * @dev: Device to handle.
1315  *
1316  * Choose the power state appropriate for the device depending on whether
1317  * it can wake up the system and/or is power manageable by the platform
1318  * (PCI_D3hot is the default) and put the device into that state.
1319  */
1320 int pci_prepare_to_sleep(struct pci_dev *dev)
1321 {
1322         pci_power_t target_state = pci_target_state(dev);
1323         int error;
1324
1325         if (target_state == PCI_POWER_ERROR)
1326                 return -EIO;
1327
1328         pci_enable_wake(dev, target_state, device_may_wakeup(&dev->dev));
1329
1330         error = pci_set_power_state(dev, target_state);
1331
1332         if (error)
1333                 pci_enable_wake(dev, target_state, false);
1334
1335         return error;
1336 }
1337
1338 /**
1339  * pci_back_from_sleep - turn PCI device on during system-wide transition into working state
1340  * @dev: Device to handle.
1341  *
1342  * Disable device's sytem wake-up capability and put it into D0.
1343  */
1344 int pci_back_from_sleep(struct pci_dev *dev)
1345 {
1346         pci_enable_wake(dev, PCI_D0, false);
1347         return pci_set_power_state(dev, PCI_D0);
1348 }
1349
1350 /**
1351  * pci_pm_init - Initialize PM functions of given PCI device
1352  * @dev: PCI device to handle.
1353  */
1354 void pci_pm_init(struct pci_dev *dev)
1355 {
1356         int pm;
1357         u16 pmc;
1358
1359         dev->pm_cap = 0;
1360
1361         /* find PCI PM capability in list */
1362         pm = pci_find_capability(dev, PCI_CAP_ID_PM);
1363         if (!pm)
1364                 return;
1365         /* Check device's ability to generate PME# */
1366         pci_read_config_word(dev, pm + PCI_PM_PMC, &pmc);
1367
1368         if ((pmc & PCI_PM_CAP_VER_MASK) > 3) {
1369                 dev_err(&dev->dev, "unsupported PM cap regs version (%u)\n",
1370                         pmc & PCI_PM_CAP_VER_MASK);
1371                 return;
1372         }
1373
1374         dev->pm_cap = pm;
1375
1376         dev->d1_support = false;
1377         dev->d2_support = false;
1378         if (!pci_no_d1d2(dev)) {
1379                 if (pmc & PCI_PM_CAP_D1)
1380                         dev->d1_support = true;
1381                 if (pmc & PCI_PM_CAP_D2)
1382                         dev->d2_support = true;
1383
1384                 if (dev->d1_support || dev->d2_support)
1385                         dev_printk(KERN_DEBUG, &dev->dev, "supports%s%s\n",
1386                                    dev->d1_support ? " D1" : "",
1387                                    dev->d2_support ? " D2" : "");
1388         }
1389
1390         pmc &= PCI_PM_CAP_PME_MASK;
1391         if (pmc) {
1392                 dev_info(&dev->dev, "PME# supported from%s%s%s%s%s\n",
1393                          (pmc & PCI_PM_CAP_PME_D0) ? " D0" : "",
1394                          (pmc & PCI_PM_CAP_PME_D1) ? " D1" : "",
1395                          (pmc & PCI_PM_CAP_PME_D2) ? " D2" : "",
1396                          (pmc & PCI_PM_CAP_PME_D3) ? " D3hot" : "",
1397                          (pmc & PCI_PM_CAP_PME_D3cold) ? " D3cold" : "");
1398                 dev->pme_support = pmc >> PCI_PM_CAP_PME_SHIFT;
1399                 /*
1400                  * Make device's PM flags reflect the wake-up capability, but
1401                  * let the user space enable it to wake up the system as needed.
1402                  */
1403                 device_set_wakeup_capable(&dev->dev, true);
1404                 device_set_wakeup_enable(&dev->dev, false);
1405                 /* Disable the PME# generation functionality */
1406                 pci_pme_active(dev, false);
1407         } else {
1408                 dev->pme_support = 0;
1409         }
1410 }
1411
1412 /**
1413  * platform_pci_wakeup_init - init platform wakeup if present
1414  * @dev: PCI device
1415  *
1416  * Some devices don't have PCI PM caps but can still generate wakeup
1417  * events through platform methods (like ACPI events).  If @dev supports
1418  * platform wakeup events, set the device flag to indicate as much.  This
1419  * may be redundant if the device also supports PCI PM caps, but double
1420  * initialization should be safe in that case.
1421  */
1422 void platform_pci_wakeup_init(struct pci_dev *dev)
1423 {
1424         if (!platform_pci_can_wakeup(dev))
1425                 return;
1426
1427         device_set_wakeup_capable(&dev->dev, true);
1428         device_set_wakeup_enable(&dev->dev, false);
1429         platform_pci_sleep_wake(dev, false);
1430 }
1431
1432 /**
1433  * pci_add_save_buffer - allocate buffer for saving given capability registers
1434  * @dev: the PCI device
1435  * @cap: the capability to allocate the buffer for
1436  * @size: requested size of the buffer
1437  */
1438 static int pci_add_cap_save_buffer(
1439         struct pci_dev *dev, char cap, unsigned int size)
1440 {
1441         int pos;
1442         struct pci_cap_saved_state *save_state;
1443
1444         pos = pci_find_capability(dev, cap);
1445         if (pos <= 0)
1446                 return 0;
1447
1448         save_state = kzalloc(sizeof(*save_state) + size, GFP_KERNEL);
1449         if (!save_state)
1450                 return -ENOMEM;
1451
1452         save_state->cap_nr = cap;
1453         pci_add_saved_cap(dev, save_state);
1454
1455         return 0;
1456 }
1457
1458 /**
1459  * pci_allocate_cap_save_buffers - allocate buffers for saving capabilities
1460  * @dev: the PCI device
1461  */
1462 void pci_allocate_cap_save_buffers(struct pci_dev *dev)
1463 {
1464         int error;
1465
1466         error = pci_add_cap_save_buffer(dev, PCI_CAP_ID_EXP,
1467                                         PCI_EXP_SAVE_REGS * sizeof(u16));
1468         if (error)
1469                 dev_err(&dev->dev,
1470                         "unable to preallocate PCI Express save buffer\n");
1471
1472         error = pci_add_cap_save_buffer(dev, PCI_CAP_ID_PCIX, sizeof(u16));
1473         if (error)
1474                 dev_err(&dev->dev,
1475                         "unable to preallocate PCI-X save buffer\n");
1476 }
1477
1478 /**
1479  * pci_enable_ari - enable ARI forwarding if hardware support it
1480  * @dev: the PCI device
1481  */
1482 void pci_enable_ari(struct pci_dev *dev)
1483 {
1484         int pos;
1485         u32 cap;
1486         u16 ctrl;
1487         struct pci_dev *bridge;
1488
1489         if (!dev->is_pcie || dev->devfn)
1490                 return;
1491
1492         pos = pci_find_ext_capability(dev, PCI_EXT_CAP_ID_ARI);
1493         if (!pos)
1494                 return;
1495
1496         bridge = dev->bus->self;
1497         if (!bridge || !bridge->is_pcie)
1498                 return;
1499
1500         pos = pci_find_capability(bridge, PCI_CAP_ID_EXP);
1501         if (!pos)
1502                 return;
1503
1504         pci_read_config_dword(bridge, pos + PCI_EXP_DEVCAP2, &cap);
1505         if (!(cap & PCI_EXP_DEVCAP2_ARI))
1506                 return;
1507
1508         pci_read_config_word(bridge, pos + PCI_EXP_DEVCTL2, &ctrl);
1509         ctrl |= PCI_EXP_DEVCTL2_ARI;
1510         pci_write_config_word(bridge, pos + PCI_EXP_DEVCTL2, ctrl);
1511
1512         bridge->ari_enabled = 1;
1513 }
1514
1515 /**
1516  * pci_swizzle_interrupt_pin - swizzle INTx for device behind bridge
1517  * @dev: the PCI device
1518  * @pin: the INTx pin (1=INTA, 2=INTB, 3=INTD, 4=INTD)
1519  *
1520  * Perform INTx swizzling for a device behind one level of bridge.  This is
1521  * required by section 9.1 of the PCI-to-PCI bridge specification for devices
1522  * behind bridges on add-in cards.  For devices with ARI enabled, the slot
1523  * number is always 0 (see the Implementation Note in section 2.2.8.1 of
1524  * the PCI Express Base Specification, Revision 2.1)
1525  */
1526 u8 pci_swizzle_interrupt_pin(struct pci_dev *dev, u8 pin)
1527 {
1528         int slot;
1529
1530         if (pci_ari_enabled(dev->bus))
1531                 slot = 0;
1532         else
1533                 slot = PCI_SLOT(dev->devfn);
1534
1535         return (((pin - 1) + slot) % 4) + 1;
1536 }
1537
1538 int
1539 pci_get_interrupt_pin(struct pci_dev *dev, struct pci_dev **bridge)
1540 {
1541         u8 pin;
1542
1543         pin = dev->pin;
1544         if (!pin)
1545                 return -1;
1546
1547         while (!pci_is_root_bus(dev->bus)) {
1548                 pin = pci_swizzle_interrupt_pin(dev, pin);
1549                 dev = dev->bus->self;
1550         }
1551         *bridge = dev;
1552         return pin;
1553 }
1554
1555 /**
1556  * pci_common_swizzle - swizzle INTx all the way to root bridge
1557  * @dev: the PCI device
1558  * @pinp: pointer to the INTx pin value (1=INTA, 2=INTB, 3=INTD, 4=INTD)
1559  *
1560  * Perform INTx swizzling for a device.  This traverses through all PCI-to-PCI
1561  * bridges all the way up to a PCI root bus.
1562  */
1563 u8 pci_common_swizzle(struct pci_dev *dev, u8 *pinp)
1564 {
1565         u8 pin = *pinp;
1566
1567         while (!pci_is_root_bus(dev->bus)) {
1568                 pin = pci_swizzle_interrupt_pin(dev, pin);
1569                 dev = dev->bus->self;
1570         }
1571         *pinp = pin;
1572         return PCI_SLOT(dev->devfn);
1573 }
1574
1575 /**
1576  *      pci_release_region - Release a PCI bar
1577  *      @pdev: PCI device whose resources were previously reserved by pci_request_region
1578  *      @bar: BAR to release
1579  *
1580  *      Releases the PCI I/O and memory resources previously reserved by a
1581  *      successful call to pci_request_region.  Call this function only
1582  *      after all use of the PCI regions has ceased.
1583  */
1584 void pci_release_region(struct pci_dev *pdev, int bar)
1585 {
1586         struct pci_devres *dr;
1587
1588         if (pci_resource_len(pdev, bar) == 0)
1589                 return;
1590         if (pci_resource_flags(pdev, bar) & IORESOURCE_IO)
1591                 release_region(pci_resource_start(pdev, bar),
1592                                 pci_resource_len(pdev, bar));
1593         else if (pci_resource_flags(pdev, bar) & IORESOURCE_MEM)
1594                 release_mem_region(pci_resource_start(pdev, bar),
1595                                 pci_resource_len(pdev, bar));
1596
1597         dr = find_pci_dr(pdev);
1598         if (dr)
1599                 dr->region_mask &= ~(1 << bar);
1600 }
1601
1602 /**
1603  *      __pci_request_region - Reserved PCI I/O and memory resource
1604  *      @pdev: PCI device whose resources are to be reserved
1605  *      @bar: BAR to be reserved
1606  *      @res_name: Name to be associated with resource.
1607  *      @exclusive: whether the region access is exclusive or not
1608  *
1609  *      Mark the PCI region associated with PCI device @pdev BR @bar as
1610  *      being reserved by owner @res_name.  Do not access any
1611  *      address inside the PCI regions unless this call returns
1612  *      successfully.
1613  *
1614  *      If @exclusive is set, then the region is marked so that userspace
1615  *      is explicitly not allowed to map the resource via /dev/mem or
1616  *      sysfs MMIO access.
1617  *
1618  *      Returns 0 on success, or %EBUSY on error.  A warning
1619  *      message is also printed on failure.
1620  */
1621 static int __pci_request_region(struct pci_dev *pdev, int bar, const char *res_name,
1622                                                                         int exclusive)
1623 {
1624         struct pci_devres *dr;
1625
1626         if (pci_resource_len(pdev, bar) == 0)
1627                 return 0;
1628                 
1629         if (pci_resource_flags(pdev, bar) & IORESOURCE_IO) {
1630                 if (!request_region(pci_resource_start(pdev, bar),
1631                             pci_resource_len(pdev, bar), res_name))
1632                         goto err_out;
1633         }
1634         else if (pci_resource_flags(pdev, bar) & IORESOURCE_MEM) {
1635                 if (!__request_mem_region(pci_resource_start(pdev, bar),
1636                                         pci_resource_len(pdev, bar), res_name,
1637                                         exclusive))
1638                         goto err_out;
1639         }
1640
1641         dr = find_pci_dr(pdev);
1642         if (dr)
1643                 dr->region_mask |= 1 << bar;
1644
1645         return 0;
1646
1647 err_out:
1648         dev_warn(&pdev->dev, "BAR %d: can't reserve %s region %pR\n",
1649                  bar,
1650                  pci_resource_flags(pdev, bar) & IORESOURCE_IO ? "I/O" : "mem",
1651                  &pdev->resource[bar]);
1652         return -EBUSY;
1653 }
1654
1655 /**
1656  *      pci_request_region - Reserve PCI I/O and memory resource
1657  *      @pdev: PCI device whose resources are to be reserved
1658  *      @bar: BAR to be reserved
1659  *      @res_name: Name to be associated with resource
1660  *
1661  *      Mark the PCI region associated with PCI device @pdev BAR @bar as
1662  *      being reserved by owner @res_name.  Do not access any
1663  *      address inside the PCI regions unless this call returns
1664  *      successfully.
1665  *
1666  *      Returns 0 on success, or %EBUSY on error.  A warning
1667  *      message is also printed on failure.
1668  */
1669 int pci_request_region(struct pci_dev *pdev, int bar, const char *res_name)
1670 {
1671         return __pci_request_region(pdev, bar, res_name, 0);
1672 }
1673
1674 /**
1675  *      pci_request_region_exclusive - Reserved PCI I/O and memory resource
1676  *      @pdev: PCI device whose resources are to be reserved
1677  *      @bar: BAR to be reserved
1678  *      @res_name: Name to be associated with resource.
1679  *
1680  *      Mark the PCI region associated with PCI device @pdev BR @bar as
1681  *      being reserved by owner @res_name.  Do not access any
1682  *      address inside the PCI regions unless this call returns
1683  *      successfully.
1684  *
1685  *      Returns 0 on success, or %EBUSY on error.  A warning
1686  *      message is also printed on failure.
1687  *
1688  *      The key difference that _exclusive makes it that userspace is
1689  *      explicitly not allowed to map the resource via /dev/mem or
1690  *      sysfs.
1691  */
1692 int pci_request_region_exclusive(struct pci_dev *pdev, int bar, const char *res_name)
1693 {
1694         return __pci_request_region(pdev, bar, res_name, IORESOURCE_EXCLUSIVE);
1695 }
1696 /**
1697  * pci_release_selected_regions - Release selected PCI I/O and memory resources
1698  * @pdev: PCI device whose resources were previously reserved
1699  * @bars: Bitmask of BARs to be released
1700  *
1701  * Release selected PCI I/O and memory resources previously reserved.
1702  * Call this function only after all use of the PCI regions has ceased.
1703  */
1704 void pci_release_selected_regions(struct pci_dev *pdev, int bars)
1705 {
1706         int i;
1707
1708         for (i = 0; i < 6; i++)
1709                 if (bars & (1 << i))
1710                         pci_release_region(pdev, i);
1711 }
1712
1713 int __pci_request_selected_regions(struct pci_dev *pdev, int bars,
1714                                  const char *res_name, int excl)
1715 {
1716         int i;
1717
1718         for (i = 0; i < 6; i++)
1719                 if (bars & (1 << i))
1720                         if (__pci_request_region(pdev, i, res_name, excl))
1721                                 goto err_out;
1722         return 0;
1723
1724 err_out:
1725         while(--i >= 0)
1726                 if (bars & (1 << i))
1727                         pci_release_region(pdev, i);
1728
1729         return -EBUSY;
1730 }
1731
1732
1733 /**
1734  * pci_request_selected_regions - Reserve selected PCI I/O and memory resources
1735  * @pdev: PCI device whose resources are to be reserved
1736  * @bars: Bitmask of BARs to be requested
1737  * @res_name: Name to be associated with resource
1738  */
1739 int pci_request_selected_regions(struct pci_dev *pdev, int bars,
1740                                  const char *res_name)
1741 {
1742         return __pci_request_selected_regions(pdev, bars, res_name, 0);
1743 }
1744
1745 int pci_request_selected_regions_exclusive(struct pci_dev *pdev,
1746                                  int bars, const char *res_name)
1747 {
1748         return __pci_request_selected_regions(pdev, bars, res_name,
1749                         IORESOURCE_EXCLUSIVE);
1750 }
1751
1752 /**
1753  *      pci_release_regions - Release reserved PCI I/O and memory resources
1754  *      @pdev: PCI device whose resources were previously reserved by pci_request_regions
1755  *
1756  *      Releases all PCI I/O and memory resources previously reserved by a
1757  *      successful call to pci_request_regions.  Call this function only
1758  *      after all use of the PCI regions has ceased.
1759  */
1760
1761 void pci_release_regions(struct pci_dev *pdev)
1762 {
1763         pci_release_selected_regions(pdev, (1 << 6) - 1);
1764 }
1765
1766 /**
1767  *      pci_request_regions - Reserved PCI I/O and memory resources
1768  *      @pdev: PCI device whose resources are to be reserved
1769  *      @res_name: Name to be associated with resource.
1770  *
1771  *      Mark all PCI regions associated with PCI device @pdev as
1772  *      being reserved by owner @res_name.  Do not access any
1773  *      address inside the PCI regions unless this call returns
1774  *      successfully.
1775  *
1776  *      Returns 0 on success, or %EBUSY on error.  A warning
1777  *      message is also printed on failure.
1778  */
1779 int pci_request_regions(struct pci_dev *pdev, const char *res_name)
1780 {
1781         return pci_request_selected_regions(pdev, ((1 << 6) - 1), res_name);
1782 }
1783
1784 /**
1785  *      pci_request_regions_exclusive - Reserved PCI I/O and memory resources
1786  *      @pdev: PCI device whose resources are to be reserved
1787  *      @res_name: Name to be associated with resource.
1788  *
1789  *      Mark all PCI regions associated with PCI device @pdev as
1790  *      being reserved by owner @res_name.  Do not access any
1791  *      address inside the PCI regions unless this call returns
1792  *      successfully.
1793  *
1794  *      pci_request_regions_exclusive() will mark the region so that
1795  *      /dev/mem and the sysfs MMIO access will not be allowed.
1796  *
1797  *      Returns 0 on success, or %EBUSY on error.  A warning
1798  *      message is also printed on failure.
1799  */
1800 int pci_request_regions_exclusive(struct pci_dev *pdev, const char *res_name)
1801 {
1802         return pci_request_selected_regions_exclusive(pdev,
1803                                         ((1 << 6) - 1), res_name);
1804 }
1805
1806 static void __pci_set_master(struct pci_dev *dev, bool enable)
1807 {
1808         u16 old_cmd, cmd;
1809
1810         pci_read_config_word(dev, PCI_COMMAND, &old_cmd);
1811         if (enable)
1812                 cmd = old_cmd | PCI_COMMAND_MASTER;
1813         else
1814                 cmd = old_cmd & ~PCI_COMMAND_MASTER;
1815         if (cmd != old_cmd) {
1816                 dev_dbg(&dev->dev, "%s bus mastering\n",
1817                         enable ? "enabling" : "disabling");
1818                 pci_write_config_word(dev, PCI_COMMAND, cmd);
1819         }
1820         dev->is_busmaster = enable;
1821 }
1822
1823 /**
1824  * pci_set_master - enables bus-mastering for device dev
1825  * @dev: the PCI device to enable
1826  *
1827  * Enables bus-mastering on the device and calls pcibios_set_master()
1828  * to do the needed arch specific settings.
1829  */
1830 void pci_set_master(struct pci_dev *dev)
1831 {
1832         __pci_set_master(dev, true);
1833         pcibios_set_master(dev);
1834 }
1835
1836 /**
1837  * pci_clear_master - disables bus-mastering for device dev
1838  * @dev: the PCI device to disable
1839  */
1840 void pci_clear_master(struct pci_dev *dev)
1841 {
1842         __pci_set_master(dev, false);
1843 }
1844
1845 #ifdef PCI_DISABLE_MWI
1846 int pci_set_mwi(struct pci_dev *dev)
1847 {
1848         return 0;
1849 }
1850
1851 int pci_try_set_mwi(struct pci_dev *dev)
1852 {
1853         return 0;
1854 }
1855
1856 void pci_clear_mwi(struct pci_dev *dev)
1857 {
1858 }
1859
1860 #else
1861
1862 #ifndef PCI_CACHE_LINE_BYTES
1863 #define PCI_CACHE_LINE_BYTES L1_CACHE_BYTES
1864 #endif
1865
1866 /* This can be overridden by arch code. */
1867 /* Don't forget this is measured in 32-bit words, not bytes */
1868 u8 pci_cache_line_size = PCI_CACHE_LINE_BYTES / 4;
1869
1870 /**
1871  * pci_set_cacheline_size - ensure the CACHE_LINE_SIZE register is programmed
1872  * @dev: the PCI device for which MWI is to be enabled
1873  *
1874  * Helper function for pci_set_mwi.
1875  * Originally copied from drivers/net/acenic.c.
1876  * Copyright 1998-2001 by Jes Sorensen, <jes@trained-monkey.org>.
1877  *
1878  * RETURNS: An appropriate -ERRNO error value on error, or zero for success.
1879  */
1880 static int
1881 pci_set_cacheline_size(struct pci_dev *dev)
1882 {
1883         u8 cacheline_size;
1884
1885         if (!pci_cache_line_size)
1886                 return -EINVAL;         /* The system doesn't support MWI. */
1887
1888         /* Validate current setting: the PCI_CACHE_LINE_SIZE must be
1889            equal to or multiple of the right value. */
1890         pci_read_config_byte(dev, PCI_CACHE_LINE_SIZE, &cacheline_size);
1891         if (cacheline_size >= pci_cache_line_size &&
1892             (cacheline_size % pci_cache_line_size) == 0)
1893                 return 0;
1894
1895         /* Write the correct value. */
1896         pci_write_config_byte(dev, PCI_CACHE_LINE_SIZE, pci_cache_line_size);
1897         /* Read it back. */
1898         pci_read_config_byte(dev, PCI_CACHE_LINE_SIZE, &cacheline_size);
1899         if (cacheline_size == pci_cache_line_size)
1900                 return 0;
1901
1902         dev_printk(KERN_DEBUG, &dev->dev, "cache line size of %d is not "
1903                    "supported\n", pci_cache_line_size << 2);
1904
1905         return -EINVAL;
1906 }
1907
1908 /**
1909  * pci_set_mwi - enables memory-write-invalidate PCI transaction
1910  * @dev: the PCI device for which MWI is enabled
1911  *
1912  * Enables the Memory-Write-Invalidate transaction in %PCI_COMMAND.
1913  *
1914  * RETURNS: An appropriate -ERRNO error value on error, or zero for success.
1915  */
1916 int
1917 pci_set_mwi(struct pci_dev *dev)
1918 {
1919         int rc;
1920         u16 cmd;
1921
1922         rc = pci_set_cacheline_size(dev);
1923         if (rc)
1924                 return rc;
1925
1926         pci_read_config_word(dev, PCI_COMMAND, &cmd);
1927         if (! (cmd & PCI_COMMAND_INVALIDATE)) {
1928                 dev_dbg(&dev->dev, "enabling Mem-Wr-Inval\n");
1929                 cmd |= PCI_COMMAND_INVALIDATE;
1930                 pci_write_config_word(dev, PCI_COMMAND, cmd);
1931         }
1932         
1933         return 0;
1934 }
1935
1936 /**
1937  * pci_try_set_mwi - enables memory-write-invalidate PCI transaction
1938  * @dev: the PCI device for which MWI is enabled
1939  *
1940  * Enables the Memory-Write-Invalidate transaction in %PCI_COMMAND.
1941  * Callers are not required to check the return value.
1942  *
1943  * RETURNS: An appropriate -ERRNO error value on error, or zero for success.
1944  */
1945 int pci_try_set_mwi(struct pci_dev *dev)
1946 {
1947         int rc = pci_set_mwi(dev);
1948         return rc;
1949 }
1950
1951 /**
1952  * pci_clear_mwi - disables Memory-Write-Invalidate for device dev
1953  * @dev: the PCI device to disable
1954  *
1955  * Disables PCI Memory-Write-Invalidate transaction on the device
1956  */
1957 void
1958 pci_clear_mwi(struct pci_dev *dev)
1959 {
1960         u16 cmd;
1961
1962         pci_read_config_word(dev, PCI_COMMAND, &cmd);
1963         if (cmd & PCI_COMMAND_INVALIDATE) {
1964                 cmd &= ~PCI_COMMAND_INVALIDATE;
1965                 pci_write_config_word(dev, PCI_COMMAND, cmd);
1966         }
1967 }
1968 #endif /* ! PCI_DISABLE_MWI */
1969
1970 /**
1971  * pci_intx - enables/disables PCI INTx for device dev
1972  * @pdev: the PCI device to operate on
1973  * @enable: boolean: whether to enable or disable PCI INTx
1974  *
1975  * Enables/disables PCI INTx for device dev
1976  */
1977 void
1978 pci_intx(struct pci_dev *pdev, int enable)
1979 {
1980         u16 pci_command, new;
1981
1982         pci_read_config_word(pdev, PCI_COMMAND, &pci_command);
1983
1984         if (enable) {
1985                 new = pci_command & ~PCI_COMMAND_INTX_DISABLE;
1986         } else {
1987                 new = pci_command | PCI_COMMAND_INTX_DISABLE;
1988         }
1989
1990         if (new != pci_command) {
1991                 struct pci_devres *dr;
1992
1993                 pci_write_config_word(pdev, PCI_COMMAND, new);
1994
1995                 dr = find_pci_dr(pdev);
1996                 if (dr && !dr->restore_intx) {
1997                         dr->restore_intx = 1;
1998                         dr->orig_intx = !enable;
1999                 }
2000         }
2001 }
2002
2003 /**
2004  * pci_msi_off - disables any msi or msix capabilities
2005  * @dev: the PCI device to operate on
2006  *
2007  * If you want to use msi see pci_enable_msi and friends.
2008  * This is a lower level primitive that allows us to disable
2009  * msi operation at the device level.
2010  */
2011 void pci_msi_off(struct pci_dev *dev)
2012 {
2013         int pos;
2014         u16 control;
2015
2016         pos = pci_find_capability(dev, PCI_CAP_ID_MSI);
2017         if (pos) {
2018                 pci_read_config_word(dev, pos + PCI_MSI_FLAGS, &control);
2019                 control &= ~PCI_MSI_FLAGS_ENABLE;
2020                 pci_write_config_word(dev, pos + PCI_MSI_FLAGS, control);
2021         }
2022         pos = pci_find_capability(dev, PCI_CAP_ID_MSIX);
2023         if (pos) {
2024                 pci_read_config_word(dev, pos + PCI_MSIX_FLAGS, &control);
2025                 control &= ~PCI_MSIX_FLAGS_ENABLE;
2026                 pci_write_config_word(dev, pos + PCI_MSIX_FLAGS, control);
2027         }
2028 }
2029
2030 #ifndef HAVE_ARCH_PCI_SET_DMA_MASK
2031 /*
2032  * These can be overridden by arch-specific implementations
2033  */
2034 int
2035 pci_set_dma_mask(struct pci_dev *dev, u64 mask)
2036 {
2037         if (!pci_dma_supported(dev, mask))
2038                 return -EIO;
2039
2040         dev->dma_mask = mask;
2041
2042         return 0;
2043 }
2044     
2045 int
2046 pci_set_consistent_dma_mask(struct pci_dev *dev, u64 mask)
2047 {
2048         if (!pci_dma_supported(dev, mask))
2049                 return -EIO;
2050
2051         dev->dev.coherent_dma_mask = mask;
2052
2053         return 0;
2054 }
2055 #endif
2056
2057 #ifndef HAVE_ARCH_PCI_SET_DMA_MAX_SEGMENT_SIZE
2058 int pci_set_dma_max_seg_size(struct pci_dev *dev, unsigned int size)
2059 {
2060         return dma_set_max_seg_size(&dev->dev, size);
2061 }
2062 EXPORT_SYMBOL(pci_set_dma_max_seg_size);
2063 #endif
2064
2065 #ifndef HAVE_ARCH_PCI_SET_DMA_SEGMENT_BOUNDARY
2066 int pci_set_dma_seg_boundary(struct pci_dev *dev, unsigned long mask)
2067 {
2068         return dma_set_seg_boundary(&dev->dev, mask);
2069 }
2070 EXPORT_SYMBOL(pci_set_dma_seg_boundary);
2071 #endif
2072
2073 static int pcie_flr(struct pci_dev *dev, int probe)
2074 {
2075         int i;
2076         int pos;
2077         u32 cap;
2078         u16 status;
2079
2080         pos = pci_find_capability(dev, PCI_CAP_ID_EXP);
2081         if (!pos)
2082                 return -ENOTTY;
2083
2084         pci_read_config_dword(dev, pos + PCI_EXP_DEVCAP, &cap);
2085         if (!(cap & PCI_EXP_DEVCAP_FLR))
2086                 return -ENOTTY;
2087
2088         if (probe)
2089                 return 0;
2090
2091         /* Wait for Transaction Pending bit clean */
2092         for (i = 0; i < 4; i++) {
2093                 if (i)
2094                         msleep((1 << (i - 1)) * 100);
2095
2096                 pci_read_config_word(dev, pos + PCI_EXP_DEVSTA, &status);
2097                 if (!(status & PCI_EXP_DEVSTA_TRPND))
2098                         goto clear;
2099         }
2100
2101         dev_err(&dev->dev, "transaction is not cleared; "
2102                         "proceeding with reset anyway\n");
2103
2104 clear:
2105         pci_write_config_word(dev, pos + PCI_EXP_DEVCTL,
2106                                 PCI_EXP_DEVCTL_BCR_FLR);
2107         msleep(100);
2108
2109         return 0;
2110 }
2111
2112 static int pci_af_flr(struct pci_dev *dev, int probe)
2113 {
2114         int i;
2115         int pos;
2116         u8 cap;
2117         u8 status;
2118
2119         pos = pci_find_capability(dev, PCI_CAP_ID_AF);
2120         if (!pos)
2121                 return -ENOTTY;
2122
2123         pci_read_config_byte(dev, pos + PCI_AF_CAP, &cap);
2124         if (!(cap & PCI_AF_CAP_TP) || !(cap & PCI_AF_CAP_FLR))
2125                 return -ENOTTY;
2126
2127         if (probe)
2128                 return 0;
2129
2130         /* Wait for Transaction Pending bit clean */
2131         for (i = 0; i < 4; i++) {
2132                 if (i)
2133                         msleep((1 << (i - 1)) * 100);
2134
2135                 pci_read_config_byte(dev, pos + PCI_AF_STATUS, &status);
2136                 if (!(status & PCI_AF_STATUS_TP))
2137                         goto clear;
2138         }
2139
2140         dev_err(&dev->dev, "transaction is not cleared; "
2141                         "proceeding with reset anyway\n");
2142
2143 clear:
2144         pci_write_config_byte(dev, pos + PCI_AF_CTRL, PCI_AF_CTRL_FLR);
2145         msleep(100);
2146
2147         return 0;
2148 }
2149
2150 static int pci_pm_reset(struct pci_dev *dev, int probe)
2151 {
2152         u16 csr;
2153
2154         if (!dev->pm_cap)
2155                 return -ENOTTY;
2156
2157         pci_read_config_word(dev, dev->pm_cap + PCI_PM_CTRL, &csr);
2158         if (csr & PCI_PM_CTRL_NO_SOFT_RESET)
2159                 return -ENOTTY;
2160
2161         if (probe)
2162                 return 0;
2163
2164         if (dev->current_state != PCI_D0)
2165                 return -EINVAL;
2166
2167         csr &= ~PCI_PM_CTRL_STATE_MASK;
2168         csr |= PCI_D3hot;
2169         pci_write_config_word(dev, dev->pm_cap + PCI_PM_CTRL, csr);
2170         msleep(pci_pm_d3_delay);
2171
2172         csr &= ~PCI_PM_CTRL_STATE_MASK;
2173         csr |= PCI_D0;
2174         pci_write_config_word(dev, dev->pm_cap + PCI_PM_CTRL, csr);
2175         msleep(pci_pm_d3_delay);
2176
2177         return 0;
2178 }
2179
2180 static int pci_parent_bus_reset(struct pci_dev *dev, int probe)
2181 {
2182         u16 ctrl;
2183         struct pci_dev *pdev;
2184
2185         if (pci_is_root_bus(dev->bus) || dev->subordinate || !dev->bus->self)
2186                 return -ENOTTY;
2187
2188         list_for_each_entry(pdev, &dev->bus->devices, bus_list)
2189                 if (pdev != dev)
2190                         return -ENOTTY;
2191
2192         if (probe)
2193                 return 0;
2194
2195         pci_read_config_word(dev->bus->self, PCI_BRIDGE_CONTROL, &ctrl);
2196         ctrl |= PCI_BRIDGE_CTL_BUS_RESET;
2197         pci_write_config_word(dev->bus->self, PCI_BRIDGE_CONTROL, ctrl);
2198         msleep(100);
2199
2200         ctrl &= ~PCI_BRIDGE_CTL_BUS_RESET;
2201         pci_write_config_word(dev->bus->self, PCI_BRIDGE_CONTROL, ctrl);
2202         msleep(100);
2203
2204         return 0;
2205 }
2206
2207 static int pci_dev_reset(struct pci_dev *dev, int probe)
2208 {
2209         int rc;
2210
2211         might_sleep();
2212
2213         if (!probe) {
2214                 pci_block_user_cfg_access(dev);
2215                 /* block PM suspend, driver probe, etc. */
2216                 down(&dev->dev.sem);
2217         }
2218
2219         rc = pcie_flr(dev, probe);
2220         if (rc != -ENOTTY)
2221                 goto done;
2222
2223         rc = pci_af_flr(dev, probe);
2224         if (rc != -ENOTTY)
2225                 goto done;
2226
2227         rc = pci_pm_reset(dev, probe);
2228         if (rc != -ENOTTY)
2229                 goto done;
2230
2231         rc = pci_parent_bus_reset(dev, probe);
2232 done:
2233         if (!probe) {
2234                 up(&dev->dev.sem);
2235                 pci_unblock_user_cfg_access(dev);
2236         }
2237
2238         return rc;
2239 }
2240
2241 /**
2242  * __pci_reset_function - reset a PCI device function
2243  * @dev: PCI device to reset
2244  *
2245  * Some devices allow an individual function to be reset without affecting
2246  * other functions in the same device.  The PCI device must be responsive
2247  * to PCI config space in order to use this function.
2248  *
2249  * The device function is presumed to be unused when this function is called.
2250  * Resetting the device will make the contents of PCI configuration space
2251  * random, so any caller of this must be prepared to reinitialise the
2252  * device including MSI, bus mastering, BARs, decoding IO and memory spaces,
2253  * etc.
2254  *
2255  * Returns 0 if the device function was successfully reset or negative if the
2256  * device doesn't support resetting a single function.
2257  */
2258 int __pci_reset_function(struct pci_dev *dev)
2259 {
2260         return pci_dev_reset(dev, 0);
2261 }
2262 EXPORT_SYMBOL_GPL(__pci_reset_function);
2263
2264 /**
2265  * pci_reset_function - quiesce and reset a PCI device function
2266  * @dev: PCI device to reset
2267  *
2268  * Some devices allow an individual function to be reset without affecting
2269  * other functions in the same device.  The PCI device must be responsive
2270  * to PCI config space in order to use this function.
2271  *
2272  * This function does not just reset the PCI portion of a device, but
2273  * clears all the state associated with the device.  This function differs
2274  * from __pci_reset_function in that it saves and restores device state
2275  * over the reset.
2276  *
2277  * Returns 0 if the device function was successfully reset or negative if the
2278  * device doesn't support resetting a single function.
2279  */
2280 int pci_reset_function(struct pci_dev *dev)
2281 {
2282         int rc;
2283
2284         rc = pci_dev_reset(dev, 1);
2285         if (rc)
2286                 return rc;
2287
2288         pci_save_state(dev);
2289
2290         /*
2291          * both INTx and MSI are disabled after the Interrupt Disable bit
2292          * is set and the Bus Master bit is cleared.
2293          */
2294         pci_write_config_word(dev, PCI_COMMAND, PCI_COMMAND_INTX_DISABLE);
2295
2296         rc = pci_dev_reset(dev, 0);
2297
2298         pci_restore_state(dev);
2299
2300         return rc;
2301 }
2302 EXPORT_SYMBOL_GPL(pci_reset_function);
2303
2304 /**
2305  * pcix_get_max_mmrbc - get PCI-X maximum designed memory read byte count
2306  * @dev: PCI device to query
2307  *
2308  * Returns mmrbc: maximum designed memory read count in bytes
2309  *    or appropriate error value.
2310  */
2311 int pcix_get_max_mmrbc(struct pci_dev *dev)
2312 {
2313         int err, cap;
2314         u32 stat;
2315
2316         cap = pci_find_capability(dev, PCI_CAP_ID_PCIX);
2317         if (!cap)
2318                 return -EINVAL;
2319
2320         err = pci_read_config_dword(dev, cap + PCI_X_STATUS, &stat);
2321         if (err)
2322                 return -EINVAL;
2323
2324         return (stat & PCI_X_STATUS_MAX_READ) >> 12;
2325 }
2326 EXPORT_SYMBOL(pcix_get_max_mmrbc);
2327
2328 /**
2329  * pcix_get_mmrbc - get PCI-X maximum memory read byte count
2330  * @dev: PCI device to query
2331  *
2332  * Returns mmrbc: maximum memory read count in bytes
2333  *    or appropriate error value.
2334  */
2335 int pcix_get_mmrbc(struct pci_dev *dev)
2336 {
2337         int ret, cap;
2338         u32 cmd;
2339
2340         cap = pci_find_capability(dev, PCI_CAP_ID_PCIX);
2341         if (!cap)
2342                 return -EINVAL;
2343
2344         ret = pci_read_config_dword(dev, cap + PCI_X_CMD, &cmd);
2345         if (!ret)
2346                 ret = 512 << ((cmd & PCI_X_CMD_MAX_READ) >> 2);
2347
2348         return ret;
2349 }
2350 EXPORT_SYMBOL(pcix_get_mmrbc);
2351
2352 /**
2353  * pcix_set_mmrbc - set PCI-X maximum memory read byte count
2354  * @dev: PCI device to query
2355  * @mmrbc: maximum memory read count in bytes
2356  *    valid values are 512, 1024, 2048, 4096
2357  *
2358  * If possible sets maximum memory read byte count, some bridges have erratas
2359  * that prevent this.
2360  */
2361 int pcix_set_mmrbc(struct pci_dev *dev, int mmrbc)
2362 {
2363         int cap, err = -EINVAL;
2364         u32 stat, cmd, v, o;
2365
2366         if (mmrbc < 512 || mmrbc > 4096 || !is_power_of_2(mmrbc))
2367                 goto out;
2368
2369         v = ffs(mmrbc) - 10;
2370
2371         cap = pci_find_capability(dev, PCI_CAP_ID_PCIX);
2372         if (!cap)
2373                 goto out;
2374
2375         err = pci_read_config_dword(dev, cap + PCI_X_STATUS, &stat);
2376         if (err)
2377                 goto out;
2378
2379         if (v > (stat & PCI_X_STATUS_MAX_READ) >> 21)
2380                 return -E2BIG;
2381
2382         err = pci_read_config_dword(dev, cap + PCI_X_CMD, &cmd);
2383         if (err)
2384                 goto out;
2385
2386         o = (cmd & PCI_X_CMD_MAX_READ) >> 2;
2387         if (o != v) {
2388                 if (v > o && dev->bus &&
2389                    (dev->bus->bus_flags & PCI_BUS_FLAGS_NO_MMRBC))
2390                         return -EIO;
2391
2392                 cmd &= ~PCI_X_CMD_MAX_READ;
2393                 cmd |= v << 2;
2394                 err = pci_write_config_dword(dev, cap + PCI_X_CMD, cmd);
2395         }
2396 out:
2397         return err;
2398 }
2399 EXPORT_SYMBOL(pcix_set_mmrbc);
2400
2401 /**
2402  * pcie_get_readrq - get PCI Express read request size
2403  * @dev: PCI device to query
2404  *
2405  * Returns maximum memory read request in bytes
2406  *    or appropriate error value.
2407  */
2408 int pcie_get_readrq(struct pci_dev *dev)
2409 {
2410         int ret, cap;
2411         u16 ctl;
2412
2413         cap = pci_find_capability(dev, PCI_CAP_ID_EXP);
2414         if (!cap)
2415                 return -EINVAL;
2416
2417         ret = pci_read_config_word(dev, cap + PCI_EXP_DEVCTL, &ctl);
2418         if (!ret)
2419         ret = 128 << ((ctl & PCI_EXP_DEVCTL_READRQ) >> 12);
2420
2421         return ret;
2422 }
2423 EXPORT_SYMBOL(pcie_get_readrq);
2424
2425 /**
2426  * pcie_set_readrq - set PCI Express maximum memory read request
2427  * @dev: PCI device to query
2428  * @rq: maximum memory read count in bytes
2429  *    valid values are 128, 256, 512, 1024, 2048, 4096
2430  *
2431  * If possible sets maximum read byte count
2432  */
2433 int pcie_set_readrq(struct pci_dev *dev, int rq)
2434 {
2435         int cap, err = -EINVAL;
2436         u16 ctl, v;
2437
2438         if (rq < 128 || rq > 4096 || !is_power_of_2(rq))
2439                 goto out;
2440
2441         v = (ffs(rq) - 8) << 12;
2442
2443         cap = pci_find_capability(dev, PCI_CAP_ID_EXP);
2444         if (!cap)
2445                 goto out;
2446
2447         err = pci_read_config_word(dev, cap + PCI_EXP_DEVCTL, &ctl);
2448         if (err)
2449                 goto out;
2450
2451         if ((ctl & PCI_EXP_DEVCTL_READRQ) != v) {
2452                 ctl &= ~PCI_EXP_DEVCTL_READRQ;
2453                 ctl |= v;
2454                 err = pci_write_config_dword(dev, cap + PCI_EXP_DEVCTL, ctl);
2455         }
2456
2457 out:
2458         return err;
2459 }
2460 EXPORT_SYMBOL(pcie_set_readrq);
2461
2462 /**
2463  * pci_select_bars - Make BAR mask from the type of resource
2464  * @dev: the PCI device for which BAR mask is made
2465  * @flags: resource type mask to be selected
2466  *
2467  * This helper routine makes bar mask from the type of resource.
2468  */
2469 int pci_select_bars(struct pci_dev *dev, unsigned long flags)
2470 {
2471         int i, bars = 0;
2472         for (i = 0; i < PCI_NUM_RESOURCES; i++)
2473                 if (pci_resource_flags(dev, i) & flags)
2474                         bars |= (1 << i);
2475         return bars;
2476 }
2477
2478 /**
2479  * pci_resource_bar - get position of the BAR associated with a resource
2480  * @dev: the PCI device
2481  * @resno: the resource number
2482  * @type: the BAR type to be filled in
2483  *
2484  * Returns BAR position in config space, or 0 if the BAR is invalid.
2485  */
2486 int pci_resource_bar(struct pci_dev *dev, int resno, enum pci_bar_type *type)
2487 {
2488         int reg;
2489
2490         if (resno < PCI_ROM_RESOURCE) {
2491                 *type = pci_bar_unknown;
2492                 return PCI_BASE_ADDRESS_0 + 4 * resno;
2493         } else if (resno == PCI_ROM_RESOURCE) {
2494                 *type = pci_bar_mem32;
2495                 return dev->rom_base_reg;
2496         } else if (resno < PCI_BRIDGE_RESOURCES) {
2497                 /* device specific resource */
2498                 reg = pci_iov_resource_bar(dev, resno, type);
2499                 if (reg)
2500                         return reg;
2501         }
2502
2503         dev_err(&dev->dev, "BAR: invalid resource #%d\n", resno);
2504         return 0;
2505 }
2506
2507 #define RESOURCE_ALIGNMENT_PARAM_SIZE COMMAND_LINE_SIZE
2508 static char resource_alignment_param[RESOURCE_ALIGNMENT_PARAM_SIZE] = {0};
2509 spinlock_t resource_alignment_lock = SPIN_LOCK_UNLOCKED;
2510
2511 /**
2512  * pci_specified_resource_alignment - get resource alignment specified by user.
2513  * @dev: the PCI device to get
2514  *
2515  * RETURNS: Resource alignment if it is specified.
2516  *          Zero if it is not specified.
2517  */
2518 resource_size_t pci_specified_resource_alignment(struct pci_dev *dev)
2519 {
2520         int seg, bus, slot, func, align_order, count;
2521         resource_size_t align = 0;
2522         char *p;
2523
2524         spin_lock(&resource_alignment_lock);
2525         p = resource_alignment_param;
2526         while (*p) {
2527                 count = 0;
2528                 if (sscanf(p, "%d%n", &align_order, &count) == 1 &&
2529                                                         p[count] == '@') {
2530                         p += count + 1;
2531                 } else {
2532                         align_order = -1;
2533                 }
2534                 if (sscanf(p, "%x:%x:%x.%x%n",
2535                         &seg, &bus, &slot, &func, &count) != 4) {
2536                         seg = 0;
2537                         if (sscanf(p, "%x:%x.%x%n",
2538                                         &bus, &slot, &func, &count) != 3) {
2539                                 /* Invalid format */
2540                                 printk(KERN_ERR "PCI: Can't parse resource_alignment parameter: %s\n",
2541                                         p);
2542                                 break;
2543                         }
2544                 }
2545                 p += count;
2546                 if (seg == pci_domain_nr(dev->bus) &&
2547                         bus == dev->bus->number &&
2548                         slot == PCI_SLOT(dev->devfn) &&
2549                         func == PCI_FUNC(dev->devfn)) {
2550                         if (align_order == -1) {
2551                                 align = PAGE_SIZE;
2552                         } else {
2553                                 align = 1 << align_order;
2554                         }
2555                         /* Found */
2556                         break;
2557                 }
2558                 if (*p != ';' && *p != ',') {
2559                         /* End of param or invalid format */
2560                         break;
2561                 }
2562                 p++;
2563         }
2564         spin_unlock(&resource_alignment_lock);
2565         return align;
2566 }
2567
2568 /**
2569  * pci_is_reassigndev - check if specified PCI is target device to reassign
2570  * @dev: the PCI device to check
2571  *
2572  * RETURNS: non-zero for PCI device is a target device to reassign,
2573  *          or zero is not.
2574  */
2575 int pci_is_reassigndev(struct pci_dev *dev)
2576 {
2577         return (pci_specified_resource_alignment(dev) != 0);
2578 }
2579
2580 ssize_t pci_set_resource_alignment_param(const char *buf, size_t count)
2581 {
2582         if (count > RESOURCE_ALIGNMENT_PARAM_SIZE - 1)
2583                 count = RESOURCE_ALIGNMENT_PARAM_SIZE - 1;
2584         spin_lock(&resource_alignment_lock);
2585         strncpy(resource_alignment_param, buf, count);
2586         resource_alignment_param[count] = '\0';
2587         spin_unlock(&resource_alignment_lock);
2588         return count;
2589 }
2590
2591 ssize_t pci_get_resource_alignment_param(char *buf, size_t size)
2592 {
2593         size_t count;
2594         spin_lock(&resource_alignment_lock);
2595         count = snprintf(buf, size, "%s", resource_alignment_param);
2596         spin_unlock(&resource_alignment_lock);
2597         return count;
2598 }
2599
2600 static ssize_t pci_resource_alignment_show(struct bus_type *bus, char *buf)
2601 {
2602         return pci_get_resource_alignment_param(buf, PAGE_SIZE);
2603 }
2604
2605 static ssize_t pci_resource_alignment_store(struct bus_type *bus,
2606                                         const char *buf, size_t count)
2607 {
2608         return pci_set_resource_alignment_param(buf, count);
2609 }
2610
2611 BUS_ATTR(resource_alignment, 0644, pci_resource_alignment_show,
2612                                         pci_resource_alignment_store);
2613
2614 static int __init pci_resource_alignment_sysfs_init(void)
2615 {
2616         return bus_create_file(&pci_bus_type,
2617                                         &bus_attr_resource_alignment);
2618 }
2619
2620 late_initcall(pci_resource_alignment_sysfs_init);
2621
2622 static void __devinit pci_no_domains(void)
2623 {
2624 #ifdef CONFIG_PCI_DOMAINS
2625         pci_domains_supported = 0;
2626 #endif
2627 }
2628
2629 /**
2630  * pci_ext_cfg_enabled - can we access extended PCI config space?
2631  * @dev: The PCI device of the root bridge.
2632  *
2633  * Returns 1 if we can access PCI extended config space (offsets
2634  * greater than 0xff). This is the default implementation. Architecture
2635  * implementations can override this.
2636  */
2637 int __attribute__ ((weak)) pci_ext_cfg_avail(struct pci_dev *dev)
2638 {
2639         return 1;
2640 }
2641
2642 static int __devinit pci_init(void)
2643 {
2644         struct pci_dev *dev = NULL;
2645
2646         while ((dev = pci_get_device(PCI_ANY_ID, PCI_ANY_ID, dev)) != NULL) {
2647                 pci_fixup_device(pci_fixup_final, dev);
2648         }
2649
2650         return 0;
2651 }
2652
2653 static int __init pci_setup(char *str)
2654 {
2655         while (str) {
2656                 char *k = strchr(str, ',');
2657                 if (k)
2658                         *k++ = 0;
2659                 if (*str && (str = pcibios_setup(str)) && *str) {
2660                         if (!strcmp(str, "nomsi")) {
2661                                 pci_no_msi();
2662                         } else if (!strcmp(str, "noaer")) {
2663                                 pci_no_aer();
2664                         } else if (!strcmp(str, "nodomains")) {
2665                                 pci_no_domains();
2666                         } else if (!strncmp(str, "cbiosize=", 9)) {
2667                                 pci_cardbus_io_size = memparse(str + 9, &str);
2668                         } else if (!strncmp(str, "cbmemsize=", 10)) {
2669                                 pci_cardbus_mem_size = memparse(str + 10, &str);
2670                         } else if (!strncmp(str, "resource_alignment=", 19)) {
2671                                 pci_set_resource_alignment_param(str + 19,
2672                                                         strlen(str + 19));
2673                         } else if (!strncmp(str, "ecrc=", 5)) {
2674                                 pcie_ecrc_get_policy(str + 5);
2675                         } else {
2676                                 printk(KERN_ERR "PCI: Unknown option `%s'\n",
2677                                                 str);
2678                         }
2679                 }
2680                 str = k;
2681         }
2682         return 0;
2683 }
2684 early_param("pci", pci_setup);
2685
2686 device_initcall(pci_init);
2687
2688 EXPORT_SYMBOL(pci_reenable_device);
2689 EXPORT_SYMBOL(pci_enable_device_io);
2690 EXPORT_SYMBOL(pci_enable_device_mem);
2691 EXPORT_SYMBOL(pci_enable_device);
2692 EXPORT_SYMBOL(pcim_enable_device);
2693 EXPORT_SYMBOL(pcim_pin_device);
2694 EXPORT_SYMBOL(pci_disable_device);
2695 EXPORT_SYMBOL(pci_find_capability);
2696 EXPORT_SYMBOL(pci_bus_find_capability);
2697 EXPORT_SYMBOL(pci_release_regions);
2698 EXPORT_SYMBOL(pci_request_regions);
2699 EXPORT_SYMBOL(pci_request_regions_exclusive);
2700 EXPORT_SYMBOL(pci_release_region);
2701 EXPORT_SYMBOL(pci_request_region);
2702 EXPORT_SYMBOL(pci_request_region_exclusive);
2703 EXPORT_SYMBOL(pci_release_selected_regions);
2704 EXPORT_SYMBOL(pci_request_selected_regions);
2705 EXPORT_SYMBOL(pci_request_selected_regions_exclusive);
2706 EXPORT_SYMBOL(pci_set_master);
2707 EXPORT_SYMBOL(pci_clear_master);
2708 EXPORT_SYMBOL(pci_set_mwi);
2709 EXPORT_SYMBOL(pci_try_set_mwi);
2710 EXPORT_SYMBOL(pci_clear_mwi);
2711 EXPORT_SYMBOL_GPL(pci_intx);
2712 EXPORT_SYMBOL(pci_set_dma_mask);
2713 EXPORT_SYMBOL(pci_set_consistent_dma_mask);
2714 EXPORT_SYMBOL(pci_assign_resource);
2715 EXPORT_SYMBOL(pci_find_parent_resource);
2716 EXPORT_SYMBOL(pci_select_bars);
2717
2718 EXPORT_SYMBOL(pci_set_power_state);
2719 EXPORT_SYMBOL(pci_save_state);
2720 EXPORT_SYMBOL(pci_restore_state);
2721 EXPORT_SYMBOL(pci_pme_capable);
2722 EXPORT_SYMBOL(pci_pme_active);
2723 EXPORT_SYMBOL(pci_enable_wake);
2724 EXPORT_SYMBOL(pci_wake_from_d3);
2725 EXPORT_SYMBOL(pci_target_state);
2726 EXPORT_SYMBOL(pci_prepare_to_sleep);
2727 EXPORT_SYMBOL(pci_back_from_sleep);
2728 EXPORT_SYMBOL_GPL(pci_set_pcie_reset_state);
2729