video: tegra: nvmap: implement fast api functions
[linux-2.6.git] / drivers / pci / pci.c
1 /*
2  *      PCI Bus Services, see include/linux/pci.h for further explanation.
3  *
4  *      Copyright 1993 -- 1997 Drew Eckhardt, Frederic Potter,
5  *      David Mosberger-Tang
6  *
7  *      Copyright 1997 -- 2000 Martin Mares <mj@ucw.cz>
8  */
9
10 #include <linux/kernel.h>
11 #include <linux/delay.h>
12 #include <linux/init.h>
13 #include <linux/pci.h>
14 #include <linux/pm.h>
15 #include <linux/slab.h>
16 #include <linux/module.h>
17 #include <linux/spinlock.h>
18 #include <linux/string.h>
19 #include <linux/log2.h>
20 #include <linux/pci-aspm.h>
21 #include <linux/pm_wakeup.h>
22 #include <linux/interrupt.h>
23 #include <linux/device.h>
24 #include <linux/pm_runtime.h>
25 #include <asm/setup.h>
26 #include "pci.h"
27
28 const char *pci_power_names[] = {
29         "error", "D0", "D1", "D2", "D3hot", "D3cold", "unknown",
30 };
31 EXPORT_SYMBOL_GPL(pci_power_names);
32
33 int isa_dma_bridge_buggy;
34 EXPORT_SYMBOL(isa_dma_bridge_buggy);
35
36 int pci_pci_problems;
37 EXPORT_SYMBOL(pci_pci_problems);
38
39 unsigned int pci_pm_d3_delay;
40
41 static void pci_pme_list_scan(struct work_struct *work);
42
43 static LIST_HEAD(pci_pme_list);
44 static DEFINE_MUTEX(pci_pme_list_mutex);
45 static DECLARE_DELAYED_WORK(pci_pme_work, pci_pme_list_scan);
46
47 struct pci_pme_device {
48         struct list_head list;
49         struct pci_dev *dev;
50 };
51
52 #define PME_TIMEOUT 1000 /* How long between PME checks */
53
54 static void pci_dev_d3_sleep(struct pci_dev *dev)
55 {
56         unsigned int delay = dev->d3_delay;
57
58         if (delay < pci_pm_d3_delay)
59                 delay = pci_pm_d3_delay;
60
61         msleep(delay);
62 }
63
64 #ifdef CONFIG_PCI_DOMAINS
65 int pci_domains_supported = 1;
66 #endif
67
68 #define DEFAULT_CARDBUS_IO_SIZE         (256)
69 #define DEFAULT_CARDBUS_MEM_SIZE        (64*1024*1024)
70 /* pci=cbmemsize=nnM,cbiosize=nn can override this */
71 unsigned long pci_cardbus_io_size = DEFAULT_CARDBUS_IO_SIZE;
72 unsigned long pci_cardbus_mem_size = DEFAULT_CARDBUS_MEM_SIZE;
73
74 #define DEFAULT_HOTPLUG_IO_SIZE         (256)
75 #define DEFAULT_HOTPLUG_MEM_SIZE        (2*1024*1024)
76 /* pci=hpmemsize=nnM,hpiosize=nn can override this */
77 unsigned long pci_hotplug_io_size  = DEFAULT_HOTPLUG_IO_SIZE;
78 unsigned long pci_hotplug_mem_size = DEFAULT_HOTPLUG_MEM_SIZE;
79
80 enum pcie_bus_config_types pcie_bus_config = PCIE_BUS_TUNE_OFF;
81
82 /*
83  * The default CLS is used if arch didn't set CLS explicitly and not
84  * all pci devices agree on the same value.  Arch can override either
85  * the dfl or actual value as it sees fit.  Don't forget this is
86  * measured in 32-bit words, not bytes.
87  */
88 u8 pci_dfl_cache_line_size __devinitdata = L1_CACHE_BYTES >> 2;
89 u8 pci_cache_line_size;
90
91 /*
92  * If we set up a device for bus mastering, we need to check the latency
93  * timer as certain BIOSes forget to set it properly.
94  */
95 unsigned int pcibios_max_latency = 255;
96
97 /* If set, the PCIe ARI capability will not be used. */
98 static bool pcie_ari_disabled;
99
100 /**
101  * pci_bus_max_busnr - returns maximum PCI bus number of given bus' children
102  * @bus: pointer to PCI bus structure to search
103  *
104  * Given a PCI bus, returns the highest PCI bus number present in the set
105  * including the given PCI bus and its list of child PCI buses.
106  */
107 unsigned char pci_bus_max_busnr(struct pci_bus* bus)
108 {
109         struct list_head *tmp;
110         unsigned char max, n;
111
112         max = bus->subordinate;
113         list_for_each(tmp, &bus->children) {
114                 n = pci_bus_max_busnr(pci_bus_b(tmp));
115                 if(n > max)
116                         max = n;
117         }
118         return max;
119 }
120 EXPORT_SYMBOL_GPL(pci_bus_max_busnr);
121
122 #ifdef CONFIG_HAS_IOMEM
123 void __iomem *pci_ioremap_bar(struct pci_dev *pdev, int bar)
124 {
125         /*
126          * Make sure the BAR is actually a memory resource, not an IO resource
127          */
128         if (!(pci_resource_flags(pdev, bar) & IORESOURCE_MEM)) {
129                 WARN_ON(1);
130                 return NULL;
131         }
132         return ioremap_nocache(pci_resource_start(pdev, bar),
133                                      pci_resource_len(pdev, bar));
134 }
135 EXPORT_SYMBOL_GPL(pci_ioremap_bar);
136 #endif
137
138 #if 0
139 /**
140  * pci_max_busnr - returns maximum PCI bus number
141  *
142  * Returns the highest PCI bus number present in the system global list of
143  * PCI buses.
144  */
145 unsigned char __devinit
146 pci_max_busnr(void)
147 {
148         struct pci_bus *bus = NULL;
149         unsigned char max, n;
150
151         max = 0;
152         while ((bus = pci_find_next_bus(bus)) != NULL) {
153                 n = pci_bus_max_busnr(bus);
154                 if(n > max)
155                         max = n;
156         }
157         return max;
158 }
159
160 #endif  /*  0  */
161
162 #define PCI_FIND_CAP_TTL        48
163
164 static int __pci_find_next_cap_ttl(struct pci_bus *bus, unsigned int devfn,
165                                    u8 pos, int cap, int *ttl)
166 {
167         u8 id;
168
169         while ((*ttl)--) {
170                 pci_bus_read_config_byte(bus, devfn, pos, &pos);
171                 if (pos < 0x40)
172                         break;
173                 pos &= ~3;
174                 pci_bus_read_config_byte(bus, devfn, pos + PCI_CAP_LIST_ID,
175                                          &id);
176                 if (id == 0xff)
177                         break;
178                 if (id == cap)
179                         return pos;
180                 pos += PCI_CAP_LIST_NEXT;
181         }
182         return 0;
183 }
184
185 static int __pci_find_next_cap(struct pci_bus *bus, unsigned int devfn,
186                                u8 pos, int cap)
187 {
188         int ttl = PCI_FIND_CAP_TTL;
189
190         return __pci_find_next_cap_ttl(bus, devfn, pos, cap, &ttl);
191 }
192
193 int pci_find_next_capability(struct pci_dev *dev, u8 pos, int cap)
194 {
195         return __pci_find_next_cap(dev->bus, dev->devfn,
196                                    pos + PCI_CAP_LIST_NEXT, cap);
197 }
198 EXPORT_SYMBOL_GPL(pci_find_next_capability);
199
200 static int __pci_bus_find_cap_start(struct pci_bus *bus,
201                                     unsigned int devfn, u8 hdr_type)
202 {
203         u16 status;
204
205         pci_bus_read_config_word(bus, devfn, PCI_STATUS, &status);
206         if (!(status & PCI_STATUS_CAP_LIST))
207                 return 0;
208
209         switch (hdr_type) {
210         case PCI_HEADER_TYPE_NORMAL:
211         case PCI_HEADER_TYPE_BRIDGE:
212                 return PCI_CAPABILITY_LIST;
213         case PCI_HEADER_TYPE_CARDBUS:
214                 return PCI_CB_CAPABILITY_LIST;
215         default:
216                 return 0;
217         }
218
219         return 0;
220 }
221
222 /**
223  * pci_find_capability - query for devices' capabilities 
224  * @dev: PCI device to query
225  * @cap: capability code
226  *
227  * Tell if a device supports a given PCI capability.
228  * Returns the address of the requested capability structure within the
229  * device's PCI configuration space or 0 in case the device does not
230  * support it.  Possible values for @cap:
231  *
232  *  %PCI_CAP_ID_PM           Power Management 
233  *  %PCI_CAP_ID_AGP          Accelerated Graphics Port 
234  *  %PCI_CAP_ID_VPD          Vital Product Data 
235  *  %PCI_CAP_ID_SLOTID       Slot Identification 
236  *  %PCI_CAP_ID_MSI          Message Signalled Interrupts
237  *  %PCI_CAP_ID_CHSWP        CompactPCI HotSwap 
238  *  %PCI_CAP_ID_PCIX         PCI-X
239  *  %PCI_CAP_ID_EXP          PCI Express
240  */
241 int pci_find_capability(struct pci_dev *dev, int cap)
242 {
243         int pos;
244
245         pos = __pci_bus_find_cap_start(dev->bus, dev->devfn, dev->hdr_type);
246         if (pos)
247                 pos = __pci_find_next_cap(dev->bus, dev->devfn, pos, cap);
248
249         return pos;
250 }
251
252 /**
253  * pci_bus_find_capability - query for devices' capabilities 
254  * @bus:   the PCI bus to query
255  * @devfn: PCI device to query
256  * @cap:   capability code
257  *
258  * Like pci_find_capability() but works for pci devices that do not have a
259  * pci_dev structure set up yet. 
260  *
261  * Returns the address of the requested capability structure within the
262  * device's PCI configuration space or 0 in case the device does not
263  * support it.
264  */
265 int pci_bus_find_capability(struct pci_bus *bus, unsigned int devfn, int cap)
266 {
267         int pos;
268         u8 hdr_type;
269
270         pci_bus_read_config_byte(bus, devfn, PCI_HEADER_TYPE, &hdr_type);
271
272         pos = __pci_bus_find_cap_start(bus, devfn, hdr_type & 0x7f);
273         if (pos)
274                 pos = __pci_find_next_cap(bus, devfn, pos, cap);
275
276         return pos;
277 }
278
279 /**
280  * pci_find_ext_capability - Find an extended capability
281  * @dev: PCI device to query
282  * @cap: capability code
283  *
284  * Returns the address of the requested extended capability structure
285  * within the device's PCI configuration space or 0 if the device does
286  * not support it.  Possible values for @cap:
287  *
288  *  %PCI_EXT_CAP_ID_ERR         Advanced Error Reporting
289  *  %PCI_EXT_CAP_ID_VC          Virtual Channel
290  *  %PCI_EXT_CAP_ID_DSN         Device Serial Number
291  *  %PCI_EXT_CAP_ID_PWR         Power Budgeting
292  */
293 int pci_find_ext_capability(struct pci_dev *dev, int cap)
294 {
295         u32 header;
296         int ttl;
297         int pos = PCI_CFG_SPACE_SIZE;
298
299         /* minimum 8 bytes per capability */
300         ttl = (PCI_CFG_SPACE_EXP_SIZE - PCI_CFG_SPACE_SIZE) / 8;
301
302         if (dev->cfg_size <= PCI_CFG_SPACE_SIZE)
303                 return 0;
304
305         if (pci_read_config_dword(dev, pos, &header) != PCIBIOS_SUCCESSFUL)
306                 return 0;
307
308         /*
309          * If we have no capabilities, this is indicated by cap ID,
310          * cap version and next pointer all being 0.
311          */
312         if (header == 0)
313                 return 0;
314
315         while (ttl-- > 0) {
316                 if (PCI_EXT_CAP_ID(header) == cap)
317                         return pos;
318
319                 pos = PCI_EXT_CAP_NEXT(header);
320                 if (pos < PCI_CFG_SPACE_SIZE)
321                         break;
322
323                 if (pci_read_config_dword(dev, pos, &header) != PCIBIOS_SUCCESSFUL)
324                         break;
325         }
326
327         return 0;
328 }
329 EXPORT_SYMBOL_GPL(pci_find_ext_capability);
330
331 /**
332  * pci_bus_find_ext_capability - find an extended capability
333  * @bus:   the PCI bus to query
334  * @devfn: PCI device to query
335  * @cap:   capability code
336  *
337  * Like pci_find_ext_capability() but works for pci devices that do not have a
338  * pci_dev structure set up yet.
339  *
340  * Returns the address of the requested capability structure within the
341  * device's PCI configuration space or 0 in case the device does not
342  * support it.
343  */
344 int pci_bus_find_ext_capability(struct pci_bus *bus, unsigned int devfn,
345                                 int cap)
346 {
347         u32 header;
348         int ttl;
349         int pos = PCI_CFG_SPACE_SIZE;
350
351         /* minimum 8 bytes per capability */
352         ttl = (PCI_CFG_SPACE_EXP_SIZE - PCI_CFG_SPACE_SIZE) / 8;
353
354         if (!pci_bus_read_config_dword(bus, devfn, pos, &header))
355                 return 0;
356         if (header == 0xffffffff || header == 0)
357                 return 0;
358
359         while (ttl-- > 0) {
360                 if (PCI_EXT_CAP_ID(header) == cap)
361                         return pos;
362
363                 pos = PCI_EXT_CAP_NEXT(header);
364                 if (pos < PCI_CFG_SPACE_SIZE)
365                         break;
366
367                 if (!pci_bus_read_config_dword(bus, devfn, pos, &header))
368                         break;
369         }
370
371         return 0;
372 }
373
374 static int __pci_find_next_ht_cap(struct pci_dev *dev, int pos, int ht_cap)
375 {
376         int rc, ttl = PCI_FIND_CAP_TTL;
377         u8 cap, mask;
378
379         if (ht_cap == HT_CAPTYPE_SLAVE || ht_cap == HT_CAPTYPE_HOST)
380                 mask = HT_3BIT_CAP_MASK;
381         else
382                 mask = HT_5BIT_CAP_MASK;
383
384         pos = __pci_find_next_cap_ttl(dev->bus, dev->devfn, pos,
385                                       PCI_CAP_ID_HT, &ttl);
386         while (pos) {
387                 rc = pci_read_config_byte(dev, pos + 3, &cap);
388                 if (rc != PCIBIOS_SUCCESSFUL)
389                         return 0;
390
391                 if ((cap & mask) == ht_cap)
392                         return pos;
393
394                 pos = __pci_find_next_cap_ttl(dev->bus, dev->devfn,
395                                               pos + PCI_CAP_LIST_NEXT,
396                                               PCI_CAP_ID_HT, &ttl);
397         }
398
399         return 0;
400 }
401 /**
402  * pci_find_next_ht_capability - query a device's Hypertransport capabilities
403  * @dev: PCI device to query
404  * @pos: Position from which to continue searching
405  * @ht_cap: Hypertransport capability code
406  *
407  * To be used in conjunction with pci_find_ht_capability() to search for
408  * all capabilities matching @ht_cap. @pos should always be a value returned
409  * from pci_find_ht_capability().
410  *
411  * NB. To be 100% safe against broken PCI devices, the caller should take
412  * steps to avoid an infinite loop.
413  */
414 int pci_find_next_ht_capability(struct pci_dev *dev, int pos, int ht_cap)
415 {
416         return __pci_find_next_ht_cap(dev, pos + PCI_CAP_LIST_NEXT, ht_cap);
417 }
418 EXPORT_SYMBOL_GPL(pci_find_next_ht_capability);
419
420 /**
421  * pci_find_ht_capability - query a device's Hypertransport capabilities
422  * @dev: PCI device to query
423  * @ht_cap: Hypertransport capability code
424  *
425  * Tell if a device supports a given Hypertransport capability.
426  * Returns an address within the device's PCI configuration space
427  * or 0 in case the device does not support the request capability.
428  * The address points to the PCI capability, of type PCI_CAP_ID_HT,
429  * which has a Hypertransport capability matching @ht_cap.
430  */
431 int pci_find_ht_capability(struct pci_dev *dev, int ht_cap)
432 {
433         int pos;
434
435         pos = __pci_bus_find_cap_start(dev->bus, dev->devfn, dev->hdr_type);
436         if (pos)
437                 pos = __pci_find_next_ht_cap(dev, pos, ht_cap);
438
439         return pos;
440 }
441 EXPORT_SYMBOL_GPL(pci_find_ht_capability);
442
443 /**
444  * pci_find_parent_resource - return resource region of parent bus of given region
445  * @dev: PCI device structure contains resources to be searched
446  * @res: child resource record for which parent is sought
447  *
448  *  For given resource region of given device, return the resource
449  *  region of parent bus the given region is contained in or where
450  *  it should be allocated from.
451  */
452 struct resource *
453 pci_find_parent_resource(const struct pci_dev *dev, struct resource *res)
454 {
455         const struct pci_bus *bus = dev->bus;
456         int i;
457         struct resource *best = NULL, *r;
458
459         pci_bus_for_each_resource(bus, r, i) {
460                 if (!r)
461                         continue;
462                 if (res->start && !(res->start >= r->start && res->end <= r->end))
463                         continue;       /* Not contained */
464                 if ((res->flags ^ r->flags) & (IORESOURCE_IO | IORESOURCE_MEM))
465                         continue;       /* Wrong type */
466                 if (!((res->flags ^ r->flags) & IORESOURCE_PREFETCH))
467                         return r;       /* Exact match */
468                 /* We can't insert a non-prefetch resource inside a prefetchable parent .. */
469                 if (r->flags & IORESOURCE_PREFETCH)
470                         continue;
471                 /* .. but we can put a prefetchable resource inside a non-prefetchable one */
472                 if (!best)
473                         best = r;
474         }
475         return best;
476 }
477
478 /**
479  * pci_restore_bars - restore a devices BAR values (e.g. after wake-up)
480  * @dev: PCI device to have its BARs restored
481  *
482  * Restore the BAR values for a given device, so as to make it
483  * accessible by its driver.
484  */
485 static void
486 pci_restore_bars(struct pci_dev *dev)
487 {
488         int i;
489
490         for (i = 0; i < PCI_BRIDGE_RESOURCES; i++)
491                 pci_update_resource(dev, i);
492 }
493
494 static struct pci_platform_pm_ops *pci_platform_pm;
495
496 int pci_set_platform_pm(struct pci_platform_pm_ops *ops)
497 {
498         if (!ops->is_manageable || !ops->set_state || !ops->choose_state
499             || !ops->sleep_wake || !ops->can_wakeup)
500                 return -EINVAL;
501         pci_platform_pm = ops;
502         return 0;
503 }
504
505 static inline bool platform_pci_power_manageable(struct pci_dev *dev)
506 {
507         return pci_platform_pm ? pci_platform_pm->is_manageable(dev) : false;
508 }
509
510 static inline int platform_pci_set_power_state(struct pci_dev *dev,
511                                                 pci_power_t t)
512 {
513         return pci_platform_pm ? pci_platform_pm->set_state(dev, t) : -ENOSYS;
514 }
515
516 static inline pci_power_t platform_pci_choose_state(struct pci_dev *dev)
517 {
518         return pci_platform_pm ?
519                         pci_platform_pm->choose_state(dev) : PCI_POWER_ERROR;
520 }
521
522 static inline bool platform_pci_can_wakeup(struct pci_dev *dev)
523 {
524         return pci_platform_pm ? pci_platform_pm->can_wakeup(dev) : false;
525 }
526
527 static inline int platform_pci_sleep_wake(struct pci_dev *dev, bool enable)
528 {
529         return pci_platform_pm ?
530                         pci_platform_pm->sleep_wake(dev, enable) : -ENODEV;
531 }
532
533 static inline int platform_pci_run_wake(struct pci_dev *dev, bool enable)
534 {
535         return pci_platform_pm ?
536                         pci_platform_pm->run_wake(dev, enable) : -ENODEV;
537 }
538
539 /**
540  * pci_raw_set_power_state - Use PCI PM registers to set the power state of
541  *                           given PCI device
542  * @dev: PCI device to handle.
543  * @state: PCI power state (D0, D1, D2, D3hot) to put the device into.
544  *
545  * RETURN VALUE:
546  * -EINVAL if the requested state is invalid.
547  * -EIO if device does not support PCI PM or its PM capabilities register has a
548  * wrong version, or device doesn't support the requested state.
549  * 0 if device already is in the requested state.
550  * 0 if device's power state has been successfully changed.
551  */
552 static int pci_raw_set_power_state(struct pci_dev *dev, pci_power_t state)
553 {
554         u16 pmcsr;
555         bool need_restore = false;
556
557         /* Check if we're already there */
558         if (dev->current_state == state)
559                 return 0;
560
561         if (!dev->pm_cap)
562                 return -EIO;
563
564         if (state < PCI_D0 || state > PCI_D3hot)
565                 return -EINVAL;
566
567         /* Validate current state:
568          * Can enter D0 from any state, but if we can only go deeper 
569          * to sleep if we're already in a low power state
570          */
571         if (state != PCI_D0 && dev->current_state <= PCI_D3cold
572             && dev->current_state > state) {
573                 dev_err(&dev->dev, "invalid power transition "
574                         "(from state %d to %d)\n", dev->current_state, state);
575                 return -EINVAL;
576         }
577
578         /* check if this device supports the desired state */
579         if ((state == PCI_D1 && !dev->d1_support)
580            || (state == PCI_D2 && !dev->d2_support))
581                 return -EIO;
582
583         pci_read_config_word(dev, dev->pm_cap + PCI_PM_CTRL, &pmcsr);
584
585         /* If we're (effectively) in D3, force entire word to 0.
586          * This doesn't affect PME_Status, disables PME_En, and
587          * sets PowerState to 0.
588          */
589         switch (dev->current_state) {
590         case PCI_D0:
591         case PCI_D1:
592         case PCI_D2:
593                 pmcsr &= ~PCI_PM_CTRL_STATE_MASK;
594                 pmcsr |= state;
595                 break;
596         case PCI_D3hot:
597         case PCI_D3cold:
598         case PCI_UNKNOWN: /* Boot-up */
599                 if ((pmcsr & PCI_PM_CTRL_STATE_MASK) == PCI_D3hot
600                  && !(pmcsr & PCI_PM_CTRL_NO_SOFT_RESET))
601                         need_restore = true;
602                 /* Fall-through: force to D0 */
603         default:
604                 pmcsr = 0;
605                 break;
606         }
607
608         /* enter specified state */
609         pci_write_config_word(dev, dev->pm_cap + PCI_PM_CTRL, pmcsr);
610
611         /* Mandatory power management transition delays */
612         /* see PCI PM 1.1 5.6.1 table 18 */
613         if (state == PCI_D3hot || dev->current_state == PCI_D3hot)
614                 pci_dev_d3_sleep(dev);
615         else if (state == PCI_D2 || dev->current_state == PCI_D2)
616                 udelay(PCI_PM_D2_DELAY);
617
618         pci_read_config_word(dev, dev->pm_cap + PCI_PM_CTRL, &pmcsr);
619         dev->current_state = (pmcsr & PCI_PM_CTRL_STATE_MASK);
620         if (dev->current_state != state && printk_ratelimit())
621                 dev_info(&dev->dev, "Refused to change power state, "
622                         "currently in D%d\n", dev->current_state);
623
624         /* According to section 5.4.1 of the "PCI BUS POWER MANAGEMENT
625          * INTERFACE SPECIFICATION, REV. 1.2", a device transitioning
626          * from D3hot to D0 _may_ perform an internal reset, thereby
627          * going to "D0 Uninitialized" rather than "D0 Initialized".
628          * For example, at least some versions of the 3c905B and the
629          * 3c556B exhibit this behaviour.
630          *
631          * At least some laptop BIOSen (e.g. the Thinkpad T21) leave
632          * devices in a D3hot state at boot.  Consequently, we need to
633          * restore at least the BARs so that the device will be
634          * accessible to its driver.
635          */
636         if (need_restore)
637                 pci_restore_bars(dev);
638
639         if (dev->bus->self)
640                 pcie_aspm_pm_state_change(dev->bus->self);
641
642         return 0;
643 }
644
645 /**
646  * pci_update_current_state - Read PCI power state of given device from its
647  *                            PCI PM registers and cache it
648  * @dev: PCI device to handle.
649  * @state: State to cache in case the device doesn't have the PM capability
650  */
651 void pci_update_current_state(struct pci_dev *dev, pci_power_t state)
652 {
653         if (dev->pm_cap) {
654                 u16 pmcsr;
655
656                 pci_read_config_word(dev, dev->pm_cap + PCI_PM_CTRL, &pmcsr);
657                 dev->current_state = (pmcsr & PCI_PM_CTRL_STATE_MASK);
658         } else {
659                 dev->current_state = state;
660         }
661 }
662
663 /**
664  * pci_platform_power_transition - Use platform to change device power state
665  * @dev: PCI device to handle.
666  * @state: State to put the device into.
667  */
668 static int pci_platform_power_transition(struct pci_dev *dev, pci_power_t state)
669 {
670         int error;
671
672         if (platform_pci_power_manageable(dev)) {
673                 error = platform_pci_set_power_state(dev, state);
674                 if (!error)
675                         pci_update_current_state(dev, state);
676                 /* Fall back to PCI_D0 if native PM is not supported */
677                 if (!dev->pm_cap)
678                         dev->current_state = PCI_D0;
679         } else {
680                 error = -ENODEV;
681                 /* Fall back to PCI_D0 if native PM is not supported */
682                 if (!dev->pm_cap)
683                         dev->current_state = PCI_D0;
684         }
685
686         return error;
687 }
688
689 /**
690  * __pci_start_power_transition - Start power transition of a PCI device
691  * @dev: PCI device to handle.
692  * @state: State to put the device into.
693  */
694 static void __pci_start_power_transition(struct pci_dev *dev, pci_power_t state)
695 {
696         if (state == PCI_D0)
697                 pci_platform_power_transition(dev, PCI_D0);
698 }
699
700 /**
701  * __pci_complete_power_transition - Complete power transition of a PCI device
702  * @dev: PCI device to handle.
703  * @state: State to put the device into.
704  *
705  * This function should not be called directly by device drivers.
706  */
707 int __pci_complete_power_transition(struct pci_dev *dev, pci_power_t state)
708 {
709         return state >= PCI_D0 ?
710                         pci_platform_power_transition(dev, state) : -EINVAL;
711 }
712 EXPORT_SYMBOL_GPL(__pci_complete_power_transition);
713
714 /**
715  * pci_set_power_state - Set the power state of a PCI device
716  * @dev: PCI device to handle.
717  * @state: PCI power state (D0, D1, D2, D3hot) to put the device into.
718  *
719  * Transition a device to a new power state, using the platform firmware and/or
720  * the device's PCI PM registers.
721  *
722  * RETURN VALUE:
723  * -EINVAL if the requested state is invalid.
724  * -EIO if device does not support PCI PM or its PM capabilities register has a
725  * wrong version, or device doesn't support the requested state.
726  * 0 if device already is in the requested state.
727  * 0 if device's power state has been successfully changed.
728  */
729 int pci_set_power_state(struct pci_dev *dev, pci_power_t state)
730 {
731         int error;
732
733         /* bound the state we're entering */
734         if (state > PCI_D3hot)
735                 state = PCI_D3hot;
736         else if (state < PCI_D0)
737                 state = PCI_D0;
738         else if ((state == PCI_D1 || state == PCI_D2) && pci_no_d1d2(dev))
739                 /*
740                  * If the device or the parent bridge do not support PCI PM,
741                  * ignore the request if we're doing anything other than putting
742                  * it into D0 (which would only happen on boot).
743                  */
744                 return 0;
745
746         __pci_start_power_transition(dev, state);
747
748         /* This device is quirked not to be put into D3, so
749            don't put it in D3 */
750         if (state == PCI_D3hot && (dev->dev_flags & PCI_DEV_FLAGS_NO_D3))
751                 return 0;
752
753         error = pci_raw_set_power_state(dev, state);
754
755         if (!__pci_complete_power_transition(dev, state))
756                 error = 0;
757         /*
758          * When aspm_policy is "powersave" this call ensures
759          * that ASPM is configured.
760          */
761         if (!error && dev->bus->self)
762                 pcie_aspm_powersave_config_link(dev->bus->self);
763
764         return error;
765 }
766
767 /**
768  * pci_choose_state - Choose the power state of a PCI device
769  * @dev: PCI device to be suspended
770  * @state: target sleep state for the whole system. This is the value
771  *      that is passed to suspend() function.
772  *
773  * Returns PCI power state suitable for given device and given system
774  * message.
775  */
776
777 pci_power_t pci_choose_state(struct pci_dev *dev, pm_message_t state)
778 {
779         pci_power_t ret;
780
781         if (!pci_find_capability(dev, PCI_CAP_ID_PM))
782                 return PCI_D0;
783
784         ret = platform_pci_choose_state(dev);
785         if (ret != PCI_POWER_ERROR)
786                 return ret;
787
788         switch (state.event) {
789         case PM_EVENT_ON:
790                 return PCI_D0;
791         case PM_EVENT_FREEZE:
792         case PM_EVENT_PRETHAW:
793                 /* REVISIT both freeze and pre-thaw "should" use D0 */
794         case PM_EVENT_SUSPEND:
795         case PM_EVENT_HIBERNATE:
796                 return PCI_D3hot;
797         default:
798                 dev_info(&dev->dev, "unrecognized suspend event %d\n",
799                          state.event);
800                 BUG();
801         }
802         return PCI_D0;
803 }
804
805 EXPORT_SYMBOL(pci_choose_state);
806
807 #define PCI_EXP_SAVE_REGS       7
808
809 #define pcie_cap_has_devctl(type, flags)        1
810 #define pcie_cap_has_lnkctl(type, flags)                \
811                 ((flags & PCI_EXP_FLAGS_VERS) > 1 ||    \
812                  (type == PCI_EXP_TYPE_ROOT_PORT ||     \
813                   type == PCI_EXP_TYPE_ENDPOINT ||      \
814                   type == PCI_EXP_TYPE_LEG_END))
815 #define pcie_cap_has_sltctl(type, flags)                \
816                 ((flags & PCI_EXP_FLAGS_VERS) > 1 ||    \
817                  ((type == PCI_EXP_TYPE_ROOT_PORT) ||   \
818                   (type == PCI_EXP_TYPE_DOWNSTREAM &&   \
819                    (flags & PCI_EXP_FLAGS_SLOT))))
820 #define pcie_cap_has_rtctl(type, flags)                 \
821                 ((flags & PCI_EXP_FLAGS_VERS) > 1 ||    \
822                  (type == PCI_EXP_TYPE_ROOT_PORT ||     \
823                   type == PCI_EXP_TYPE_RC_EC))
824 #define pcie_cap_has_devctl2(type, flags)               \
825                 ((flags & PCI_EXP_FLAGS_VERS) > 1)
826 #define pcie_cap_has_lnkctl2(type, flags)               \
827                 ((flags & PCI_EXP_FLAGS_VERS) > 1)
828 #define pcie_cap_has_sltctl2(type, flags)               \
829                 ((flags & PCI_EXP_FLAGS_VERS) > 1)
830
831 static int pci_save_pcie_state(struct pci_dev *dev)
832 {
833         int pos, i = 0;
834         struct pci_cap_saved_state *save_state;
835         u16 *cap;
836         u16 flags;
837
838         pos = pci_pcie_cap(dev);
839         if (!pos)
840                 return 0;
841
842         save_state = pci_find_saved_cap(dev, PCI_CAP_ID_EXP);
843         if (!save_state) {
844                 dev_err(&dev->dev, "buffer not found in %s\n", __func__);
845                 return -ENOMEM;
846         }
847         cap = (u16 *)&save_state->cap.data[0];
848
849         pci_read_config_word(dev, pos + PCI_EXP_FLAGS, &flags);
850
851         if (pcie_cap_has_devctl(dev->pcie_type, flags))
852                 pci_read_config_word(dev, pos + PCI_EXP_DEVCTL, &cap[i++]);
853         if (pcie_cap_has_lnkctl(dev->pcie_type, flags))
854                 pci_read_config_word(dev, pos + PCI_EXP_LNKCTL, &cap[i++]);
855         if (pcie_cap_has_sltctl(dev->pcie_type, flags))
856                 pci_read_config_word(dev, pos + PCI_EXP_SLTCTL, &cap[i++]);
857         if (pcie_cap_has_rtctl(dev->pcie_type, flags))
858                 pci_read_config_word(dev, pos + PCI_EXP_RTCTL, &cap[i++]);
859         if (pcie_cap_has_devctl2(dev->pcie_type, flags))
860                 pci_read_config_word(dev, pos + PCI_EXP_DEVCTL2, &cap[i++]);
861         if (pcie_cap_has_lnkctl2(dev->pcie_type, flags))
862                 pci_read_config_word(dev, pos + PCI_EXP_LNKCTL2, &cap[i++]);
863         if (pcie_cap_has_sltctl2(dev->pcie_type, flags))
864                 pci_read_config_word(dev, pos + PCI_EXP_SLTCTL2, &cap[i++]);
865
866         return 0;
867 }
868
869 static void pci_restore_pcie_state(struct pci_dev *dev)
870 {
871         int i = 0, pos;
872         struct pci_cap_saved_state *save_state;
873         u16 *cap;
874         u16 flags;
875
876         save_state = pci_find_saved_cap(dev, PCI_CAP_ID_EXP);
877         pos = pci_find_capability(dev, PCI_CAP_ID_EXP);
878         if (!save_state || pos <= 0)
879                 return;
880         cap = (u16 *)&save_state->cap.data[0];
881
882         pci_read_config_word(dev, pos + PCI_EXP_FLAGS, &flags);
883
884         if (pcie_cap_has_devctl(dev->pcie_type, flags))
885                 pci_write_config_word(dev, pos + PCI_EXP_DEVCTL, cap[i++]);
886         if (pcie_cap_has_lnkctl(dev->pcie_type, flags))
887                 pci_write_config_word(dev, pos + PCI_EXP_LNKCTL, cap[i++]);
888         if (pcie_cap_has_sltctl(dev->pcie_type, flags))
889                 pci_write_config_word(dev, pos + PCI_EXP_SLTCTL, cap[i++]);
890         if (pcie_cap_has_rtctl(dev->pcie_type, flags))
891                 pci_write_config_word(dev, pos + PCI_EXP_RTCTL, cap[i++]);
892         if (pcie_cap_has_devctl2(dev->pcie_type, flags))
893                 pci_write_config_word(dev, pos + PCI_EXP_DEVCTL2, cap[i++]);
894         if (pcie_cap_has_lnkctl2(dev->pcie_type, flags))
895                 pci_write_config_word(dev, pos + PCI_EXP_LNKCTL2, cap[i++]);
896         if (pcie_cap_has_sltctl2(dev->pcie_type, flags))
897                 pci_write_config_word(dev, pos + PCI_EXP_SLTCTL2, cap[i++]);
898 }
899
900
901 static int pci_save_pcix_state(struct pci_dev *dev)
902 {
903         int pos;
904         struct pci_cap_saved_state *save_state;
905
906         pos = pci_find_capability(dev, PCI_CAP_ID_PCIX);
907         if (pos <= 0)
908                 return 0;
909
910         save_state = pci_find_saved_cap(dev, PCI_CAP_ID_PCIX);
911         if (!save_state) {
912                 dev_err(&dev->dev, "buffer not found in %s\n", __func__);
913                 return -ENOMEM;
914         }
915
916         pci_read_config_word(dev, pos + PCI_X_CMD,
917                              (u16 *)save_state->cap.data);
918
919         return 0;
920 }
921
922 static void pci_restore_pcix_state(struct pci_dev *dev)
923 {
924         int i = 0, pos;
925         struct pci_cap_saved_state *save_state;
926         u16 *cap;
927
928         save_state = pci_find_saved_cap(dev, PCI_CAP_ID_PCIX);
929         pos = pci_find_capability(dev, PCI_CAP_ID_PCIX);
930         if (!save_state || pos <= 0)
931                 return;
932         cap = (u16 *)&save_state->cap.data[0];
933
934         pci_write_config_word(dev, pos + PCI_X_CMD, cap[i++]);
935 }
936
937
938 /**
939  * pci_save_state - save the PCI configuration space of a device before suspending
940  * @dev: - PCI device that we're dealing with
941  */
942 int
943 pci_save_state(struct pci_dev *dev)
944 {
945         int i;
946         /* XXX: 100% dword access ok here? */
947         for (i = 0; i < 16; i++)
948                 pci_read_config_dword(dev, i * 4, &dev->saved_config_space[i]);
949         dev->state_saved = true;
950         if ((i = pci_save_pcie_state(dev)) != 0)
951                 return i;
952         if ((i = pci_save_pcix_state(dev)) != 0)
953                 return i;
954         return 0;
955 }
956
957 static void pci_restore_config_dword(struct pci_dev *pdev, int offset,
958                                      u32 saved_val, int retry)
959 {
960         u32 val;
961
962         pci_read_config_dword(pdev, offset, &val);
963         if (val == saved_val)
964                 return;
965
966         for (;;) {
967                 dev_dbg(&pdev->dev, "restoring config space at offset "
968                         "%#x (was %#x, writing %#x)\n", offset, val, saved_val);
969                 pci_write_config_dword(pdev, offset, saved_val);
970                 if (retry-- <= 0)
971                         return;
972
973                 pci_read_config_dword(pdev, offset, &val);
974                 if (val == saved_val)
975                         return;
976
977                 mdelay(1);
978         }
979 }
980
981 static void pci_restore_config_space_range(struct pci_dev *pdev,
982                                            int start, int end, int retry)
983 {
984         int index;
985
986         for (index = end; index >= start; index--)
987                 pci_restore_config_dword(pdev, 4 * index,
988                                          pdev->saved_config_space[index],
989                                          retry);
990 }
991
992 static void pci_restore_config_space(struct pci_dev *pdev)
993 {
994         if (pdev->hdr_type == PCI_HEADER_TYPE_NORMAL) {
995                 pci_restore_config_space_range(pdev, 10, 15, 0);
996                 /* Restore BARs before the command register. */
997                 pci_restore_config_space_range(pdev, 4, 9, 10);
998                 pci_restore_config_space_range(pdev, 0, 3, 0);
999         } else {
1000                 pci_restore_config_space_range(pdev, 0, 15, 0);
1001         }
1002 }
1003
1004 /** 
1005  * pci_restore_state - Restore the saved state of a PCI device
1006  * @dev: - PCI device that we're dealing with
1007  */
1008 void pci_restore_state(struct pci_dev *dev)
1009 {
1010         if (!dev->state_saved)
1011                 return;
1012
1013         /* PCI Express register must be restored first */
1014         pci_restore_pcie_state(dev);
1015         pci_restore_ats_state(dev);
1016
1017         pci_restore_config_space(dev);
1018
1019         pci_restore_pcix_state(dev);
1020         pci_restore_msi_state(dev);
1021         pci_restore_iov_state(dev);
1022
1023         dev->state_saved = false;
1024 }
1025
1026 struct pci_saved_state {
1027         u32 config_space[16];
1028         struct pci_cap_saved_data cap[0];
1029 };
1030
1031 /**
1032  * pci_store_saved_state - Allocate and return an opaque struct containing
1033  *                         the device saved state.
1034  * @dev: PCI device that we're dealing with
1035  *
1036  * Rerturn NULL if no state or error.
1037  */
1038 struct pci_saved_state *pci_store_saved_state(struct pci_dev *dev)
1039 {
1040         struct pci_saved_state *state;
1041         struct pci_cap_saved_state *tmp;
1042         struct pci_cap_saved_data *cap;
1043         struct hlist_node *pos;
1044         size_t size;
1045
1046         if (!dev->state_saved)
1047                 return NULL;
1048
1049         size = sizeof(*state) + sizeof(struct pci_cap_saved_data);
1050
1051         hlist_for_each_entry(tmp, pos, &dev->saved_cap_space, next)
1052                 size += sizeof(struct pci_cap_saved_data) + tmp->cap.size;
1053
1054         state = kzalloc(size, GFP_KERNEL);
1055         if (!state)
1056                 return NULL;
1057
1058         memcpy(state->config_space, dev->saved_config_space,
1059                sizeof(state->config_space));
1060
1061         cap = state->cap;
1062         hlist_for_each_entry(tmp, pos, &dev->saved_cap_space, next) {
1063                 size_t len = sizeof(struct pci_cap_saved_data) + tmp->cap.size;
1064                 memcpy(cap, &tmp->cap, len);
1065                 cap = (struct pci_cap_saved_data *)((u8 *)cap + len);
1066         }
1067         /* Empty cap_save terminates list */
1068
1069         return state;
1070 }
1071 EXPORT_SYMBOL_GPL(pci_store_saved_state);
1072
1073 /**
1074  * pci_load_saved_state - Reload the provided save state into struct pci_dev.
1075  * @dev: PCI device that we're dealing with
1076  * @state: Saved state returned from pci_store_saved_state()
1077  */
1078 int pci_load_saved_state(struct pci_dev *dev, struct pci_saved_state *state)
1079 {
1080         struct pci_cap_saved_data *cap;
1081
1082         dev->state_saved = false;
1083
1084         if (!state)
1085                 return 0;
1086
1087         memcpy(dev->saved_config_space, state->config_space,
1088                sizeof(state->config_space));
1089
1090         cap = state->cap;
1091         while (cap->size) {
1092                 struct pci_cap_saved_state *tmp;
1093
1094                 tmp = pci_find_saved_cap(dev, cap->cap_nr);
1095                 if (!tmp || tmp->cap.size != cap->size)
1096                         return -EINVAL;
1097
1098                 memcpy(tmp->cap.data, cap->data, tmp->cap.size);
1099                 cap = (struct pci_cap_saved_data *)((u8 *)cap +
1100                        sizeof(struct pci_cap_saved_data) + cap->size);
1101         }
1102
1103         dev->state_saved = true;
1104         return 0;
1105 }
1106 EXPORT_SYMBOL_GPL(pci_load_saved_state);
1107
1108 /**
1109  * pci_load_and_free_saved_state - Reload the save state pointed to by state,
1110  *                                 and free the memory allocated for it.
1111  * @dev: PCI device that we're dealing with
1112  * @state: Pointer to saved state returned from pci_store_saved_state()
1113  */
1114 int pci_load_and_free_saved_state(struct pci_dev *dev,
1115                                   struct pci_saved_state **state)
1116 {
1117         int ret = pci_load_saved_state(dev, *state);
1118         kfree(*state);
1119         *state = NULL;
1120         return ret;
1121 }
1122 EXPORT_SYMBOL_GPL(pci_load_and_free_saved_state);
1123
1124 static int do_pci_enable_device(struct pci_dev *dev, int bars)
1125 {
1126         int err;
1127
1128         err = pci_set_power_state(dev, PCI_D0);
1129         if (err < 0 && err != -EIO)
1130                 return err;
1131         err = pcibios_enable_device(dev, bars);
1132         if (err < 0)
1133                 return err;
1134         pci_fixup_device(pci_fixup_enable, dev);
1135
1136         return 0;
1137 }
1138
1139 /**
1140  * pci_reenable_device - Resume abandoned device
1141  * @dev: PCI device to be resumed
1142  *
1143  *  Note this function is a backend of pci_default_resume and is not supposed
1144  *  to be called by normal code, write proper resume handler and use it instead.
1145  */
1146 int pci_reenable_device(struct pci_dev *dev)
1147 {
1148         if (pci_is_enabled(dev))
1149                 return do_pci_enable_device(dev, (1 << PCI_NUM_RESOURCES) - 1);
1150         return 0;
1151 }
1152
1153 static int __pci_enable_device_flags(struct pci_dev *dev,
1154                                      resource_size_t flags)
1155 {
1156         int err;
1157         int i, bars = 0;
1158
1159         /*
1160          * Power state could be unknown at this point, either due to a fresh
1161          * boot or a device removal call.  So get the current power state
1162          * so that things like MSI message writing will behave as expected
1163          * (e.g. if the device really is in D0 at enable time).
1164          */
1165         if (dev->pm_cap) {
1166                 u16 pmcsr;
1167                 pci_read_config_word(dev, dev->pm_cap + PCI_PM_CTRL, &pmcsr);
1168                 dev->current_state = (pmcsr & PCI_PM_CTRL_STATE_MASK);
1169         }
1170
1171         if (atomic_add_return(1, &dev->enable_cnt) > 1)
1172                 return 0;               /* already enabled */
1173
1174         /* only skip sriov related */
1175         for (i = 0; i <= PCI_ROM_RESOURCE; i++)
1176                 if (dev->resource[i].flags & flags)
1177                         bars |= (1 << i);
1178         for (i = PCI_BRIDGE_RESOURCES; i < DEVICE_COUNT_RESOURCE; i++)
1179                 if (dev->resource[i].flags & flags)
1180                         bars |= (1 << i);
1181
1182         err = do_pci_enable_device(dev, bars);
1183         if (err < 0)
1184                 atomic_dec(&dev->enable_cnt);
1185         return err;
1186 }
1187
1188 /**
1189  * pci_enable_device_io - Initialize a device for use with IO space
1190  * @dev: PCI device to be initialized
1191  *
1192  *  Initialize device before it's used by a driver. Ask low-level code
1193  *  to enable I/O resources. Wake up the device if it was suspended.
1194  *  Beware, this function can fail.
1195  */
1196 int pci_enable_device_io(struct pci_dev *dev)
1197 {
1198         return __pci_enable_device_flags(dev, IORESOURCE_IO);
1199 }
1200
1201 /**
1202  * pci_enable_device_mem - Initialize a device for use with Memory space
1203  * @dev: PCI device to be initialized
1204  *
1205  *  Initialize device before it's used by a driver. Ask low-level code
1206  *  to enable Memory resources. Wake up the device if it was suspended.
1207  *  Beware, this function can fail.
1208  */
1209 int pci_enable_device_mem(struct pci_dev *dev)
1210 {
1211         return __pci_enable_device_flags(dev, IORESOURCE_MEM);
1212 }
1213
1214 /**
1215  * pci_enable_device - Initialize device before it's used by a driver.
1216  * @dev: PCI device to be initialized
1217  *
1218  *  Initialize device before it's used by a driver. Ask low-level code
1219  *  to enable I/O and memory. Wake up the device if it was suspended.
1220  *  Beware, this function can fail.
1221  *
1222  *  Note we don't actually enable the device many times if we call
1223  *  this function repeatedly (we just increment the count).
1224  */
1225 int pci_enable_device(struct pci_dev *dev)
1226 {
1227         return __pci_enable_device_flags(dev, IORESOURCE_MEM | IORESOURCE_IO);
1228 }
1229
1230 /*
1231  * Managed PCI resources.  This manages device on/off, intx/msi/msix
1232  * on/off and BAR regions.  pci_dev itself records msi/msix status, so
1233  * there's no need to track it separately.  pci_devres is initialized
1234  * when a device is enabled using managed PCI device enable interface.
1235  */
1236 struct pci_devres {
1237         unsigned int enabled:1;
1238         unsigned int pinned:1;
1239         unsigned int orig_intx:1;
1240         unsigned int restore_intx:1;
1241         u32 region_mask;
1242 };
1243
1244 static void pcim_release(struct device *gendev, void *res)
1245 {
1246         struct pci_dev *dev = container_of(gendev, struct pci_dev, dev);
1247         struct pci_devres *this = res;
1248         int i;
1249
1250         if (dev->msi_enabled)
1251                 pci_disable_msi(dev);
1252         if (dev->msix_enabled)
1253                 pci_disable_msix(dev);
1254
1255         for (i = 0; i < DEVICE_COUNT_RESOURCE; i++)
1256                 if (this->region_mask & (1 << i))
1257                         pci_release_region(dev, i);
1258
1259         if (this->restore_intx)
1260                 pci_intx(dev, this->orig_intx);
1261
1262         if (this->enabled && !this->pinned)
1263                 pci_disable_device(dev);
1264 }
1265
1266 static struct pci_devres * get_pci_dr(struct pci_dev *pdev)
1267 {
1268         struct pci_devres *dr, *new_dr;
1269
1270         dr = devres_find(&pdev->dev, pcim_release, NULL, NULL);
1271         if (dr)
1272                 return dr;
1273
1274         new_dr = devres_alloc(pcim_release, sizeof(*new_dr), GFP_KERNEL);
1275         if (!new_dr)
1276                 return NULL;
1277         return devres_get(&pdev->dev, new_dr, NULL, NULL);
1278 }
1279
1280 static struct pci_devres * find_pci_dr(struct pci_dev *pdev)
1281 {
1282         if (pci_is_managed(pdev))
1283                 return devres_find(&pdev->dev, pcim_release, NULL, NULL);
1284         return NULL;
1285 }
1286
1287 /**
1288  * pcim_enable_device - Managed pci_enable_device()
1289  * @pdev: PCI device to be initialized
1290  *
1291  * Managed pci_enable_device().
1292  */
1293 int pcim_enable_device(struct pci_dev *pdev)
1294 {
1295         struct pci_devres *dr;
1296         int rc;
1297
1298         dr = get_pci_dr(pdev);
1299         if (unlikely(!dr))
1300                 return -ENOMEM;
1301         if (dr->enabled)
1302                 return 0;
1303
1304         rc = pci_enable_device(pdev);
1305         if (!rc) {
1306                 pdev->is_managed = 1;
1307                 dr->enabled = 1;
1308         }
1309         return rc;
1310 }
1311
1312 /**
1313  * pcim_pin_device - Pin managed PCI device
1314  * @pdev: PCI device to pin
1315  *
1316  * Pin managed PCI device @pdev.  Pinned device won't be disabled on
1317  * driver detach.  @pdev must have been enabled with
1318  * pcim_enable_device().
1319  */
1320 void pcim_pin_device(struct pci_dev *pdev)
1321 {
1322         struct pci_devres *dr;
1323
1324         dr = find_pci_dr(pdev);
1325         WARN_ON(!dr || !dr->enabled);
1326         if (dr)
1327                 dr->pinned = 1;
1328 }
1329
1330 /**
1331  * pcibios_disable_device - disable arch specific PCI resources for device dev
1332  * @dev: the PCI device to disable
1333  *
1334  * Disables architecture specific PCI resources for the device. This
1335  * is the default implementation. Architecture implementations can
1336  * override this.
1337  */
1338 void __attribute__ ((weak)) pcibios_disable_device (struct pci_dev *dev) {}
1339
1340 static void do_pci_disable_device(struct pci_dev *dev)
1341 {
1342         u16 pci_command;
1343
1344         pci_read_config_word(dev, PCI_COMMAND, &pci_command);
1345         if (pci_command & PCI_COMMAND_MASTER) {
1346                 pci_command &= ~PCI_COMMAND_MASTER;
1347                 pci_write_config_word(dev, PCI_COMMAND, pci_command);
1348         }
1349
1350         pcibios_disable_device(dev);
1351 }
1352
1353 /**
1354  * pci_disable_enabled_device - Disable device without updating enable_cnt
1355  * @dev: PCI device to disable
1356  *
1357  * NOTE: This function is a backend of PCI power management routines and is
1358  * not supposed to be called drivers.
1359  */
1360 void pci_disable_enabled_device(struct pci_dev *dev)
1361 {
1362         if (pci_is_enabled(dev))
1363                 do_pci_disable_device(dev);
1364 }
1365
1366 /**
1367  * pci_disable_device - Disable PCI device after use
1368  * @dev: PCI device to be disabled
1369  *
1370  * Signal to the system that the PCI device is not in use by the system
1371  * anymore.  This only involves disabling PCI bus-mastering, if active.
1372  *
1373  * Note we don't actually disable the device until all callers of
1374  * pci_enable_device() have called pci_disable_device().
1375  */
1376 void
1377 pci_disable_device(struct pci_dev *dev)
1378 {
1379         struct pci_devres *dr;
1380
1381         dr = find_pci_dr(dev);
1382         if (dr)
1383                 dr->enabled = 0;
1384
1385         if (atomic_sub_return(1, &dev->enable_cnt) != 0)
1386                 return;
1387
1388         do_pci_disable_device(dev);
1389
1390         dev->is_busmaster = 0;
1391 }
1392
1393 /**
1394  * pcibios_set_pcie_reset_state - set reset state for device dev
1395  * @dev: the PCIe device reset
1396  * @state: Reset state to enter into
1397  *
1398  *
1399  * Sets the PCIe reset state for the device. This is the default
1400  * implementation. Architecture implementations can override this.
1401  */
1402 int __attribute__ ((weak)) pcibios_set_pcie_reset_state(struct pci_dev *dev,
1403                                                         enum pcie_reset_state state)
1404 {
1405         return -EINVAL;
1406 }
1407
1408 /**
1409  * pci_set_pcie_reset_state - set reset state for device dev
1410  * @dev: the PCIe device reset
1411  * @state: Reset state to enter into
1412  *
1413  *
1414  * Sets the PCI reset state for the device.
1415  */
1416 int pci_set_pcie_reset_state(struct pci_dev *dev, enum pcie_reset_state state)
1417 {
1418         return pcibios_set_pcie_reset_state(dev, state);
1419 }
1420
1421 /**
1422  * pci_check_pme_status - Check if given device has generated PME.
1423  * @dev: Device to check.
1424  *
1425  * Check the PME status of the device and if set, clear it and clear PME enable
1426  * (if set).  Return 'true' if PME status and PME enable were both set or
1427  * 'false' otherwise.
1428  */
1429 bool pci_check_pme_status(struct pci_dev *dev)
1430 {
1431         int pmcsr_pos;
1432         u16 pmcsr;
1433         bool ret = false;
1434
1435         if (!dev->pm_cap)
1436                 return false;
1437
1438         pmcsr_pos = dev->pm_cap + PCI_PM_CTRL;
1439         pci_read_config_word(dev, pmcsr_pos, &pmcsr);
1440         if (!(pmcsr & PCI_PM_CTRL_PME_STATUS))
1441                 return false;
1442
1443         /* Clear PME status. */
1444         pmcsr |= PCI_PM_CTRL_PME_STATUS;
1445         if (pmcsr & PCI_PM_CTRL_PME_ENABLE) {
1446                 /* Disable PME to avoid interrupt flood. */
1447                 pmcsr &= ~PCI_PM_CTRL_PME_ENABLE;
1448                 ret = true;
1449         }
1450
1451         pci_write_config_word(dev, pmcsr_pos, pmcsr);
1452
1453         return ret;
1454 }
1455
1456 /**
1457  * pci_pme_wakeup - Wake up a PCI device if its PME Status bit is set.
1458  * @dev: Device to handle.
1459  * @pme_poll_reset: Whether or not to reset the device's pme_poll flag.
1460  *
1461  * Check if @dev has generated PME and queue a resume request for it in that
1462  * case.
1463  */
1464 static int pci_pme_wakeup(struct pci_dev *dev, void *pme_poll_reset)
1465 {
1466         if (pme_poll_reset && dev->pme_poll)
1467                 dev->pme_poll = false;
1468
1469         if (pci_check_pme_status(dev)) {
1470                 pci_wakeup_event(dev);
1471                 pm_request_resume(&dev->dev);
1472         }
1473         return 0;
1474 }
1475
1476 /**
1477  * pci_pme_wakeup_bus - Walk given bus and wake up devices on it, if necessary.
1478  * @bus: Top bus of the subtree to walk.
1479  */
1480 void pci_pme_wakeup_bus(struct pci_bus *bus)
1481 {
1482         if (bus)
1483                 pci_walk_bus(bus, pci_pme_wakeup, (void *)true);
1484 }
1485
1486 /**
1487  * pci_pme_capable - check the capability of PCI device to generate PME#
1488  * @dev: PCI device to handle.
1489  * @state: PCI state from which device will issue PME#.
1490  */
1491 bool pci_pme_capable(struct pci_dev *dev, pci_power_t state)
1492 {
1493         if (!dev->pm_cap)
1494                 return false;
1495
1496         return !!(dev->pme_support & (1 << state));
1497 }
1498
1499 static void pci_pme_list_scan(struct work_struct *work)
1500 {
1501         struct pci_pme_device *pme_dev, *n;
1502
1503         mutex_lock(&pci_pme_list_mutex);
1504         if (!list_empty(&pci_pme_list)) {
1505                 list_for_each_entry_safe(pme_dev, n, &pci_pme_list, list) {
1506                         if (pme_dev->dev->pme_poll) {
1507                                 pci_pme_wakeup(pme_dev->dev, NULL);
1508                         } else {
1509                                 list_del(&pme_dev->list);
1510                                 kfree(pme_dev);
1511                         }
1512                 }
1513                 if (!list_empty(&pci_pme_list))
1514                         schedule_delayed_work(&pci_pme_work,
1515                                               msecs_to_jiffies(PME_TIMEOUT));
1516         }
1517         mutex_unlock(&pci_pme_list_mutex);
1518 }
1519
1520 /**
1521  * pci_pme_active - enable or disable PCI device's PME# function
1522  * @dev: PCI device to handle.
1523  * @enable: 'true' to enable PME# generation; 'false' to disable it.
1524  *
1525  * The caller must verify that the device is capable of generating PME# before
1526  * calling this function with @enable equal to 'true'.
1527  */
1528 void pci_pme_active(struct pci_dev *dev, bool enable)
1529 {
1530         u16 pmcsr;
1531
1532         if (!dev->pm_cap)
1533                 return;
1534
1535         pci_read_config_word(dev, dev->pm_cap + PCI_PM_CTRL, &pmcsr);
1536         /* Clear PME_Status by writing 1 to it and enable PME# */
1537         pmcsr |= PCI_PM_CTRL_PME_STATUS | PCI_PM_CTRL_PME_ENABLE;
1538         if (!enable)
1539                 pmcsr &= ~PCI_PM_CTRL_PME_ENABLE;
1540
1541         pci_write_config_word(dev, dev->pm_cap + PCI_PM_CTRL, pmcsr);
1542
1543         /* PCI (as opposed to PCIe) PME requires that the device have
1544            its PME# line hooked up correctly. Not all hardware vendors
1545            do this, so the PME never gets delivered and the device
1546            remains asleep. The easiest way around this is to
1547            periodically walk the list of suspended devices and check
1548            whether any have their PME flag set. The assumption is that
1549            we'll wake up often enough anyway that this won't be a huge
1550            hit, and the power savings from the devices will still be a
1551            win. */
1552
1553         if (dev->pme_poll) {
1554                 struct pci_pme_device *pme_dev;
1555                 if (enable) {
1556                         pme_dev = kmalloc(sizeof(struct pci_pme_device),
1557                                           GFP_KERNEL);
1558                         if (!pme_dev)
1559                                 goto out;
1560                         pme_dev->dev = dev;
1561                         mutex_lock(&pci_pme_list_mutex);
1562                         list_add(&pme_dev->list, &pci_pme_list);
1563                         if (list_is_singular(&pci_pme_list))
1564                                 schedule_delayed_work(&pci_pme_work,
1565                                                       msecs_to_jiffies(PME_TIMEOUT));
1566                         mutex_unlock(&pci_pme_list_mutex);
1567                 } else {
1568                         mutex_lock(&pci_pme_list_mutex);
1569                         list_for_each_entry(pme_dev, &pci_pme_list, list) {
1570                                 if (pme_dev->dev == dev) {
1571                                         list_del(&pme_dev->list);
1572                                         kfree(pme_dev);
1573                                         break;
1574                                 }
1575                         }
1576                         mutex_unlock(&pci_pme_list_mutex);
1577                 }
1578         }
1579
1580 out:
1581         dev_dbg(&dev->dev, "PME# %s\n", enable ? "enabled" : "disabled");
1582 }
1583
1584 /**
1585  * __pci_enable_wake - enable PCI device as wakeup event source
1586  * @dev: PCI device affected
1587  * @state: PCI state from which device will issue wakeup events
1588  * @runtime: True if the events are to be generated at run time
1589  * @enable: True to enable event generation; false to disable
1590  *
1591  * This enables the device as a wakeup event source, or disables it.
1592  * When such events involves platform-specific hooks, those hooks are
1593  * called automatically by this routine.
1594  *
1595  * Devices with legacy power management (no standard PCI PM capabilities)
1596  * always require such platform hooks.
1597  *
1598  * RETURN VALUE:
1599  * 0 is returned on success
1600  * -EINVAL is returned if device is not supposed to wake up the system
1601  * Error code depending on the platform is returned if both the platform and
1602  * the native mechanism fail to enable the generation of wake-up events
1603  */
1604 int __pci_enable_wake(struct pci_dev *dev, pci_power_t state,
1605                       bool runtime, bool enable)
1606 {
1607         int ret = 0;
1608
1609         if (enable && !runtime && !device_may_wakeup(&dev->dev))
1610                 return -EINVAL;
1611
1612         /* Don't do the same thing twice in a row for one device. */
1613         if (!!enable == !!dev->wakeup_prepared)
1614                 return 0;
1615
1616         /*
1617          * According to "PCI System Architecture" 4th ed. by Tom Shanley & Don
1618          * Anderson we should be doing PME# wake enable followed by ACPI wake
1619          * enable.  To disable wake-up we call the platform first, for symmetry.
1620          */
1621
1622         if (enable) {
1623                 int error;
1624
1625                 if (pci_pme_capable(dev, state))
1626                         pci_pme_active(dev, true);
1627                 else
1628                         ret = 1;
1629                 error = runtime ? platform_pci_run_wake(dev, true) :
1630                                         platform_pci_sleep_wake(dev, true);
1631                 if (ret)
1632                         ret = error;
1633                 if (!ret)
1634                         dev->wakeup_prepared = true;
1635         } else {
1636                 if (runtime)
1637                         platform_pci_run_wake(dev, false);
1638                 else
1639                         platform_pci_sleep_wake(dev, false);
1640                 pci_pme_active(dev, false);
1641                 dev->wakeup_prepared = false;
1642         }
1643
1644         return ret;
1645 }
1646 EXPORT_SYMBOL(__pci_enable_wake);
1647
1648 /**
1649  * pci_wake_from_d3 - enable/disable device to wake up from D3_hot or D3_cold
1650  * @dev: PCI device to prepare
1651  * @enable: True to enable wake-up event generation; false to disable
1652  *
1653  * Many drivers want the device to wake up the system from D3_hot or D3_cold
1654  * and this function allows them to set that up cleanly - pci_enable_wake()
1655  * should not be called twice in a row to enable wake-up due to PCI PM vs ACPI
1656  * ordering constraints.
1657  *
1658  * This function only returns error code if the device is not capable of
1659  * generating PME# from both D3_hot and D3_cold, and the platform is unable to
1660  * enable wake-up power for it.
1661  */
1662 int pci_wake_from_d3(struct pci_dev *dev, bool enable)
1663 {
1664         return pci_pme_capable(dev, PCI_D3cold) ?
1665                         pci_enable_wake(dev, PCI_D3cold, enable) :
1666                         pci_enable_wake(dev, PCI_D3hot, enable);
1667 }
1668
1669 /**
1670  * pci_target_state - find an appropriate low power state for a given PCI dev
1671  * @dev: PCI device
1672  *
1673  * Use underlying platform code to find a supported low power state for @dev.
1674  * If the platform can't manage @dev, return the deepest state from which it
1675  * can generate wake events, based on any available PME info.
1676  */
1677 pci_power_t pci_target_state(struct pci_dev *dev)
1678 {
1679         pci_power_t target_state = PCI_D3hot;
1680
1681         if (platform_pci_power_manageable(dev)) {
1682                 /*
1683                  * Call the platform to choose the target state of the device
1684                  * and enable wake-up from this state if supported.
1685                  */
1686                 pci_power_t state = platform_pci_choose_state(dev);
1687
1688                 switch (state) {
1689                 case PCI_POWER_ERROR:
1690                 case PCI_UNKNOWN:
1691                         break;
1692                 case PCI_D1:
1693                 case PCI_D2:
1694                         if (pci_no_d1d2(dev))
1695                                 break;
1696                 default:
1697                         target_state = state;
1698                 }
1699         } else if (!dev->pm_cap) {
1700                 target_state = PCI_D0;
1701         } else if (device_may_wakeup(&dev->dev)) {
1702                 /*
1703                  * Find the deepest state from which the device can generate
1704                  * wake-up events, make it the target state and enable device
1705                  * to generate PME#.
1706                  */
1707                 if (dev->pme_support) {
1708                         while (target_state
1709                               && !(dev->pme_support & (1 << target_state)))
1710                                 target_state--;
1711                 }
1712         }
1713
1714         return target_state;
1715 }
1716
1717 /**
1718  * pci_prepare_to_sleep - prepare PCI device for system-wide transition into a sleep state
1719  * @dev: Device to handle.
1720  *
1721  * Choose the power state appropriate for the device depending on whether
1722  * it can wake up the system and/or is power manageable by the platform
1723  * (PCI_D3hot is the default) and put the device into that state.
1724  */
1725 int pci_prepare_to_sleep(struct pci_dev *dev)
1726 {
1727         pci_power_t target_state = pci_target_state(dev);
1728         int error;
1729
1730         if (target_state == PCI_POWER_ERROR)
1731                 return -EIO;
1732
1733         pci_enable_wake(dev, target_state, device_may_wakeup(&dev->dev));
1734
1735         error = pci_set_power_state(dev, target_state);
1736
1737         if (error)
1738                 pci_enable_wake(dev, target_state, false);
1739
1740         return error;
1741 }
1742
1743 /**
1744  * pci_back_from_sleep - turn PCI device on during system-wide transition into working state
1745  * @dev: Device to handle.
1746  *
1747  * Disable device's system wake-up capability and put it into D0.
1748  */
1749 int pci_back_from_sleep(struct pci_dev *dev)
1750 {
1751         pci_enable_wake(dev, PCI_D0, false);
1752         return pci_set_power_state(dev, PCI_D0);
1753 }
1754
1755 /**
1756  * pci_finish_runtime_suspend - Carry out PCI-specific part of runtime suspend.
1757  * @dev: PCI device being suspended.
1758  *
1759  * Prepare @dev to generate wake-up events at run time and put it into a low
1760  * power state.
1761  */
1762 int pci_finish_runtime_suspend(struct pci_dev *dev)
1763 {
1764         pci_power_t target_state = pci_target_state(dev);
1765         int error;
1766
1767         if (target_state == PCI_POWER_ERROR)
1768                 return -EIO;
1769
1770         __pci_enable_wake(dev, target_state, true, pci_dev_run_wake(dev));
1771
1772         error = pci_set_power_state(dev, target_state);
1773
1774         if (error)
1775                 __pci_enable_wake(dev, target_state, true, false);
1776
1777         return error;
1778 }
1779
1780 /**
1781  * pci_dev_run_wake - Check if device can generate run-time wake-up events.
1782  * @dev: Device to check.
1783  *
1784  * Return true if the device itself is cabable of generating wake-up events
1785  * (through the platform or using the native PCIe PME) or if the device supports
1786  * PME and one of its upstream bridges can generate wake-up events.
1787  */
1788 bool pci_dev_run_wake(struct pci_dev *dev)
1789 {
1790         struct pci_bus *bus = dev->bus;
1791
1792         if (device_run_wake(&dev->dev))
1793                 return true;
1794
1795         if (!dev->pme_support)
1796                 return false;
1797
1798         while (bus->parent) {
1799                 struct pci_dev *bridge = bus->self;
1800
1801                 if (device_run_wake(&bridge->dev))
1802                         return true;
1803
1804                 bus = bus->parent;
1805         }
1806
1807         /* We have reached the root bus. */
1808         if (bus->bridge)
1809                 return device_run_wake(bus->bridge);
1810
1811         return false;
1812 }
1813 EXPORT_SYMBOL_GPL(pci_dev_run_wake);
1814
1815 /**
1816  * pci_pm_init - Initialize PM functions of given PCI device
1817  * @dev: PCI device to handle.
1818  */
1819 void pci_pm_init(struct pci_dev *dev)
1820 {
1821         int pm;
1822         u16 pmc;
1823
1824         pm_runtime_forbid(&dev->dev);
1825         device_enable_async_suspend(&dev->dev);
1826         dev->wakeup_prepared = false;
1827
1828         dev->pm_cap = 0;
1829
1830         /* find PCI PM capability in list */
1831         pm = pci_find_capability(dev, PCI_CAP_ID_PM);
1832         if (!pm)
1833                 return;
1834         /* Check device's ability to generate PME# */
1835         pci_read_config_word(dev, pm + PCI_PM_PMC, &pmc);
1836
1837         if ((pmc & PCI_PM_CAP_VER_MASK) > 3) {
1838                 dev_err(&dev->dev, "unsupported PM cap regs version (%u)\n",
1839                         pmc & PCI_PM_CAP_VER_MASK);
1840                 return;
1841         }
1842
1843         dev->pm_cap = pm;
1844         dev->d3_delay = PCI_PM_D3_WAIT;
1845
1846         dev->d1_support = false;
1847         dev->d2_support = false;
1848         if (!pci_no_d1d2(dev)) {
1849                 if (pmc & PCI_PM_CAP_D1)
1850                         dev->d1_support = true;
1851                 if (pmc & PCI_PM_CAP_D2)
1852                         dev->d2_support = true;
1853
1854                 if (dev->d1_support || dev->d2_support)
1855                         dev_printk(KERN_DEBUG, &dev->dev, "supports%s%s\n",
1856                                    dev->d1_support ? " D1" : "",
1857                                    dev->d2_support ? " D2" : "");
1858         }
1859
1860         pmc &= PCI_PM_CAP_PME_MASK;
1861         if (pmc) {
1862                 dev_printk(KERN_DEBUG, &dev->dev,
1863                          "PME# supported from%s%s%s%s%s\n",
1864                          (pmc & PCI_PM_CAP_PME_D0) ? " D0" : "",
1865                          (pmc & PCI_PM_CAP_PME_D1) ? " D1" : "",
1866                          (pmc & PCI_PM_CAP_PME_D2) ? " D2" : "",
1867                          (pmc & PCI_PM_CAP_PME_D3) ? " D3hot" : "",
1868                          (pmc & PCI_PM_CAP_PME_D3cold) ? " D3cold" : "");
1869                 dev->pme_support = pmc >> PCI_PM_CAP_PME_SHIFT;
1870                 dev->pme_poll = true;
1871                 /*
1872                  * Make device's PM flags reflect the wake-up capability, but
1873                  * let the user space enable it to wake up the system as needed.
1874                  */
1875                 device_set_wakeup_capable(&dev->dev, true);
1876                 /* Disable the PME# generation functionality */
1877                 pci_pme_active(dev, false);
1878         } else {
1879                 dev->pme_support = 0;
1880         }
1881 }
1882
1883 /**
1884  * platform_pci_wakeup_init - init platform wakeup if present
1885  * @dev: PCI device
1886  *
1887  * Some devices don't have PCI PM caps but can still generate wakeup
1888  * events through platform methods (like ACPI events).  If @dev supports
1889  * platform wakeup events, set the device flag to indicate as much.  This
1890  * may be redundant if the device also supports PCI PM caps, but double
1891  * initialization should be safe in that case.
1892  */
1893 void platform_pci_wakeup_init(struct pci_dev *dev)
1894 {
1895         if (!platform_pci_can_wakeup(dev))
1896                 return;
1897
1898         device_set_wakeup_capable(&dev->dev, true);
1899         platform_pci_sleep_wake(dev, false);
1900 }
1901
1902 /**
1903  * pci_add_save_buffer - allocate buffer for saving given capability registers
1904  * @dev: the PCI device
1905  * @cap: the capability to allocate the buffer for
1906  * @size: requested size of the buffer
1907  */
1908 static int pci_add_cap_save_buffer(
1909         struct pci_dev *dev, char cap, unsigned int size)
1910 {
1911         int pos;
1912         struct pci_cap_saved_state *save_state;
1913
1914         pos = pci_find_capability(dev, cap);
1915         if (pos <= 0)
1916                 return 0;
1917
1918         save_state = kzalloc(sizeof(*save_state) + size, GFP_KERNEL);
1919         if (!save_state)
1920                 return -ENOMEM;
1921
1922         save_state->cap.cap_nr = cap;
1923         save_state->cap.size = size;
1924         pci_add_saved_cap(dev, save_state);
1925
1926         return 0;
1927 }
1928
1929 /**
1930  * pci_allocate_cap_save_buffers - allocate buffers for saving capabilities
1931  * @dev: the PCI device
1932  */
1933 void pci_allocate_cap_save_buffers(struct pci_dev *dev)
1934 {
1935         int error;
1936
1937         error = pci_add_cap_save_buffer(dev, PCI_CAP_ID_EXP,
1938                                         PCI_EXP_SAVE_REGS * sizeof(u16));
1939         if (error)
1940                 dev_err(&dev->dev,
1941                         "unable to preallocate PCI Express save buffer\n");
1942
1943         error = pci_add_cap_save_buffer(dev, PCI_CAP_ID_PCIX, sizeof(u16));
1944         if (error)
1945                 dev_err(&dev->dev,
1946                         "unable to preallocate PCI-X save buffer\n");
1947 }
1948
1949 void pci_free_cap_save_buffers(struct pci_dev *dev)
1950 {
1951         struct pci_cap_saved_state *tmp;
1952         struct hlist_node *pos, *n;
1953
1954         hlist_for_each_entry_safe(tmp, pos, n, &dev->saved_cap_space, next)
1955                 kfree(tmp);
1956 }
1957
1958 /**
1959  * pci_enable_ari - enable ARI forwarding if hardware support it
1960  * @dev: the PCI device
1961  */
1962 void pci_enable_ari(struct pci_dev *dev)
1963 {
1964         int pos;
1965         u32 cap;
1966         u16 flags, ctrl;
1967         struct pci_dev *bridge;
1968
1969         if (pcie_ari_disabled || !pci_is_pcie(dev) || dev->devfn)
1970                 return;
1971
1972         pos = pci_find_ext_capability(dev, PCI_EXT_CAP_ID_ARI);
1973         if (!pos)
1974                 return;
1975
1976         bridge = dev->bus->self;
1977         if (!bridge || !pci_is_pcie(bridge))
1978                 return;
1979
1980         pos = pci_pcie_cap(bridge);
1981         if (!pos)
1982                 return;
1983
1984         /* ARI is a PCIe v2 feature */
1985         pci_read_config_word(bridge, pos + PCI_EXP_FLAGS, &flags);
1986         if ((flags & PCI_EXP_FLAGS_VERS) < 2)
1987                 return;
1988
1989         pci_read_config_dword(bridge, pos + PCI_EXP_DEVCAP2, &cap);
1990         if (!(cap & PCI_EXP_DEVCAP2_ARI))
1991                 return;
1992
1993         pci_read_config_word(bridge, pos + PCI_EXP_DEVCTL2, &ctrl);
1994         ctrl |= PCI_EXP_DEVCTL2_ARI;
1995         pci_write_config_word(bridge, pos + PCI_EXP_DEVCTL2, ctrl);
1996
1997         bridge->ari_enabled = 1;
1998 }
1999
2000 /**
2001  * pci_enable_ido - enable ID-based ordering on a device
2002  * @dev: the PCI device
2003  * @type: which types of IDO to enable
2004  *
2005  * Enable ID-based ordering on @dev.  @type can contain the bits
2006  * %PCI_EXP_IDO_REQUEST and/or %PCI_EXP_IDO_COMPLETION to indicate
2007  * which types of transactions are allowed to be re-ordered.
2008  */
2009 void pci_enable_ido(struct pci_dev *dev, unsigned long type)
2010 {
2011         int pos;
2012         u16 ctrl;
2013
2014         pos = pci_pcie_cap(dev);
2015         if (!pos)
2016                 return;
2017
2018         pci_read_config_word(dev, pos + PCI_EXP_DEVCTL2, &ctrl);
2019         if (type & PCI_EXP_IDO_REQUEST)
2020                 ctrl |= PCI_EXP_IDO_REQ_EN;
2021         if (type & PCI_EXP_IDO_COMPLETION)
2022                 ctrl |= PCI_EXP_IDO_CMP_EN;
2023         pci_write_config_word(dev, pos + PCI_EXP_DEVCTL2, ctrl);
2024 }
2025 EXPORT_SYMBOL(pci_enable_ido);
2026
2027 /**
2028  * pci_disable_ido - disable ID-based ordering on a device
2029  * @dev: the PCI device
2030  * @type: which types of IDO to disable
2031  */
2032 void pci_disable_ido(struct pci_dev *dev, unsigned long type)
2033 {
2034         int pos;
2035         u16 ctrl;
2036
2037         if (!pci_is_pcie(dev))
2038                 return;
2039
2040         pos = pci_pcie_cap(dev);
2041         if (!pos)
2042                 return;
2043
2044         pci_read_config_word(dev, pos + PCI_EXP_DEVCTL2, &ctrl);
2045         if (type & PCI_EXP_IDO_REQUEST)
2046                 ctrl &= ~PCI_EXP_IDO_REQ_EN;
2047         if (type & PCI_EXP_IDO_COMPLETION)
2048                 ctrl &= ~PCI_EXP_IDO_CMP_EN;
2049         pci_write_config_word(dev, pos + PCI_EXP_DEVCTL2, ctrl);
2050 }
2051 EXPORT_SYMBOL(pci_disable_ido);
2052
2053 /**
2054  * pci_enable_obff - enable optimized buffer flush/fill
2055  * @dev: PCI device
2056  * @type: type of signaling to use
2057  *
2058  * Try to enable @type OBFF signaling on @dev.  It will try using WAKE#
2059  * signaling if possible, falling back to message signaling only if
2060  * WAKE# isn't supported.  @type should indicate whether the PCIe link
2061  * be brought out of L0s or L1 to send the message.  It should be either
2062  * %PCI_EXP_OBFF_SIGNAL_ALWAYS or %PCI_OBFF_SIGNAL_L0.
2063  *
2064  * If your device can benefit from receiving all messages, even at the
2065  * power cost of bringing the link back up from a low power state, use
2066  * %PCI_EXP_OBFF_SIGNAL_ALWAYS.  Otherwise, use %PCI_OBFF_SIGNAL_L0 (the
2067  * preferred type).
2068  *
2069  * RETURNS:
2070  * Zero on success, appropriate error number on failure.
2071  */
2072 int pci_enable_obff(struct pci_dev *dev, enum pci_obff_signal_type type)
2073 {
2074         int pos;
2075         u32 cap;
2076         u16 ctrl;
2077         int ret;
2078
2079         if (!pci_is_pcie(dev))
2080                 return -ENOTSUPP;
2081
2082         pos = pci_pcie_cap(dev);
2083         if (!pos)
2084                 return -ENOTSUPP;
2085
2086         pci_read_config_dword(dev, pos + PCI_EXP_DEVCAP2, &cap);
2087         if (!(cap & PCI_EXP_OBFF_MASK))
2088                 return -ENOTSUPP; /* no OBFF support at all */
2089
2090         /* Make sure the topology supports OBFF as well */
2091         if (dev->bus) {
2092                 ret = pci_enable_obff(dev->bus->self, type);
2093                 if (ret)
2094                         return ret;
2095         }
2096
2097         pci_read_config_word(dev, pos + PCI_EXP_DEVCTL2, &ctrl);
2098         if (cap & PCI_EXP_OBFF_WAKE)
2099                 ctrl |= PCI_EXP_OBFF_WAKE_EN;
2100         else {
2101                 switch (type) {
2102                 case PCI_EXP_OBFF_SIGNAL_L0:
2103                         if (!(ctrl & PCI_EXP_OBFF_WAKE_EN))
2104                                 ctrl |= PCI_EXP_OBFF_MSGA_EN;
2105                         break;
2106                 case PCI_EXP_OBFF_SIGNAL_ALWAYS:
2107                         ctrl &= ~PCI_EXP_OBFF_WAKE_EN;
2108                         ctrl |= PCI_EXP_OBFF_MSGB_EN;
2109                         break;
2110                 default:
2111                         WARN(1, "bad OBFF signal type\n");
2112                         return -ENOTSUPP;
2113                 }
2114         }
2115         pci_write_config_word(dev, pos + PCI_EXP_DEVCTL2, ctrl);
2116
2117         return 0;
2118 }
2119 EXPORT_SYMBOL(pci_enable_obff);
2120
2121 /**
2122  * pci_disable_obff - disable optimized buffer flush/fill
2123  * @dev: PCI device
2124  *
2125  * Disable OBFF on @dev.
2126  */
2127 void pci_disable_obff(struct pci_dev *dev)
2128 {
2129         int pos;
2130         u16 ctrl;
2131
2132         if (!pci_is_pcie(dev))
2133                 return;
2134
2135         pos = pci_pcie_cap(dev);
2136         if (!pos)
2137                 return;
2138
2139         pci_read_config_word(dev, pos + PCI_EXP_DEVCTL2, &ctrl);
2140         ctrl &= ~PCI_EXP_OBFF_WAKE_EN;
2141         pci_write_config_word(dev, pos + PCI_EXP_DEVCTL2, ctrl);
2142 }
2143 EXPORT_SYMBOL(pci_disable_obff);
2144
2145 /**
2146  * pci_ltr_supported - check whether a device supports LTR
2147  * @dev: PCI device
2148  *
2149  * RETURNS:
2150  * True if @dev supports latency tolerance reporting, false otherwise.
2151  */
2152 bool pci_ltr_supported(struct pci_dev *dev)
2153 {
2154         int pos;
2155         u32 cap;
2156
2157         if (!pci_is_pcie(dev))
2158                 return false;
2159
2160         pos = pci_pcie_cap(dev);
2161         if (!pos)
2162                 return false;
2163
2164         pci_read_config_dword(dev, pos + PCI_EXP_DEVCAP2, &cap);
2165
2166         return cap & PCI_EXP_DEVCAP2_LTR;
2167 }
2168 EXPORT_SYMBOL(pci_ltr_supported);
2169
2170 /**
2171  * pci_enable_ltr - enable latency tolerance reporting
2172  * @dev: PCI device
2173  *
2174  * Enable LTR on @dev if possible, which means enabling it first on
2175  * upstream ports.
2176  *
2177  * RETURNS:
2178  * Zero on success, errno on failure.
2179  */
2180 int pci_enable_ltr(struct pci_dev *dev)
2181 {
2182         int pos;
2183         u16 ctrl;
2184         int ret;
2185
2186         if (!pci_ltr_supported(dev))
2187                 return -ENOTSUPP;
2188
2189         pos = pci_pcie_cap(dev);
2190         if (!pos)
2191                 return -ENOTSUPP;
2192
2193         /* Only primary function can enable/disable LTR */
2194         if (PCI_FUNC(dev->devfn) != 0)
2195                 return -EINVAL;
2196
2197         /* Enable upstream ports first */
2198         if (dev->bus) {
2199                 ret = pci_enable_ltr(dev->bus->self);
2200                 if (ret)
2201                         return ret;
2202         }
2203
2204         pci_read_config_word(dev, pos + PCI_EXP_DEVCTL2, &ctrl);
2205         ctrl |= PCI_EXP_LTR_EN;
2206         pci_write_config_word(dev, pos + PCI_EXP_DEVCTL2, ctrl);
2207
2208         return 0;
2209 }
2210 EXPORT_SYMBOL(pci_enable_ltr);
2211
2212 /**
2213  * pci_disable_ltr - disable latency tolerance reporting
2214  * @dev: PCI device
2215  */
2216 void pci_disable_ltr(struct pci_dev *dev)
2217 {
2218         int pos;
2219         u16 ctrl;
2220
2221         if (!pci_ltr_supported(dev))
2222                 return;
2223
2224         pos = pci_pcie_cap(dev);
2225         if (!pos)
2226                 return;
2227
2228         /* Only primary function can enable/disable LTR */
2229         if (PCI_FUNC(dev->devfn) != 0)
2230                 return;
2231
2232         pci_read_config_word(dev, pos + PCI_EXP_DEVCTL2, &ctrl);
2233         ctrl &= ~PCI_EXP_LTR_EN;
2234         pci_write_config_word(dev, pos + PCI_EXP_DEVCTL2, ctrl);
2235 }
2236 EXPORT_SYMBOL(pci_disable_ltr);
2237
2238 static int __pci_ltr_scale(int *val)
2239 {
2240         int scale = 0;
2241
2242         while (*val > 1023) {
2243                 *val = (*val + 31) / 32;
2244                 scale++;
2245         }
2246         return scale;
2247 }
2248
2249 /**
2250  * pci_set_ltr - set LTR latency values
2251  * @dev: PCI device
2252  * @snoop_lat_ns: snoop latency in nanoseconds
2253  * @nosnoop_lat_ns: nosnoop latency in nanoseconds
2254  *
2255  * Figure out the scale and set the LTR values accordingly.
2256  */
2257 int pci_set_ltr(struct pci_dev *dev, int snoop_lat_ns, int nosnoop_lat_ns)
2258 {
2259         int pos, ret, snoop_scale, nosnoop_scale;
2260         u16 val;
2261
2262         if (!pci_ltr_supported(dev))
2263                 return -ENOTSUPP;
2264
2265         snoop_scale = __pci_ltr_scale(&snoop_lat_ns);
2266         nosnoop_scale = __pci_ltr_scale(&nosnoop_lat_ns);
2267
2268         if (snoop_lat_ns > PCI_LTR_VALUE_MASK ||
2269             nosnoop_lat_ns > PCI_LTR_VALUE_MASK)
2270                 return -EINVAL;
2271
2272         if ((snoop_scale > (PCI_LTR_SCALE_MASK >> PCI_LTR_SCALE_SHIFT)) ||
2273             (nosnoop_scale > (PCI_LTR_SCALE_MASK >> PCI_LTR_SCALE_SHIFT)))
2274                 return -EINVAL;
2275
2276         pos = pci_find_ext_capability(dev, PCI_EXT_CAP_ID_LTR);
2277         if (!pos)
2278                 return -ENOTSUPP;
2279
2280         val = (snoop_scale << PCI_LTR_SCALE_SHIFT) | snoop_lat_ns;
2281         ret = pci_write_config_word(dev, pos + PCI_LTR_MAX_SNOOP_LAT, val);
2282         if (ret != 4)
2283                 return -EIO;
2284
2285         val = (nosnoop_scale << PCI_LTR_SCALE_SHIFT) | nosnoop_lat_ns;
2286         ret = pci_write_config_word(dev, pos + PCI_LTR_MAX_NOSNOOP_LAT, val);
2287         if (ret != 4)
2288                 return -EIO;
2289
2290         return 0;
2291 }
2292 EXPORT_SYMBOL(pci_set_ltr);
2293
2294 static int pci_acs_enable;
2295
2296 /**
2297  * pci_request_acs - ask for ACS to be enabled if supported
2298  */
2299 void pci_request_acs(void)
2300 {
2301         pci_acs_enable = 1;
2302 }
2303
2304 /**
2305  * pci_enable_acs - enable ACS if hardware support it
2306  * @dev: the PCI device
2307  */
2308 void pci_enable_acs(struct pci_dev *dev)
2309 {
2310         int pos;
2311         u16 cap;
2312         u16 ctrl;
2313
2314         if (!pci_acs_enable)
2315                 return;
2316
2317         if (!pci_is_pcie(dev))
2318                 return;
2319
2320         pos = pci_find_ext_capability(dev, PCI_EXT_CAP_ID_ACS);
2321         if (!pos)
2322                 return;
2323
2324         pci_read_config_word(dev, pos + PCI_ACS_CAP, &cap);
2325         pci_read_config_word(dev, pos + PCI_ACS_CTRL, &ctrl);
2326
2327         /* Source Validation */
2328         ctrl |= (cap & PCI_ACS_SV);
2329
2330         /* P2P Request Redirect */
2331         ctrl |= (cap & PCI_ACS_RR);
2332
2333         /* P2P Completion Redirect */
2334         ctrl |= (cap & PCI_ACS_CR);
2335
2336         /* Upstream Forwarding */
2337         ctrl |= (cap & PCI_ACS_UF);
2338
2339         pci_write_config_word(dev, pos + PCI_ACS_CTRL, ctrl);
2340 }
2341
2342 /**
2343  * pci_swizzle_interrupt_pin - swizzle INTx for device behind bridge
2344  * @dev: the PCI device
2345  * @pin: the INTx pin (1=INTA, 2=INTB, 3=INTD, 4=INTD)
2346  *
2347  * Perform INTx swizzling for a device behind one level of bridge.  This is
2348  * required by section 9.1 of the PCI-to-PCI bridge specification for devices
2349  * behind bridges on add-in cards.  For devices with ARI enabled, the slot
2350  * number is always 0 (see the Implementation Note in section 2.2.8.1 of
2351  * the PCI Express Base Specification, Revision 2.1)
2352  */
2353 u8 pci_swizzle_interrupt_pin(struct pci_dev *dev, u8 pin)
2354 {
2355         int slot;
2356
2357         if (pci_ari_enabled(dev->bus))
2358                 slot = 0;
2359         else
2360                 slot = PCI_SLOT(dev->devfn);
2361
2362         return (((pin - 1) + slot) % 4) + 1;
2363 }
2364
2365 int
2366 pci_get_interrupt_pin(struct pci_dev *dev, struct pci_dev **bridge)
2367 {
2368         u8 pin;
2369
2370         pin = dev->pin;
2371         if (!pin)
2372                 return -1;
2373
2374         while (!pci_is_root_bus(dev->bus)) {
2375                 pin = pci_swizzle_interrupt_pin(dev, pin);
2376                 dev = dev->bus->self;
2377         }
2378         *bridge = dev;
2379         return pin;
2380 }
2381
2382 /**
2383  * pci_common_swizzle - swizzle INTx all the way to root bridge
2384  * @dev: the PCI device
2385  * @pinp: pointer to the INTx pin value (1=INTA, 2=INTB, 3=INTD, 4=INTD)
2386  *
2387  * Perform INTx swizzling for a device.  This traverses through all PCI-to-PCI
2388  * bridges all the way up to a PCI root bus.
2389  */
2390 u8 pci_common_swizzle(struct pci_dev *dev, u8 *pinp)
2391 {
2392         u8 pin = *pinp;
2393
2394         while (!pci_is_root_bus(dev->bus)) {
2395                 pin = pci_swizzle_interrupt_pin(dev, pin);
2396                 dev = dev->bus->self;
2397         }
2398         *pinp = pin;
2399         return PCI_SLOT(dev->devfn);
2400 }
2401
2402 /**
2403  *      pci_release_region - Release a PCI bar
2404  *      @pdev: PCI device whose resources were previously reserved by pci_request_region
2405  *      @bar: BAR to release
2406  *
2407  *      Releases the PCI I/O and memory resources previously reserved by a
2408  *      successful call to pci_request_region.  Call this function only
2409  *      after all use of the PCI regions has ceased.
2410  */
2411 void pci_release_region(struct pci_dev *pdev, int bar)
2412 {
2413         struct pci_devres *dr;
2414
2415         if (pci_resource_len(pdev, bar) == 0)
2416                 return;
2417         if (pci_resource_flags(pdev, bar) & IORESOURCE_IO)
2418                 release_region(pci_resource_start(pdev, bar),
2419                                 pci_resource_len(pdev, bar));
2420         else if (pci_resource_flags(pdev, bar) & IORESOURCE_MEM)
2421                 release_mem_region(pci_resource_start(pdev, bar),
2422                                 pci_resource_len(pdev, bar));
2423
2424         dr = find_pci_dr(pdev);
2425         if (dr)
2426                 dr->region_mask &= ~(1 << bar);
2427 }
2428
2429 /**
2430  *      __pci_request_region - Reserved PCI I/O and memory resource
2431  *      @pdev: PCI device whose resources are to be reserved
2432  *      @bar: BAR to be reserved
2433  *      @res_name: Name to be associated with resource.
2434  *      @exclusive: whether the region access is exclusive or not
2435  *
2436  *      Mark the PCI region associated with PCI device @pdev BR @bar as
2437  *      being reserved by owner @res_name.  Do not access any
2438  *      address inside the PCI regions unless this call returns
2439  *      successfully.
2440  *
2441  *      If @exclusive is set, then the region is marked so that userspace
2442  *      is explicitly not allowed to map the resource via /dev/mem or
2443  *      sysfs MMIO access.
2444  *
2445  *      Returns 0 on success, or %EBUSY on error.  A warning
2446  *      message is also printed on failure.
2447  */
2448 static int __pci_request_region(struct pci_dev *pdev, int bar, const char *res_name,
2449                                                                         int exclusive)
2450 {
2451         struct pci_devres *dr;
2452
2453         if (pci_resource_len(pdev, bar) == 0)
2454                 return 0;
2455                 
2456         if (pci_resource_flags(pdev, bar) & IORESOURCE_IO) {
2457                 if (!request_region(pci_resource_start(pdev, bar),
2458                             pci_resource_len(pdev, bar), res_name))
2459                         goto err_out;
2460         }
2461         else if (pci_resource_flags(pdev, bar) & IORESOURCE_MEM) {
2462                 if (!__request_mem_region(pci_resource_start(pdev, bar),
2463                                         pci_resource_len(pdev, bar), res_name,
2464                                         exclusive))
2465                         goto err_out;
2466         }
2467
2468         dr = find_pci_dr(pdev);
2469         if (dr)
2470                 dr->region_mask |= 1 << bar;
2471
2472         return 0;
2473
2474 err_out:
2475         dev_warn(&pdev->dev, "BAR %d: can't reserve %pR\n", bar,
2476                  &pdev->resource[bar]);
2477         return -EBUSY;
2478 }
2479
2480 /**
2481  *      pci_request_region - Reserve PCI I/O and memory resource
2482  *      @pdev: PCI device whose resources are to be reserved
2483  *      @bar: BAR to be reserved
2484  *      @res_name: Name to be associated with resource
2485  *
2486  *      Mark the PCI region associated with PCI device @pdev BAR @bar as
2487  *      being reserved by owner @res_name.  Do not access any
2488  *      address inside the PCI regions unless this call returns
2489  *      successfully.
2490  *
2491  *      Returns 0 on success, or %EBUSY on error.  A warning
2492  *      message is also printed on failure.
2493  */
2494 int pci_request_region(struct pci_dev *pdev, int bar, const char *res_name)
2495 {
2496         return __pci_request_region(pdev, bar, res_name, 0);
2497 }
2498
2499 /**
2500  *      pci_request_region_exclusive - Reserved PCI I/O and memory resource
2501  *      @pdev: PCI device whose resources are to be reserved
2502  *      @bar: BAR to be reserved
2503  *      @res_name: Name to be associated with resource.
2504  *
2505  *      Mark the PCI region associated with PCI device @pdev BR @bar as
2506  *      being reserved by owner @res_name.  Do not access any
2507  *      address inside the PCI regions unless this call returns
2508  *      successfully.
2509  *
2510  *      Returns 0 on success, or %EBUSY on error.  A warning
2511  *      message is also printed on failure.
2512  *
2513  *      The key difference that _exclusive makes it that userspace is
2514  *      explicitly not allowed to map the resource via /dev/mem or
2515  *      sysfs.
2516  */
2517 int pci_request_region_exclusive(struct pci_dev *pdev, int bar, const char *res_name)
2518 {
2519         return __pci_request_region(pdev, bar, res_name, IORESOURCE_EXCLUSIVE);
2520 }
2521 /**
2522  * pci_release_selected_regions - Release selected PCI I/O and memory resources
2523  * @pdev: PCI device whose resources were previously reserved
2524  * @bars: Bitmask of BARs to be released
2525  *
2526  * Release selected PCI I/O and memory resources previously reserved.
2527  * Call this function only after all use of the PCI regions has ceased.
2528  */
2529 void pci_release_selected_regions(struct pci_dev *pdev, int bars)
2530 {
2531         int i;
2532
2533         for (i = 0; i < 6; i++)
2534                 if (bars & (1 << i))
2535                         pci_release_region(pdev, i);
2536 }
2537
2538 int __pci_request_selected_regions(struct pci_dev *pdev, int bars,
2539                                  const char *res_name, int excl)
2540 {
2541         int i;
2542
2543         for (i = 0; i < 6; i++)
2544                 if (bars & (1 << i))
2545                         if (__pci_request_region(pdev, i, res_name, excl))
2546                                 goto err_out;
2547         return 0;
2548
2549 err_out:
2550         while(--i >= 0)
2551                 if (bars & (1 << i))
2552                         pci_release_region(pdev, i);
2553
2554         return -EBUSY;
2555 }
2556
2557
2558 /**
2559  * pci_request_selected_regions - Reserve selected PCI I/O and memory resources
2560  * @pdev: PCI device whose resources are to be reserved
2561  * @bars: Bitmask of BARs to be requested
2562  * @res_name: Name to be associated with resource
2563  */
2564 int pci_request_selected_regions(struct pci_dev *pdev, int bars,
2565                                  const char *res_name)
2566 {
2567         return __pci_request_selected_regions(pdev, bars, res_name, 0);
2568 }
2569
2570 int pci_request_selected_regions_exclusive(struct pci_dev *pdev,
2571                                  int bars, const char *res_name)
2572 {
2573         return __pci_request_selected_regions(pdev, bars, res_name,
2574                         IORESOURCE_EXCLUSIVE);
2575 }
2576
2577 /**
2578  *      pci_release_regions - Release reserved PCI I/O and memory resources
2579  *      @pdev: PCI device whose resources were previously reserved by pci_request_regions
2580  *
2581  *      Releases all PCI I/O and memory resources previously reserved by a
2582  *      successful call to pci_request_regions.  Call this function only
2583  *      after all use of the PCI regions has ceased.
2584  */
2585
2586 void pci_release_regions(struct pci_dev *pdev)
2587 {
2588         pci_release_selected_regions(pdev, (1 << 6) - 1);
2589 }
2590
2591 /**
2592  *      pci_request_regions - Reserved PCI I/O and memory resources
2593  *      @pdev: PCI device whose resources are to be reserved
2594  *      @res_name: Name to be associated with resource.
2595  *
2596  *      Mark all PCI regions associated with PCI device @pdev as
2597  *      being reserved by owner @res_name.  Do not access any
2598  *      address inside the PCI regions unless this call returns
2599  *      successfully.
2600  *
2601  *      Returns 0 on success, or %EBUSY on error.  A warning
2602  *      message is also printed on failure.
2603  */
2604 int pci_request_regions(struct pci_dev *pdev, const char *res_name)
2605 {
2606         return pci_request_selected_regions(pdev, ((1 << 6) - 1), res_name);
2607 }
2608
2609 /**
2610  *      pci_request_regions_exclusive - Reserved PCI I/O and memory resources
2611  *      @pdev: PCI device whose resources are to be reserved
2612  *      @res_name: Name to be associated with resource.
2613  *
2614  *      Mark all PCI regions associated with PCI device @pdev as
2615  *      being reserved by owner @res_name.  Do not access any
2616  *      address inside the PCI regions unless this call returns
2617  *      successfully.
2618  *
2619  *      pci_request_regions_exclusive() will mark the region so that
2620  *      /dev/mem and the sysfs MMIO access will not be allowed.
2621  *
2622  *      Returns 0 on success, or %EBUSY on error.  A warning
2623  *      message is also printed on failure.
2624  */
2625 int pci_request_regions_exclusive(struct pci_dev *pdev, const char *res_name)
2626 {
2627         return pci_request_selected_regions_exclusive(pdev,
2628                                         ((1 << 6) - 1), res_name);
2629 }
2630
2631 static void __pci_set_master(struct pci_dev *dev, bool enable)
2632 {
2633         u16 old_cmd, cmd;
2634
2635         pci_read_config_word(dev, PCI_COMMAND, &old_cmd);
2636         if (enable)
2637                 cmd = old_cmd | PCI_COMMAND_MASTER;
2638         else
2639                 cmd = old_cmd & ~PCI_COMMAND_MASTER;
2640         if (cmd != old_cmd) {
2641                 dev_dbg(&dev->dev, "%s bus mastering\n",
2642                         enable ? "enabling" : "disabling");
2643                 pci_write_config_word(dev, PCI_COMMAND, cmd);
2644         }
2645         dev->is_busmaster = enable;
2646 }
2647
2648 /**
2649  * pcibios_set_master - enable PCI bus-mastering for device dev
2650  * @dev: the PCI device to enable
2651  *
2652  * Enables PCI bus-mastering for the device.  This is the default
2653  * implementation.  Architecture specific implementations can override
2654  * this if necessary.
2655  */
2656 void __weak pcibios_set_master(struct pci_dev *dev)
2657 {
2658         u8 lat;
2659
2660         /* The latency timer doesn't apply to PCIe (either Type 0 or Type 1) */
2661         if (pci_is_pcie(dev))
2662                 return;
2663
2664         pci_read_config_byte(dev, PCI_LATENCY_TIMER, &lat);
2665         if (lat < 16)
2666                 lat = (64 <= pcibios_max_latency) ? 64 : pcibios_max_latency;
2667         else if (lat > pcibios_max_latency)
2668                 lat = pcibios_max_latency;
2669         else
2670                 return;
2671         dev_printk(KERN_DEBUG, &dev->dev, "setting latency timer to %d\n", lat);
2672         pci_write_config_byte(dev, PCI_LATENCY_TIMER, lat);
2673 }
2674
2675 /**
2676  * pci_set_master - enables bus-mastering for device dev
2677  * @dev: the PCI device to enable
2678  *
2679  * Enables bus-mastering on the device and calls pcibios_set_master()
2680  * to do the needed arch specific settings.
2681  */
2682 void pci_set_master(struct pci_dev *dev)
2683 {
2684         __pci_set_master(dev, true);
2685         pcibios_set_master(dev);
2686 }
2687
2688 /**
2689  * pci_clear_master - disables bus-mastering for device dev
2690  * @dev: the PCI device to disable
2691  */
2692 void pci_clear_master(struct pci_dev *dev)
2693 {
2694         __pci_set_master(dev, false);
2695 }
2696
2697 /**
2698  * pci_set_cacheline_size - ensure the CACHE_LINE_SIZE register is programmed
2699  * @dev: the PCI device for which MWI is to be enabled
2700  *
2701  * Helper function for pci_set_mwi.
2702  * Originally copied from drivers/net/acenic.c.
2703  * Copyright 1998-2001 by Jes Sorensen, <jes@trained-monkey.org>.
2704  *
2705  * RETURNS: An appropriate -ERRNO error value on error, or zero for success.
2706  */
2707 int pci_set_cacheline_size(struct pci_dev *dev)
2708 {
2709         u8 cacheline_size;
2710
2711         if (!pci_cache_line_size)
2712                 return -EINVAL;
2713
2714         /* Validate current setting: the PCI_CACHE_LINE_SIZE must be
2715            equal to or multiple of the right value. */
2716         pci_read_config_byte(dev, PCI_CACHE_LINE_SIZE, &cacheline_size);
2717         if (cacheline_size >= pci_cache_line_size &&
2718             (cacheline_size % pci_cache_line_size) == 0)
2719                 return 0;
2720
2721         /* Write the correct value. */
2722         pci_write_config_byte(dev, PCI_CACHE_LINE_SIZE, pci_cache_line_size);
2723         /* Read it back. */
2724         pci_read_config_byte(dev, PCI_CACHE_LINE_SIZE, &cacheline_size);
2725         if (cacheline_size == pci_cache_line_size)
2726                 return 0;
2727
2728         dev_printk(KERN_DEBUG, &dev->dev, "cache line size of %d is not "
2729                    "supported\n", pci_cache_line_size << 2);
2730
2731         return -EINVAL;
2732 }
2733 EXPORT_SYMBOL_GPL(pci_set_cacheline_size);
2734
2735 #ifdef PCI_DISABLE_MWI
2736 int pci_set_mwi(struct pci_dev *dev)
2737 {
2738         return 0;
2739 }
2740
2741 int pci_try_set_mwi(struct pci_dev *dev)
2742 {
2743         return 0;
2744 }
2745
2746 void pci_clear_mwi(struct pci_dev *dev)
2747 {
2748 }
2749
2750 #else
2751
2752 /**
2753  * pci_set_mwi - enables memory-write-invalidate PCI transaction
2754  * @dev: the PCI device for which MWI is enabled
2755  *
2756  * Enables the Memory-Write-Invalidate transaction in %PCI_COMMAND.
2757  *
2758  * RETURNS: An appropriate -ERRNO error value on error, or zero for success.
2759  */
2760 int
2761 pci_set_mwi(struct pci_dev *dev)
2762 {
2763         int rc;
2764         u16 cmd;
2765
2766         rc = pci_set_cacheline_size(dev);
2767         if (rc)
2768                 return rc;
2769
2770         pci_read_config_word(dev, PCI_COMMAND, &cmd);
2771         if (! (cmd & PCI_COMMAND_INVALIDATE)) {
2772                 dev_dbg(&dev->dev, "enabling Mem-Wr-Inval\n");
2773                 cmd |= PCI_COMMAND_INVALIDATE;
2774                 pci_write_config_word(dev, PCI_COMMAND, cmd);
2775         }
2776         
2777         return 0;
2778 }
2779
2780 /**
2781  * pci_try_set_mwi - enables memory-write-invalidate PCI transaction
2782  * @dev: the PCI device for which MWI is enabled
2783  *
2784  * Enables the Memory-Write-Invalidate transaction in %PCI_COMMAND.
2785  * Callers are not required to check the return value.
2786  *
2787  * RETURNS: An appropriate -ERRNO error value on error, or zero for success.
2788  */
2789 int pci_try_set_mwi(struct pci_dev *dev)
2790 {
2791         int rc = pci_set_mwi(dev);
2792         return rc;
2793 }
2794
2795 /**
2796  * pci_clear_mwi - disables Memory-Write-Invalidate for device dev
2797  * @dev: the PCI device to disable
2798  *
2799  * Disables PCI Memory-Write-Invalidate transaction on the device
2800  */
2801 void
2802 pci_clear_mwi(struct pci_dev *dev)
2803 {
2804         u16 cmd;
2805
2806         pci_read_config_word(dev, PCI_COMMAND, &cmd);
2807         if (cmd & PCI_COMMAND_INVALIDATE) {
2808                 cmd &= ~PCI_COMMAND_INVALIDATE;
2809                 pci_write_config_word(dev, PCI_COMMAND, cmd);
2810         }
2811 }
2812 #endif /* ! PCI_DISABLE_MWI */
2813
2814 /**
2815  * pci_intx - enables/disables PCI INTx for device dev
2816  * @pdev: the PCI device to operate on
2817  * @enable: boolean: whether to enable or disable PCI INTx
2818  *
2819  * Enables/disables PCI INTx for device dev
2820  */
2821 void
2822 pci_intx(struct pci_dev *pdev, int enable)
2823 {
2824         u16 pci_command, new;
2825
2826         pci_read_config_word(pdev, PCI_COMMAND, &pci_command);
2827
2828         if (enable) {
2829                 new = pci_command & ~PCI_COMMAND_INTX_DISABLE;
2830         } else {
2831                 new = pci_command | PCI_COMMAND_INTX_DISABLE;
2832         }
2833
2834         if (new != pci_command) {
2835                 struct pci_devres *dr;
2836
2837                 pci_write_config_word(pdev, PCI_COMMAND, new);
2838
2839                 dr = find_pci_dr(pdev);
2840                 if (dr && !dr->restore_intx) {
2841                         dr->restore_intx = 1;
2842                         dr->orig_intx = !enable;
2843                 }
2844         }
2845 }
2846
2847 /**
2848  * pci_intx_mask_supported - probe for INTx masking support
2849  * @dev: the PCI device to operate on
2850  *
2851  * Check if the device dev support INTx masking via the config space
2852  * command word.
2853  */
2854 bool pci_intx_mask_supported(struct pci_dev *dev)
2855 {
2856         bool mask_supported = false;
2857         u16 orig, new;
2858
2859         pci_cfg_access_lock(dev);
2860
2861         pci_read_config_word(dev, PCI_COMMAND, &orig);
2862         pci_write_config_word(dev, PCI_COMMAND,
2863                               orig ^ PCI_COMMAND_INTX_DISABLE);
2864         pci_read_config_word(dev, PCI_COMMAND, &new);
2865
2866         /*
2867          * There's no way to protect against hardware bugs or detect them
2868          * reliably, but as long as we know what the value should be, let's
2869          * go ahead and check it.
2870          */
2871         if ((new ^ orig) & ~PCI_COMMAND_INTX_DISABLE) {
2872                 dev_err(&dev->dev, "Command register changed from "
2873                         "0x%x to 0x%x: driver or hardware bug?\n", orig, new);
2874         } else if ((new ^ orig) & PCI_COMMAND_INTX_DISABLE) {
2875                 mask_supported = true;
2876                 pci_write_config_word(dev, PCI_COMMAND, orig);
2877         }
2878
2879         pci_cfg_access_unlock(dev);
2880         return mask_supported;
2881 }
2882 EXPORT_SYMBOL_GPL(pci_intx_mask_supported);
2883
2884 static bool pci_check_and_set_intx_mask(struct pci_dev *dev, bool mask)
2885 {
2886         struct pci_bus *bus = dev->bus;
2887         bool mask_updated = true;
2888         u32 cmd_status_dword;
2889         u16 origcmd, newcmd;
2890         unsigned long flags;
2891         bool irq_pending;
2892
2893         /*
2894          * We do a single dword read to retrieve both command and status.
2895          * Document assumptions that make this possible.
2896          */
2897         BUILD_BUG_ON(PCI_COMMAND % 4);
2898         BUILD_BUG_ON(PCI_COMMAND + 2 != PCI_STATUS);
2899
2900         raw_spin_lock_irqsave(&pci_lock, flags);
2901
2902         bus->ops->read(bus, dev->devfn, PCI_COMMAND, 4, &cmd_status_dword);
2903
2904         irq_pending = (cmd_status_dword >> 16) & PCI_STATUS_INTERRUPT;
2905
2906         /*
2907          * Check interrupt status register to see whether our device
2908          * triggered the interrupt (when masking) or the next IRQ is
2909          * already pending (when unmasking).
2910          */
2911         if (mask != irq_pending) {
2912                 mask_updated = false;
2913                 goto done;
2914         }
2915
2916         origcmd = cmd_status_dword;
2917         newcmd = origcmd & ~PCI_COMMAND_INTX_DISABLE;
2918         if (mask)
2919                 newcmd |= PCI_COMMAND_INTX_DISABLE;
2920         if (newcmd != origcmd)
2921                 bus->ops->write(bus, dev->devfn, PCI_COMMAND, 2, newcmd);
2922
2923 done:
2924         raw_spin_unlock_irqrestore(&pci_lock, flags);
2925
2926         return mask_updated;
2927 }
2928
2929 /**
2930  * pci_check_and_mask_intx - mask INTx on pending interrupt
2931  * @dev: the PCI device to operate on
2932  *
2933  * Check if the device dev has its INTx line asserted, mask it and
2934  * return true in that case. False is returned if not interrupt was
2935  * pending.
2936  */
2937 bool pci_check_and_mask_intx(struct pci_dev *dev)
2938 {
2939         return pci_check_and_set_intx_mask(dev, true);
2940 }
2941 EXPORT_SYMBOL_GPL(pci_check_and_mask_intx);
2942
2943 /**
2944  * pci_check_and_mask_intx - unmask INTx of no interrupt is pending
2945  * @dev: the PCI device to operate on
2946  *
2947  * Check if the device dev has its INTx line asserted, unmask it if not
2948  * and return true. False is returned and the mask remains active if
2949  * there was still an interrupt pending.
2950  */
2951 bool pci_check_and_unmask_intx(struct pci_dev *dev)
2952 {
2953         return pci_check_and_set_intx_mask(dev, false);
2954 }
2955 EXPORT_SYMBOL_GPL(pci_check_and_unmask_intx);
2956
2957 /**
2958  * pci_msi_off - disables any msi or msix capabilities
2959  * @dev: the PCI device to operate on
2960  *
2961  * If you want to use msi see pci_enable_msi and friends.
2962  * This is a lower level primitive that allows us to disable
2963  * msi operation at the device level.
2964  */
2965 void pci_msi_off(struct pci_dev *dev)
2966 {
2967         int pos;
2968         u16 control;
2969
2970         pos = pci_find_capability(dev, PCI_CAP_ID_MSI);
2971         if (pos) {
2972                 pci_read_config_word(dev, pos + PCI_MSI_FLAGS, &control);
2973                 control &= ~PCI_MSI_FLAGS_ENABLE;
2974                 pci_write_config_word(dev, pos + PCI_MSI_FLAGS, control);
2975         }
2976         pos = pci_find_capability(dev, PCI_CAP_ID_MSIX);
2977         if (pos) {
2978                 pci_read_config_word(dev, pos + PCI_MSIX_FLAGS, &control);
2979                 control &= ~PCI_MSIX_FLAGS_ENABLE;
2980                 pci_write_config_word(dev, pos + PCI_MSIX_FLAGS, control);
2981         }
2982 }
2983 EXPORT_SYMBOL_GPL(pci_msi_off);
2984
2985 int pci_set_dma_max_seg_size(struct pci_dev *dev, unsigned int size)
2986 {
2987         return dma_set_max_seg_size(&dev->dev, size);
2988 }
2989 EXPORT_SYMBOL(pci_set_dma_max_seg_size);
2990
2991 int pci_set_dma_seg_boundary(struct pci_dev *dev, unsigned long mask)
2992 {
2993         return dma_set_seg_boundary(&dev->dev, mask);
2994 }
2995 EXPORT_SYMBOL(pci_set_dma_seg_boundary);
2996
2997 static int pcie_flr(struct pci_dev *dev, int probe)
2998 {
2999         int i;
3000         int pos;
3001         u32 cap;
3002         u16 status, control;
3003
3004         pos = pci_pcie_cap(dev);
3005         if (!pos)
3006                 return -ENOTTY;
3007
3008         pci_read_config_dword(dev, pos + PCI_EXP_DEVCAP, &cap);
3009         if (!(cap & PCI_EXP_DEVCAP_FLR))
3010                 return -ENOTTY;
3011
3012         if (probe)
3013                 return 0;
3014
3015         /* Wait for Transaction Pending bit clean */
3016         for (i = 0; i < 4; i++) {
3017                 if (i)
3018                         msleep((1 << (i - 1)) * 100);
3019
3020                 pci_read_config_word(dev, pos + PCI_EXP_DEVSTA, &status);
3021                 if (!(status & PCI_EXP_DEVSTA_TRPND))
3022                         goto clear;
3023         }
3024
3025         dev_err(&dev->dev, "transaction is not cleared; "
3026                         "proceeding with reset anyway\n");
3027
3028 clear:
3029         pci_read_config_word(dev, pos + PCI_EXP_DEVCTL, &control);
3030         control |= PCI_EXP_DEVCTL_BCR_FLR;
3031         pci_write_config_word(dev, pos + PCI_EXP_DEVCTL, control);
3032
3033         msleep(100);
3034
3035         return 0;
3036 }
3037
3038 static int pci_af_flr(struct pci_dev *dev, int probe)
3039 {
3040         int i;
3041         int pos;
3042         u8 cap;
3043         u8 status;
3044
3045         pos = pci_find_capability(dev, PCI_CAP_ID_AF);
3046         if (!pos)
3047                 return -ENOTTY;
3048
3049         pci_read_config_byte(dev, pos + PCI_AF_CAP, &cap);
3050         if (!(cap & PCI_AF_CAP_TP) || !(cap & PCI_AF_CAP_FLR))
3051                 return -ENOTTY;
3052
3053         if (probe)
3054                 return 0;
3055
3056         /* Wait for Transaction Pending bit clean */
3057         for (i = 0; i < 4; i++) {
3058                 if (i)
3059                         msleep((1 << (i - 1)) * 100);
3060
3061                 pci_read_config_byte(dev, pos + PCI_AF_STATUS, &status);
3062                 if (!(status & PCI_AF_STATUS_TP))
3063                         goto clear;
3064         }
3065
3066         dev_err(&dev->dev, "transaction is not cleared; "
3067                         "proceeding with reset anyway\n");
3068
3069 clear:
3070         pci_write_config_byte(dev, pos + PCI_AF_CTRL, PCI_AF_CTRL_FLR);
3071         msleep(100);
3072
3073         return 0;
3074 }
3075
3076 /**
3077  * pci_pm_reset - Put device into PCI_D3 and back into PCI_D0.
3078  * @dev: Device to reset.
3079  * @probe: If set, only check if the device can be reset this way.
3080  *
3081  * If @dev supports native PCI PM and its PCI_PM_CTRL_NO_SOFT_RESET flag is
3082  * unset, it will be reinitialized internally when going from PCI_D3hot to
3083  * PCI_D0.  If that's the case and the device is not in a low-power state
3084  * already, force it into PCI_D3hot and back to PCI_D0, causing it to be reset.
3085  *
3086  * NOTE: This causes the caller to sleep for twice the device power transition
3087  * cooldown period, which for the D0->D3hot and D3hot->D0 transitions is 10 ms
3088  * by devault (i.e. unless the @dev's d3_delay field has a different value).
3089  * Moreover, only devices in D0 can be reset by this function.
3090  */
3091 static int pci_pm_reset(struct pci_dev *dev, int probe)
3092 {
3093         u16 csr;
3094
3095         if (!dev->pm_cap)
3096                 return -ENOTTY;
3097
3098         pci_read_config_word(dev, dev->pm_cap + PCI_PM_CTRL, &csr);
3099         if (csr & PCI_PM_CTRL_NO_SOFT_RESET)
3100                 return -ENOTTY;
3101
3102         if (probe)
3103                 return 0;
3104
3105         if (dev->current_state != PCI_D0)
3106                 return -EINVAL;
3107
3108         csr &= ~PCI_PM_CTRL_STATE_MASK;
3109         csr |= PCI_D3hot;
3110         pci_write_config_word(dev, dev->pm_cap + PCI_PM_CTRL, csr);
3111         pci_dev_d3_sleep(dev);
3112
3113         csr &= ~PCI_PM_CTRL_STATE_MASK;
3114         csr |= PCI_D0;
3115         pci_write_config_word(dev, dev->pm_cap + PCI_PM_CTRL, csr);
3116         pci_dev_d3_sleep(dev);
3117
3118         return 0;
3119 }
3120
3121 static int pci_parent_bus_reset(struct pci_dev *dev, int probe)
3122 {
3123         u16 ctrl;
3124         struct pci_dev *pdev;
3125
3126         if (pci_is_root_bus(dev->bus) || dev->subordinate || !dev->bus->self)
3127                 return -ENOTTY;
3128
3129         list_for_each_entry(pdev, &dev->bus->devices, bus_list)
3130                 if (pdev != dev)
3131                         return -ENOTTY;
3132
3133         if (probe)
3134                 return 0;
3135
3136         pci_read_config_word(dev->bus->self, PCI_BRIDGE_CONTROL, &ctrl);
3137         ctrl |= PCI_BRIDGE_CTL_BUS_RESET;
3138         pci_write_config_word(dev->bus->self, PCI_BRIDGE_CONTROL, ctrl);
3139         msleep(100);
3140
3141         ctrl &= ~PCI_BRIDGE_CTL_BUS_RESET;
3142         pci_write_config_word(dev->bus->self, PCI_BRIDGE_CONTROL, ctrl);
3143         msleep(100);
3144
3145         return 0;
3146 }
3147
3148 static int pci_dev_reset(struct pci_dev *dev, int probe)
3149 {
3150         int rc;
3151
3152         might_sleep();
3153
3154         if (!probe) {
3155                 pci_cfg_access_lock(dev);
3156                 /* block PM suspend, driver probe, etc. */
3157                 device_lock(&dev->dev);
3158         }
3159
3160         rc = pci_dev_specific_reset(dev, probe);
3161         if (rc != -ENOTTY)
3162                 goto done;
3163
3164         rc = pcie_flr(dev, probe);
3165         if (rc != -ENOTTY)
3166                 goto done;
3167
3168         rc = pci_af_flr(dev, probe);
3169         if (rc != -ENOTTY)
3170                 goto done;
3171
3172         rc = pci_pm_reset(dev, probe);
3173         if (rc != -ENOTTY)
3174                 goto done;
3175
3176         rc = pci_parent_bus_reset(dev, probe);
3177 done:
3178         if (!probe) {
3179                 device_unlock(&dev->dev);
3180                 pci_cfg_access_unlock(dev);
3181         }
3182
3183         return rc;
3184 }
3185
3186 /**
3187  * __pci_reset_function - reset a PCI device function
3188  * @dev: PCI device to reset
3189  *
3190  * Some devices allow an individual function to be reset without affecting
3191  * other functions in the same device.  The PCI device must be responsive
3192  * to PCI config space in order to use this function.
3193  *
3194  * The device function is presumed to be unused when this function is called.
3195  * Resetting the device will make the contents of PCI configuration space
3196  * random, so any caller of this must be prepared to reinitialise the
3197  * device including MSI, bus mastering, BARs, decoding IO and memory spaces,
3198  * etc.
3199  *
3200  * Returns 0 if the device function was successfully reset or negative if the
3201  * device doesn't support resetting a single function.
3202  */
3203 int __pci_reset_function(struct pci_dev *dev)
3204 {
3205         return pci_dev_reset(dev, 0);
3206 }
3207 EXPORT_SYMBOL_GPL(__pci_reset_function);
3208
3209 /**
3210  * __pci_reset_function_locked - reset a PCI device function while holding
3211  * the @dev mutex lock.
3212  * @dev: PCI device to reset
3213  *
3214  * Some devices allow an individual function to be reset without affecting
3215  * other functions in the same device.  The PCI device must be responsive
3216  * to PCI config space in order to use this function.
3217  *
3218  * The device function is presumed to be unused and the caller is holding
3219  * the device mutex lock when this function is called.
3220  * Resetting the device will make the contents of PCI configuration space
3221  * random, so any caller of this must be prepared to reinitialise the
3222  * device including MSI, bus mastering, BARs, decoding IO and memory spaces,
3223  * etc.
3224  *
3225  * Returns 0 if the device function was successfully reset or negative if the
3226  * device doesn't support resetting a single function.
3227  */
3228 int __pci_reset_function_locked(struct pci_dev *dev)
3229 {
3230         return pci_dev_reset(dev, 1);
3231 }
3232 EXPORT_SYMBOL_GPL(__pci_reset_function_locked);
3233
3234 /**
3235  * pci_probe_reset_function - check whether the device can be safely reset
3236  * @dev: PCI device to reset
3237  *
3238  * Some devices allow an individual function to be reset without affecting
3239  * other functions in the same device.  The PCI device must be responsive
3240  * to PCI config space in order to use this function.
3241  *
3242  * Returns 0 if the device function can be reset or negative if the
3243  * device doesn't support resetting a single function.
3244  */
3245 int pci_probe_reset_function(struct pci_dev *dev)
3246 {
3247         return pci_dev_reset(dev, 1);
3248 }
3249
3250 /**
3251  * pci_reset_function - quiesce and reset a PCI device function
3252  * @dev: PCI device to reset
3253  *
3254  * Some devices allow an individual function to be reset without affecting
3255  * other functions in the same device.  The PCI device must be responsive
3256  * to PCI config space in order to use this function.
3257  *
3258  * This function does not just reset the PCI portion of a device, but
3259  * clears all the state associated with the device.  This function differs
3260  * from __pci_reset_function in that it saves and restores device state
3261  * over the reset.
3262  *
3263  * Returns 0 if the device function was successfully reset or negative if the
3264  * device doesn't support resetting a single function.
3265  */
3266 int pci_reset_function(struct pci_dev *dev)
3267 {
3268         int rc;
3269
3270         rc = pci_dev_reset(dev, 1);
3271         if (rc)
3272                 return rc;
3273
3274         pci_save_state(dev);
3275
3276         /*
3277          * both INTx and MSI are disabled after the Interrupt Disable bit
3278          * is set and the Bus Master bit is cleared.
3279          */
3280         pci_write_config_word(dev, PCI_COMMAND, PCI_COMMAND_INTX_DISABLE);
3281
3282         rc = pci_dev_reset(dev, 0);
3283
3284         pci_restore_state(dev);
3285
3286         return rc;
3287 }
3288 EXPORT_SYMBOL_GPL(pci_reset_function);
3289
3290 /**
3291  * pcix_get_max_mmrbc - get PCI-X maximum designed memory read byte count
3292  * @dev: PCI device to query
3293  *
3294  * Returns mmrbc: maximum designed memory read count in bytes
3295  *    or appropriate error value.
3296  */
3297 int pcix_get_max_mmrbc(struct pci_dev *dev)
3298 {
3299         int cap;
3300         u32 stat;
3301
3302         cap = pci_find_capability(dev, PCI_CAP_ID_PCIX);
3303         if (!cap)
3304                 return -EINVAL;
3305
3306         if (pci_read_config_dword(dev, cap + PCI_X_STATUS, &stat))
3307                 return -EINVAL;
3308
3309         return 512 << ((stat & PCI_X_STATUS_MAX_READ) >> 21);
3310 }
3311 EXPORT_SYMBOL(pcix_get_max_mmrbc);
3312
3313 /**
3314  * pcix_get_mmrbc - get PCI-X maximum memory read byte count
3315  * @dev: PCI device to query
3316  *
3317  * Returns mmrbc: maximum memory read count in bytes
3318  *    or appropriate error value.
3319  */
3320 int pcix_get_mmrbc(struct pci_dev *dev)
3321 {
3322         int cap;
3323         u16 cmd;
3324
3325         cap = pci_find_capability(dev, PCI_CAP_ID_PCIX);
3326         if (!cap)
3327                 return -EINVAL;
3328
3329         if (pci_read_config_word(dev, cap + PCI_X_CMD, &cmd))
3330                 return -EINVAL;
3331
3332         return 512 << ((cmd & PCI_X_CMD_MAX_READ) >> 2);
3333 }
3334 EXPORT_SYMBOL(pcix_get_mmrbc);
3335
3336 /**
3337  * pcix_set_mmrbc - set PCI-X maximum memory read byte count
3338  * @dev: PCI device to query
3339  * @mmrbc: maximum memory read count in bytes
3340  *    valid values are 512, 1024, 2048, 4096
3341  *
3342  * If possible sets maximum memory read byte count, some bridges have erratas
3343  * that prevent this.
3344  */
3345 int pcix_set_mmrbc(struct pci_dev *dev, int mmrbc)
3346 {
3347         int cap;
3348         u32 stat, v, o;
3349         u16 cmd;
3350
3351         if (mmrbc < 512 || mmrbc > 4096 || !is_power_of_2(mmrbc))
3352                 return -EINVAL;
3353
3354         v = ffs(mmrbc) - 10;
3355
3356         cap = pci_find_capability(dev, PCI_CAP_ID_PCIX);
3357         if (!cap)
3358                 return -EINVAL;
3359
3360         if (pci_read_config_dword(dev, cap + PCI_X_STATUS, &stat))
3361                 return -EINVAL;
3362
3363         if (v > (stat & PCI_X_STATUS_MAX_READ) >> 21)
3364                 return -E2BIG;
3365
3366         if (pci_read_config_word(dev, cap + PCI_X_CMD, &cmd))
3367                 return -EINVAL;
3368
3369         o = (cmd & PCI_X_CMD_MAX_READ) >> 2;
3370         if (o != v) {
3371                 if (v > o && dev->bus &&
3372                    (dev->bus->bus_flags & PCI_BUS_FLAGS_NO_MMRBC))
3373                         return -EIO;
3374
3375                 cmd &= ~PCI_X_CMD_MAX_READ;
3376                 cmd |= v << 2;
3377                 if (pci_write_config_word(dev, cap + PCI_X_CMD, cmd))
3378                         return -EIO;
3379         }
3380         return 0;
3381 }
3382 EXPORT_SYMBOL(pcix_set_mmrbc);
3383
3384 /**
3385  * pcie_get_readrq - get PCI Express read request size
3386  * @dev: PCI device to query
3387  *
3388  * Returns maximum memory read request in bytes
3389  *    or appropriate error value.
3390  */
3391 int pcie_get_readrq(struct pci_dev *dev)
3392 {
3393         int ret, cap;
3394         u16 ctl;
3395
3396         cap = pci_pcie_cap(dev);
3397         if (!cap)
3398                 return -EINVAL;
3399
3400         ret = pci_read_config_word(dev, cap + PCI_EXP_DEVCTL, &ctl);
3401         if (!ret)
3402                 ret = 128 << ((ctl & PCI_EXP_DEVCTL_READRQ) >> 12);
3403
3404         return ret;
3405 }
3406 EXPORT_SYMBOL(pcie_get_readrq);
3407
3408 /**
3409  * pcie_set_readrq - set PCI Express maximum memory read request
3410  * @dev: PCI device to query
3411  * @rq: maximum memory read count in bytes
3412  *    valid values are 128, 256, 512, 1024, 2048, 4096
3413  *
3414  * If possible sets maximum memory read request in bytes
3415  */
3416 int pcie_set_readrq(struct pci_dev *dev, int rq)
3417 {
3418         int cap, err = -EINVAL;
3419         u16 ctl, v;
3420
3421         if (rq < 128 || rq > 4096 || !is_power_of_2(rq))
3422                 goto out;
3423
3424         cap = pci_pcie_cap(dev);
3425         if (!cap)
3426                 goto out;
3427
3428         err = pci_read_config_word(dev, cap + PCI_EXP_DEVCTL, &ctl);
3429         if (err)
3430                 goto out;
3431         /*
3432          * If using the "performance" PCIe config, we clamp the
3433          * read rq size to the max packet size to prevent the
3434          * host bridge generating requests larger than we can
3435          * cope with
3436          */
3437         if (pcie_bus_config == PCIE_BUS_PERFORMANCE) {
3438                 int mps = pcie_get_mps(dev);
3439
3440                 if (mps < 0)
3441                         return mps;
3442                 if (mps < rq)
3443                         rq = mps;
3444         }
3445
3446         v = (ffs(rq) - 8) << 12;
3447
3448         if ((ctl & PCI_EXP_DEVCTL_READRQ) != v) {
3449                 ctl &= ~PCI_EXP_DEVCTL_READRQ;
3450                 ctl |= v;
3451                 err = pci_write_config_word(dev, cap + PCI_EXP_DEVCTL, ctl);
3452         }
3453
3454 out:
3455         return err;
3456 }
3457 EXPORT_SYMBOL(pcie_set_readrq);
3458
3459 /**
3460  * pcie_get_mps - get PCI Express maximum payload size
3461  * @dev: PCI device to query
3462  *
3463  * Returns maximum payload size in bytes
3464  *    or appropriate error value.
3465  */
3466 int pcie_get_mps(struct pci_dev *dev)
3467 {
3468         int ret, cap;
3469         u16 ctl;
3470
3471         cap = pci_pcie_cap(dev);
3472         if (!cap)
3473                 return -EINVAL;
3474
3475         ret = pci_read_config_word(dev, cap + PCI_EXP_DEVCTL, &ctl);
3476         if (!ret)
3477                 ret = 128 << ((ctl & PCI_EXP_DEVCTL_PAYLOAD) >> 5);
3478
3479         return ret;
3480 }
3481
3482 /**
3483  * pcie_set_mps - set PCI Express maximum payload size
3484  * @dev: PCI device to query
3485  * @mps: maximum payload size in bytes
3486  *    valid values are 128, 256, 512, 1024, 2048, 4096
3487  *
3488  * If possible sets maximum payload size
3489  */
3490 int pcie_set_mps(struct pci_dev *dev, int mps)
3491 {
3492         int cap, err = -EINVAL;
3493         u16 ctl, v;
3494
3495         if (mps < 128 || mps > 4096 || !is_power_of_2(mps))
3496                 goto out;
3497
3498         v = ffs(mps) - 8;
3499         if (v > dev->pcie_mpss) 
3500                 goto out;
3501         v <<= 5;
3502
3503         cap = pci_pcie_cap(dev);
3504         if (!cap)
3505                 goto out;
3506
3507         err = pci_read_config_word(dev, cap + PCI_EXP_DEVCTL, &ctl);
3508         if (err)
3509                 goto out;
3510
3511         if ((ctl & PCI_EXP_DEVCTL_PAYLOAD) != v) {
3512                 ctl &= ~PCI_EXP_DEVCTL_PAYLOAD;
3513                 ctl |= v;
3514                 err = pci_write_config_word(dev, cap + PCI_EXP_DEVCTL, ctl);
3515         }
3516 out:
3517         return err;
3518 }
3519
3520 /**
3521  * pci_select_bars - Make BAR mask from the type of resource
3522  * @dev: the PCI device for which BAR mask is made
3523  * @flags: resource type mask to be selected
3524  *
3525  * This helper routine makes bar mask from the type of resource.
3526  */
3527 int pci_select_bars(struct pci_dev *dev, unsigned long flags)
3528 {
3529         int i, bars = 0;
3530         for (i = 0; i < PCI_NUM_RESOURCES; i++)
3531                 if (pci_resource_flags(dev, i) & flags)
3532                         bars |= (1 << i);
3533         return bars;
3534 }
3535
3536 /**
3537  * pci_resource_bar - get position of the BAR associated with a resource
3538  * @dev: the PCI device
3539  * @resno: the resource number
3540  * @type: the BAR type to be filled in
3541  *
3542  * Returns BAR position in config space, or 0 if the BAR is invalid.
3543  */
3544 int pci_resource_bar(struct pci_dev *dev, int resno, enum pci_bar_type *type)
3545 {
3546         int reg;
3547
3548         if (resno < PCI_ROM_RESOURCE) {
3549                 *type = pci_bar_unknown;
3550                 return PCI_BASE_ADDRESS_0 + 4 * resno;
3551         } else if (resno == PCI_ROM_RESOURCE) {
3552                 *type = pci_bar_mem32;
3553                 return dev->rom_base_reg;
3554         } else if (resno < PCI_BRIDGE_RESOURCES) {
3555                 /* device specific resource */
3556                 reg = pci_iov_resource_bar(dev, resno, type);
3557                 if (reg)
3558                         return reg;
3559         }
3560
3561         dev_err(&dev->dev, "BAR %d: invalid resource\n", resno);
3562         return 0;
3563 }
3564
3565 /* Some architectures require additional programming to enable VGA */
3566 static arch_set_vga_state_t arch_set_vga_state;
3567
3568 void __init pci_register_set_vga_state(arch_set_vga_state_t func)
3569 {
3570         arch_set_vga_state = func;      /* NULL disables */
3571 }
3572
3573 static int pci_set_vga_state_arch(struct pci_dev *dev, bool decode,
3574                       unsigned int command_bits, u32 flags)
3575 {
3576         if (arch_set_vga_state)
3577                 return arch_set_vga_state(dev, decode, command_bits,
3578                                                 flags);
3579         return 0;
3580 }
3581
3582 /**
3583  * pci_set_vga_state - set VGA decode state on device and parents if requested
3584  * @dev: the PCI device
3585  * @decode: true = enable decoding, false = disable decoding
3586  * @command_bits: PCI_COMMAND_IO and/or PCI_COMMAND_MEMORY
3587  * @flags: traverse ancestors and change bridges
3588  * CHANGE_BRIDGE_ONLY / CHANGE_BRIDGE
3589  */
3590 int pci_set_vga_state(struct pci_dev *dev, bool decode,
3591                       unsigned int command_bits, u32 flags)
3592 {
3593         struct pci_bus *bus;
3594         struct pci_dev *bridge;
3595         u16 cmd;
3596         int rc;
3597
3598         WARN_ON((flags & PCI_VGA_STATE_CHANGE_DECODES) & (command_bits & ~(PCI_COMMAND_IO|PCI_COMMAND_MEMORY)));
3599
3600         /* ARCH specific VGA enables */
3601         rc = pci_set_vga_state_arch(dev, decode, command_bits, flags);
3602         if (rc)
3603                 return rc;
3604
3605         if (flags & PCI_VGA_STATE_CHANGE_DECODES) {
3606                 pci_read_config_word(dev, PCI_COMMAND, &cmd);
3607                 if (decode == true)
3608                         cmd |= command_bits;
3609                 else
3610                         cmd &= ~command_bits;
3611                 pci_write_config_word(dev, PCI_COMMAND, cmd);
3612         }
3613
3614         if (!(flags & PCI_VGA_STATE_CHANGE_BRIDGE))
3615                 return 0;
3616
3617         bus = dev->bus;
3618         while (bus) {
3619                 bridge = bus->self;
3620                 if (bridge) {
3621                         pci_read_config_word(bridge, PCI_BRIDGE_CONTROL,
3622                                              &cmd);
3623                         if (decode == true)
3624                                 cmd |= PCI_BRIDGE_CTL_VGA;
3625                         else
3626                                 cmd &= ~PCI_BRIDGE_CTL_VGA;
3627                         pci_write_config_word(bridge, PCI_BRIDGE_CONTROL,
3628                                               cmd);
3629                 }
3630                 bus = bus->parent;
3631         }
3632         return 0;
3633 }
3634
3635 #define RESOURCE_ALIGNMENT_PARAM_SIZE COMMAND_LINE_SIZE
3636 static char resource_alignment_param[RESOURCE_ALIGNMENT_PARAM_SIZE] = {0};
3637 static DEFINE_SPINLOCK(resource_alignment_lock);
3638
3639 /**
3640  * pci_specified_resource_alignment - get resource alignment specified by user.
3641  * @dev: the PCI device to get
3642  *
3643  * RETURNS: Resource alignment if it is specified.
3644  *          Zero if it is not specified.
3645  */
3646 resource_size_t pci_specified_resource_alignment(struct pci_dev *dev)
3647 {
3648         int seg, bus, slot, func, align_order, count;
3649         resource_size_t align = 0;
3650         char *p;
3651
3652         spin_lock(&resource_alignment_lock);
3653         p = resource_alignment_param;
3654         while (*p) {
3655                 count = 0;
3656                 if (sscanf(p, "%d%n", &align_order, &count) == 1 &&
3657                                                         p[count] == '@') {
3658                         p += count + 1;
3659                 } else {
3660                         align_order = -1;
3661                 }
3662                 if (sscanf(p, "%x:%x:%x.%x%n",
3663                         &seg, &bus, &slot, &func, &count) != 4) {
3664                         seg = 0;
3665                         if (sscanf(p, "%x:%x.%x%n",
3666                                         &bus, &slot, &func, &count) != 3) {
3667                                 /* Invalid format */
3668                                 printk(KERN_ERR "PCI: Can't parse resource_alignment parameter: %s\n",
3669                                         p);
3670                                 break;
3671                         }
3672                 }
3673                 p += count;
3674                 if (seg == pci_domain_nr(dev->bus) &&
3675                         bus == dev->bus->number &&
3676                         slot == PCI_SLOT(dev->devfn) &&
3677                         func == PCI_FUNC(dev->devfn)) {
3678                         if (align_order == -1) {
3679                                 align = PAGE_SIZE;
3680                         } else {
3681                                 align = 1 << align_order;
3682                         }
3683                         /* Found */
3684                         break;
3685                 }
3686                 if (*p != ';' && *p != ',') {
3687                         /* End of param or invalid format */
3688                         break;
3689                 }
3690                 p++;
3691         }
3692         spin_unlock(&resource_alignment_lock);
3693         return align;
3694 }
3695
3696 /**
3697  * pci_is_reassigndev - check if specified PCI is target device to reassign
3698  * @dev: the PCI device to check
3699  *
3700  * RETURNS: non-zero for PCI device is a target device to reassign,
3701  *          or zero is not.
3702  */
3703 int pci_is_reassigndev(struct pci_dev *dev)
3704 {
3705         return (pci_specified_resource_alignment(dev) != 0);
3706 }
3707
3708 /*
3709  * This function disables memory decoding and releases memory resources
3710  * of the device specified by kernel's boot parameter 'pci=resource_alignment='.
3711  * It also rounds up size to specified alignment.
3712  * Later on, the kernel will assign page-aligned memory resource back
3713  * to the device.
3714  */
3715 void pci_reassigndev_resource_alignment(struct pci_dev *dev)
3716 {
3717         int i;
3718         struct resource *r;
3719         resource_size_t align, size;
3720         u16 command;
3721
3722         if (!pci_is_reassigndev(dev))
3723                 return;
3724
3725         if (dev->hdr_type == PCI_HEADER_TYPE_NORMAL &&
3726             (dev->class >> 8) == PCI_CLASS_BRIDGE_HOST) {
3727                 dev_warn(&dev->dev,
3728                         "Can't reassign resources to host bridge.\n");
3729                 return;
3730         }
3731
3732         dev_info(&dev->dev,
3733                 "Disabling memory decoding and releasing memory resources.\n");
3734         pci_read_config_word(dev, PCI_COMMAND, &command);
3735         command &= ~PCI_COMMAND_MEMORY;
3736         pci_write_config_word(dev, PCI_COMMAND, command);
3737
3738         align = pci_specified_resource_alignment(dev);
3739         for (i = 0; i < PCI_BRIDGE_RESOURCES; i++) {
3740                 r = &dev->resource[i];
3741                 if (!(r->flags & IORESOURCE_MEM))
3742                         continue;
3743                 size = resource_size(r);
3744                 if (size < align) {
3745                         size = align;
3746                         dev_info(&dev->dev,
3747                                 "Rounding up size of resource #%d to %#llx.\n",
3748                                 i, (unsigned long long)size);
3749                 }
3750                 r->end = size - 1;
3751                 r->start = 0;
3752         }
3753         /* Need to disable bridge's resource window,
3754          * to enable the kernel to reassign new resource
3755          * window later on.
3756          */
3757         if (dev->hdr_type == PCI_HEADER_TYPE_BRIDGE &&
3758             (dev->class >> 8) == PCI_CLASS_BRIDGE_PCI) {
3759                 for (i = PCI_BRIDGE_RESOURCES; i < PCI_NUM_RESOURCES; i++) {
3760                         r = &dev->resource[i];
3761                         if (!(r->flags & IORESOURCE_MEM))
3762                                 continue;
3763                         r->end = resource_size(r) - 1;
3764                         r->start = 0;
3765                 }
3766                 pci_disable_bridge_window(dev);
3767         }
3768 }
3769
3770 ssize_t pci_set_resource_alignment_param(const char *buf, size_t count)
3771 {
3772         if (count > RESOURCE_ALIGNMENT_PARAM_SIZE - 1)
3773                 count = RESOURCE_ALIGNMENT_PARAM_SIZE - 1;
3774         spin_lock(&resource_alignment_lock);
3775         strncpy(resource_alignment_param, buf, count);
3776         resource_alignment_param[count] = '\0';
3777         spin_unlock(&resource_alignment_lock);
3778         return count;
3779 }
3780
3781 ssize_t pci_get_resource_alignment_param(char *buf, size_t size)
3782 {
3783         size_t count;
3784         spin_lock(&resource_alignment_lock);
3785         count = snprintf(buf, size, "%s", resource_alignment_param);
3786         spin_unlock(&resource_alignment_lock);
3787         return count;
3788 }
3789
3790 static ssize_t pci_resource_alignment_show(struct bus_type *bus, char *buf)
3791 {
3792         return pci_get_resource_alignment_param(buf, PAGE_SIZE);
3793 }
3794
3795 static ssize_t pci_resource_alignment_store(struct bus_type *bus,
3796                                         const char *buf, size_t count)
3797 {
3798         return pci_set_resource_alignment_param(buf, count);
3799 }
3800
3801 BUS_ATTR(resource_alignment, 0644, pci_resource_alignment_show,
3802                                         pci_resource_alignment_store);
3803
3804 static int __init pci_resource_alignment_sysfs_init(void)
3805 {
3806         return bus_create_file(&pci_bus_type,
3807                                         &bus_attr_resource_alignment);
3808 }
3809
3810 late_initcall(pci_resource_alignment_sysfs_init);
3811
3812 static void __devinit pci_no_domains(void)
3813 {
3814 #ifdef CONFIG_PCI_DOMAINS
3815         pci_domains_supported = 0;
3816 #endif
3817 }
3818
3819 /**
3820  * pci_ext_cfg_enabled - can we access extended PCI config space?
3821  * @dev: The PCI device of the root bridge.
3822  *
3823  * Returns 1 if we can access PCI extended config space (offsets
3824  * greater than 0xff). This is the default implementation. Architecture
3825  * implementations can override this.
3826  */
3827 int __attribute__ ((weak)) pci_ext_cfg_avail(struct pci_dev *dev)
3828 {
3829         return 1;
3830 }
3831
3832 void __weak pci_fixup_cardbus(struct pci_bus *bus)
3833 {
3834 }
3835 EXPORT_SYMBOL(pci_fixup_cardbus);
3836
3837 static int __init pci_setup(char *str)
3838 {
3839         while (str) {
3840                 char *k = strchr(str, ',');
3841                 if (k)
3842                         *k++ = 0;
3843                 if (*str && (str = pcibios_setup(str)) && *str) {
3844                         if (!strcmp(str, "nomsi")) {
3845                                 pci_no_msi();
3846                         } else if (!strcmp(str, "noaer")) {
3847                                 pci_no_aer();
3848                         } else if (!strncmp(str, "realloc=", 8)) {
3849                                 pci_realloc_get_opt(str + 8);
3850                         } else if (!strncmp(str, "realloc", 7)) {
3851                                 pci_realloc_get_opt("on");
3852                         } else if (!strcmp(str, "nodomains")) {
3853                                 pci_no_domains();
3854                         } else if (!strncmp(str, "noari", 5)) {
3855                                 pcie_ari_disabled = true;
3856                         } else if (!strncmp(str, "cbiosize=", 9)) {
3857                                 pci_cardbus_io_size = memparse(str + 9, &str);
3858                         } else if (!strncmp(str, "cbmemsize=", 10)) {
3859                                 pci_cardbus_mem_size = memparse(str + 10, &str);
3860                         } else if (!strncmp(str, "resource_alignment=", 19)) {
3861                                 pci_set_resource_alignment_param(str + 19,
3862                                                         strlen(str + 19));
3863                         } else if (!strncmp(str, "ecrc=", 5)) {
3864                                 pcie_ecrc_get_policy(str + 5);
3865                         } else if (!strncmp(str, "hpiosize=", 9)) {
3866                                 pci_hotplug_io_size = memparse(str + 9, &str);
3867                         } else if (!strncmp(str, "hpmemsize=", 10)) {
3868                                 pci_hotplug_mem_size = memparse(str + 10, &str);
3869                         } else if (!strncmp(str, "pcie_bus_tune_off", 17)) {
3870                                 pcie_bus_config = PCIE_BUS_TUNE_OFF;
3871                         } else if (!strncmp(str, "pcie_bus_safe", 13)) {
3872                                 pcie_bus_config = PCIE_BUS_SAFE;
3873                         } else if (!strncmp(str, "pcie_bus_perf", 13)) {
3874                                 pcie_bus_config = PCIE_BUS_PERFORMANCE;
3875                         } else if (!strncmp(str, "pcie_bus_peer2peer", 18)) {
3876                                 pcie_bus_config = PCIE_BUS_PEER2PEER;
3877                         } else {
3878                                 printk(KERN_ERR "PCI: Unknown option `%s'\n",
3879                                                 str);
3880                         }
3881                 }
3882                 str = k;
3883         }
3884         return 0;
3885 }
3886 early_param("pci", pci_setup);
3887
3888 EXPORT_SYMBOL(pci_reenable_device);
3889 EXPORT_SYMBOL(pci_enable_device_io);
3890 EXPORT_SYMBOL(pci_enable_device_mem);
3891 EXPORT_SYMBOL(pci_enable_device);
3892 EXPORT_SYMBOL(pcim_enable_device);
3893 EXPORT_SYMBOL(pcim_pin_device);
3894 EXPORT_SYMBOL(pci_disable_device);
3895 EXPORT_SYMBOL(pci_find_capability);
3896 EXPORT_SYMBOL(pci_bus_find_capability);
3897 EXPORT_SYMBOL(pci_release_regions);
3898 EXPORT_SYMBOL(pci_request_regions);
3899 EXPORT_SYMBOL(pci_request_regions_exclusive);
3900 EXPORT_SYMBOL(pci_release_region);
3901 EXPORT_SYMBOL(pci_request_region);
3902 EXPORT_SYMBOL(pci_request_region_exclusive);
3903 EXPORT_SYMBOL(pci_release_selected_regions);
3904 EXPORT_SYMBOL(pci_request_selected_regions);
3905 EXPORT_SYMBOL(pci_request_selected_regions_exclusive);
3906 EXPORT_SYMBOL(pci_set_master);
3907 EXPORT_SYMBOL(pci_clear_master);
3908 EXPORT_SYMBOL(pci_set_mwi);
3909 EXPORT_SYMBOL(pci_try_set_mwi);
3910 EXPORT_SYMBOL(pci_clear_mwi);
3911 EXPORT_SYMBOL_GPL(pci_intx);
3912 EXPORT_SYMBOL(pci_assign_resource);
3913 EXPORT_SYMBOL(pci_find_parent_resource);
3914 EXPORT_SYMBOL(pci_select_bars);
3915
3916 EXPORT_SYMBOL(pci_set_power_state);
3917 EXPORT_SYMBOL(pci_save_state);
3918 EXPORT_SYMBOL(pci_restore_state);
3919 EXPORT_SYMBOL(pci_pme_capable);
3920 EXPORT_SYMBOL(pci_pme_active);
3921 EXPORT_SYMBOL(pci_wake_from_d3);
3922 EXPORT_SYMBOL(pci_target_state);
3923 EXPORT_SYMBOL(pci_prepare_to_sleep);
3924 EXPORT_SYMBOL(pci_back_from_sleep);
3925 EXPORT_SYMBOL_GPL(pci_set_pcie_reset_state);