4859669f0ab51e6d4cd7c368fcd31bd66efc8008
[linux-2.6.git] / drivers / pci / pci.c
1 /*
2  *      PCI Bus Services, see include/linux/pci.h for further explanation.
3  *
4  *      Copyright 1993 -- 1997 Drew Eckhardt, Frederic Potter,
5  *      David Mosberger-Tang
6  *
7  *      Copyright 1997 -- 2000 Martin Mares <mj@ucw.cz>
8  */
9
10 #include <linux/kernel.h>
11 #include <linux/delay.h>
12 #include <linux/init.h>
13 #include <linux/pci.h>
14 #include <linux/pm.h>
15 #include <linux/module.h>
16 #include <linux/spinlock.h>
17 #include <linux/string.h>
18 #include <linux/log2.h>
19 #include <linux/pci-aspm.h>
20 #include <linux/pm_wakeup.h>
21 #include <linux/interrupt.h>
22 #include <asm/dma.h>    /* isa_dma_bridge_buggy */
23 #include <linux/device.h>
24 #include <asm/setup.h>
25 #include "pci.h"
26
27 const char *pci_power_names[] = {
28         "error", "D0", "D1", "D2", "D3hot", "D3cold", "unknown",
29 };
30 EXPORT_SYMBOL_GPL(pci_power_names);
31
32 unsigned int pci_pm_d3_delay = PCI_PM_D3_WAIT;
33
34 #ifdef CONFIG_PCI_DOMAINS
35 int pci_domains_supported = 1;
36 #endif
37
38 #define DEFAULT_CARDBUS_IO_SIZE         (256)
39 #define DEFAULT_CARDBUS_MEM_SIZE        (64*1024*1024)
40 /* pci=cbmemsize=nnM,cbiosize=nn can override this */
41 unsigned long pci_cardbus_io_size = DEFAULT_CARDBUS_IO_SIZE;
42 unsigned long pci_cardbus_mem_size = DEFAULT_CARDBUS_MEM_SIZE;
43
44 #define DEFAULT_HOTPLUG_IO_SIZE         (256)
45 #define DEFAULT_HOTPLUG_MEM_SIZE        (2*1024*1024)
46 /* pci=hpmemsize=nnM,hpiosize=nn can override this */
47 unsigned long pci_hotplug_io_size  = DEFAULT_HOTPLUG_IO_SIZE;
48 unsigned long pci_hotplug_mem_size = DEFAULT_HOTPLUG_MEM_SIZE;
49
50 /*
51  * The default CLS is used if arch didn't set CLS explicitly and not
52  * all pci devices agree on the same value.  Arch can override either
53  * the dfl or actual value as it sees fit.  Don't forget this is
54  * measured in 32-bit words, not bytes.
55  */
56 u8 pci_dfl_cache_line_size __devinitdata = L1_CACHE_BYTES >> 2;
57 u8 pci_cache_line_size;
58
59 /**
60  * pci_bus_max_busnr - returns maximum PCI bus number of given bus' children
61  * @bus: pointer to PCI bus structure to search
62  *
63  * Given a PCI bus, returns the highest PCI bus number present in the set
64  * including the given PCI bus and its list of child PCI buses.
65  */
66 unsigned char pci_bus_max_busnr(struct pci_bus* bus)
67 {
68         struct list_head *tmp;
69         unsigned char max, n;
70
71         max = bus->subordinate;
72         list_for_each(tmp, &bus->children) {
73                 n = pci_bus_max_busnr(pci_bus_b(tmp));
74                 if(n > max)
75                         max = n;
76         }
77         return max;
78 }
79 EXPORT_SYMBOL_GPL(pci_bus_max_busnr);
80
81 #ifdef CONFIG_HAS_IOMEM
82 void __iomem *pci_ioremap_bar(struct pci_dev *pdev, int bar)
83 {
84         /*
85          * Make sure the BAR is actually a memory resource, not an IO resource
86          */
87         if (!(pci_resource_flags(pdev, bar) & IORESOURCE_MEM)) {
88                 WARN_ON(1);
89                 return NULL;
90         }
91         return ioremap_nocache(pci_resource_start(pdev, bar),
92                                      pci_resource_len(pdev, bar));
93 }
94 EXPORT_SYMBOL_GPL(pci_ioremap_bar);
95 #endif
96
97 #if 0
98 /**
99  * pci_max_busnr - returns maximum PCI bus number
100  *
101  * Returns the highest PCI bus number present in the system global list of
102  * PCI buses.
103  */
104 unsigned char __devinit
105 pci_max_busnr(void)
106 {
107         struct pci_bus *bus = NULL;
108         unsigned char max, n;
109
110         max = 0;
111         while ((bus = pci_find_next_bus(bus)) != NULL) {
112                 n = pci_bus_max_busnr(bus);
113                 if(n > max)
114                         max = n;
115         }
116         return max;
117 }
118
119 #endif  /*  0  */
120
121 #define PCI_FIND_CAP_TTL        48
122
123 static int __pci_find_next_cap_ttl(struct pci_bus *bus, unsigned int devfn,
124                                    u8 pos, int cap, int *ttl)
125 {
126         u8 id;
127
128         while ((*ttl)--) {
129                 pci_bus_read_config_byte(bus, devfn, pos, &pos);
130                 if (pos < 0x40)
131                         break;
132                 pos &= ~3;
133                 pci_bus_read_config_byte(bus, devfn, pos + PCI_CAP_LIST_ID,
134                                          &id);
135                 if (id == 0xff)
136                         break;
137                 if (id == cap)
138                         return pos;
139                 pos += PCI_CAP_LIST_NEXT;
140         }
141         return 0;
142 }
143
144 static int __pci_find_next_cap(struct pci_bus *bus, unsigned int devfn,
145                                u8 pos, int cap)
146 {
147         int ttl = PCI_FIND_CAP_TTL;
148
149         return __pci_find_next_cap_ttl(bus, devfn, pos, cap, &ttl);
150 }
151
152 int pci_find_next_capability(struct pci_dev *dev, u8 pos, int cap)
153 {
154         return __pci_find_next_cap(dev->bus, dev->devfn,
155                                    pos + PCI_CAP_LIST_NEXT, cap);
156 }
157 EXPORT_SYMBOL_GPL(pci_find_next_capability);
158
159 static int __pci_bus_find_cap_start(struct pci_bus *bus,
160                                     unsigned int devfn, u8 hdr_type)
161 {
162         u16 status;
163
164         pci_bus_read_config_word(bus, devfn, PCI_STATUS, &status);
165         if (!(status & PCI_STATUS_CAP_LIST))
166                 return 0;
167
168         switch (hdr_type) {
169         case PCI_HEADER_TYPE_NORMAL:
170         case PCI_HEADER_TYPE_BRIDGE:
171                 return PCI_CAPABILITY_LIST;
172         case PCI_HEADER_TYPE_CARDBUS:
173                 return PCI_CB_CAPABILITY_LIST;
174         default:
175                 return 0;
176         }
177
178         return 0;
179 }
180
181 /**
182  * pci_find_capability - query for devices' capabilities 
183  * @dev: PCI device to query
184  * @cap: capability code
185  *
186  * Tell if a device supports a given PCI capability.
187  * Returns the address of the requested capability structure within the
188  * device's PCI configuration space or 0 in case the device does not
189  * support it.  Possible values for @cap:
190  *
191  *  %PCI_CAP_ID_PM           Power Management 
192  *  %PCI_CAP_ID_AGP          Accelerated Graphics Port 
193  *  %PCI_CAP_ID_VPD          Vital Product Data 
194  *  %PCI_CAP_ID_SLOTID       Slot Identification 
195  *  %PCI_CAP_ID_MSI          Message Signalled Interrupts
196  *  %PCI_CAP_ID_CHSWP        CompactPCI HotSwap 
197  *  %PCI_CAP_ID_PCIX         PCI-X
198  *  %PCI_CAP_ID_EXP          PCI Express
199  */
200 int pci_find_capability(struct pci_dev *dev, int cap)
201 {
202         int pos;
203
204         pos = __pci_bus_find_cap_start(dev->bus, dev->devfn, dev->hdr_type);
205         if (pos)
206                 pos = __pci_find_next_cap(dev->bus, dev->devfn, pos, cap);
207
208         return pos;
209 }
210
211 /**
212  * pci_bus_find_capability - query for devices' capabilities 
213  * @bus:   the PCI bus to query
214  * @devfn: PCI device to query
215  * @cap:   capability code
216  *
217  * Like pci_find_capability() but works for pci devices that do not have a
218  * pci_dev structure set up yet. 
219  *
220  * Returns the address of the requested capability structure within the
221  * device's PCI configuration space or 0 in case the device does not
222  * support it.
223  */
224 int pci_bus_find_capability(struct pci_bus *bus, unsigned int devfn, int cap)
225 {
226         int pos;
227         u8 hdr_type;
228
229         pci_bus_read_config_byte(bus, devfn, PCI_HEADER_TYPE, &hdr_type);
230
231         pos = __pci_bus_find_cap_start(bus, devfn, hdr_type & 0x7f);
232         if (pos)
233                 pos = __pci_find_next_cap(bus, devfn, pos, cap);
234
235         return pos;
236 }
237
238 /**
239  * pci_find_ext_capability - Find an extended capability
240  * @dev: PCI device to query
241  * @cap: capability code
242  *
243  * Returns the address of the requested extended capability structure
244  * within the device's PCI configuration space or 0 if the device does
245  * not support it.  Possible values for @cap:
246  *
247  *  %PCI_EXT_CAP_ID_ERR         Advanced Error Reporting
248  *  %PCI_EXT_CAP_ID_VC          Virtual Channel
249  *  %PCI_EXT_CAP_ID_DSN         Device Serial Number
250  *  %PCI_EXT_CAP_ID_PWR         Power Budgeting
251  */
252 int pci_find_ext_capability(struct pci_dev *dev, int cap)
253 {
254         u32 header;
255         int ttl;
256         int pos = PCI_CFG_SPACE_SIZE;
257
258         /* minimum 8 bytes per capability */
259         ttl = (PCI_CFG_SPACE_EXP_SIZE - PCI_CFG_SPACE_SIZE) / 8;
260
261         if (dev->cfg_size <= PCI_CFG_SPACE_SIZE)
262                 return 0;
263
264         if (pci_read_config_dword(dev, pos, &header) != PCIBIOS_SUCCESSFUL)
265                 return 0;
266
267         /*
268          * If we have no capabilities, this is indicated by cap ID,
269          * cap version and next pointer all being 0.
270          */
271         if (header == 0)
272                 return 0;
273
274         while (ttl-- > 0) {
275                 if (PCI_EXT_CAP_ID(header) == cap)
276                         return pos;
277
278                 pos = PCI_EXT_CAP_NEXT(header);
279                 if (pos < PCI_CFG_SPACE_SIZE)
280                         break;
281
282                 if (pci_read_config_dword(dev, pos, &header) != PCIBIOS_SUCCESSFUL)
283                         break;
284         }
285
286         return 0;
287 }
288 EXPORT_SYMBOL_GPL(pci_find_ext_capability);
289
290 static int __pci_find_next_ht_cap(struct pci_dev *dev, int pos, int ht_cap)
291 {
292         int rc, ttl = PCI_FIND_CAP_TTL;
293         u8 cap, mask;
294
295         if (ht_cap == HT_CAPTYPE_SLAVE || ht_cap == HT_CAPTYPE_HOST)
296                 mask = HT_3BIT_CAP_MASK;
297         else
298                 mask = HT_5BIT_CAP_MASK;
299
300         pos = __pci_find_next_cap_ttl(dev->bus, dev->devfn, pos,
301                                       PCI_CAP_ID_HT, &ttl);
302         while (pos) {
303                 rc = pci_read_config_byte(dev, pos + 3, &cap);
304                 if (rc != PCIBIOS_SUCCESSFUL)
305                         return 0;
306
307                 if ((cap & mask) == ht_cap)
308                         return pos;
309
310                 pos = __pci_find_next_cap_ttl(dev->bus, dev->devfn,
311                                               pos + PCI_CAP_LIST_NEXT,
312                                               PCI_CAP_ID_HT, &ttl);
313         }
314
315         return 0;
316 }
317 /**
318  * pci_find_next_ht_capability - query a device's Hypertransport capabilities
319  * @dev: PCI device to query
320  * @pos: Position from which to continue searching
321  * @ht_cap: Hypertransport capability code
322  *
323  * To be used in conjunction with pci_find_ht_capability() to search for
324  * all capabilities matching @ht_cap. @pos should always be a value returned
325  * from pci_find_ht_capability().
326  *
327  * NB. To be 100% safe against broken PCI devices, the caller should take
328  * steps to avoid an infinite loop.
329  */
330 int pci_find_next_ht_capability(struct pci_dev *dev, int pos, int ht_cap)
331 {
332         return __pci_find_next_ht_cap(dev, pos + PCI_CAP_LIST_NEXT, ht_cap);
333 }
334 EXPORT_SYMBOL_GPL(pci_find_next_ht_capability);
335
336 /**
337  * pci_find_ht_capability - query a device's Hypertransport capabilities
338  * @dev: PCI device to query
339  * @ht_cap: Hypertransport capability code
340  *
341  * Tell if a device supports a given Hypertransport capability.
342  * Returns an address within the device's PCI configuration space
343  * or 0 in case the device does not support the request capability.
344  * The address points to the PCI capability, of type PCI_CAP_ID_HT,
345  * which has a Hypertransport capability matching @ht_cap.
346  */
347 int pci_find_ht_capability(struct pci_dev *dev, int ht_cap)
348 {
349         int pos;
350
351         pos = __pci_bus_find_cap_start(dev->bus, dev->devfn, dev->hdr_type);
352         if (pos)
353                 pos = __pci_find_next_ht_cap(dev, pos, ht_cap);
354
355         return pos;
356 }
357 EXPORT_SYMBOL_GPL(pci_find_ht_capability);
358
359 /**
360  * pci_find_parent_resource - return resource region of parent bus of given region
361  * @dev: PCI device structure contains resources to be searched
362  * @res: child resource record for which parent is sought
363  *
364  *  For given resource region of given device, return the resource
365  *  region of parent bus the given region is contained in or where
366  *  it should be allocated from.
367  */
368 struct resource *
369 pci_find_parent_resource(const struct pci_dev *dev, struct resource *res)
370 {
371         const struct pci_bus *bus = dev->bus;
372         int i;
373         struct resource *best = NULL;
374
375         for(i = 0; i < PCI_BUS_NUM_RESOURCES; i++) {
376                 struct resource *r = bus->resource[i];
377                 if (!r)
378                         continue;
379                 if (res->start && !(res->start >= r->start && res->end <= r->end))
380                         continue;       /* Not contained */
381                 if ((res->flags ^ r->flags) & (IORESOURCE_IO | IORESOURCE_MEM))
382                         continue;       /* Wrong type */
383                 if (!((res->flags ^ r->flags) & IORESOURCE_PREFETCH))
384                         return r;       /* Exact match */
385                 if ((res->flags & IORESOURCE_PREFETCH) && !(r->flags & IORESOURCE_PREFETCH))
386                         best = r;       /* Approximating prefetchable by non-prefetchable */
387         }
388         return best;
389 }
390
391 /**
392  * pci_restore_bars - restore a devices BAR values (e.g. after wake-up)
393  * @dev: PCI device to have its BARs restored
394  *
395  * Restore the BAR values for a given device, so as to make it
396  * accessible by its driver.
397  */
398 static void
399 pci_restore_bars(struct pci_dev *dev)
400 {
401         int i;
402
403         for (i = 0; i < PCI_BRIDGE_RESOURCES; i++)
404                 pci_update_resource(dev, i);
405 }
406
407 static struct pci_platform_pm_ops *pci_platform_pm;
408
409 int pci_set_platform_pm(struct pci_platform_pm_ops *ops)
410 {
411         if (!ops->is_manageable || !ops->set_state || !ops->choose_state
412             || !ops->sleep_wake || !ops->can_wakeup)
413                 return -EINVAL;
414         pci_platform_pm = ops;
415         return 0;
416 }
417
418 static inline bool platform_pci_power_manageable(struct pci_dev *dev)
419 {
420         return pci_platform_pm ? pci_platform_pm->is_manageable(dev) : false;
421 }
422
423 static inline int platform_pci_set_power_state(struct pci_dev *dev,
424                                                 pci_power_t t)
425 {
426         return pci_platform_pm ? pci_platform_pm->set_state(dev, t) : -ENOSYS;
427 }
428
429 static inline pci_power_t platform_pci_choose_state(struct pci_dev *dev)
430 {
431         return pci_platform_pm ?
432                         pci_platform_pm->choose_state(dev) : PCI_POWER_ERROR;
433 }
434
435 static inline bool platform_pci_can_wakeup(struct pci_dev *dev)
436 {
437         return pci_platform_pm ? pci_platform_pm->can_wakeup(dev) : false;
438 }
439
440 static inline int platform_pci_sleep_wake(struct pci_dev *dev, bool enable)
441 {
442         return pci_platform_pm ?
443                         pci_platform_pm->sleep_wake(dev, enable) : -ENODEV;
444 }
445
446 /**
447  * pci_raw_set_power_state - Use PCI PM registers to set the power state of
448  *                           given PCI device
449  * @dev: PCI device to handle.
450  * @state: PCI power state (D0, D1, D2, D3hot) to put the device into.
451  *
452  * RETURN VALUE:
453  * -EINVAL if the requested state is invalid.
454  * -EIO if device does not support PCI PM or its PM capabilities register has a
455  * wrong version, or device doesn't support the requested state.
456  * 0 if device already is in the requested state.
457  * 0 if device's power state has been successfully changed.
458  */
459 static int pci_raw_set_power_state(struct pci_dev *dev, pci_power_t state)
460 {
461         u16 pmcsr;
462         bool need_restore = false;
463
464         /* Check if we're already there */
465         if (dev->current_state == state)
466                 return 0;
467
468         if (!dev->pm_cap)
469                 return -EIO;
470
471         if (state < PCI_D0 || state > PCI_D3hot)
472                 return -EINVAL;
473
474         /* Validate current state:
475          * Can enter D0 from any state, but if we can only go deeper 
476          * to sleep if we're already in a low power state
477          */
478         if (state != PCI_D0 && dev->current_state <= PCI_D3cold
479             && dev->current_state > state) {
480                 dev_err(&dev->dev, "invalid power transition "
481                         "(from state %d to %d)\n", dev->current_state, state);
482                 return -EINVAL;
483         }
484
485         /* check if this device supports the desired state */
486         if ((state == PCI_D1 && !dev->d1_support)
487            || (state == PCI_D2 && !dev->d2_support))
488                 return -EIO;
489
490         pci_read_config_word(dev, dev->pm_cap + PCI_PM_CTRL, &pmcsr);
491
492         /* If we're (effectively) in D3, force entire word to 0.
493          * This doesn't affect PME_Status, disables PME_En, and
494          * sets PowerState to 0.
495          */
496         switch (dev->current_state) {
497         case PCI_D0:
498         case PCI_D1:
499         case PCI_D2:
500                 pmcsr &= ~PCI_PM_CTRL_STATE_MASK;
501                 pmcsr |= state;
502                 break;
503         case PCI_D3hot:
504         case PCI_D3cold:
505         case PCI_UNKNOWN: /* Boot-up */
506                 if ((pmcsr & PCI_PM_CTRL_STATE_MASK) == PCI_D3hot
507                  && !(pmcsr & PCI_PM_CTRL_NO_SOFT_RESET))
508                         need_restore = true;
509                 /* Fall-through: force to D0 */
510         default:
511                 pmcsr = 0;
512                 break;
513         }
514
515         /* enter specified state */
516         pci_write_config_word(dev, dev->pm_cap + PCI_PM_CTRL, pmcsr);
517
518         /* Mandatory power management transition delays */
519         /* see PCI PM 1.1 5.6.1 table 18 */
520         if (state == PCI_D3hot || dev->current_state == PCI_D3hot)
521                 msleep(pci_pm_d3_delay);
522         else if (state == PCI_D2 || dev->current_state == PCI_D2)
523                 udelay(PCI_PM_D2_DELAY);
524
525         pci_read_config_word(dev, dev->pm_cap + PCI_PM_CTRL, &pmcsr);
526         dev->current_state = (pmcsr & PCI_PM_CTRL_STATE_MASK);
527         if (dev->current_state != state && printk_ratelimit())
528                 dev_info(&dev->dev, "Refused to change power state, "
529                         "currently in D%d\n", dev->current_state);
530
531         /* According to section 5.4.1 of the "PCI BUS POWER MANAGEMENT
532          * INTERFACE SPECIFICATION, REV. 1.2", a device transitioning
533          * from D3hot to D0 _may_ perform an internal reset, thereby
534          * going to "D0 Uninitialized" rather than "D0 Initialized".
535          * For example, at least some versions of the 3c905B and the
536          * 3c556B exhibit this behaviour.
537          *
538          * At least some laptop BIOSen (e.g. the Thinkpad T21) leave
539          * devices in a D3hot state at boot.  Consequently, we need to
540          * restore at least the BARs so that the device will be
541          * accessible to its driver.
542          */
543         if (need_restore)
544                 pci_restore_bars(dev);
545
546         if (dev->bus->self)
547                 pcie_aspm_pm_state_change(dev->bus->self);
548
549         return 0;
550 }
551
552 /**
553  * pci_update_current_state - Read PCI power state of given device from its
554  *                            PCI PM registers and cache it
555  * @dev: PCI device to handle.
556  * @state: State to cache in case the device doesn't have the PM capability
557  */
558 void pci_update_current_state(struct pci_dev *dev, pci_power_t state)
559 {
560         if (dev->pm_cap) {
561                 u16 pmcsr;
562
563                 pci_read_config_word(dev, dev->pm_cap + PCI_PM_CTRL, &pmcsr);
564                 dev->current_state = (pmcsr & PCI_PM_CTRL_STATE_MASK);
565         } else {
566                 dev->current_state = state;
567         }
568 }
569
570 /**
571  * pci_platform_power_transition - Use platform to change device power state
572  * @dev: PCI device to handle.
573  * @state: State to put the device into.
574  */
575 static int pci_platform_power_transition(struct pci_dev *dev, pci_power_t state)
576 {
577         int error;
578
579         if (platform_pci_power_manageable(dev)) {
580                 error = platform_pci_set_power_state(dev, state);
581                 if (!error)
582                         pci_update_current_state(dev, state);
583         } else {
584                 error = -ENODEV;
585                 /* Fall back to PCI_D0 if native PM is not supported */
586                 if (!dev->pm_cap)
587                         dev->current_state = PCI_D0;
588         }
589
590         return error;
591 }
592
593 /**
594  * __pci_start_power_transition - Start power transition of a PCI device
595  * @dev: PCI device to handle.
596  * @state: State to put the device into.
597  */
598 static void __pci_start_power_transition(struct pci_dev *dev, pci_power_t state)
599 {
600         if (state == PCI_D0)
601                 pci_platform_power_transition(dev, PCI_D0);
602 }
603
604 /**
605  * __pci_complete_power_transition - Complete power transition of a PCI device
606  * @dev: PCI device to handle.
607  * @state: State to put the device into.
608  *
609  * This function should not be called directly by device drivers.
610  */
611 int __pci_complete_power_transition(struct pci_dev *dev, pci_power_t state)
612 {
613         return state > PCI_D0 ?
614                         pci_platform_power_transition(dev, state) : -EINVAL;
615 }
616 EXPORT_SYMBOL_GPL(__pci_complete_power_transition);
617
618 /**
619  * pci_set_power_state - Set the power state of a PCI device
620  * @dev: PCI device to handle.
621  * @state: PCI power state (D0, D1, D2, D3hot) to put the device into.
622  *
623  * Transition a device to a new power state, using the platform firmware and/or
624  * the device's PCI PM registers.
625  *
626  * RETURN VALUE:
627  * -EINVAL if the requested state is invalid.
628  * -EIO if device does not support PCI PM or its PM capabilities register has a
629  * wrong version, or device doesn't support the requested state.
630  * 0 if device already is in the requested state.
631  * 0 if device's power state has been successfully changed.
632  */
633 int pci_set_power_state(struct pci_dev *dev, pci_power_t state)
634 {
635         int error;
636
637         /* bound the state we're entering */
638         if (state > PCI_D3hot)
639                 state = PCI_D3hot;
640         else if (state < PCI_D0)
641                 state = PCI_D0;
642         else if ((state == PCI_D1 || state == PCI_D2) && pci_no_d1d2(dev))
643                 /*
644                  * If the device or the parent bridge do not support PCI PM,
645                  * ignore the request if we're doing anything other than putting
646                  * it into D0 (which would only happen on boot).
647                  */
648                 return 0;
649
650         /* Check if we're already there */
651         if (dev->current_state == state)
652                 return 0;
653
654         __pci_start_power_transition(dev, state);
655
656         /* This device is quirked not to be put into D3, so
657            don't put it in D3 */
658         if (state == PCI_D3hot && (dev->dev_flags & PCI_DEV_FLAGS_NO_D3))
659                 return 0;
660
661         error = pci_raw_set_power_state(dev, state);
662
663         if (!__pci_complete_power_transition(dev, state))
664                 error = 0;
665
666         return error;
667 }
668
669 /**
670  * pci_choose_state - Choose the power state of a PCI device
671  * @dev: PCI device to be suspended
672  * @state: target sleep state for the whole system. This is the value
673  *      that is passed to suspend() function.
674  *
675  * Returns PCI power state suitable for given device and given system
676  * message.
677  */
678
679 pci_power_t pci_choose_state(struct pci_dev *dev, pm_message_t state)
680 {
681         pci_power_t ret;
682
683         if (!pci_find_capability(dev, PCI_CAP_ID_PM))
684                 return PCI_D0;
685
686         ret = platform_pci_choose_state(dev);
687         if (ret != PCI_POWER_ERROR)
688                 return ret;
689
690         switch (state.event) {
691         case PM_EVENT_ON:
692                 return PCI_D0;
693         case PM_EVENT_FREEZE:
694         case PM_EVENT_PRETHAW:
695                 /* REVISIT both freeze and pre-thaw "should" use D0 */
696         case PM_EVENT_SUSPEND:
697         case PM_EVENT_HIBERNATE:
698                 return PCI_D3hot;
699         default:
700                 dev_info(&dev->dev, "unrecognized suspend event %d\n",
701                          state.event);
702                 BUG();
703         }
704         return PCI_D0;
705 }
706
707 EXPORT_SYMBOL(pci_choose_state);
708
709 #define PCI_EXP_SAVE_REGS       7
710
711 #define pcie_cap_has_devctl(type, flags)        1
712 #define pcie_cap_has_lnkctl(type, flags)                \
713                 ((flags & PCI_EXP_FLAGS_VERS) > 1 ||    \
714                  (type == PCI_EXP_TYPE_ROOT_PORT ||     \
715                   type == PCI_EXP_TYPE_ENDPOINT ||      \
716                   type == PCI_EXP_TYPE_LEG_END))
717 #define pcie_cap_has_sltctl(type, flags)                \
718                 ((flags & PCI_EXP_FLAGS_VERS) > 1 ||    \
719                  ((type == PCI_EXP_TYPE_ROOT_PORT) ||   \
720                   (type == PCI_EXP_TYPE_DOWNSTREAM &&   \
721                    (flags & PCI_EXP_FLAGS_SLOT))))
722 #define pcie_cap_has_rtctl(type, flags)                 \
723                 ((flags & PCI_EXP_FLAGS_VERS) > 1 ||    \
724                  (type == PCI_EXP_TYPE_ROOT_PORT ||     \
725                   type == PCI_EXP_TYPE_RC_EC))
726 #define pcie_cap_has_devctl2(type, flags)               \
727                 ((flags & PCI_EXP_FLAGS_VERS) > 1)
728 #define pcie_cap_has_lnkctl2(type, flags)               \
729                 ((flags & PCI_EXP_FLAGS_VERS) > 1)
730 #define pcie_cap_has_sltctl2(type, flags)               \
731                 ((flags & PCI_EXP_FLAGS_VERS) > 1)
732
733 static int pci_save_pcie_state(struct pci_dev *dev)
734 {
735         int pos, i = 0;
736         struct pci_cap_saved_state *save_state;
737         u16 *cap;
738         u16 flags;
739
740         pos = pci_find_capability(dev, PCI_CAP_ID_EXP);
741         if (pos <= 0)
742                 return 0;
743
744         save_state = pci_find_saved_cap(dev, PCI_CAP_ID_EXP);
745         if (!save_state) {
746                 dev_err(&dev->dev, "buffer not found in %s\n", __func__);
747                 return -ENOMEM;
748         }
749         cap = (u16 *)&save_state->data[0];
750
751         pci_read_config_word(dev, pos + PCI_EXP_FLAGS, &flags);
752
753         if (pcie_cap_has_devctl(dev->pcie_type, flags))
754                 pci_read_config_word(dev, pos + PCI_EXP_DEVCTL, &cap[i++]);
755         if (pcie_cap_has_lnkctl(dev->pcie_type, flags))
756                 pci_read_config_word(dev, pos + PCI_EXP_LNKCTL, &cap[i++]);
757         if (pcie_cap_has_sltctl(dev->pcie_type, flags))
758                 pci_read_config_word(dev, pos + PCI_EXP_SLTCTL, &cap[i++]);
759         if (pcie_cap_has_rtctl(dev->pcie_type, flags))
760                 pci_read_config_word(dev, pos + PCI_EXP_RTCTL, &cap[i++]);
761         if (pcie_cap_has_devctl2(dev->pcie_type, flags))
762                 pci_read_config_word(dev, pos + PCI_EXP_DEVCTL2, &cap[i++]);
763         if (pcie_cap_has_lnkctl2(dev->pcie_type, flags))
764                 pci_read_config_word(dev, pos + PCI_EXP_LNKCTL2, &cap[i++]);
765         if (pcie_cap_has_sltctl2(dev->pcie_type, flags))
766                 pci_read_config_word(dev, pos + PCI_EXP_SLTCTL2, &cap[i++]);
767
768         return 0;
769 }
770
771 static void pci_restore_pcie_state(struct pci_dev *dev)
772 {
773         int i = 0, pos;
774         struct pci_cap_saved_state *save_state;
775         u16 *cap;
776         u16 flags;
777
778         save_state = pci_find_saved_cap(dev, PCI_CAP_ID_EXP);
779         pos = pci_find_capability(dev, PCI_CAP_ID_EXP);
780         if (!save_state || pos <= 0)
781                 return;
782         cap = (u16 *)&save_state->data[0];
783
784         pci_read_config_word(dev, pos + PCI_EXP_FLAGS, &flags);
785
786         if (pcie_cap_has_devctl(dev->pcie_type, flags))
787                 pci_write_config_word(dev, pos + PCI_EXP_DEVCTL, cap[i++]);
788         if (pcie_cap_has_lnkctl(dev->pcie_type, flags))
789                 pci_write_config_word(dev, pos + PCI_EXP_LNKCTL, cap[i++]);
790         if (pcie_cap_has_sltctl(dev->pcie_type, flags))
791                 pci_write_config_word(dev, pos + PCI_EXP_SLTCTL, cap[i++]);
792         if (pcie_cap_has_rtctl(dev->pcie_type, flags))
793                 pci_write_config_word(dev, pos + PCI_EXP_RTCTL, cap[i++]);
794         if (pcie_cap_has_devctl2(dev->pcie_type, flags))
795                 pci_write_config_word(dev, pos + PCI_EXP_DEVCTL2, cap[i++]);
796         if (pcie_cap_has_lnkctl2(dev->pcie_type, flags))
797                 pci_write_config_word(dev, pos + PCI_EXP_LNKCTL2, cap[i++]);
798         if (pcie_cap_has_sltctl2(dev->pcie_type, flags))
799                 pci_write_config_word(dev, pos + PCI_EXP_SLTCTL2, cap[i++]);
800 }
801
802
803 static int pci_save_pcix_state(struct pci_dev *dev)
804 {
805         int pos;
806         struct pci_cap_saved_state *save_state;
807
808         pos = pci_find_capability(dev, PCI_CAP_ID_PCIX);
809         if (pos <= 0)
810                 return 0;
811
812         save_state = pci_find_saved_cap(dev, PCI_CAP_ID_PCIX);
813         if (!save_state) {
814                 dev_err(&dev->dev, "buffer not found in %s\n", __func__);
815                 return -ENOMEM;
816         }
817
818         pci_read_config_word(dev, pos + PCI_X_CMD, (u16 *)save_state->data);
819
820         return 0;
821 }
822
823 static void pci_restore_pcix_state(struct pci_dev *dev)
824 {
825         int i = 0, pos;
826         struct pci_cap_saved_state *save_state;
827         u16 *cap;
828
829         save_state = pci_find_saved_cap(dev, PCI_CAP_ID_PCIX);
830         pos = pci_find_capability(dev, PCI_CAP_ID_PCIX);
831         if (!save_state || pos <= 0)
832                 return;
833         cap = (u16 *)&save_state->data[0];
834
835         pci_write_config_word(dev, pos + PCI_X_CMD, cap[i++]);
836 }
837
838
839 /**
840  * pci_save_state - save the PCI configuration space of a device before suspending
841  * @dev: - PCI device that we're dealing with
842  */
843 int
844 pci_save_state(struct pci_dev *dev)
845 {
846         int i;
847         /* XXX: 100% dword access ok here? */
848         for (i = 0; i < 16; i++)
849                 pci_read_config_dword(dev, i * 4,&dev->saved_config_space[i]);
850         dev->state_saved = true;
851         if ((i = pci_save_pcie_state(dev)) != 0)
852                 return i;
853         if ((i = pci_save_pcix_state(dev)) != 0)
854                 return i;
855         return 0;
856 }
857
858 /** 
859  * pci_restore_state - Restore the saved state of a PCI device
860  * @dev: - PCI device that we're dealing with
861  */
862 int 
863 pci_restore_state(struct pci_dev *dev)
864 {
865         int i;
866         u32 val;
867
868         if (!dev->state_saved)
869                 return 0;
870
871         /* PCI Express register must be restored first */
872         pci_restore_pcie_state(dev);
873
874         /*
875          * The Base Address register should be programmed before the command
876          * register(s)
877          */
878         for (i = 15; i >= 0; i--) {
879                 pci_read_config_dword(dev, i * 4, &val);
880                 if (val != dev->saved_config_space[i]) {
881                         dev_printk(KERN_DEBUG, &dev->dev, "restoring config "
882                                 "space at offset %#x (was %#x, writing %#x)\n",
883                                 i, val, (int)dev->saved_config_space[i]);
884                         pci_write_config_dword(dev,i * 4,
885                                 dev->saved_config_space[i]);
886                 }
887         }
888         pci_restore_pcix_state(dev);
889         pci_restore_msi_state(dev);
890         pci_restore_iov_state(dev);
891
892         dev->state_saved = false;
893
894         return 0;
895 }
896
897 static int do_pci_enable_device(struct pci_dev *dev, int bars)
898 {
899         int err;
900
901         err = pci_set_power_state(dev, PCI_D0);
902         if (err < 0 && err != -EIO)
903                 return err;
904         err = pcibios_enable_device(dev, bars);
905         if (err < 0)
906                 return err;
907         pci_fixup_device(pci_fixup_enable, dev);
908
909         return 0;
910 }
911
912 /**
913  * pci_reenable_device - Resume abandoned device
914  * @dev: PCI device to be resumed
915  *
916  *  Note this function is a backend of pci_default_resume and is not supposed
917  *  to be called by normal code, write proper resume handler and use it instead.
918  */
919 int pci_reenable_device(struct pci_dev *dev)
920 {
921         if (pci_is_enabled(dev))
922                 return do_pci_enable_device(dev, (1 << PCI_NUM_RESOURCES) - 1);
923         return 0;
924 }
925
926 static int __pci_enable_device_flags(struct pci_dev *dev,
927                                      resource_size_t flags)
928 {
929         int err;
930         int i, bars = 0;
931
932         if (atomic_add_return(1, &dev->enable_cnt) > 1)
933                 return 0;               /* already enabled */
934
935         for (i = 0; i < DEVICE_COUNT_RESOURCE; i++)
936                 if (dev->resource[i].flags & flags)
937                         bars |= (1 << i);
938
939         err = do_pci_enable_device(dev, bars);
940         if (err < 0)
941                 atomic_dec(&dev->enable_cnt);
942         return err;
943 }
944
945 /**
946  * pci_enable_device_io - Initialize a device for use with IO space
947  * @dev: PCI device to be initialized
948  *
949  *  Initialize device before it's used by a driver. Ask low-level code
950  *  to enable I/O resources. Wake up the device if it was suspended.
951  *  Beware, this function can fail.
952  */
953 int pci_enable_device_io(struct pci_dev *dev)
954 {
955         return __pci_enable_device_flags(dev, IORESOURCE_IO);
956 }
957
958 /**
959  * pci_enable_device_mem - Initialize a device for use with Memory space
960  * @dev: PCI device to be initialized
961  *
962  *  Initialize device before it's used by a driver. Ask low-level code
963  *  to enable Memory resources. Wake up the device if it was suspended.
964  *  Beware, this function can fail.
965  */
966 int pci_enable_device_mem(struct pci_dev *dev)
967 {
968         return __pci_enable_device_flags(dev, IORESOURCE_MEM);
969 }
970
971 /**
972  * pci_enable_device - Initialize device before it's used by a driver.
973  * @dev: PCI device to be initialized
974  *
975  *  Initialize device before it's used by a driver. Ask low-level code
976  *  to enable I/O and memory. Wake up the device if it was suspended.
977  *  Beware, this function can fail.
978  *
979  *  Note we don't actually enable the device many times if we call
980  *  this function repeatedly (we just increment the count).
981  */
982 int pci_enable_device(struct pci_dev *dev)
983 {
984         return __pci_enable_device_flags(dev, IORESOURCE_MEM | IORESOURCE_IO);
985 }
986
987 /*
988  * Managed PCI resources.  This manages device on/off, intx/msi/msix
989  * on/off and BAR regions.  pci_dev itself records msi/msix status, so
990  * there's no need to track it separately.  pci_devres is initialized
991  * when a device is enabled using managed PCI device enable interface.
992  */
993 struct pci_devres {
994         unsigned int enabled:1;
995         unsigned int pinned:1;
996         unsigned int orig_intx:1;
997         unsigned int restore_intx:1;
998         u32 region_mask;
999 };
1000
1001 static void pcim_release(struct device *gendev, void *res)
1002 {
1003         struct pci_dev *dev = container_of(gendev, struct pci_dev, dev);
1004         struct pci_devres *this = res;
1005         int i;
1006
1007         if (dev->msi_enabled)
1008                 pci_disable_msi(dev);
1009         if (dev->msix_enabled)
1010                 pci_disable_msix(dev);
1011
1012         for (i = 0; i < DEVICE_COUNT_RESOURCE; i++)
1013                 if (this->region_mask & (1 << i))
1014                         pci_release_region(dev, i);
1015
1016         if (this->restore_intx)
1017                 pci_intx(dev, this->orig_intx);
1018
1019         if (this->enabled && !this->pinned)
1020                 pci_disable_device(dev);
1021 }
1022
1023 static struct pci_devres * get_pci_dr(struct pci_dev *pdev)
1024 {
1025         struct pci_devres *dr, *new_dr;
1026
1027         dr = devres_find(&pdev->dev, pcim_release, NULL, NULL);
1028         if (dr)
1029                 return dr;
1030
1031         new_dr = devres_alloc(pcim_release, sizeof(*new_dr), GFP_KERNEL);
1032         if (!new_dr)
1033                 return NULL;
1034         return devres_get(&pdev->dev, new_dr, NULL, NULL);
1035 }
1036
1037 static struct pci_devres * find_pci_dr(struct pci_dev *pdev)
1038 {
1039         if (pci_is_managed(pdev))
1040                 return devres_find(&pdev->dev, pcim_release, NULL, NULL);
1041         return NULL;
1042 }
1043
1044 /**
1045  * pcim_enable_device - Managed pci_enable_device()
1046  * @pdev: PCI device to be initialized
1047  *
1048  * Managed pci_enable_device().
1049  */
1050 int pcim_enable_device(struct pci_dev *pdev)
1051 {
1052         struct pci_devres *dr;
1053         int rc;
1054
1055         dr = get_pci_dr(pdev);
1056         if (unlikely(!dr))
1057                 return -ENOMEM;
1058         if (dr->enabled)
1059                 return 0;
1060
1061         rc = pci_enable_device(pdev);
1062         if (!rc) {
1063                 pdev->is_managed = 1;
1064                 dr->enabled = 1;
1065         }
1066         return rc;
1067 }
1068
1069 /**
1070  * pcim_pin_device - Pin managed PCI device
1071  * @pdev: PCI device to pin
1072  *
1073  * Pin managed PCI device @pdev.  Pinned device won't be disabled on
1074  * driver detach.  @pdev must have been enabled with
1075  * pcim_enable_device().
1076  */
1077 void pcim_pin_device(struct pci_dev *pdev)
1078 {
1079         struct pci_devres *dr;
1080
1081         dr = find_pci_dr(pdev);
1082         WARN_ON(!dr || !dr->enabled);
1083         if (dr)
1084                 dr->pinned = 1;
1085 }
1086
1087 /**
1088  * pcibios_disable_device - disable arch specific PCI resources for device dev
1089  * @dev: the PCI device to disable
1090  *
1091  * Disables architecture specific PCI resources for the device. This
1092  * is the default implementation. Architecture implementations can
1093  * override this.
1094  */
1095 void __attribute__ ((weak)) pcibios_disable_device (struct pci_dev *dev) {}
1096
1097 static void do_pci_disable_device(struct pci_dev *dev)
1098 {
1099         u16 pci_command;
1100
1101         pci_read_config_word(dev, PCI_COMMAND, &pci_command);
1102         if (pci_command & PCI_COMMAND_MASTER) {
1103                 pci_command &= ~PCI_COMMAND_MASTER;
1104                 pci_write_config_word(dev, PCI_COMMAND, pci_command);
1105         }
1106
1107         pcibios_disable_device(dev);
1108 }
1109
1110 /**
1111  * pci_disable_enabled_device - Disable device without updating enable_cnt
1112  * @dev: PCI device to disable
1113  *
1114  * NOTE: This function is a backend of PCI power management routines and is
1115  * not supposed to be called drivers.
1116  */
1117 void pci_disable_enabled_device(struct pci_dev *dev)
1118 {
1119         if (pci_is_enabled(dev))
1120                 do_pci_disable_device(dev);
1121 }
1122
1123 /**
1124  * pci_disable_device - Disable PCI device after use
1125  * @dev: PCI device to be disabled
1126  *
1127  * Signal to the system that the PCI device is not in use by the system
1128  * anymore.  This only involves disabling PCI bus-mastering, if active.
1129  *
1130  * Note we don't actually disable the device until all callers of
1131  * pci_device_enable() have called pci_device_disable().
1132  */
1133 void
1134 pci_disable_device(struct pci_dev *dev)
1135 {
1136         struct pci_devres *dr;
1137
1138         dr = find_pci_dr(dev);
1139         if (dr)
1140                 dr->enabled = 0;
1141
1142         if (atomic_sub_return(1, &dev->enable_cnt) != 0)
1143                 return;
1144
1145         do_pci_disable_device(dev);
1146
1147         dev->is_busmaster = 0;
1148 }
1149
1150 /**
1151  * pcibios_set_pcie_reset_state - set reset state for device dev
1152  * @dev: the PCI-E device reset
1153  * @state: Reset state to enter into
1154  *
1155  *
1156  * Sets the PCI-E reset state for the device. This is the default
1157  * implementation. Architecture implementations can override this.
1158  */
1159 int __attribute__ ((weak)) pcibios_set_pcie_reset_state(struct pci_dev *dev,
1160                                                         enum pcie_reset_state state)
1161 {
1162         return -EINVAL;
1163 }
1164
1165 /**
1166  * pci_set_pcie_reset_state - set reset state for device dev
1167  * @dev: the PCI-E device reset
1168  * @state: Reset state to enter into
1169  *
1170  *
1171  * Sets the PCI reset state for the device.
1172  */
1173 int pci_set_pcie_reset_state(struct pci_dev *dev, enum pcie_reset_state state)
1174 {
1175         return pcibios_set_pcie_reset_state(dev, state);
1176 }
1177
1178 /**
1179  * pci_pme_capable - check the capability of PCI device to generate PME#
1180  * @dev: PCI device to handle.
1181  * @state: PCI state from which device will issue PME#.
1182  */
1183 bool pci_pme_capable(struct pci_dev *dev, pci_power_t state)
1184 {
1185         if (!dev->pm_cap)
1186                 return false;
1187
1188         return !!(dev->pme_support & (1 << state));
1189 }
1190
1191 /**
1192  * pci_pme_active - enable or disable PCI device's PME# function
1193  * @dev: PCI device to handle.
1194  * @enable: 'true' to enable PME# generation; 'false' to disable it.
1195  *
1196  * The caller must verify that the device is capable of generating PME# before
1197  * calling this function with @enable equal to 'true'.
1198  */
1199 void pci_pme_active(struct pci_dev *dev, bool enable)
1200 {
1201         u16 pmcsr;
1202
1203         if (!dev->pm_cap)
1204                 return;
1205
1206         pci_read_config_word(dev, dev->pm_cap + PCI_PM_CTRL, &pmcsr);
1207         /* Clear PME_Status by writing 1 to it and enable PME# */
1208         pmcsr |= PCI_PM_CTRL_PME_STATUS | PCI_PM_CTRL_PME_ENABLE;
1209         if (!enable)
1210                 pmcsr &= ~PCI_PM_CTRL_PME_ENABLE;
1211
1212         pci_write_config_word(dev, dev->pm_cap + PCI_PM_CTRL, pmcsr);
1213
1214         dev_printk(KERN_INFO, &dev->dev, "PME# %s\n",
1215                         enable ? "enabled" : "disabled");
1216 }
1217
1218 /**
1219  * pci_enable_wake - enable PCI device as wakeup event source
1220  * @dev: PCI device affected
1221  * @state: PCI state from which device will issue wakeup events
1222  * @enable: True to enable event generation; false to disable
1223  *
1224  * This enables the device as a wakeup event source, or disables it.
1225  * When such events involves platform-specific hooks, those hooks are
1226  * called automatically by this routine.
1227  *
1228  * Devices with legacy power management (no standard PCI PM capabilities)
1229  * always require such platform hooks.
1230  *
1231  * RETURN VALUE:
1232  * 0 is returned on success
1233  * -EINVAL is returned if device is not supposed to wake up the system
1234  * Error code depending on the platform is returned if both the platform and
1235  * the native mechanism fail to enable the generation of wake-up events
1236  */
1237 int pci_enable_wake(struct pci_dev *dev, pci_power_t state, bool enable)
1238 {
1239         int ret = 0;
1240
1241         if (enable && !device_may_wakeup(&dev->dev))
1242                 return -EINVAL;
1243
1244         /* Don't do the same thing twice in a row for one device. */
1245         if (!!enable == !!dev->wakeup_prepared)
1246                 return 0;
1247
1248         /*
1249          * According to "PCI System Architecture" 4th ed. by Tom Shanley & Don
1250          * Anderson we should be doing PME# wake enable followed by ACPI wake
1251          * enable.  To disable wake-up we call the platform first, for symmetry.
1252          */
1253
1254         if (enable) {
1255                 int error;
1256
1257                 if (pci_pme_capable(dev, state))
1258                         pci_pme_active(dev, true);
1259                 else
1260                         ret = 1;
1261                 error = platform_pci_sleep_wake(dev, true);
1262                 if (ret)
1263                         ret = error;
1264                 if (!ret)
1265                         dev->wakeup_prepared = true;
1266         } else {
1267                 platform_pci_sleep_wake(dev, false);
1268                 pci_pme_active(dev, false);
1269                 dev->wakeup_prepared = false;
1270         }
1271
1272         return ret;
1273 }
1274
1275 /**
1276  * pci_wake_from_d3 - enable/disable device to wake up from D3_hot or D3_cold
1277  * @dev: PCI device to prepare
1278  * @enable: True to enable wake-up event generation; false to disable
1279  *
1280  * Many drivers want the device to wake up the system from D3_hot or D3_cold
1281  * and this function allows them to set that up cleanly - pci_enable_wake()
1282  * should not be called twice in a row to enable wake-up due to PCI PM vs ACPI
1283  * ordering constraints.
1284  *
1285  * This function only returns error code if the device is not capable of
1286  * generating PME# from both D3_hot and D3_cold, and the platform is unable to
1287  * enable wake-up power for it.
1288  */
1289 int pci_wake_from_d3(struct pci_dev *dev, bool enable)
1290 {
1291         return pci_pme_capable(dev, PCI_D3cold) ?
1292                         pci_enable_wake(dev, PCI_D3cold, enable) :
1293                         pci_enable_wake(dev, PCI_D3hot, enable);
1294 }
1295
1296 /**
1297  * pci_target_state - find an appropriate low power state for a given PCI dev
1298  * @dev: PCI device
1299  *
1300  * Use underlying platform code to find a supported low power state for @dev.
1301  * If the platform can't manage @dev, return the deepest state from which it
1302  * can generate wake events, based on any available PME info.
1303  */
1304 pci_power_t pci_target_state(struct pci_dev *dev)
1305 {
1306         pci_power_t target_state = PCI_D3hot;
1307
1308         if (platform_pci_power_manageable(dev)) {
1309                 /*
1310                  * Call the platform to choose the target state of the device
1311                  * and enable wake-up from this state if supported.
1312                  */
1313                 pci_power_t state = platform_pci_choose_state(dev);
1314
1315                 switch (state) {
1316                 case PCI_POWER_ERROR:
1317                 case PCI_UNKNOWN:
1318                         break;
1319                 case PCI_D1:
1320                 case PCI_D2:
1321                         if (pci_no_d1d2(dev))
1322                                 break;
1323                 default:
1324                         target_state = state;
1325                 }
1326         } else if (!dev->pm_cap) {
1327                 target_state = PCI_D0;
1328         } else if (device_may_wakeup(&dev->dev)) {
1329                 /*
1330                  * Find the deepest state from which the device can generate
1331                  * wake-up events, make it the target state and enable device
1332                  * to generate PME#.
1333                  */
1334                 if (dev->pme_support) {
1335                         while (target_state
1336                               && !(dev->pme_support & (1 << target_state)))
1337                                 target_state--;
1338                 }
1339         }
1340
1341         return target_state;
1342 }
1343
1344 /**
1345  * pci_prepare_to_sleep - prepare PCI device for system-wide transition into a sleep state
1346  * @dev: Device to handle.
1347  *
1348  * Choose the power state appropriate for the device depending on whether
1349  * it can wake up the system and/or is power manageable by the platform
1350  * (PCI_D3hot is the default) and put the device into that state.
1351  */
1352 int pci_prepare_to_sleep(struct pci_dev *dev)
1353 {
1354         pci_power_t target_state = pci_target_state(dev);
1355         int error;
1356
1357         if (target_state == PCI_POWER_ERROR)
1358                 return -EIO;
1359
1360         pci_enable_wake(dev, target_state, device_may_wakeup(&dev->dev));
1361
1362         error = pci_set_power_state(dev, target_state);
1363
1364         if (error)
1365                 pci_enable_wake(dev, target_state, false);
1366
1367         return error;
1368 }
1369
1370 /**
1371  * pci_back_from_sleep - turn PCI device on during system-wide transition into working state
1372  * @dev: Device to handle.
1373  *
1374  * Disable device's sytem wake-up capability and put it into D0.
1375  */
1376 int pci_back_from_sleep(struct pci_dev *dev)
1377 {
1378         pci_enable_wake(dev, PCI_D0, false);
1379         return pci_set_power_state(dev, PCI_D0);
1380 }
1381
1382 /**
1383  * pci_pm_init - Initialize PM functions of given PCI device
1384  * @dev: PCI device to handle.
1385  */
1386 void pci_pm_init(struct pci_dev *dev)
1387 {
1388         int pm;
1389         u16 pmc;
1390
1391         dev->wakeup_prepared = false;
1392         dev->pm_cap = 0;
1393
1394         /* find PCI PM capability in list */
1395         pm = pci_find_capability(dev, PCI_CAP_ID_PM);
1396         if (!pm)
1397                 return;
1398         /* Check device's ability to generate PME# */
1399         pci_read_config_word(dev, pm + PCI_PM_PMC, &pmc);
1400
1401         if ((pmc & PCI_PM_CAP_VER_MASK) > 3) {
1402                 dev_err(&dev->dev, "unsupported PM cap regs version (%u)\n",
1403                         pmc & PCI_PM_CAP_VER_MASK);
1404                 return;
1405         }
1406
1407         dev->pm_cap = pm;
1408
1409         dev->d1_support = false;
1410         dev->d2_support = false;
1411         if (!pci_no_d1d2(dev)) {
1412                 if (pmc & PCI_PM_CAP_D1)
1413                         dev->d1_support = true;
1414                 if (pmc & PCI_PM_CAP_D2)
1415                         dev->d2_support = true;
1416
1417                 if (dev->d1_support || dev->d2_support)
1418                         dev_printk(KERN_DEBUG, &dev->dev, "supports%s%s\n",
1419                                    dev->d1_support ? " D1" : "",
1420                                    dev->d2_support ? " D2" : "");
1421         }
1422
1423         pmc &= PCI_PM_CAP_PME_MASK;
1424         if (pmc) {
1425                 dev_info(&dev->dev, "PME# supported from%s%s%s%s%s\n",
1426                          (pmc & PCI_PM_CAP_PME_D0) ? " D0" : "",
1427                          (pmc & PCI_PM_CAP_PME_D1) ? " D1" : "",
1428                          (pmc & PCI_PM_CAP_PME_D2) ? " D2" : "",
1429                          (pmc & PCI_PM_CAP_PME_D3) ? " D3hot" : "",
1430                          (pmc & PCI_PM_CAP_PME_D3cold) ? " D3cold" : "");
1431                 dev->pme_support = pmc >> PCI_PM_CAP_PME_SHIFT;
1432                 /*
1433                  * Make device's PM flags reflect the wake-up capability, but
1434                  * let the user space enable it to wake up the system as needed.
1435                  */
1436                 device_set_wakeup_capable(&dev->dev, true);
1437                 device_set_wakeup_enable(&dev->dev, false);
1438                 /* Disable the PME# generation functionality */
1439                 pci_pme_active(dev, false);
1440         } else {
1441                 dev->pme_support = 0;
1442         }
1443 }
1444
1445 /**
1446  * platform_pci_wakeup_init - init platform wakeup if present
1447  * @dev: PCI device
1448  *
1449  * Some devices don't have PCI PM caps but can still generate wakeup
1450  * events through platform methods (like ACPI events).  If @dev supports
1451  * platform wakeup events, set the device flag to indicate as much.  This
1452  * may be redundant if the device also supports PCI PM caps, but double
1453  * initialization should be safe in that case.
1454  */
1455 void platform_pci_wakeup_init(struct pci_dev *dev)
1456 {
1457         if (!platform_pci_can_wakeup(dev))
1458                 return;
1459
1460         device_set_wakeup_capable(&dev->dev, true);
1461         device_set_wakeup_enable(&dev->dev, false);
1462         platform_pci_sleep_wake(dev, false);
1463 }
1464
1465 /**
1466  * pci_add_save_buffer - allocate buffer for saving given capability registers
1467  * @dev: the PCI device
1468  * @cap: the capability to allocate the buffer for
1469  * @size: requested size of the buffer
1470  */
1471 static int pci_add_cap_save_buffer(
1472         struct pci_dev *dev, char cap, unsigned int size)
1473 {
1474         int pos;
1475         struct pci_cap_saved_state *save_state;
1476
1477         pos = pci_find_capability(dev, cap);
1478         if (pos <= 0)
1479                 return 0;
1480
1481         save_state = kzalloc(sizeof(*save_state) + size, GFP_KERNEL);
1482         if (!save_state)
1483                 return -ENOMEM;
1484
1485         save_state->cap_nr = cap;
1486         pci_add_saved_cap(dev, save_state);
1487
1488         return 0;
1489 }
1490
1491 /**
1492  * pci_allocate_cap_save_buffers - allocate buffers for saving capabilities
1493  * @dev: the PCI device
1494  */
1495 void pci_allocate_cap_save_buffers(struct pci_dev *dev)
1496 {
1497         int error;
1498
1499         error = pci_add_cap_save_buffer(dev, PCI_CAP_ID_EXP,
1500                                         PCI_EXP_SAVE_REGS * sizeof(u16));
1501         if (error)
1502                 dev_err(&dev->dev,
1503                         "unable to preallocate PCI Express save buffer\n");
1504
1505         error = pci_add_cap_save_buffer(dev, PCI_CAP_ID_PCIX, sizeof(u16));
1506         if (error)
1507                 dev_err(&dev->dev,
1508                         "unable to preallocate PCI-X save buffer\n");
1509 }
1510
1511 /**
1512  * pci_enable_ari - enable ARI forwarding if hardware support it
1513  * @dev: the PCI device
1514  */
1515 void pci_enable_ari(struct pci_dev *dev)
1516 {
1517         int pos;
1518         u32 cap;
1519         u16 ctrl;
1520         struct pci_dev *bridge;
1521
1522         if (!dev->is_pcie || dev->devfn)
1523                 return;
1524
1525         pos = pci_find_ext_capability(dev, PCI_EXT_CAP_ID_ARI);
1526         if (!pos)
1527                 return;
1528
1529         bridge = dev->bus->self;
1530         if (!bridge || !bridge->is_pcie)
1531                 return;
1532
1533         pos = pci_find_capability(bridge, PCI_CAP_ID_EXP);
1534         if (!pos)
1535                 return;
1536
1537         pci_read_config_dword(bridge, pos + PCI_EXP_DEVCAP2, &cap);
1538         if (!(cap & PCI_EXP_DEVCAP2_ARI))
1539                 return;
1540
1541         pci_read_config_word(bridge, pos + PCI_EXP_DEVCTL2, &ctrl);
1542         ctrl |= PCI_EXP_DEVCTL2_ARI;
1543         pci_write_config_word(bridge, pos + PCI_EXP_DEVCTL2, ctrl);
1544
1545         bridge->ari_enabled = 1;
1546 }
1547
1548 /**
1549  * pci_swizzle_interrupt_pin - swizzle INTx for device behind bridge
1550  * @dev: the PCI device
1551  * @pin: the INTx pin (1=INTA, 2=INTB, 3=INTD, 4=INTD)
1552  *
1553  * Perform INTx swizzling for a device behind one level of bridge.  This is
1554  * required by section 9.1 of the PCI-to-PCI bridge specification for devices
1555  * behind bridges on add-in cards.  For devices with ARI enabled, the slot
1556  * number is always 0 (see the Implementation Note in section 2.2.8.1 of
1557  * the PCI Express Base Specification, Revision 2.1)
1558  */
1559 u8 pci_swizzle_interrupt_pin(struct pci_dev *dev, u8 pin)
1560 {
1561         int slot;
1562
1563         if (pci_ari_enabled(dev->bus))
1564                 slot = 0;
1565         else
1566                 slot = PCI_SLOT(dev->devfn);
1567
1568         return (((pin - 1) + slot) % 4) + 1;
1569 }
1570
1571 int
1572 pci_get_interrupt_pin(struct pci_dev *dev, struct pci_dev **bridge)
1573 {
1574         u8 pin;
1575
1576         pin = dev->pin;
1577         if (!pin)
1578                 return -1;
1579
1580         while (!pci_is_root_bus(dev->bus)) {
1581                 pin = pci_swizzle_interrupt_pin(dev, pin);
1582                 dev = dev->bus->self;
1583         }
1584         *bridge = dev;
1585         return pin;
1586 }
1587
1588 /**
1589  * pci_common_swizzle - swizzle INTx all the way to root bridge
1590  * @dev: the PCI device
1591  * @pinp: pointer to the INTx pin value (1=INTA, 2=INTB, 3=INTD, 4=INTD)
1592  *
1593  * Perform INTx swizzling for a device.  This traverses through all PCI-to-PCI
1594  * bridges all the way up to a PCI root bus.
1595  */
1596 u8 pci_common_swizzle(struct pci_dev *dev, u8 *pinp)
1597 {
1598         u8 pin = *pinp;
1599
1600         while (!pci_is_root_bus(dev->bus)) {
1601                 pin = pci_swizzle_interrupt_pin(dev, pin);
1602                 dev = dev->bus->self;
1603         }
1604         *pinp = pin;
1605         return PCI_SLOT(dev->devfn);
1606 }
1607
1608 /**
1609  *      pci_release_region - Release a PCI bar
1610  *      @pdev: PCI device whose resources were previously reserved by pci_request_region
1611  *      @bar: BAR to release
1612  *
1613  *      Releases the PCI I/O and memory resources previously reserved by a
1614  *      successful call to pci_request_region.  Call this function only
1615  *      after all use of the PCI regions has ceased.
1616  */
1617 void pci_release_region(struct pci_dev *pdev, int bar)
1618 {
1619         struct pci_devres *dr;
1620
1621         if (pci_resource_len(pdev, bar) == 0)
1622                 return;
1623         if (pci_resource_flags(pdev, bar) & IORESOURCE_IO)
1624                 release_region(pci_resource_start(pdev, bar),
1625                                 pci_resource_len(pdev, bar));
1626         else if (pci_resource_flags(pdev, bar) & IORESOURCE_MEM)
1627                 release_mem_region(pci_resource_start(pdev, bar),
1628                                 pci_resource_len(pdev, bar));
1629
1630         dr = find_pci_dr(pdev);
1631         if (dr)
1632                 dr->region_mask &= ~(1 << bar);
1633 }
1634
1635 /**
1636  *      __pci_request_region - Reserved PCI I/O and memory resource
1637  *      @pdev: PCI device whose resources are to be reserved
1638  *      @bar: BAR to be reserved
1639  *      @res_name: Name to be associated with resource.
1640  *      @exclusive: whether the region access is exclusive or not
1641  *
1642  *      Mark the PCI region associated with PCI device @pdev BR @bar as
1643  *      being reserved by owner @res_name.  Do not access any
1644  *      address inside the PCI regions unless this call returns
1645  *      successfully.
1646  *
1647  *      If @exclusive is set, then the region is marked so that userspace
1648  *      is explicitly not allowed to map the resource via /dev/mem or
1649  *      sysfs MMIO access.
1650  *
1651  *      Returns 0 on success, or %EBUSY on error.  A warning
1652  *      message is also printed on failure.
1653  */
1654 static int __pci_request_region(struct pci_dev *pdev, int bar, const char *res_name,
1655                                                                         int exclusive)
1656 {
1657         struct pci_devres *dr;
1658
1659         if (pci_resource_len(pdev, bar) == 0)
1660                 return 0;
1661                 
1662         if (pci_resource_flags(pdev, bar) & IORESOURCE_IO) {
1663                 if (!request_region(pci_resource_start(pdev, bar),
1664                             pci_resource_len(pdev, bar), res_name))
1665                         goto err_out;
1666         }
1667         else if (pci_resource_flags(pdev, bar) & IORESOURCE_MEM) {
1668                 if (!__request_mem_region(pci_resource_start(pdev, bar),
1669                                         pci_resource_len(pdev, bar), res_name,
1670                                         exclusive))
1671                         goto err_out;
1672         }
1673
1674         dr = find_pci_dr(pdev);
1675         if (dr)
1676                 dr->region_mask |= 1 << bar;
1677
1678         return 0;
1679
1680 err_out:
1681         dev_warn(&pdev->dev, "BAR %d: can't reserve %pRt\n", bar,
1682                  &pdev->resource[bar]);
1683         return -EBUSY;
1684 }
1685
1686 /**
1687  *      pci_request_region - Reserve PCI I/O and memory resource
1688  *      @pdev: PCI device whose resources are to be reserved
1689  *      @bar: BAR to be reserved
1690  *      @res_name: Name to be associated with resource
1691  *
1692  *      Mark the PCI region associated with PCI device @pdev BAR @bar as
1693  *      being reserved by owner @res_name.  Do not access any
1694  *      address inside the PCI regions unless this call returns
1695  *      successfully.
1696  *
1697  *      Returns 0 on success, or %EBUSY on error.  A warning
1698  *      message is also printed on failure.
1699  */
1700 int pci_request_region(struct pci_dev *pdev, int bar, const char *res_name)
1701 {
1702         return __pci_request_region(pdev, bar, res_name, 0);
1703 }
1704
1705 /**
1706  *      pci_request_region_exclusive - Reserved PCI I/O and memory resource
1707  *      @pdev: PCI device whose resources are to be reserved
1708  *      @bar: BAR to be reserved
1709  *      @res_name: Name to be associated with resource.
1710  *
1711  *      Mark the PCI region associated with PCI device @pdev BR @bar as
1712  *      being reserved by owner @res_name.  Do not access any
1713  *      address inside the PCI regions unless this call returns
1714  *      successfully.
1715  *
1716  *      Returns 0 on success, or %EBUSY on error.  A warning
1717  *      message is also printed on failure.
1718  *
1719  *      The key difference that _exclusive makes it that userspace is
1720  *      explicitly not allowed to map the resource via /dev/mem or
1721  *      sysfs.
1722  */
1723 int pci_request_region_exclusive(struct pci_dev *pdev, int bar, const char *res_name)
1724 {
1725         return __pci_request_region(pdev, bar, res_name, IORESOURCE_EXCLUSIVE);
1726 }
1727 /**
1728  * pci_release_selected_regions - Release selected PCI I/O and memory resources
1729  * @pdev: PCI device whose resources were previously reserved
1730  * @bars: Bitmask of BARs to be released
1731  *
1732  * Release selected PCI I/O and memory resources previously reserved.
1733  * Call this function only after all use of the PCI regions has ceased.
1734  */
1735 void pci_release_selected_regions(struct pci_dev *pdev, int bars)
1736 {
1737         int i;
1738
1739         for (i = 0; i < 6; i++)
1740                 if (bars & (1 << i))
1741                         pci_release_region(pdev, i);
1742 }
1743
1744 int __pci_request_selected_regions(struct pci_dev *pdev, int bars,
1745                                  const char *res_name, int excl)
1746 {
1747         int i;
1748
1749         for (i = 0; i < 6; i++)
1750                 if (bars & (1 << i))
1751                         if (__pci_request_region(pdev, i, res_name, excl))
1752                                 goto err_out;
1753         return 0;
1754
1755 err_out:
1756         while(--i >= 0)
1757                 if (bars & (1 << i))
1758                         pci_release_region(pdev, i);
1759
1760         return -EBUSY;
1761 }
1762
1763
1764 /**
1765  * pci_request_selected_regions - Reserve selected PCI I/O and memory resources
1766  * @pdev: PCI device whose resources are to be reserved
1767  * @bars: Bitmask of BARs to be requested
1768  * @res_name: Name to be associated with resource
1769  */
1770 int pci_request_selected_regions(struct pci_dev *pdev, int bars,
1771                                  const char *res_name)
1772 {
1773         return __pci_request_selected_regions(pdev, bars, res_name, 0);
1774 }
1775
1776 int pci_request_selected_regions_exclusive(struct pci_dev *pdev,
1777                                  int bars, const char *res_name)
1778 {
1779         return __pci_request_selected_regions(pdev, bars, res_name,
1780                         IORESOURCE_EXCLUSIVE);
1781 }
1782
1783 /**
1784  *      pci_release_regions - Release reserved PCI I/O and memory resources
1785  *      @pdev: PCI device whose resources were previously reserved by pci_request_regions
1786  *
1787  *      Releases all PCI I/O and memory resources previously reserved by a
1788  *      successful call to pci_request_regions.  Call this function only
1789  *      after all use of the PCI regions has ceased.
1790  */
1791
1792 void pci_release_regions(struct pci_dev *pdev)
1793 {
1794         pci_release_selected_regions(pdev, (1 << 6) - 1);
1795 }
1796
1797 /**
1798  *      pci_request_regions - Reserved PCI I/O and memory resources
1799  *      @pdev: PCI device whose resources are to be reserved
1800  *      @res_name: Name to be associated with resource.
1801  *
1802  *      Mark all PCI regions associated with PCI device @pdev as
1803  *      being reserved by owner @res_name.  Do not access any
1804  *      address inside the PCI regions unless this call returns
1805  *      successfully.
1806  *
1807  *      Returns 0 on success, or %EBUSY on error.  A warning
1808  *      message is also printed on failure.
1809  */
1810 int pci_request_regions(struct pci_dev *pdev, const char *res_name)
1811 {
1812         return pci_request_selected_regions(pdev, ((1 << 6) - 1), res_name);
1813 }
1814
1815 /**
1816  *      pci_request_regions_exclusive - Reserved PCI I/O and memory resources
1817  *      @pdev: PCI device whose resources are to be reserved
1818  *      @res_name: Name to be associated with resource.
1819  *
1820  *      Mark all PCI regions associated with PCI device @pdev as
1821  *      being reserved by owner @res_name.  Do not access any
1822  *      address inside the PCI regions unless this call returns
1823  *      successfully.
1824  *
1825  *      pci_request_regions_exclusive() will mark the region so that
1826  *      /dev/mem and the sysfs MMIO access will not be allowed.
1827  *
1828  *      Returns 0 on success, or %EBUSY on error.  A warning
1829  *      message is also printed on failure.
1830  */
1831 int pci_request_regions_exclusive(struct pci_dev *pdev, const char *res_name)
1832 {
1833         return pci_request_selected_regions_exclusive(pdev,
1834                                         ((1 << 6) - 1), res_name);
1835 }
1836
1837 static void __pci_set_master(struct pci_dev *dev, bool enable)
1838 {
1839         u16 old_cmd, cmd;
1840
1841         pci_read_config_word(dev, PCI_COMMAND, &old_cmd);
1842         if (enable)
1843                 cmd = old_cmd | PCI_COMMAND_MASTER;
1844         else
1845                 cmd = old_cmd & ~PCI_COMMAND_MASTER;
1846         if (cmd != old_cmd) {
1847                 dev_dbg(&dev->dev, "%s bus mastering\n",
1848                         enable ? "enabling" : "disabling");
1849                 pci_write_config_word(dev, PCI_COMMAND, cmd);
1850         }
1851         dev->is_busmaster = enable;
1852 }
1853
1854 /**
1855  * pci_set_master - enables bus-mastering for device dev
1856  * @dev: the PCI device to enable
1857  *
1858  * Enables bus-mastering on the device and calls pcibios_set_master()
1859  * to do the needed arch specific settings.
1860  */
1861 void pci_set_master(struct pci_dev *dev)
1862 {
1863         __pci_set_master(dev, true);
1864         pcibios_set_master(dev);
1865 }
1866
1867 /**
1868  * pci_clear_master - disables bus-mastering for device dev
1869  * @dev: the PCI device to disable
1870  */
1871 void pci_clear_master(struct pci_dev *dev)
1872 {
1873         __pci_set_master(dev, false);
1874 }
1875
1876 /**
1877  * pci_set_cacheline_size - ensure the CACHE_LINE_SIZE register is programmed
1878  * @dev: the PCI device for which MWI is to be enabled
1879  *
1880  * Helper function for pci_set_mwi.
1881  * Originally copied from drivers/net/acenic.c.
1882  * Copyright 1998-2001 by Jes Sorensen, <jes@trained-monkey.org>.
1883  *
1884  * RETURNS: An appropriate -ERRNO error value on error, or zero for success.
1885  */
1886 int pci_set_cacheline_size(struct pci_dev *dev)
1887 {
1888         u8 cacheline_size;
1889
1890         if (!pci_cache_line_size)
1891                 return -EINVAL;
1892
1893         /* Validate current setting: the PCI_CACHE_LINE_SIZE must be
1894            equal to or multiple of the right value. */
1895         pci_read_config_byte(dev, PCI_CACHE_LINE_SIZE, &cacheline_size);
1896         if (cacheline_size >= pci_cache_line_size &&
1897             (cacheline_size % pci_cache_line_size) == 0)
1898                 return 0;
1899
1900         /* Write the correct value. */
1901         pci_write_config_byte(dev, PCI_CACHE_LINE_SIZE, pci_cache_line_size);
1902         /* Read it back. */
1903         pci_read_config_byte(dev, PCI_CACHE_LINE_SIZE, &cacheline_size);
1904         if (cacheline_size == pci_cache_line_size)
1905                 return 0;
1906
1907         dev_printk(KERN_DEBUG, &dev->dev, "cache line size of %d is not "
1908                    "supported\n", pci_cache_line_size << 2);
1909
1910         return -EINVAL;
1911 }
1912 EXPORT_SYMBOL_GPL(pci_set_cacheline_size);
1913
1914 #ifdef PCI_DISABLE_MWI
1915 int pci_set_mwi(struct pci_dev *dev)
1916 {
1917         return 0;
1918 }
1919
1920 int pci_try_set_mwi(struct pci_dev *dev)
1921 {
1922         return 0;
1923 }
1924
1925 void pci_clear_mwi(struct pci_dev *dev)
1926 {
1927 }
1928
1929 #else
1930
1931 /**
1932  * pci_set_mwi - enables memory-write-invalidate PCI transaction
1933  * @dev: the PCI device for which MWI is enabled
1934  *
1935  * Enables the Memory-Write-Invalidate transaction in %PCI_COMMAND.
1936  *
1937  * RETURNS: An appropriate -ERRNO error value on error, or zero for success.
1938  */
1939 int
1940 pci_set_mwi(struct pci_dev *dev)
1941 {
1942         int rc;
1943         u16 cmd;
1944
1945         rc = pci_set_cacheline_size(dev);
1946         if (rc)
1947                 return rc;
1948
1949         pci_read_config_word(dev, PCI_COMMAND, &cmd);
1950         if (! (cmd & PCI_COMMAND_INVALIDATE)) {
1951                 dev_dbg(&dev->dev, "enabling Mem-Wr-Inval\n");
1952                 cmd |= PCI_COMMAND_INVALIDATE;
1953                 pci_write_config_word(dev, PCI_COMMAND, cmd);
1954         }
1955         
1956         return 0;
1957 }
1958
1959 /**
1960  * pci_try_set_mwi - enables memory-write-invalidate PCI transaction
1961  * @dev: the PCI device for which MWI is enabled
1962  *
1963  * Enables the Memory-Write-Invalidate transaction in %PCI_COMMAND.
1964  * Callers are not required to check the return value.
1965  *
1966  * RETURNS: An appropriate -ERRNO error value on error, or zero for success.
1967  */
1968 int pci_try_set_mwi(struct pci_dev *dev)
1969 {
1970         int rc = pci_set_mwi(dev);
1971         return rc;
1972 }
1973
1974 /**
1975  * pci_clear_mwi - disables Memory-Write-Invalidate for device dev
1976  * @dev: the PCI device to disable
1977  *
1978  * Disables PCI Memory-Write-Invalidate transaction on the device
1979  */
1980 void
1981 pci_clear_mwi(struct pci_dev *dev)
1982 {
1983         u16 cmd;
1984
1985         pci_read_config_word(dev, PCI_COMMAND, &cmd);
1986         if (cmd & PCI_COMMAND_INVALIDATE) {
1987                 cmd &= ~PCI_COMMAND_INVALIDATE;
1988                 pci_write_config_word(dev, PCI_COMMAND, cmd);
1989         }
1990 }
1991 #endif /* ! PCI_DISABLE_MWI */
1992
1993 /**
1994  * pci_intx - enables/disables PCI INTx for device dev
1995  * @pdev: the PCI device to operate on
1996  * @enable: boolean: whether to enable or disable PCI INTx
1997  *
1998  * Enables/disables PCI INTx for device dev
1999  */
2000 void
2001 pci_intx(struct pci_dev *pdev, int enable)
2002 {
2003         u16 pci_command, new;
2004
2005         pci_read_config_word(pdev, PCI_COMMAND, &pci_command);
2006
2007         if (enable) {
2008                 new = pci_command & ~PCI_COMMAND_INTX_DISABLE;
2009         } else {
2010                 new = pci_command | PCI_COMMAND_INTX_DISABLE;
2011         }
2012
2013         if (new != pci_command) {
2014                 struct pci_devres *dr;
2015
2016                 pci_write_config_word(pdev, PCI_COMMAND, new);
2017
2018                 dr = find_pci_dr(pdev);
2019                 if (dr && !dr->restore_intx) {
2020                         dr->restore_intx = 1;
2021                         dr->orig_intx = !enable;
2022                 }
2023         }
2024 }
2025
2026 /**
2027  * pci_msi_off - disables any msi or msix capabilities
2028  * @dev: the PCI device to operate on
2029  *
2030  * If you want to use msi see pci_enable_msi and friends.
2031  * This is a lower level primitive that allows us to disable
2032  * msi operation at the device level.
2033  */
2034 void pci_msi_off(struct pci_dev *dev)
2035 {
2036         int pos;
2037         u16 control;
2038
2039         pos = pci_find_capability(dev, PCI_CAP_ID_MSI);
2040         if (pos) {
2041                 pci_read_config_word(dev, pos + PCI_MSI_FLAGS, &control);
2042                 control &= ~PCI_MSI_FLAGS_ENABLE;
2043                 pci_write_config_word(dev, pos + PCI_MSI_FLAGS, control);
2044         }
2045         pos = pci_find_capability(dev, PCI_CAP_ID_MSIX);
2046         if (pos) {
2047                 pci_read_config_word(dev, pos + PCI_MSIX_FLAGS, &control);
2048                 control &= ~PCI_MSIX_FLAGS_ENABLE;
2049                 pci_write_config_word(dev, pos + PCI_MSIX_FLAGS, control);
2050         }
2051 }
2052
2053 #ifndef HAVE_ARCH_PCI_SET_DMA_MASK
2054 /*
2055  * These can be overridden by arch-specific implementations
2056  */
2057 int
2058 pci_set_dma_mask(struct pci_dev *dev, u64 mask)
2059 {
2060         if (!pci_dma_supported(dev, mask))
2061                 return -EIO;
2062
2063         dev->dma_mask = mask;
2064
2065         return 0;
2066 }
2067     
2068 int
2069 pci_set_consistent_dma_mask(struct pci_dev *dev, u64 mask)
2070 {
2071         if (!pci_dma_supported(dev, mask))
2072                 return -EIO;
2073
2074         dev->dev.coherent_dma_mask = mask;
2075
2076         return 0;
2077 }
2078 #endif
2079
2080 #ifndef HAVE_ARCH_PCI_SET_DMA_MAX_SEGMENT_SIZE
2081 int pci_set_dma_max_seg_size(struct pci_dev *dev, unsigned int size)
2082 {
2083         return dma_set_max_seg_size(&dev->dev, size);
2084 }
2085 EXPORT_SYMBOL(pci_set_dma_max_seg_size);
2086 #endif
2087
2088 #ifndef HAVE_ARCH_PCI_SET_DMA_SEGMENT_BOUNDARY
2089 int pci_set_dma_seg_boundary(struct pci_dev *dev, unsigned long mask)
2090 {
2091         return dma_set_seg_boundary(&dev->dev, mask);
2092 }
2093 EXPORT_SYMBOL(pci_set_dma_seg_boundary);
2094 #endif
2095
2096 static int pcie_flr(struct pci_dev *dev, int probe)
2097 {
2098         int i;
2099         int pos;
2100         u32 cap;
2101         u16 status;
2102
2103         pos = pci_find_capability(dev, PCI_CAP_ID_EXP);
2104         if (!pos)
2105                 return -ENOTTY;
2106
2107         pci_read_config_dword(dev, pos + PCI_EXP_DEVCAP, &cap);
2108         if (!(cap & PCI_EXP_DEVCAP_FLR))
2109                 return -ENOTTY;
2110
2111         if (probe)
2112                 return 0;
2113
2114         /* Wait for Transaction Pending bit clean */
2115         for (i = 0; i < 4; i++) {
2116                 if (i)
2117                         msleep((1 << (i - 1)) * 100);
2118
2119                 pci_read_config_word(dev, pos + PCI_EXP_DEVSTA, &status);
2120                 if (!(status & PCI_EXP_DEVSTA_TRPND))
2121                         goto clear;
2122         }
2123
2124         dev_err(&dev->dev, "transaction is not cleared; "
2125                         "proceeding with reset anyway\n");
2126
2127 clear:
2128         pci_write_config_word(dev, pos + PCI_EXP_DEVCTL,
2129                                 PCI_EXP_DEVCTL_BCR_FLR);
2130         msleep(100);
2131
2132         return 0;
2133 }
2134
2135 static int pci_af_flr(struct pci_dev *dev, int probe)
2136 {
2137         int i;
2138         int pos;
2139         u8 cap;
2140         u8 status;
2141
2142         pos = pci_find_capability(dev, PCI_CAP_ID_AF);
2143         if (!pos)
2144                 return -ENOTTY;
2145
2146         pci_read_config_byte(dev, pos + PCI_AF_CAP, &cap);
2147         if (!(cap & PCI_AF_CAP_TP) || !(cap & PCI_AF_CAP_FLR))
2148                 return -ENOTTY;
2149
2150         if (probe)
2151                 return 0;
2152
2153         /* Wait for Transaction Pending bit clean */
2154         for (i = 0; i < 4; i++) {
2155                 if (i)
2156                         msleep((1 << (i - 1)) * 100);
2157
2158                 pci_read_config_byte(dev, pos + PCI_AF_STATUS, &status);
2159                 if (!(status & PCI_AF_STATUS_TP))
2160                         goto clear;
2161         }
2162
2163         dev_err(&dev->dev, "transaction is not cleared; "
2164                         "proceeding with reset anyway\n");
2165
2166 clear:
2167         pci_write_config_byte(dev, pos + PCI_AF_CTRL, PCI_AF_CTRL_FLR);
2168         msleep(100);
2169
2170         return 0;
2171 }
2172
2173 static int pci_pm_reset(struct pci_dev *dev, int probe)
2174 {
2175         u16 csr;
2176
2177         if (!dev->pm_cap)
2178                 return -ENOTTY;
2179
2180         pci_read_config_word(dev, dev->pm_cap + PCI_PM_CTRL, &csr);
2181         if (csr & PCI_PM_CTRL_NO_SOFT_RESET)
2182                 return -ENOTTY;
2183
2184         if (probe)
2185                 return 0;
2186
2187         if (dev->current_state != PCI_D0)
2188                 return -EINVAL;
2189
2190         csr &= ~PCI_PM_CTRL_STATE_MASK;
2191         csr |= PCI_D3hot;
2192         pci_write_config_word(dev, dev->pm_cap + PCI_PM_CTRL, csr);
2193         msleep(pci_pm_d3_delay);
2194
2195         csr &= ~PCI_PM_CTRL_STATE_MASK;
2196         csr |= PCI_D0;
2197         pci_write_config_word(dev, dev->pm_cap + PCI_PM_CTRL, csr);
2198         msleep(pci_pm_d3_delay);
2199
2200         return 0;
2201 }
2202
2203 static int pci_parent_bus_reset(struct pci_dev *dev, int probe)
2204 {
2205         u16 ctrl;
2206         struct pci_dev *pdev;
2207
2208         if (pci_is_root_bus(dev->bus) || dev->subordinate || !dev->bus->self)
2209                 return -ENOTTY;
2210
2211         list_for_each_entry(pdev, &dev->bus->devices, bus_list)
2212                 if (pdev != dev)
2213                         return -ENOTTY;
2214
2215         if (probe)
2216                 return 0;
2217
2218         pci_read_config_word(dev->bus->self, PCI_BRIDGE_CONTROL, &ctrl);
2219         ctrl |= PCI_BRIDGE_CTL_BUS_RESET;
2220         pci_write_config_word(dev->bus->self, PCI_BRIDGE_CONTROL, ctrl);
2221         msleep(100);
2222
2223         ctrl &= ~PCI_BRIDGE_CTL_BUS_RESET;
2224         pci_write_config_word(dev->bus->self, PCI_BRIDGE_CONTROL, ctrl);
2225         msleep(100);
2226
2227         return 0;
2228 }
2229
2230 static int pci_dev_reset(struct pci_dev *dev, int probe)
2231 {
2232         int rc;
2233
2234         might_sleep();
2235
2236         if (!probe) {
2237                 pci_block_user_cfg_access(dev);
2238                 /* block PM suspend, driver probe, etc. */
2239                 down(&dev->dev.sem);
2240         }
2241
2242         rc = pcie_flr(dev, probe);
2243         if (rc != -ENOTTY)
2244                 goto done;
2245
2246         rc = pci_af_flr(dev, probe);
2247         if (rc != -ENOTTY)
2248                 goto done;
2249
2250         rc = pci_pm_reset(dev, probe);
2251         if (rc != -ENOTTY)
2252                 goto done;
2253
2254         rc = pci_parent_bus_reset(dev, probe);
2255 done:
2256         if (!probe) {
2257                 up(&dev->dev.sem);
2258                 pci_unblock_user_cfg_access(dev);
2259         }
2260
2261         return rc;
2262 }
2263
2264 /**
2265  * __pci_reset_function - reset a PCI device function
2266  * @dev: PCI device to reset
2267  *
2268  * Some devices allow an individual function to be reset without affecting
2269  * other functions in the same device.  The PCI device must be responsive
2270  * to PCI config space in order to use this function.
2271  *
2272  * The device function is presumed to be unused when this function is called.
2273  * Resetting the device will make the contents of PCI configuration space
2274  * random, so any caller of this must be prepared to reinitialise the
2275  * device including MSI, bus mastering, BARs, decoding IO and memory spaces,
2276  * etc.
2277  *
2278  * Returns 0 if the device function was successfully reset or negative if the
2279  * device doesn't support resetting a single function.
2280  */
2281 int __pci_reset_function(struct pci_dev *dev)
2282 {
2283         return pci_dev_reset(dev, 0);
2284 }
2285 EXPORT_SYMBOL_GPL(__pci_reset_function);
2286
2287 /**
2288  * pci_probe_reset_function - check whether the device can be safely reset
2289  * @dev: PCI device to reset
2290  *
2291  * Some devices allow an individual function to be reset without affecting
2292  * other functions in the same device.  The PCI device must be responsive
2293  * to PCI config space in order to use this function.
2294  *
2295  * Returns 0 if the device function can be reset or negative if the
2296  * device doesn't support resetting a single function.
2297  */
2298 int pci_probe_reset_function(struct pci_dev *dev)
2299 {
2300         return pci_dev_reset(dev, 1);
2301 }
2302
2303 /**
2304  * pci_reset_function - quiesce and reset a PCI device function
2305  * @dev: PCI device to reset
2306  *
2307  * Some devices allow an individual function to be reset without affecting
2308  * other functions in the same device.  The PCI device must be responsive
2309  * to PCI config space in order to use this function.
2310  *
2311  * This function does not just reset the PCI portion of a device, but
2312  * clears all the state associated with the device.  This function differs
2313  * from __pci_reset_function in that it saves and restores device state
2314  * over the reset.
2315  *
2316  * Returns 0 if the device function was successfully reset or negative if the
2317  * device doesn't support resetting a single function.
2318  */
2319 int pci_reset_function(struct pci_dev *dev)
2320 {
2321         int rc;
2322
2323         rc = pci_dev_reset(dev, 1);
2324         if (rc)
2325                 return rc;
2326
2327         pci_save_state(dev);
2328
2329         /*
2330          * both INTx and MSI are disabled after the Interrupt Disable bit
2331          * is set and the Bus Master bit is cleared.
2332          */
2333         pci_write_config_word(dev, PCI_COMMAND, PCI_COMMAND_INTX_DISABLE);
2334
2335         rc = pci_dev_reset(dev, 0);
2336
2337         pci_restore_state(dev);
2338
2339         return rc;
2340 }
2341 EXPORT_SYMBOL_GPL(pci_reset_function);
2342
2343 /**
2344  * pcix_get_max_mmrbc - get PCI-X maximum designed memory read byte count
2345  * @dev: PCI device to query
2346  *
2347  * Returns mmrbc: maximum designed memory read count in bytes
2348  *    or appropriate error value.
2349  */
2350 int pcix_get_max_mmrbc(struct pci_dev *dev)
2351 {
2352         int err, cap;
2353         u32 stat;
2354
2355         cap = pci_find_capability(dev, PCI_CAP_ID_PCIX);
2356         if (!cap)
2357                 return -EINVAL;
2358
2359         err = pci_read_config_dword(dev, cap + PCI_X_STATUS, &stat);
2360         if (err)
2361                 return -EINVAL;
2362
2363         return (stat & PCI_X_STATUS_MAX_READ) >> 12;
2364 }
2365 EXPORT_SYMBOL(pcix_get_max_mmrbc);
2366
2367 /**
2368  * pcix_get_mmrbc - get PCI-X maximum memory read byte count
2369  * @dev: PCI device to query
2370  *
2371  * Returns mmrbc: maximum memory read count in bytes
2372  *    or appropriate error value.
2373  */
2374 int pcix_get_mmrbc(struct pci_dev *dev)
2375 {
2376         int ret, cap;
2377         u32 cmd;
2378
2379         cap = pci_find_capability(dev, PCI_CAP_ID_PCIX);
2380         if (!cap)
2381                 return -EINVAL;
2382
2383         ret = pci_read_config_dword(dev, cap + PCI_X_CMD, &cmd);
2384         if (!ret)
2385                 ret = 512 << ((cmd & PCI_X_CMD_MAX_READ) >> 2);
2386
2387         return ret;
2388 }
2389 EXPORT_SYMBOL(pcix_get_mmrbc);
2390
2391 /**
2392  * pcix_set_mmrbc - set PCI-X maximum memory read byte count
2393  * @dev: PCI device to query
2394  * @mmrbc: maximum memory read count in bytes
2395  *    valid values are 512, 1024, 2048, 4096
2396  *
2397  * If possible sets maximum memory read byte count, some bridges have erratas
2398  * that prevent this.
2399  */
2400 int pcix_set_mmrbc(struct pci_dev *dev, int mmrbc)
2401 {
2402         int cap, err = -EINVAL;
2403         u32 stat, cmd, v, o;
2404
2405         if (mmrbc < 512 || mmrbc > 4096 || !is_power_of_2(mmrbc))
2406                 goto out;
2407
2408         v = ffs(mmrbc) - 10;
2409
2410         cap = pci_find_capability(dev, PCI_CAP_ID_PCIX);
2411         if (!cap)
2412                 goto out;
2413
2414         err = pci_read_config_dword(dev, cap + PCI_X_STATUS, &stat);
2415         if (err)
2416                 goto out;
2417
2418         if (v > (stat & PCI_X_STATUS_MAX_READ) >> 21)
2419                 return -E2BIG;
2420
2421         err = pci_read_config_dword(dev, cap + PCI_X_CMD, &cmd);
2422         if (err)
2423                 goto out;
2424
2425         o = (cmd & PCI_X_CMD_MAX_READ) >> 2;
2426         if (o != v) {
2427                 if (v > o && dev->bus &&
2428                    (dev->bus->bus_flags & PCI_BUS_FLAGS_NO_MMRBC))
2429                         return -EIO;
2430
2431                 cmd &= ~PCI_X_CMD_MAX_READ;
2432                 cmd |= v << 2;
2433                 err = pci_write_config_dword(dev, cap + PCI_X_CMD, cmd);
2434         }
2435 out:
2436         return err;
2437 }
2438 EXPORT_SYMBOL(pcix_set_mmrbc);
2439
2440 /**
2441  * pcie_get_readrq - get PCI Express read request size
2442  * @dev: PCI device to query
2443  *
2444  * Returns maximum memory read request in bytes
2445  *    or appropriate error value.
2446  */
2447 int pcie_get_readrq(struct pci_dev *dev)
2448 {
2449         int ret, cap;
2450         u16 ctl;
2451
2452         cap = pci_find_capability(dev, PCI_CAP_ID_EXP);
2453         if (!cap)
2454                 return -EINVAL;
2455
2456         ret = pci_read_config_word(dev, cap + PCI_EXP_DEVCTL, &ctl);
2457         if (!ret)
2458         ret = 128 << ((ctl & PCI_EXP_DEVCTL_READRQ) >> 12);
2459
2460         return ret;
2461 }
2462 EXPORT_SYMBOL(pcie_get_readrq);
2463
2464 /**
2465  * pcie_set_readrq - set PCI Express maximum memory read request
2466  * @dev: PCI device to query
2467  * @rq: maximum memory read count in bytes
2468  *    valid values are 128, 256, 512, 1024, 2048, 4096
2469  *
2470  * If possible sets maximum read byte count
2471  */
2472 int pcie_set_readrq(struct pci_dev *dev, int rq)
2473 {
2474         int cap, err = -EINVAL;
2475         u16 ctl, v;
2476
2477         if (rq < 128 || rq > 4096 || !is_power_of_2(rq))
2478                 goto out;
2479
2480         v = (ffs(rq) - 8) << 12;
2481
2482         cap = pci_find_capability(dev, PCI_CAP_ID_EXP);
2483         if (!cap)
2484                 goto out;
2485
2486         err = pci_read_config_word(dev, cap + PCI_EXP_DEVCTL, &ctl);
2487         if (err)
2488                 goto out;
2489
2490         if ((ctl & PCI_EXP_DEVCTL_READRQ) != v) {
2491                 ctl &= ~PCI_EXP_DEVCTL_READRQ;
2492                 ctl |= v;
2493                 err = pci_write_config_dword(dev, cap + PCI_EXP_DEVCTL, ctl);
2494         }
2495
2496 out:
2497         return err;
2498 }
2499 EXPORT_SYMBOL(pcie_set_readrq);
2500
2501 /**
2502  * pci_select_bars - Make BAR mask from the type of resource
2503  * @dev: the PCI device for which BAR mask is made
2504  * @flags: resource type mask to be selected
2505  *
2506  * This helper routine makes bar mask from the type of resource.
2507  */
2508 int pci_select_bars(struct pci_dev *dev, unsigned long flags)
2509 {
2510         int i, bars = 0;
2511         for (i = 0; i < PCI_NUM_RESOURCES; i++)
2512                 if (pci_resource_flags(dev, i) & flags)
2513                         bars |= (1 << i);
2514         return bars;
2515 }
2516
2517 /**
2518  * pci_resource_bar - get position of the BAR associated with a resource
2519  * @dev: the PCI device
2520  * @resno: the resource number
2521  * @type: the BAR type to be filled in
2522  *
2523  * Returns BAR position in config space, or 0 if the BAR is invalid.
2524  */
2525 int pci_resource_bar(struct pci_dev *dev, int resno, enum pci_bar_type *type)
2526 {
2527         int reg;
2528
2529         if (resno < PCI_ROM_RESOURCE) {
2530                 *type = pci_bar_unknown;
2531                 return PCI_BASE_ADDRESS_0 + 4 * resno;
2532         } else if (resno == PCI_ROM_RESOURCE) {
2533                 *type = pci_bar_mem32;
2534                 return dev->rom_base_reg;
2535         } else if (resno < PCI_BRIDGE_RESOURCES) {
2536                 /* device specific resource */
2537                 reg = pci_iov_resource_bar(dev, resno, type);
2538                 if (reg)
2539                         return reg;
2540         }
2541
2542         dev_err(&dev->dev, "BAR: invalid resource #%d\n", resno);
2543         return 0;
2544 }
2545
2546 /**
2547  * pci_set_vga_state - set VGA decode state on device and parents if requested
2548  * @dev: the PCI device
2549  * @decode: true = enable decoding, false = disable decoding
2550  * @command_bits: PCI_COMMAND_IO and/or PCI_COMMAND_MEMORY
2551  * @change_bridge: traverse ancestors and change bridges
2552  */
2553 int pci_set_vga_state(struct pci_dev *dev, bool decode,
2554                       unsigned int command_bits, bool change_bridge)
2555 {
2556         struct pci_bus *bus;
2557         struct pci_dev *bridge;
2558         u16 cmd;
2559
2560         WARN_ON(command_bits & ~(PCI_COMMAND_IO|PCI_COMMAND_MEMORY));
2561
2562         pci_read_config_word(dev, PCI_COMMAND, &cmd);
2563         if (decode == true)
2564                 cmd |= command_bits;
2565         else
2566                 cmd &= ~command_bits;
2567         pci_write_config_word(dev, PCI_COMMAND, cmd);
2568
2569         if (change_bridge == false)
2570                 return 0;
2571
2572         bus = dev->bus;
2573         while (bus) {
2574                 bridge = bus->self;
2575                 if (bridge) {
2576                         pci_read_config_word(bridge, PCI_BRIDGE_CONTROL,
2577                                              &cmd);
2578                         if (decode == true)
2579                                 cmd |= PCI_BRIDGE_CTL_VGA;
2580                         else
2581                                 cmd &= ~PCI_BRIDGE_CTL_VGA;
2582                         pci_write_config_word(bridge, PCI_BRIDGE_CONTROL,
2583                                               cmd);
2584                 }
2585                 bus = bus->parent;
2586         }
2587         return 0;
2588 }
2589
2590 #define RESOURCE_ALIGNMENT_PARAM_SIZE COMMAND_LINE_SIZE
2591 static char resource_alignment_param[RESOURCE_ALIGNMENT_PARAM_SIZE] = {0};
2592 spinlock_t resource_alignment_lock = SPIN_LOCK_UNLOCKED;
2593
2594 /**
2595  * pci_specified_resource_alignment - get resource alignment specified by user.
2596  * @dev: the PCI device to get
2597  *
2598  * RETURNS: Resource alignment if it is specified.
2599  *          Zero if it is not specified.
2600  */
2601 resource_size_t pci_specified_resource_alignment(struct pci_dev *dev)
2602 {
2603         int seg, bus, slot, func, align_order, count;
2604         resource_size_t align = 0;
2605         char *p;
2606
2607         spin_lock(&resource_alignment_lock);
2608         p = resource_alignment_param;
2609         while (*p) {
2610                 count = 0;
2611                 if (sscanf(p, "%d%n", &align_order, &count) == 1 &&
2612                                                         p[count] == '@') {
2613                         p += count + 1;
2614                 } else {
2615                         align_order = -1;
2616                 }
2617                 if (sscanf(p, "%x:%x:%x.%x%n",
2618                         &seg, &bus, &slot, &func, &count) != 4) {
2619                         seg = 0;
2620                         if (sscanf(p, "%x:%x.%x%n",
2621                                         &bus, &slot, &func, &count) != 3) {
2622                                 /* Invalid format */
2623                                 printk(KERN_ERR "PCI: Can't parse resource_alignment parameter: %s\n",
2624                                         p);
2625                                 break;
2626                         }
2627                 }
2628                 p += count;
2629                 if (seg == pci_domain_nr(dev->bus) &&
2630                         bus == dev->bus->number &&
2631                         slot == PCI_SLOT(dev->devfn) &&
2632                         func == PCI_FUNC(dev->devfn)) {
2633                         if (align_order == -1) {
2634                                 align = PAGE_SIZE;
2635                         } else {
2636                                 align = 1 << align_order;
2637                         }
2638                         /* Found */
2639                         break;
2640                 }
2641                 if (*p != ';' && *p != ',') {
2642                         /* End of param or invalid format */
2643                         break;
2644                 }
2645                 p++;
2646         }
2647         spin_unlock(&resource_alignment_lock);
2648         return align;
2649 }
2650
2651 /**
2652  * pci_is_reassigndev - check if specified PCI is target device to reassign
2653  * @dev: the PCI device to check
2654  *
2655  * RETURNS: non-zero for PCI device is a target device to reassign,
2656  *          or zero is not.
2657  */
2658 int pci_is_reassigndev(struct pci_dev *dev)
2659 {
2660         return (pci_specified_resource_alignment(dev) != 0);
2661 }
2662
2663 ssize_t pci_set_resource_alignment_param(const char *buf, size_t count)
2664 {
2665         if (count > RESOURCE_ALIGNMENT_PARAM_SIZE - 1)
2666                 count = RESOURCE_ALIGNMENT_PARAM_SIZE - 1;
2667         spin_lock(&resource_alignment_lock);
2668         strncpy(resource_alignment_param, buf, count);
2669         resource_alignment_param[count] = '\0';
2670         spin_unlock(&resource_alignment_lock);
2671         return count;
2672 }
2673
2674 ssize_t pci_get_resource_alignment_param(char *buf, size_t size)
2675 {
2676         size_t count;
2677         spin_lock(&resource_alignment_lock);
2678         count = snprintf(buf, size, "%s", resource_alignment_param);
2679         spin_unlock(&resource_alignment_lock);
2680         return count;
2681 }
2682
2683 static ssize_t pci_resource_alignment_show(struct bus_type *bus, char *buf)
2684 {
2685         return pci_get_resource_alignment_param(buf, PAGE_SIZE);
2686 }
2687
2688 static ssize_t pci_resource_alignment_store(struct bus_type *bus,
2689                                         const char *buf, size_t count)
2690 {
2691         return pci_set_resource_alignment_param(buf, count);
2692 }
2693
2694 BUS_ATTR(resource_alignment, 0644, pci_resource_alignment_show,
2695                                         pci_resource_alignment_store);
2696
2697 static int __init pci_resource_alignment_sysfs_init(void)
2698 {
2699         return bus_create_file(&pci_bus_type,
2700                                         &bus_attr_resource_alignment);
2701 }
2702
2703 late_initcall(pci_resource_alignment_sysfs_init);
2704
2705 static void __devinit pci_no_domains(void)
2706 {
2707 #ifdef CONFIG_PCI_DOMAINS
2708         pci_domains_supported = 0;
2709 #endif
2710 }
2711
2712 /**
2713  * pci_ext_cfg_enabled - can we access extended PCI config space?
2714  * @dev: The PCI device of the root bridge.
2715  *
2716  * Returns 1 if we can access PCI extended config space (offsets
2717  * greater than 0xff). This is the default implementation. Architecture
2718  * implementations can override this.
2719  */
2720 int __attribute__ ((weak)) pci_ext_cfg_avail(struct pci_dev *dev)
2721 {
2722         return 1;
2723 }
2724
2725 static int __init pci_setup(char *str)
2726 {
2727         while (str) {
2728                 char *k = strchr(str, ',');
2729                 if (k)
2730                         *k++ = 0;
2731                 if (*str && (str = pcibios_setup(str)) && *str) {
2732                         if (!strcmp(str, "nomsi")) {
2733                                 pci_no_msi();
2734                         } else if (!strcmp(str, "noaer")) {
2735                                 pci_no_aer();
2736                         } else if (!strcmp(str, "nodomains")) {
2737                                 pci_no_domains();
2738                         } else if (!strncmp(str, "cbiosize=", 9)) {
2739                                 pci_cardbus_io_size = memparse(str + 9, &str);
2740                         } else if (!strncmp(str, "cbmemsize=", 10)) {
2741                                 pci_cardbus_mem_size = memparse(str + 10, &str);
2742                         } else if (!strncmp(str, "resource_alignment=", 19)) {
2743                                 pci_set_resource_alignment_param(str + 19,
2744                                                         strlen(str + 19));
2745                         } else if (!strncmp(str, "ecrc=", 5)) {
2746                                 pcie_ecrc_get_policy(str + 5);
2747                         } else if (!strncmp(str, "hpiosize=", 9)) {
2748                                 pci_hotplug_io_size = memparse(str + 9, &str);
2749                         } else if (!strncmp(str, "hpmemsize=", 10)) {
2750                                 pci_hotplug_mem_size = memparse(str + 10, &str);
2751                         } else {
2752                                 printk(KERN_ERR "PCI: Unknown option `%s'\n",
2753                                                 str);
2754                         }
2755                 }
2756                 str = k;
2757         }
2758         return 0;
2759 }
2760 early_param("pci", pci_setup);
2761
2762 EXPORT_SYMBOL(pci_reenable_device);
2763 EXPORT_SYMBOL(pci_enable_device_io);
2764 EXPORT_SYMBOL(pci_enable_device_mem);
2765 EXPORT_SYMBOL(pci_enable_device);
2766 EXPORT_SYMBOL(pcim_enable_device);
2767 EXPORT_SYMBOL(pcim_pin_device);
2768 EXPORT_SYMBOL(pci_disable_device);
2769 EXPORT_SYMBOL(pci_find_capability);
2770 EXPORT_SYMBOL(pci_bus_find_capability);
2771 EXPORT_SYMBOL(pci_release_regions);
2772 EXPORT_SYMBOL(pci_request_regions);
2773 EXPORT_SYMBOL(pci_request_regions_exclusive);
2774 EXPORT_SYMBOL(pci_release_region);
2775 EXPORT_SYMBOL(pci_request_region);
2776 EXPORT_SYMBOL(pci_request_region_exclusive);
2777 EXPORT_SYMBOL(pci_release_selected_regions);
2778 EXPORT_SYMBOL(pci_request_selected_regions);
2779 EXPORT_SYMBOL(pci_request_selected_regions_exclusive);
2780 EXPORT_SYMBOL(pci_set_master);
2781 EXPORT_SYMBOL(pci_clear_master);
2782 EXPORT_SYMBOL(pci_set_mwi);
2783 EXPORT_SYMBOL(pci_try_set_mwi);
2784 EXPORT_SYMBOL(pci_clear_mwi);
2785 EXPORT_SYMBOL_GPL(pci_intx);
2786 EXPORT_SYMBOL(pci_set_dma_mask);
2787 EXPORT_SYMBOL(pci_set_consistent_dma_mask);
2788 EXPORT_SYMBOL(pci_assign_resource);
2789 EXPORT_SYMBOL(pci_find_parent_resource);
2790 EXPORT_SYMBOL(pci_select_bars);
2791
2792 EXPORT_SYMBOL(pci_set_power_state);
2793 EXPORT_SYMBOL(pci_save_state);
2794 EXPORT_SYMBOL(pci_restore_state);
2795 EXPORT_SYMBOL(pci_pme_capable);
2796 EXPORT_SYMBOL(pci_pme_active);
2797 EXPORT_SYMBOL(pci_enable_wake);
2798 EXPORT_SYMBOL(pci_wake_from_d3);
2799 EXPORT_SYMBOL(pci_target_state);
2800 EXPORT_SYMBOL(pci_prepare_to_sleep);
2801 EXPORT_SYMBOL(pci_back_from_sleep);
2802 EXPORT_SYMBOL_GPL(pci_set_pcie_reset_state);
2803