b43: bus: abstract chip info
[linux-2.6.git] / drivers / net / wireless / b43 / phy_lp.c
1 /*
2
3   Broadcom B43 wireless driver
4   IEEE 802.11a/g LP-PHY driver
5
6   Copyright (c) 2008-2009 Michael Buesch <mb@bu3sch.de>
7   Copyright (c) 2009 Gábor Stefanik <netrolller.3d@gmail.com>
8
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10   it under the terms of the GNU General Public License as published by
11   the Free Software Foundation; either version 2 of the License, or
12   (at your option) any later version.
13
14   This program is distributed in the hope that it will be useful,
15   but WITHOUT ANY WARRANTY; without even the implied warranty of
16   MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
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18
19   You should have received a copy of the GNU General Public License
20   along with this program; see the file COPYING.  If not, write to
21   the Free Software Foundation, Inc., 51 Franklin Steet, Fifth Floor,
22   Boston, MA 02110-1301, USA.
23
24 */
25
26 #include <linux/slab.h>
27
28 #include "b43.h"
29 #include "main.h"
30 #include "phy_lp.h"
31 #include "phy_common.h"
32 #include "tables_lpphy.h"
33
34
35 static inline u16 channel2freq_lp(u8 channel)
36 {
37         if (channel < 14)
38                 return (2407 + 5 * channel);
39         else if (channel == 14)
40                 return 2484;
41         else if (channel < 184)
42                 return (5000 + 5 * channel);
43         else
44                 return (4000 + 5 * channel);
45 }
46
47 static unsigned int b43_lpphy_op_get_default_chan(struct b43_wldev *dev)
48 {
49         if (b43_current_band(dev->wl) == IEEE80211_BAND_2GHZ)
50                 return 1;
51         return 36;
52 }
53
54 static int b43_lpphy_op_allocate(struct b43_wldev *dev)
55 {
56         struct b43_phy_lp *lpphy;
57
58         lpphy = kzalloc(sizeof(*lpphy), GFP_KERNEL);
59         if (!lpphy)
60                 return -ENOMEM;
61         dev->phy.lp = lpphy;
62
63         return 0;
64 }
65
66 static void b43_lpphy_op_prepare_structs(struct b43_wldev *dev)
67 {
68         struct b43_phy *phy = &dev->phy;
69         struct b43_phy_lp *lpphy = phy->lp;
70
71         memset(lpphy, 0, sizeof(*lpphy));
72         lpphy->antenna = B43_ANTENNA_DEFAULT;
73
74         //TODO
75 }
76
77 static void b43_lpphy_op_free(struct b43_wldev *dev)
78 {
79         struct b43_phy_lp *lpphy = dev->phy.lp;
80
81         kfree(lpphy);
82         dev->phy.lp = NULL;
83 }
84
85 /* http://bcm-v4.sipsolutions.net/802.11/PHY/LP/ReadBandSrom */
86 static void lpphy_read_band_sprom(struct b43_wldev *dev)
87 {
88         struct ssb_sprom *sprom = dev->dev->bus_sprom;
89         struct b43_phy_lp *lpphy = dev->phy.lp;
90         u16 cckpo, maxpwr;
91         u32 ofdmpo;
92         int i;
93
94         if (b43_current_band(dev->wl) == IEEE80211_BAND_2GHZ) {
95                 lpphy->tx_isolation_med_band = sprom->tri2g;
96                 lpphy->bx_arch = sprom->bxa2g;
97                 lpphy->rx_pwr_offset = sprom->rxpo2g;
98                 lpphy->rssi_vf = sprom->rssismf2g;
99                 lpphy->rssi_vc = sprom->rssismc2g;
100                 lpphy->rssi_gs = sprom->rssisav2g;
101                 lpphy->txpa[0] = sprom->pa0b0;
102                 lpphy->txpa[1] = sprom->pa0b1;
103                 lpphy->txpa[2] = sprom->pa0b2;
104                 maxpwr = sprom->maxpwr_bg;
105                 lpphy->max_tx_pwr_med_band = maxpwr;
106                 cckpo = sprom->cck2gpo;
107                 /*
108                  * We don't read SPROM's opo as specs say. On rev8 SPROMs
109                  * opo == ofdm2gpo and we don't know any SSB with LP-PHY
110                  * and SPROM rev below 8.
111                  */
112                 B43_WARN_ON(sprom->revision < 8);
113                 ofdmpo = sprom->ofdm2gpo;
114                 if (cckpo) {
115                         for (i = 0; i < 4; i++) {
116                                 lpphy->tx_max_rate[i] =
117                                         maxpwr - (ofdmpo & 0xF) * 2;
118                                 ofdmpo >>= 4;
119                         }
120                         ofdmpo = sprom->ofdm2gpo;
121                         for (i = 4; i < 15; i++) {
122                                 lpphy->tx_max_rate[i] =
123                                         maxpwr - (ofdmpo & 0xF) * 2;
124                                 ofdmpo >>= 4;
125                         }
126                 } else {
127                         ofdmpo &= 0xFF;
128                         for (i = 0; i < 4; i++)
129                                 lpphy->tx_max_rate[i] = maxpwr;
130                         for (i = 4; i < 15; i++)
131                                 lpphy->tx_max_rate[i] = maxpwr - ofdmpo;
132                 }
133         } else { /* 5GHz */
134                 lpphy->tx_isolation_low_band = sprom->tri5gl;
135                 lpphy->tx_isolation_med_band = sprom->tri5g;
136                 lpphy->tx_isolation_hi_band = sprom->tri5gh;
137                 lpphy->bx_arch = sprom->bxa5g;
138                 lpphy->rx_pwr_offset = sprom->rxpo5g;
139                 lpphy->rssi_vf = sprom->rssismf5g;
140                 lpphy->rssi_vc = sprom->rssismc5g;
141                 lpphy->rssi_gs = sprom->rssisav5g;
142                 lpphy->txpa[0] = sprom->pa1b0;
143                 lpphy->txpa[1] = sprom->pa1b1;
144                 lpphy->txpa[2] = sprom->pa1b2;
145                 lpphy->txpal[0] = sprom->pa1lob0;
146                 lpphy->txpal[1] = sprom->pa1lob1;
147                 lpphy->txpal[2] = sprom->pa1lob2;
148                 lpphy->txpah[0] = sprom->pa1hib0;
149                 lpphy->txpah[1] = sprom->pa1hib1;
150                 lpphy->txpah[2] = sprom->pa1hib2;
151                 maxpwr = sprom->maxpwr_al;
152                 ofdmpo = sprom->ofdm5glpo;
153                 lpphy->max_tx_pwr_low_band = maxpwr;
154                 for (i = 4; i < 12; i++) {
155                         lpphy->tx_max_ratel[i] = maxpwr - (ofdmpo & 0xF) * 2;
156                         ofdmpo >>= 4;
157                 }
158                 maxpwr = sprom->maxpwr_a;
159                 ofdmpo = sprom->ofdm5gpo;
160                 lpphy->max_tx_pwr_med_band = maxpwr;
161                 for (i = 4; i < 12; i++) {
162                         lpphy->tx_max_rate[i] = maxpwr - (ofdmpo & 0xF) * 2;
163                         ofdmpo >>= 4;
164                 }
165                 maxpwr = sprom->maxpwr_ah;
166                 ofdmpo = sprom->ofdm5ghpo;
167                 lpphy->max_tx_pwr_hi_band = maxpwr;
168                 for (i = 4; i < 12; i++) {
169                         lpphy->tx_max_rateh[i] = maxpwr - (ofdmpo & 0xF) * 2;
170                         ofdmpo >>= 4;
171                 }
172         }
173 }
174
175 static void lpphy_adjust_gain_table(struct b43_wldev *dev, u32 freq)
176 {
177         struct b43_phy_lp *lpphy = dev->phy.lp;
178         u16 temp[3];
179         u16 isolation;
180
181         B43_WARN_ON(dev->phy.rev >= 2);
182
183         if (b43_current_band(dev->wl) == IEEE80211_BAND_2GHZ)
184                 isolation = lpphy->tx_isolation_med_band;
185         else if (freq <= 5320)
186                 isolation = lpphy->tx_isolation_low_band;
187         else if (freq <= 5700)
188                 isolation = lpphy->tx_isolation_med_band;
189         else
190                 isolation = lpphy->tx_isolation_hi_band;
191
192         temp[0] = ((isolation - 26) / 12) << 12;
193         temp[1] = temp[0] + 0x1000;
194         temp[2] = temp[0] + 0x2000;
195
196         b43_lptab_write_bulk(dev, B43_LPTAB16(13, 0), 3, temp);
197         b43_lptab_write_bulk(dev, B43_LPTAB16(12, 0), 3, temp);
198 }
199
200 static void lpphy_table_init(struct b43_wldev *dev)
201 {
202         u32 freq = channel2freq_lp(b43_lpphy_op_get_default_chan(dev));
203
204         if (dev->phy.rev < 2)
205                 lpphy_rev0_1_table_init(dev);
206         else
207                 lpphy_rev2plus_table_init(dev);
208
209         lpphy_init_tx_gain_table(dev);
210
211         if (dev->phy.rev < 2)
212                 lpphy_adjust_gain_table(dev, freq);
213 }
214
215 static void lpphy_baseband_rev0_1_init(struct b43_wldev *dev)
216 {
217         struct ssb_bus *bus = dev->sdev->bus;
218         struct ssb_sprom *sprom = dev->dev->bus_sprom;
219         struct b43_phy_lp *lpphy = dev->phy.lp;
220         u16 tmp, tmp2;
221
222         b43_phy_mask(dev, B43_LPPHY_AFE_DAC_CTL, 0xF7FF);
223         b43_phy_write(dev, B43_LPPHY_AFE_CTL, 0);
224         b43_phy_write(dev, B43_LPPHY_AFE_CTL_OVR, 0);
225         b43_phy_write(dev, B43_LPPHY_RF_OVERRIDE_0, 0);
226         b43_phy_write(dev, B43_LPPHY_RF_OVERRIDE_2, 0);
227         b43_phy_set(dev, B43_LPPHY_AFE_DAC_CTL, 0x0004);
228         b43_phy_maskset(dev, B43_LPPHY_OFDMSYNCTHRESH0, 0xFF00, 0x0078);
229         b43_phy_maskset(dev, B43_LPPHY_CLIPCTRTHRESH, 0x83FF, 0x5800);
230         b43_phy_write(dev, B43_LPPHY_ADC_COMPENSATION_CTL, 0x0016);
231         b43_phy_maskset(dev, B43_LPPHY_AFE_ADC_CTL_0, 0xFFF8, 0x0004);
232         b43_phy_maskset(dev, B43_LPPHY_VERYLOWGAINDB, 0x00FF, 0x5400);
233         b43_phy_maskset(dev, B43_LPPHY_HIGAINDB, 0x00FF, 0x2400);
234         b43_phy_maskset(dev, B43_LPPHY_LOWGAINDB, 0x00FF, 0x2100);
235         b43_phy_maskset(dev, B43_LPPHY_VERYLOWGAINDB, 0xFF00, 0x0006);
236         b43_phy_mask(dev, B43_LPPHY_RX_RADIO_CTL, 0xFFFE);
237         b43_phy_maskset(dev, B43_LPPHY_CLIPCTRTHRESH, 0xFFE0, 0x0005);
238         b43_phy_maskset(dev, B43_LPPHY_CLIPCTRTHRESH, 0xFC1F, 0x0180);
239         b43_phy_maskset(dev, B43_LPPHY_CLIPCTRTHRESH, 0x83FF, 0x3C00);
240         b43_phy_maskset(dev, B43_LPPHY_GAINDIRECTMISMATCH, 0xFFF0, 0x0005);
241         b43_phy_maskset(dev, B43_LPPHY_GAIN_MISMATCH_LIMIT, 0xFFC0, 0x001A);
242         b43_phy_maskset(dev, B43_LPPHY_CRS_ED_THRESH, 0xFF00, 0x00B3);
243         b43_phy_maskset(dev, B43_LPPHY_CRS_ED_THRESH, 0x00FF, 0xAD00);
244         b43_phy_maskset(dev, B43_LPPHY_INPUT_PWRDB,
245                         0xFF00, lpphy->rx_pwr_offset);
246         if ((sprom->boardflags_lo & B43_BFL_FEM) &&
247            ((b43_current_band(dev->wl) == IEEE80211_BAND_5GHZ) ||
248            (sprom->boardflags_hi & B43_BFH_PAREF))) {
249                 ssb_pmu_set_ldo_voltage(&bus->chipco, LDO_PAREF, 0x28);
250                 ssb_pmu_set_ldo_paref(&bus->chipco, true);
251                 if (dev->phy.rev == 0) {
252                         b43_phy_maskset(dev, B43_LPPHY_LP_RF_SIGNAL_LUT,
253                                         0xFFCF, 0x0010);
254                 }
255                 b43_lptab_write(dev, B43_LPTAB16(11, 7), 60);
256         } else {
257                 ssb_pmu_set_ldo_paref(&bus->chipco, false);
258                 b43_phy_maskset(dev, B43_LPPHY_LP_RF_SIGNAL_LUT,
259                                 0xFFCF, 0x0020);
260                 b43_lptab_write(dev, B43_LPTAB16(11, 7), 100);
261         }
262         tmp = lpphy->rssi_vf | lpphy->rssi_vc << 4 | 0xA000;
263         b43_phy_write(dev, B43_LPPHY_AFE_RSSI_CTL_0, tmp);
264         if (sprom->boardflags_hi & B43_BFH_RSSIINV)
265                 b43_phy_maskset(dev, B43_LPPHY_AFE_RSSI_CTL_1, 0xF000, 0x0AAA);
266         else
267                 b43_phy_maskset(dev, B43_LPPHY_AFE_RSSI_CTL_1, 0xF000, 0x02AA);
268         b43_lptab_write(dev, B43_LPTAB16(11, 1), 24);
269         b43_phy_maskset(dev, B43_LPPHY_RX_RADIO_CTL,
270                         0xFFF9, (lpphy->bx_arch << 1));
271         if (dev->phy.rev == 1 &&
272            (sprom->boardflags_hi & B43_BFH_FEM_BT)) {
273                 b43_phy_maskset(dev, B43_LPPHY_TR_LOOKUP_1, 0xFFC0, 0x000A);
274                 b43_phy_maskset(dev, B43_LPPHY_TR_LOOKUP_1, 0x3F00, 0x0900);
275                 b43_phy_maskset(dev, B43_LPPHY_TR_LOOKUP_2, 0xFFC0, 0x000A);
276                 b43_phy_maskset(dev, B43_LPPHY_TR_LOOKUP_2, 0xC0FF, 0x0B00);
277                 b43_phy_maskset(dev, B43_LPPHY_TR_LOOKUP_3, 0xFFC0, 0x000A);
278                 b43_phy_maskset(dev, B43_LPPHY_TR_LOOKUP_3, 0xC0FF, 0x0400);
279                 b43_phy_maskset(dev, B43_LPPHY_TR_LOOKUP_4, 0xFFC0, 0x000A);
280                 b43_phy_maskset(dev, B43_LPPHY_TR_LOOKUP_4, 0xC0FF, 0x0B00);
281                 b43_phy_maskset(dev, B43_LPPHY_TR_LOOKUP_5, 0xFFC0, 0x000A);
282                 b43_phy_maskset(dev, B43_LPPHY_TR_LOOKUP_5, 0xC0FF, 0x0900);
283                 b43_phy_maskset(dev, B43_LPPHY_TR_LOOKUP_6, 0xFFC0, 0x000A);
284                 b43_phy_maskset(dev, B43_LPPHY_TR_LOOKUP_6, 0xC0FF, 0x0B00);
285                 b43_phy_maskset(dev, B43_LPPHY_TR_LOOKUP_7, 0xFFC0, 0x000A);
286                 b43_phy_maskset(dev, B43_LPPHY_TR_LOOKUP_7, 0xC0FF, 0x0900);
287                 b43_phy_maskset(dev, B43_LPPHY_TR_LOOKUP_8, 0xFFC0, 0x000A);
288                 b43_phy_maskset(dev, B43_LPPHY_TR_LOOKUP_8, 0xC0FF, 0x0B00);
289         } else if (b43_current_band(dev->wl) == IEEE80211_BAND_5GHZ ||
290                   (bus->boardinfo.type == 0x048A) || ((dev->phy.rev == 0) &&
291                   (sprom->boardflags_lo & B43_BFL_FEM))) {
292                 b43_phy_maskset(dev, B43_LPPHY_TR_LOOKUP_1, 0xFFC0, 0x0001);
293                 b43_phy_maskset(dev, B43_LPPHY_TR_LOOKUP_1, 0xC0FF, 0x0400);
294                 b43_phy_maskset(dev, B43_LPPHY_TR_LOOKUP_2, 0xFFC0, 0x0001);
295                 b43_phy_maskset(dev, B43_LPPHY_TR_LOOKUP_2, 0xC0FF, 0x0500);
296                 b43_phy_maskset(dev, B43_LPPHY_TR_LOOKUP_3, 0xFFC0, 0x0002);
297                 b43_phy_maskset(dev, B43_LPPHY_TR_LOOKUP_3, 0xC0FF, 0x0800);
298                 b43_phy_maskset(dev, B43_LPPHY_TR_LOOKUP_4, 0xFFC0, 0x0002);
299                 b43_phy_maskset(dev, B43_LPPHY_TR_LOOKUP_4, 0xC0FF, 0x0A00);
300         } else if (dev->phy.rev == 1 ||
301                   (sprom->boardflags_lo & B43_BFL_FEM)) {
302                 b43_phy_maskset(dev, B43_LPPHY_TR_LOOKUP_1, 0xFFC0, 0x0004);
303                 b43_phy_maskset(dev, B43_LPPHY_TR_LOOKUP_1, 0xC0FF, 0x0800);
304                 b43_phy_maskset(dev, B43_LPPHY_TR_LOOKUP_2, 0xFFC0, 0x0004);
305                 b43_phy_maskset(dev, B43_LPPHY_TR_LOOKUP_2, 0xC0FF, 0x0C00);
306                 b43_phy_maskset(dev, B43_LPPHY_TR_LOOKUP_3, 0xFFC0, 0x0002);
307                 b43_phy_maskset(dev, B43_LPPHY_TR_LOOKUP_3, 0xC0FF, 0x0100);
308                 b43_phy_maskset(dev, B43_LPPHY_TR_LOOKUP_4, 0xFFC0, 0x0002);
309                 b43_phy_maskset(dev, B43_LPPHY_TR_LOOKUP_4, 0xC0FF, 0x0300);
310         } else {
311                 b43_phy_maskset(dev, B43_LPPHY_TR_LOOKUP_1, 0xFFC0, 0x000A);
312                 b43_phy_maskset(dev, B43_LPPHY_TR_LOOKUP_1, 0xC0FF, 0x0900);
313                 b43_phy_maskset(dev, B43_LPPHY_TR_LOOKUP_2, 0xFFC0, 0x000A);
314                 b43_phy_maskset(dev, B43_LPPHY_TR_LOOKUP_2, 0xC0FF, 0x0B00);
315                 b43_phy_maskset(dev, B43_LPPHY_TR_LOOKUP_3, 0xFFC0, 0x0006);
316                 b43_phy_maskset(dev, B43_LPPHY_TR_LOOKUP_3, 0xC0FF, 0x0500);
317                 b43_phy_maskset(dev, B43_LPPHY_TR_LOOKUP_4, 0xFFC0, 0x0006);
318                 b43_phy_maskset(dev, B43_LPPHY_TR_LOOKUP_4, 0xC0FF, 0x0700);
319         }
320         if (dev->phy.rev == 1 && (sprom->boardflags_hi & B43_BFH_PAREF)) {
321                 b43_phy_copy(dev, B43_LPPHY_TR_LOOKUP_5, B43_LPPHY_TR_LOOKUP_1);
322                 b43_phy_copy(dev, B43_LPPHY_TR_LOOKUP_6, B43_LPPHY_TR_LOOKUP_2);
323                 b43_phy_copy(dev, B43_LPPHY_TR_LOOKUP_7, B43_LPPHY_TR_LOOKUP_3);
324                 b43_phy_copy(dev, B43_LPPHY_TR_LOOKUP_8, B43_LPPHY_TR_LOOKUP_4);
325         }
326         if ((sprom->boardflags_hi & B43_BFH_FEM_BT) &&
327             (dev->dev->chip_id == 0x5354) &&
328             (dev->dev->chip_pkg == SSB_CHIPPACK_BCM4712S)) {
329                 b43_phy_set(dev, B43_LPPHY_CRSGAIN_CTL, 0x0006);
330                 b43_phy_write(dev, B43_LPPHY_GPIO_SELECT, 0x0005);
331                 b43_phy_write(dev, B43_LPPHY_GPIO_OUTEN, 0xFFFF);
332                 //FIXME the Broadcom driver caches & delays this HF write!
333                 b43_hf_write(dev, b43_hf_read(dev) | B43_HF_PR45960W);
334         }
335         if (b43_current_band(dev->wl) == IEEE80211_BAND_2GHZ) {
336                 b43_phy_set(dev, B43_LPPHY_LP_PHY_CTL, 0x8000);
337                 b43_phy_set(dev, B43_LPPHY_CRSGAIN_CTL, 0x0040);
338                 b43_phy_maskset(dev, B43_LPPHY_MINPWR_LEVEL, 0x00FF, 0xA400);
339                 b43_phy_maskset(dev, B43_LPPHY_CRSGAIN_CTL, 0xF0FF, 0x0B00);
340                 b43_phy_maskset(dev, B43_LPPHY_SYNCPEAKCNT, 0xFFF8, 0x0007);
341                 b43_phy_maskset(dev, B43_LPPHY_DSSS_CONFIRM_CNT, 0xFFF8, 0x0003);
342                 b43_phy_maskset(dev, B43_LPPHY_DSSS_CONFIRM_CNT, 0xFFC7, 0x0020);
343                 b43_phy_mask(dev, B43_LPPHY_IDLEAFTERPKTRXTO, 0x00FF);
344         } else { /* 5GHz */
345                 b43_phy_mask(dev, B43_LPPHY_LP_PHY_CTL, 0x7FFF);
346                 b43_phy_mask(dev, B43_LPPHY_CRSGAIN_CTL, 0xFFBF);
347         }
348         if (dev->phy.rev == 1) {
349                 tmp = b43_phy_read(dev, B43_LPPHY_CLIPCTRTHRESH);
350                 tmp2 = (tmp & 0x03E0) >> 5;
351                 tmp2 |= tmp2 << 5;
352                 b43_phy_write(dev, B43_LPPHY_4C3, tmp2);
353                 tmp = b43_phy_read(dev, B43_LPPHY_GAINDIRECTMISMATCH);
354                 tmp2 = (tmp & 0x1F00) >> 8;
355                 tmp2 |= tmp2 << 5;
356                 b43_phy_write(dev, B43_LPPHY_4C4, tmp2);
357                 tmp = b43_phy_read(dev, B43_LPPHY_VERYLOWGAINDB);
358                 tmp2 = tmp & 0x00FF;
359                 tmp2 |= tmp << 8;
360                 b43_phy_write(dev, B43_LPPHY_4C5, tmp2);
361         }
362 }
363
364 static void lpphy_save_dig_flt_state(struct b43_wldev *dev)
365 {
366         static const u16 addr[] = {
367                 B43_PHY_OFDM(0xC1),
368                 B43_PHY_OFDM(0xC2),
369                 B43_PHY_OFDM(0xC3),
370                 B43_PHY_OFDM(0xC4),
371                 B43_PHY_OFDM(0xC5),
372                 B43_PHY_OFDM(0xC6),
373                 B43_PHY_OFDM(0xC7),
374                 B43_PHY_OFDM(0xC8),
375                 B43_PHY_OFDM(0xCF),
376         };
377
378         static const u16 coefs[] = {
379                 0xDE5E, 0xE832, 0xE331, 0x4D26,
380                 0x0026, 0x1420, 0x0020, 0xFE08,
381                 0x0008,
382         };
383
384         struct b43_phy_lp *lpphy = dev->phy.lp;
385         int i;
386
387         for (i = 0; i < ARRAY_SIZE(addr); i++) {
388                 lpphy->dig_flt_state[i] = b43_phy_read(dev, addr[i]);
389                 b43_phy_write(dev, addr[i], coefs[i]);
390         }
391 }
392
393 static void lpphy_restore_dig_flt_state(struct b43_wldev *dev)
394 {
395         static const u16 addr[] = {
396                 B43_PHY_OFDM(0xC1),
397                 B43_PHY_OFDM(0xC2),
398                 B43_PHY_OFDM(0xC3),
399                 B43_PHY_OFDM(0xC4),
400                 B43_PHY_OFDM(0xC5),
401                 B43_PHY_OFDM(0xC6),
402                 B43_PHY_OFDM(0xC7),
403                 B43_PHY_OFDM(0xC8),
404                 B43_PHY_OFDM(0xCF),
405         };
406
407         struct b43_phy_lp *lpphy = dev->phy.lp;
408         int i;
409
410         for (i = 0; i < ARRAY_SIZE(addr); i++)
411                 b43_phy_write(dev, addr[i], lpphy->dig_flt_state[i]);
412 }
413
414 static void lpphy_baseband_rev2plus_init(struct b43_wldev *dev)
415 {
416         struct ssb_bus *bus = dev->sdev->bus;
417         struct b43_phy_lp *lpphy = dev->phy.lp;
418
419         b43_phy_write(dev, B43_LPPHY_AFE_DAC_CTL, 0x50);
420         b43_phy_write(dev, B43_LPPHY_AFE_CTL, 0x8800);
421         b43_phy_write(dev, B43_LPPHY_AFE_CTL_OVR, 0);
422         b43_phy_write(dev, B43_LPPHY_AFE_CTL_OVRVAL, 0);
423         b43_phy_write(dev, B43_LPPHY_RF_OVERRIDE_0, 0);
424         b43_phy_write(dev, B43_LPPHY_RF_OVERRIDE_2, 0);
425         b43_phy_write(dev, B43_PHY_OFDM(0xF9), 0);
426         b43_phy_write(dev, B43_LPPHY_TR_LOOKUP_1, 0);
427         b43_phy_set(dev, B43_LPPHY_ADC_COMPENSATION_CTL, 0x10);
428         b43_phy_maskset(dev, B43_LPPHY_OFDMSYNCTHRESH0, 0xFF00, 0xB4);
429         b43_phy_maskset(dev, B43_LPPHY_DCOFFSETTRANSIENT, 0xF8FF, 0x200);
430         b43_phy_maskset(dev, B43_LPPHY_DCOFFSETTRANSIENT, 0xFF00, 0x7F);
431         b43_phy_maskset(dev, B43_LPPHY_GAINDIRECTMISMATCH, 0xFF0F, 0x40);
432         b43_phy_maskset(dev, B43_LPPHY_PREAMBLECONFIRMTO, 0xFF00, 0x2);
433         b43_phy_mask(dev, B43_LPPHY_CRSGAIN_CTL, ~0x4000);
434         b43_phy_mask(dev, B43_LPPHY_CRSGAIN_CTL, ~0x2000);
435         b43_phy_set(dev, B43_PHY_OFDM(0x10A), 0x1);
436         if (bus->boardinfo.rev >= 0x18) {
437                 b43_lptab_write(dev, B43_LPTAB32(17, 65), 0xEC);
438                 b43_phy_maskset(dev, B43_PHY_OFDM(0x10A), 0xFF01, 0x14);
439         } else {
440                 b43_phy_maskset(dev, B43_PHY_OFDM(0x10A), 0xFF01, 0x10);
441         }
442         b43_phy_maskset(dev, B43_PHY_OFDM(0xDF), 0xFF00, 0xF4);
443         b43_phy_maskset(dev, B43_PHY_OFDM(0xDF), 0x00FF, 0xF100);
444         b43_phy_write(dev, B43_LPPHY_CLIPTHRESH, 0x48);
445         b43_phy_maskset(dev, B43_LPPHY_HIGAINDB, 0xFF00, 0x46);
446         b43_phy_maskset(dev, B43_PHY_OFDM(0xE4), 0xFF00, 0x10);
447         b43_phy_maskset(dev, B43_LPPHY_PWR_THRESH1, 0xFFF0, 0x9);
448         b43_phy_mask(dev, B43_LPPHY_GAINDIRECTMISMATCH, ~0xF);
449         b43_phy_maskset(dev, B43_LPPHY_VERYLOWGAINDB, 0x00FF, 0x5500);
450         b43_phy_maskset(dev, B43_LPPHY_CLIPCTRTHRESH, 0xFC1F, 0xA0);
451         b43_phy_maskset(dev, B43_LPPHY_GAINDIRECTMISMATCH, 0xE0FF, 0x300);
452         b43_phy_maskset(dev, B43_LPPHY_HIGAINDB, 0x00FF, 0x2A00);
453         if ((dev->dev->chip_id == 0x4325) && (dev->dev->chip_rev == 0)) {
454                 b43_phy_maskset(dev, B43_LPPHY_LOWGAINDB, 0x00FF, 0x2100);
455                 b43_phy_maskset(dev, B43_LPPHY_VERYLOWGAINDB, 0xFF00, 0xA);
456         } else {
457                 b43_phy_maskset(dev, B43_LPPHY_LOWGAINDB, 0x00FF, 0x1E00);
458                 b43_phy_maskset(dev, B43_LPPHY_VERYLOWGAINDB, 0xFF00, 0xD);
459         }
460         b43_phy_maskset(dev, B43_PHY_OFDM(0xFE), 0xFFE0, 0x1F);
461         b43_phy_maskset(dev, B43_PHY_OFDM(0xFF), 0xFFE0, 0xC);
462         b43_phy_maskset(dev, B43_PHY_OFDM(0x100), 0xFF00, 0x19);
463         b43_phy_maskset(dev, B43_PHY_OFDM(0xFF), 0x03FF, 0x3C00);
464         b43_phy_maskset(dev, B43_PHY_OFDM(0xFE), 0xFC1F, 0x3E0);
465         b43_phy_maskset(dev, B43_PHY_OFDM(0xFF), 0xFFE0, 0xC);
466         b43_phy_maskset(dev, B43_PHY_OFDM(0x100), 0x00FF, 0x1900);
467         b43_phy_maskset(dev, B43_LPPHY_CLIPCTRTHRESH, 0x83FF, 0x5800);
468         b43_phy_maskset(dev, B43_LPPHY_CLIPCTRTHRESH, 0xFFE0, 0x12);
469         b43_phy_maskset(dev, B43_LPPHY_GAINMISMATCH, 0x0FFF, 0x9000);
470
471         if ((dev->dev->chip_id == 0x4325) && (dev->dev->chip_rev == 0)) {
472                 b43_lptab_write(dev, B43_LPTAB16(0x08, 0x14), 0);
473                 b43_lptab_write(dev, B43_LPTAB16(0x08, 0x12), 0x40);
474         }
475
476         if (b43_current_band(dev->wl) == IEEE80211_BAND_2GHZ) {
477                 b43_phy_set(dev, B43_LPPHY_CRSGAIN_CTL, 0x40);
478                 b43_phy_maskset(dev, B43_LPPHY_CRSGAIN_CTL, 0xF0FF, 0xB00);
479                 b43_phy_maskset(dev, B43_LPPHY_SYNCPEAKCNT, 0xFFF8, 0x6);
480                 b43_phy_maskset(dev, B43_LPPHY_MINPWR_LEVEL, 0x00FF, 0x9D00);
481                 b43_phy_maskset(dev, B43_LPPHY_MINPWR_LEVEL, 0xFF00, 0xA1);
482                 b43_phy_mask(dev, B43_LPPHY_IDLEAFTERPKTRXTO, 0x00FF);
483         } else /* 5GHz */
484                 b43_phy_mask(dev, B43_LPPHY_CRSGAIN_CTL, ~0x40);
485
486         b43_phy_maskset(dev, B43_LPPHY_CRS_ED_THRESH, 0xFF00, 0xB3);
487         b43_phy_maskset(dev, B43_LPPHY_CRS_ED_THRESH, 0x00FF, 0xAD00);
488         b43_phy_maskset(dev, B43_LPPHY_INPUT_PWRDB, 0xFF00, lpphy->rx_pwr_offset);
489         b43_phy_set(dev, B43_LPPHY_RESET_CTL, 0x44);
490         b43_phy_write(dev, B43_LPPHY_RESET_CTL, 0x80);
491         b43_phy_write(dev, B43_LPPHY_AFE_RSSI_CTL_0, 0xA954);
492         b43_phy_write(dev, B43_LPPHY_AFE_RSSI_CTL_1,
493                       0x2000 | ((u16)lpphy->rssi_gs << 10) |
494                       ((u16)lpphy->rssi_vc << 4) | lpphy->rssi_vf);
495
496         if ((dev->dev->chip_id == 0x4325) && (dev->dev->chip_rev == 0)) {
497                 b43_phy_set(dev, B43_LPPHY_AFE_ADC_CTL_0, 0x1C);
498                 b43_phy_maskset(dev, B43_LPPHY_AFE_CTL, 0x00FF, 0x8800);
499                 b43_phy_maskset(dev, B43_LPPHY_AFE_ADC_CTL_1, 0xFC3C, 0x0400);
500         }
501
502         lpphy_save_dig_flt_state(dev);
503 }
504
505 static void lpphy_baseband_init(struct b43_wldev *dev)
506 {
507         lpphy_table_init(dev);
508         if (dev->phy.rev >= 2)
509                 lpphy_baseband_rev2plus_init(dev);
510         else
511                 lpphy_baseband_rev0_1_init(dev);
512 }
513
514 struct b2062_freqdata {
515         u16 freq;
516         u8 data[6];
517 };
518
519 /* Initialize the 2062 radio. */
520 static void lpphy_2062_init(struct b43_wldev *dev)
521 {
522         struct b43_phy_lp *lpphy = dev->phy.lp;
523         struct ssb_bus *bus = dev->sdev->bus;
524         u32 crystalfreq, tmp, ref;
525         unsigned int i;
526         const struct b2062_freqdata *fd = NULL;
527
528         static const struct b2062_freqdata freqdata_tab[] = {
529                 { .freq = 12000, .data[0] =  6, .data[1] =  6, .data[2] =  6,
530                                  .data[3] =  6, .data[4] = 10, .data[5] =  6, },
531                 { .freq = 13000, .data[0] =  4, .data[1] =  4, .data[2] =  4,
532                                  .data[3] =  4, .data[4] = 11, .data[5] =  7, },
533                 { .freq = 14400, .data[0] =  3, .data[1] =  3, .data[2] =  3,
534                                  .data[3] =  3, .data[4] = 12, .data[5] =  7, },
535                 { .freq = 16200, .data[0] =  3, .data[1] =  3, .data[2] =  3,
536                                  .data[3] =  3, .data[4] = 13, .data[5] =  8, },
537                 { .freq = 18000, .data[0] =  2, .data[1] =  2, .data[2] =  2,
538                                  .data[3] =  2, .data[4] = 14, .data[5] =  8, },
539                 { .freq = 19200, .data[0] =  1, .data[1] =  1, .data[2] =  1,
540                                  .data[3] =  1, .data[4] = 14, .data[5] =  9, },
541         };
542
543         b2062_upload_init_table(dev);
544
545         b43_radio_write(dev, B2062_N_TX_CTL3, 0);
546         b43_radio_write(dev, B2062_N_TX_CTL4, 0);
547         b43_radio_write(dev, B2062_N_TX_CTL5, 0);
548         b43_radio_write(dev, B2062_N_TX_CTL6, 0);
549         b43_radio_write(dev, B2062_N_PDN_CTL0, 0x40);
550         b43_radio_write(dev, B2062_N_PDN_CTL0, 0);
551         b43_radio_write(dev, B2062_N_CALIB_TS, 0x10);
552         b43_radio_write(dev, B2062_N_CALIB_TS, 0);
553         if (dev->phy.rev > 0) {
554                 b43_radio_write(dev, B2062_S_BG_CTL1,
555                         (b43_radio_read(dev, B2062_N_COMM2) >> 1) | 0x80);
556         }
557         if (b43_current_band(dev->wl) == IEEE80211_BAND_2GHZ)
558                 b43_radio_set(dev, B2062_N_TSSI_CTL0, 0x1);
559         else
560                 b43_radio_mask(dev, B2062_N_TSSI_CTL0, ~0x1);
561
562         /* Get the crystal freq, in Hz. */
563         crystalfreq = bus->chipco.pmu.crystalfreq * 1000;
564
565         B43_WARN_ON(!(bus->chipco.capabilities & SSB_CHIPCO_CAP_PMU));
566         B43_WARN_ON(crystalfreq == 0);
567
568         if (crystalfreq <= 30000000) {
569                 lpphy->pdiv = 1;
570                 b43_radio_mask(dev, B2062_S_RFPLL_CTL1, 0xFFFB);
571         } else {
572                 lpphy->pdiv = 2;
573                 b43_radio_set(dev, B2062_S_RFPLL_CTL1, 0x4);
574         }
575
576         tmp = (((800000000 * lpphy->pdiv + crystalfreq) /
577               (2 * crystalfreq)) - 8) & 0xFF;
578         b43_radio_write(dev, B2062_S_RFPLL_CTL7, tmp);
579
580         tmp = (((100 * crystalfreq + 16000000 * lpphy->pdiv) /
581               (32000000 * lpphy->pdiv)) - 1) & 0xFF;
582         b43_radio_write(dev, B2062_S_RFPLL_CTL18, tmp);
583
584         tmp = (((2 * crystalfreq + 1000000 * lpphy->pdiv) /
585               (2000000 * lpphy->pdiv)) - 1) & 0xFF;
586         b43_radio_write(dev, B2062_S_RFPLL_CTL19, tmp);
587
588         ref = (1000 * lpphy->pdiv + 2 * crystalfreq) / (2000 * lpphy->pdiv);
589         ref &= 0xFFFF;
590         for (i = 0; i < ARRAY_SIZE(freqdata_tab); i++) {
591                 if (ref < freqdata_tab[i].freq) {
592                         fd = &freqdata_tab[i];
593                         break;
594                 }
595         }
596         if (!fd)
597                 fd = &freqdata_tab[ARRAY_SIZE(freqdata_tab) - 1];
598         b43dbg(dev->wl, "b2062: Using crystal tab entry %u kHz.\n",
599                fd->freq); /* FIXME: Keep this printk until the code is fully debugged. */
600
601         b43_radio_write(dev, B2062_S_RFPLL_CTL8,
602                         ((u16)(fd->data[1]) << 4) | fd->data[0]);
603         b43_radio_write(dev, B2062_S_RFPLL_CTL9,
604                         ((u16)(fd->data[3]) << 4) | fd->data[2]);
605         b43_radio_write(dev, B2062_S_RFPLL_CTL10, fd->data[4]);
606         b43_radio_write(dev, B2062_S_RFPLL_CTL11, fd->data[5]);
607 }
608
609 /* Initialize the 2063 radio. */
610 static void lpphy_2063_init(struct b43_wldev *dev)
611 {
612         b2063_upload_init_table(dev);
613         b43_radio_write(dev, B2063_LOGEN_SP5, 0);
614         b43_radio_set(dev, B2063_COMM8, 0x38);
615         b43_radio_write(dev, B2063_REG_SP1, 0x56);
616         b43_radio_mask(dev, B2063_RX_BB_CTL2, ~0x2);
617         b43_radio_write(dev, B2063_PA_SP7, 0);
618         b43_radio_write(dev, B2063_TX_RF_SP6, 0x20);
619         b43_radio_write(dev, B2063_TX_RF_SP9, 0x40);
620         if (dev->phy.rev == 2) {
621                 b43_radio_write(dev, B2063_PA_SP3, 0xa0);
622                 b43_radio_write(dev, B2063_PA_SP4, 0xa0);
623                 b43_radio_write(dev, B2063_PA_SP2, 0x18);
624         } else {
625                 b43_radio_write(dev, B2063_PA_SP3, 0x20);
626                 b43_radio_write(dev, B2063_PA_SP2, 0x20);
627         }
628 }
629
630 struct lpphy_stx_table_entry {
631         u16 phy_offset;
632         u16 phy_shift;
633         u16 rf_addr;
634         u16 rf_shift;
635         u16 mask;
636 };
637
638 static const struct lpphy_stx_table_entry lpphy_stx_table[] = {
639         { .phy_offset = 2, .phy_shift = 6, .rf_addr = 0x3d, .rf_shift = 3, .mask = 0x01, },
640         { .phy_offset = 1, .phy_shift = 12, .rf_addr = 0x4c, .rf_shift = 1, .mask = 0x01, },
641         { .phy_offset = 1, .phy_shift = 8, .rf_addr = 0x50, .rf_shift = 0, .mask = 0x7f, },
642         { .phy_offset = 0, .phy_shift = 8, .rf_addr = 0x44, .rf_shift = 0, .mask = 0xff, },
643         { .phy_offset = 1, .phy_shift = 0, .rf_addr = 0x4a, .rf_shift = 0, .mask = 0xff, },
644         { .phy_offset = 0, .phy_shift = 4, .rf_addr = 0x4d, .rf_shift = 0, .mask = 0xff, },
645         { .phy_offset = 1, .phy_shift = 4, .rf_addr = 0x4e, .rf_shift = 0, .mask = 0xff, },
646         { .phy_offset = 0, .phy_shift = 12, .rf_addr = 0x4f, .rf_shift = 0, .mask = 0x0f, },
647         { .phy_offset = 1, .phy_shift = 0, .rf_addr = 0x4f, .rf_shift = 4, .mask = 0x0f, },
648         { .phy_offset = 3, .phy_shift = 0, .rf_addr = 0x49, .rf_shift = 0, .mask = 0x0f, },
649         { .phy_offset = 4, .phy_shift = 3, .rf_addr = 0x46, .rf_shift = 4, .mask = 0x07, },
650         { .phy_offset = 3, .phy_shift = 15, .rf_addr = 0x46, .rf_shift = 0, .mask = 0x01, },
651         { .phy_offset = 4, .phy_shift = 0, .rf_addr = 0x46, .rf_shift = 1, .mask = 0x07, },
652         { .phy_offset = 3, .phy_shift = 8, .rf_addr = 0x48, .rf_shift = 4, .mask = 0x07, },
653         { .phy_offset = 3, .phy_shift = 11, .rf_addr = 0x48, .rf_shift = 0, .mask = 0x0f, },
654         { .phy_offset = 3, .phy_shift = 4, .rf_addr = 0x49, .rf_shift = 4, .mask = 0x0f, },
655         { .phy_offset = 2, .phy_shift = 15, .rf_addr = 0x45, .rf_shift = 0, .mask = 0x01, },
656         { .phy_offset = 5, .phy_shift = 13, .rf_addr = 0x52, .rf_shift = 4, .mask = 0x07, },
657         { .phy_offset = 6, .phy_shift = 0, .rf_addr = 0x52, .rf_shift = 7, .mask = 0x01, },
658         { .phy_offset = 5, .phy_shift = 3, .rf_addr = 0x41, .rf_shift = 5, .mask = 0x07, },
659         { .phy_offset = 5, .phy_shift = 6, .rf_addr = 0x41, .rf_shift = 0, .mask = 0x0f, },
660         { .phy_offset = 5, .phy_shift = 10, .rf_addr = 0x42, .rf_shift = 5, .mask = 0x07, },
661         { .phy_offset = 4, .phy_shift = 15, .rf_addr = 0x42, .rf_shift = 0, .mask = 0x01, },
662         { .phy_offset = 5, .phy_shift = 0, .rf_addr = 0x42, .rf_shift = 1, .mask = 0x07, },
663         { .phy_offset = 4, .phy_shift = 11, .rf_addr = 0x43, .rf_shift = 4, .mask = 0x0f, },
664         { .phy_offset = 4, .phy_shift = 7, .rf_addr = 0x43, .rf_shift = 0, .mask = 0x0f, },
665         { .phy_offset = 4, .phy_shift = 6, .rf_addr = 0x45, .rf_shift = 1, .mask = 0x01, },
666         { .phy_offset = 2, .phy_shift = 7, .rf_addr = 0x40, .rf_shift = 4, .mask = 0x0f, },
667         { .phy_offset = 2, .phy_shift = 11, .rf_addr = 0x40, .rf_shift = 0, .mask = 0x0f, },
668 };
669
670 static void lpphy_sync_stx(struct b43_wldev *dev)
671 {
672         const struct lpphy_stx_table_entry *e;
673         unsigned int i;
674         u16 tmp;
675
676         for (i = 0; i < ARRAY_SIZE(lpphy_stx_table); i++) {
677                 e = &lpphy_stx_table[i];
678                 tmp = b43_radio_read(dev, e->rf_addr);
679                 tmp >>= e->rf_shift;
680                 tmp <<= e->phy_shift;
681                 b43_phy_maskset(dev, B43_PHY_OFDM(0xF2 + e->phy_offset),
682                                 ~(e->mask << e->phy_shift), tmp);
683         }
684 }
685
686 static void lpphy_radio_init(struct b43_wldev *dev)
687 {
688         /* The radio is attached through the 4wire bus. */
689         b43_phy_set(dev, B43_LPPHY_FOURWIRE_CTL, 0x2);
690         udelay(1);
691         b43_phy_mask(dev, B43_LPPHY_FOURWIRE_CTL, 0xFFFD);
692         udelay(1);
693
694         if (dev->phy.radio_ver == 0x2062) {
695                 lpphy_2062_init(dev);
696         } else {
697                 lpphy_2063_init(dev);
698                 lpphy_sync_stx(dev);
699                 b43_phy_write(dev, B43_PHY_OFDM(0xF0), 0x5F80);
700                 b43_phy_write(dev, B43_PHY_OFDM(0xF1), 0);
701                 if (dev->dev->chip_id == 0x4325) {
702                         // TODO SSB PMU recalibration
703                 }
704         }
705 }
706
707 struct lpphy_iq_est { u32 iq_prod, i_pwr, q_pwr; };
708
709 static void lpphy_set_rc_cap(struct b43_wldev *dev)
710 {
711         struct b43_phy_lp *lpphy = dev->phy.lp;
712
713         u8 rc_cap = (lpphy->rc_cap & 0x1F) >> 1;
714
715         if (dev->phy.rev == 1) //FIXME check channel 14!
716                 rc_cap = min_t(u8, rc_cap + 5, 15);
717
718         b43_radio_write(dev, B2062_N_RXBB_CALIB2,
719                         max_t(u8, lpphy->rc_cap - 4, 0x80));
720         b43_radio_write(dev, B2062_N_TX_CTL_A, rc_cap | 0x80);
721         b43_radio_write(dev, B2062_S_RXG_CNT16,
722                         ((lpphy->rc_cap & 0x1F) >> 2) | 0x80);
723 }
724
725 static u8 lpphy_get_bb_mult(struct b43_wldev *dev)
726 {
727         return (b43_lptab_read(dev, B43_LPTAB16(0, 87)) & 0xFF00) >> 8;
728 }
729
730 static void lpphy_set_bb_mult(struct b43_wldev *dev, u8 bb_mult)
731 {
732         b43_lptab_write(dev, B43_LPTAB16(0, 87), (u16)bb_mult << 8);
733 }
734
735 static void lpphy_set_deaf(struct b43_wldev *dev, bool user)
736 {
737         struct b43_phy_lp *lpphy = dev->phy.lp;
738
739         if (user)
740                 lpphy->crs_usr_disable = 1;
741         else
742                 lpphy->crs_sys_disable = 1;
743         b43_phy_maskset(dev, B43_LPPHY_CRSGAIN_CTL, 0xFF1F, 0x80);
744 }
745
746 static void lpphy_clear_deaf(struct b43_wldev *dev, bool user)
747 {
748         struct b43_phy_lp *lpphy = dev->phy.lp;
749
750         if (user)
751                 lpphy->crs_usr_disable = 0;
752         else
753                 lpphy->crs_sys_disable = 0;
754
755         if (!lpphy->crs_usr_disable && !lpphy->crs_sys_disable) {
756                 if (b43_current_band(dev->wl) == IEEE80211_BAND_2GHZ)
757                         b43_phy_maskset(dev, B43_LPPHY_CRSGAIN_CTL,
758                                         0xFF1F, 0x60);
759                 else
760                         b43_phy_maskset(dev, B43_LPPHY_CRSGAIN_CTL,
761                                         0xFF1F, 0x20);
762         }
763 }
764
765 static void lpphy_set_trsw_over(struct b43_wldev *dev, bool tx, bool rx)
766 {
767         u16 trsw = (tx << 1) | rx;
768         b43_phy_maskset(dev, B43_LPPHY_RF_OVERRIDE_VAL_0, 0xFFFC, trsw);
769         b43_phy_set(dev, B43_LPPHY_RF_OVERRIDE_0, 0x3);
770 }
771
772 static void lpphy_disable_crs(struct b43_wldev *dev, bool user)
773 {
774         lpphy_set_deaf(dev, user);
775         lpphy_set_trsw_over(dev, false, true);
776         b43_phy_mask(dev, B43_LPPHY_RF_OVERRIDE_VAL_0, 0xFFFB);
777         b43_phy_set(dev, B43_LPPHY_RF_OVERRIDE_0, 0x4);
778         b43_phy_mask(dev, B43_LPPHY_RF_OVERRIDE_VAL_0, 0xFFF7);
779         b43_phy_set(dev, B43_LPPHY_RF_OVERRIDE_0, 0x8);
780         b43_phy_set(dev, B43_LPPHY_RF_OVERRIDE_VAL_0, 0x10);
781         b43_phy_set(dev, B43_LPPHY_RF_OVERRIDE_0, 0x10);
782         b43_phy_mask(dev, B43_LPPHY_RF_OVERRIDE_VAL_0, 0xFFDF);
783         b43_phy_set(dev, B43_LPPHY_RF_OVERRIDE_0, 0x20);
784         b43_phy_mask(dev, B43_LPPHY_RF_OVERRIDE_VAL_0, 0xFFBF);
785         b43_phy_set(dev, B43_LPPHY_RF_OVERRIDE_0, 0x40);
786         b43_phy_set(dev, B43_LPPHY_RF_OVERRIDE_2_VAL, 0x7);
787         b43_phy_set(dev, B43_LPPHY_RF_OVERRIDE_2_VAL, 0x38);
788         b43_phy_mask(dev, B43_LPPHY_RF_OVERRIDE_2_VAL, 0xFF3F);
789         b43_phy_set(dev, B43_LPPHY_RF_OVERRIDE_2_VAL, 0x100);
790         b43_phy_mask(dev, B43_LPPHY_RF_OVERRIDE_2_VAL, 0xFDFF);
791         b43_phy_write(dev, B43_LPPHY_PS_CTL_OVERRIDE_VAL0, 0);
792         b43_phy_write(dev, B43_LPPHY_PS_CTL_OVERRIDE_VAL1, 1);
793         b43_phy_write(dev, B43_LPPHY_PS_CTL_OVERRIDE_VAL2, 0x20);
794         b43_phy_mask(dev, B43_LPPHY_RF_OVERRIDE_2_VAL, 0xFBFF);
795         b43_phy_mask(dev, B43_LPPHY_RF_OVERRIDE_2_VAL, 0xF7FF);
796         b43_phy_write(dev, B43_LPPHY_TX_GAIN_CTL_OVERRIDE_VAL, 0);
797         b43_phy_write(dev, B43_LPPHY_RX_GAIN_CTL_OVERRIDE_VAL, 0x45AF);
798         b43_phy_write(dev, B43_LPPHY_RF_OVERRIDE_2, 0x3FF);
799 }
800
801 static void lpphy_restore_crs(struct b43_wldev *dev, bool user)
802 {
803         lpphy_clear_deaf(dev, user);
804         b43_phy_mask(dev, B43_LPPHY_RF_OVERRIDE_0, 0xFF80);
805         b43_phy_mask(dev, B43_LPPHY_RF_OVERRIDE_2, 0xFC00);
806 }
807
808 struct lpphy_tx_gains { u16 gm, pga, pad, dac; };
809
810 static void lpphy_disable_rx_gain_override(struct b43_wldev *dev)
811 {
812         b43_phy_mask(dev, B43_LPPHY_RF_OVERRIDE_0, 0xFFFE);
813         b43_phy_mask(dev, B43_LPPHY_RF_OVERRIDE_0, 0xFFEF);
814         b43_phy_mask(dev, B43_LPPHY_RF_OVERRIDE_0, 0xFFBF);
815         if (dev->phy.rev >= 2) {
816                 b43_phy_mask(dev, B43_LPPHY_RF_OVERRIDE_2, 0xFEFF);
817                 if (b43_current_band(dev->wl) == IEEE80211_BAND_2GHZ) {
818                         b43_phy_mask(dev, B43_LPPHY_RF_OVERRIDE_2, 0xFBFF);
819                         b43_phy_mask(dev, B43_PHY_OFDM(0xE5), 0xFFF7);
820                 }
821         } else {
822                 b43_phy_mask(dev, B43_LPPHY_RF_OVERRIDE_2, 0xFDFF);
823         }
824 }
825
826 static void lpphy_enable_rx_gain_override(struct b43_wldev *dev)
827 {
828         b43_phy_set(dev, B43_LPPHY_RF_OVERRIDE_0, 0x1);
829         b43_phy_set(dev, B43_LPPHY_RF_OVERRIDE_0, 0x10);
830         b43_phy_set(dev, B43_LPPHY_RF_OVERRIDE_0, 0x40);
831         if (dev->phy.rev >= 2) {
832                 b43_phy_set(dev, B43_LPPHY_RF_OVERRIDE_2, 0x100);
833                 if (b43_current_band(dev->wl) == IEEE80211_BAND_2GHZ) {
834                         b43_phy_set(dev, B43_LPPHY_RF_OVERRIDE_2, 0x400);
835                         b43_phy_set(dev, B43_PHY_OFDM(0xE5), 0x8);
836                 }
837         } else {
838                 b43_phy_set(dev, B43_LPPHY_RF_OVERRIDE_2, 0x200);
839         }
840 }
841
842 static void lpphy_disable_tx_gain_override(struct b43_wldev *dev)
843 {
844         if (dev->phy.rev < 2)
845                 b43_phy_mask(dev, B43_LPPHY_RF_OVERRIDE_2, 0xFEFF);
846         else {
847                 b43_phy_mask(dev, B43_LPPHY_RF_OVERRIDE_2, 0xFF7F);
848                 b43_phy_mask(dev, B43_LPPHY_RF_OVERRIDE_2, 0xBFFF);
849         }
850         b43_phy_mask(dev, B43_LPPHY_AFE_CTL_OVR, 0xFFBF);
851 }
852
853 static void lpphy_enable_tx_gain_override(struct b43_wldev *dev)
854 {
855         if (dev->phy.rev < 2)
856                 b43_phy_set(dev, B43_LPPHY_RF_OVERRIDE_2, 0x100);
857         else {
858                 b43_phy_set(dev, B43_LPPHY_RF_OVERRIDE_2, 0x80);
859                 b43_phy_set(dev, B43_LPPHY_RF_OVERRIDE_2, 0x4000);
860         }
861         b43_phy_set(dev, B43_LPPHY_AFE_CTL_OVR, 0x40);
862 }
863
864 static struct lpphy_tx_gains lpphy_get_tx_gains(struct b43_wldev *dev)
865 {
866         struct lpphy_tx_gains gains;
867         u16 tmp;
868
869         gains.dac = (b43_phy_read(dev, B43_LPPHY_AFE_DAC_CTL) & 0x380) >> 7;
870         if (dev->phy.rev < 2) {
871                 tmp = b43_phy_read(dev,
872                                    B43_LPPHY_TX_GAIN_CTL_OVERRIDE_VAL) & 0x7FF;
873                 gains.gm = tmp & 0x0007;
874                 gains.pga = (tmp & 0x0078) >> 3;
875                 gains.pad = (tmp & 0x780) >> 7;
876         } else {
877                 tmp = b43_phy_read(dev, B43_LPPHY_TX_GAIN_CTL_OVERRIDE_VAL);
878                 gains.pad = b43_phy_read(dev, B43_PHY_OFDM(0xFB)) & 0xFF;
879                 gains.gm = tmp & 0xFF;
880                 gains.pga = (tmp >> 8) & 0xFF;
881         }
882
883         return gains;
884 }
885
886 static void lpphy_set_dac_gain(struct b43_wldev *dev, u16 dac)
887 {
888         u16 ctl = b43_phy_read(dev, B43_LPPHY_AFE_DAC_CTL) & 0xC7F;
889         ctl |= dac << 7;
890         b43_phy_maskset(dev, B43_LPPHY_AFE_DAC_CTL, 0xF000, ctl);
891 }
892
893 static u16 lpphy_get_pa_gain(struct b43_wldev *dev)
894 {
895         return b43_phy_read(dev, B43_PHY_OFDM(0xFB)) & 0x7F;
896 }
897
898 static void lpphy_set_pa_gain(struct b43_wldev *dev, u16 gain)
899 {
900         b43_phy_maskset(dev, B43_PHY_OFDM(0xFB), 0xE03F, gain << 6);
901         b43_phy_maskset(dev, B43_PHY_OFDM(0xFD), 0x80FF, gain << 8);
902 }
903
904 static void lpphy_set_tx_gains(struct b43_wldev *dev,
905                                struct lpphy_tx_gains gains)
906 {
907         u16 rf_gain, pa_gain;
908
909         if (dev->phy.rev < 2) {
910                 rf_gain = (gains.pad << 7) | (gains.pga << 3) | gains.gm;
911                 b43_phy_maskset(dev, B43_LPPHY_TX_GAIN_CTL_OVERRIDE_VAL,
912                                 0xF800, rf_gain);
913         } else {
914                 pa_gain = lpphy_get_pa_gain(dev);
915                 b43_phy_write(dev, B43_LPPHY_TX_GAIN_CTL_OVERRIDE_VAL,
916                               (gains.pga << 8) | gains.gm);
917                 /*
918                  * SPEC FIXME The spec calls for (pa_gain << 8) here, but that
919                  * conflicts with the spec for set_pa_gain! Vendor driver bug?
920                  */
921                 b43_phy_maskset(dev, B43_PHY_OFDM(0xFB),
922                                 0x8000, gains.pad | (pa_gain << 6));
923                 b43_phy_write(dev, B43_PHY_OFDM(0xFC),
924                               (gains.pga << 8) | gains.gm);
925                 b43_phy_maskset(dev, B43_PHY_OFDM(0xFD),
926                                 0x8000, gains.pad | (pa_gain << 8));
927         }
928         lpphy_set_dac_gain(dev, gains.dac);
929         lpphy_enable_tx_gain_override(dev);
930 }
931
932 static void lpphy_rev0_1_set_rx_gain(struct b43_wldev *dev, u32 gain)
933 {
934         u16 trsw = gain & 0x1;
935         u16 lna = (gain & 0xFFFC) | ((gain & 0xC) >> 2);
936         u16 ext_lna = (gain & 2) >> 1;
937
938         b43_phy_maskset(dev, B43_LPPHY_RF_OVERRIDE_VAL_0, 0xFFFE, trsw);
939         b43_phy_maskset(dev, B43_LPPHY_RF_OVERRIDE_2_VAL,
940                         0xFBFF, ext_lna << 10);
941         b43_phy_maskset(dev, B43_LPPHY_RF_OVERRIDE_2_VAL,
942                         0xF7FF, ext_lna << 11);
943         b43_phy_write(dev, B43_LPPHY_RX_GAIN_CTL_OVERRIDE_VAL, lna);
944 }
945
946 static void lpphy_rev2plus_set_rx_gain(struct b43_wldev *dev, u32 gain)
947 {
948         u16 low_gain = gain & 0xFFFF;
949         u16 high_gain = (gain >> 16) & 0xF;
950         u16 ext_lna = (gain >> 21) & 0x1;
951         u16 trsw = ~(gain >> 20) & 0x1;
952         u16 tmp;
953
954         b43_phy_maskset(dev, B43_LPPHY_RF_OVERRIDE_VAL_0, 0xFFFE, trsw);
955         b43_phy_maskset(dev, B43_LPPHY_RF_OVERRIDE_2_VAL,
956                         0xFDFF, ext_lna << 9);
957         b43_phy_maskset(dev, B43_LPPHY_RF_OVERRIDE_2_VAL,
958                         0xFBFF, ext_lna << 10);
959         b43_phy_write(dev, B43_LPPHY_RX_GAIN_CTL_OVERRIDE_VAL, low_gain);
960         b43_phy_maskset(dev, B43_LPPHY_AFE_DDFS, 0xFFF0, high_gain);
961         if (b43_current_band(dev->wl) == IEEE80211_BAND_2GHZ) {
962                 tmp = (gain >> 2) & 0x3;
963                 b43_phy_maskset(dev, B43_LPPHY_RF_OVERRIDE_2_VAL,
964                                 0xE7FF, tmp<<11);
965                 b43_phy_maskset(dev, B43_PHY_OFDM(0xE6), 0xFFE7, tmp << 3);
966         }
967 }
968
969 static void lpphy_set_rx_gain(struct b43_wldev *dev, u32 gain)
970 {
971         if (dev->phy.rev < 2)
972                 lpphy_rev0_1_set_rx_gain(dev, gain);
973         else
974                 lpphy_rev2plus_set_rx_gain(dev, gain);
975         lpphy_enable_rx_gain_override(dev);
976 }
977
978 static void lpphy_set_rx_gain_by_index(struct b43_wldev *dev, u16 idx)
979 {
980         u32 gain = b43_lptab_read(dev, B43_LPTAB16(12, idx));
981         lpphy_set_rx_gain(dev, gain);
982 }
983
984 static void lpphy_stop_ddfs(struct b43_wldev *dev)
985 {
986         b43_phy_mask(dev, B43_LPPHY_AFE_DDFS, 0xFFFD);
987         b43_phy_mask(dev, B43_LPPHY_LP_PHY_CTL, 0xFFDF);
988 }
989
990 static void lpphy_run_ddfs(struct b43_wldev *dev, int i_on, int q_on,
991                            int incr1, int incr2, int scale_idx)
992 {
993         lpphy_stop_ddfs(dev);
994         b43_phy_mask(dev, B43_LPPHY_AFE_DDFS_POINTER_INIT, 0xFF80);
995         b43_phy_mask(dev, B43_LPPHY_AFE_DDFS_POINTER_INIT, 0x80FF);
996         b43_phy_maskset(dev, B43_LPPHY_AFE_DDFS_INCR_INIT, 0xFF80, incr1);
997         b43_phy_maskset(dev, B43_LPPHY_AFE_DDFS_INCR_INIT, 0x80FF, incr2 << 8);
998         b43_phy_maskset(dev, B43_LPPHY_AFE_DDFS, 0xFFF7, i_on << 3);
999         b43_phy_maskset(dev, B43_LPPHY_AFE_DDFS, 0xFFEF, q_on << 4);
1000         b43_phy_maskset(dev, B43_LPPHY_AFE_DDFS, 0xFF9F, scale_idx << 5);
1001         b43_phy_mask(dev, B43_LPPHY_AFE_DDFS, 0xFFFB);
1002         b43_phy_set(dev, B43_LPPHY_AFE_DDFS, 0x2);
1003         b43_phy_set(dev, B43_LPPHY_LP_PHY_CTL, 0x20);
1004 }
1005
1006 static bool lpphy_rx_iq_est(struct b43_wldev *dev, u16 samples, u8 time,
1007                            struct lpphy_iq_est *iq_est)
1008 {
1009         int i;
1010
1011         b43_phy_mask(dev, B43_LPPHY_CRSGAIN_CTL, 0xFFF7);
1012         b43_phy_write(dev, B43_LPPHY_IQ_NUM_SMPLS_ADDR, samples);
1013         b43_phy_maskset(dev, B43_LPPHY_IQ_ENABLE_WAIT_TIME_ADDR, 0xFF00, time);
1014         b43_phy_mask(dev, B43_LPPHY_IQ_ENABLE_WAIT_TIME_ADDR, 0xFEFF);
1015         b43_phy_set(dev, B43_LPPHY_IQ_ENABLE_WAIT_TIME_ADDR, 0x200);
1016
1017         for (i = 0; i < 500; i++) {
1018                 if (!(b43_phy_read(dev,
1019                                 B43_LPPHY_IQ_ENABLE_WAIT_TIME_ADDR) & 0x200))
1020                         break;
1021                 msleep(1);
1022         }
1023
1024         if ((b43_phy_read(dev, B43_LPPHY_IQ_ENABLE_WAIT_TIME_ADDR) & 0x200)) {
1025                 b43_phy_set(dev, B43_LPPHY_CRSGAIN_CTL, 0x8);
1026                 return false;
1027         }
1028
1029         iq_est->iq_prod = b43_phy_read(dev, B43_LPPHY_IQ_ACC_HI_ADDR);
1030         iq_est->iq_prod <<= 16;
1031         iq_est->iq_prod |= b43_phy_read(dev, B43_LPPHY_IQ_ACC_LO_ADDR);
1032
1033         iq_est->i_pwr = b43_phy_read(dev, B43_LPPHY_IQ_I_PWR_ACC_HI_ADDR);
1034         iq_est->i_pwr <<= 16;
1035         iq_est->i_pwr |= b43_phy_read(dev, B43_LPPHY_IQ_I_PWR_ACC_LO_ADDR);
1036
1037         iq_est->q_pwr = b43_phy_read(dev, B43_LPPHY_IQ_Q_PWR_ACC_HI_ADDR);
1038         iq_est->q_pwr <<= 16;
1039         iq_est->q_pwr |= b43_phy_read(dev, B43_LPPHY_IQ_Q_PWR_ACC_LO_ADDR);
1040
1041         b43_phy_set(dev, B43_LPPHY_CRSGAIN_CTL, 0x8);
1042         return true;
1043 }
1044
1045 static int lpphy_loopback(struct b43_wldev *dev)
1046 {
1047         struct lpphy_iq_est iq_est;
1048         int i, index = -1;
1049         u32 tmp;
1050
1051         memset(&iq_est, 0, sizeof(iq_est));
1052
1053         lpphy_set_trsw_over(dev, true, true);
1054         b43_phy_set(dev, B43_LPPHY_AFE_CTL_OVR, 1);
1055         b43_phy_mask(dev, B43_LPPHY_AFE_CTL_OVRVAL, 0xFFFE);
1056         b43_phy_set(dev, B43_LPPHY_RF_OVERRIDE_0, 0x800);
1057         b43_phy_set(dev, B43_LPPHY_RF_OVERRIDE_VAL_0, 0x800);
1058         b43_phy_set(dev, B43_LPPHY_RF_OVERRIDE_0, 0x8);
1059         b43_phy_set(dev, B43_LPPHY_RF_OVERRIDE_VAL_0, 0x8);
1060         b43_radio_write(dev, B2062_N_TX_CTL_A, 0x80);
1061         b43_phy_set(dev, B43_LPPHY_RF_OVERRIDE_0, 0x80);
1062         b43_phy_set(dev, B43_LPPHY_RF_OVERRIDE_VAL_0, 0x80);
1063         for (i = 0; i < 32; i++) {
1064                 lpphy_set_rx_gain_by_index(dev, i);
1065                 lpphy_run_ddfs(dev, 1, 1, 5, 5, 0);
1066                 if (!(lpphy_rx_iq_est(dev, 1000, 32, &iq_est)))
1067                         continue;
1068                 tmp = (iq_est.i_pwr + iq_est.q_pwr) / 1000;
1069                 if ((tmp > 4000) && (tmp < 10000)) {
1070                         index = i;
1071                         break;
1072                 }
1073         }
1074         lpphy_stop_ddfs(dev);
1075         return index;
1076 }
1077
1078 /* Fixed-point division algorithm using only integer math. */
1079 static u32 lpphy_qdiv_roundup(u32 dividend, u32 divisor, u8 precision)
1080 {
1081         u32 quotient, remainder;
1082
1083         if (divisor == 0)
1084                 return 0;
1085
1086         quotient = dividend / divisor;
1087         remainder = dividend % divisor;
1088
1089         while (precision > 0) {
1090                 quotient <<= 1;
1091                 if (remainder << 1 >= divisor) {
1092                         quotient++;
1093                         remainder = (remainder << 1) - divisor;
1094                 }
1095                 precision--;
1096         }
1097
1098         if (remainder << 1 >= divisor)
1099                 quotient++;
1100
1101         return quotient;
1102 }
1103
1104 /* Read the TX power control mode from hardware. */
1105 static void lpphy_read_tx_pctl_mode_from_hardware(struct b43_wldev *dev)
1106 {
1107         struct b43_phy_lp *lpphy = dev->phy.lp;
1108         u16 ctl;
1109
1110         ctl = b43_phy_read(dev, B43_LPPHY_TX_PWR_CTL_CMD);
1111         switch (ctl & B43_LPPHY_TX_PWR_CTL_CMD_MODE) {
1112         case B43_LPPHY_TX_PWR_CTL_CMD_MODE_OFF:
1113                 lpphy->txpctl_mode = B43_LPPHY_TXPCTL_OFF;
1114                 break;
1115         case B43_LPPHY_TX_PWR_CTL_CMD_MODE_SW:
1116                 lpphy->txpctl_mode = B43_LPPHY_TXPCTL_SW;
1117                 break;
1118         case B43_LPPHY_TX_PWR_CTL_CMD_MODE_HW:
1119                 lpphy->txpctl_mode = B43_LPPHY_TXPCTL_HW;
1120                 break;
1121         default:
1122                 lpphy->txpctl_mode = B43_LPPHY_TXPCTL_UNKNOWN;
1123                 B43_WARN_ON(1);
1124                 break;
1125         }
1126 }
1127
1128 /* Set the TX power control mode in hardware. */
1129 static void lpphy_write_tx_pctl_mode_to_hardware(struct b43_wldev *dev)
1130 {
1131         struct b43_phy_lp *lpphy = dev->phy.lp;
1132         u16 ctl;
1133
1134         switch (lpphy->txpctl_mode) {
1135         case B43_LPPHY_TXPCTL_OFF:
1136                 ctl = B43_LPPHY_TX_PWR_CTL_CMD_MODE_OFF;
1137                 break;
1138         case B43_LPPHY_TXPCTL_HW:
1139                 ctl = B43_LPPHY_TX_PWR_CTL_CMD_MODE_HW;
1140                 break;
1141         case B43_LPPHY_TXPCTL_SW:
1142                 ctl = B43_LPPHY_TX_PWR_CTL_CMD_MODE_SW;
1143                 break;
1144         default:
1145                 ctl = 0;
1146                 B43_WARN_ON(1);
1147         }
1148         b43_phy_maskset(dev, B43_LPPHY_TX_PWR_CTL_CMD,
1149                         ~B43_LPPHY_TX_PWR_CTL_CMD_MODE & 0xFFFF, ctl);
1150 }
1151
1152 static void lpphy_set_tx_power_control(struct b43_wldev *dev,
1153                                        enum b43_lpphy_txpctl_mode mode)
1154 {
1155         struct b43_phy_lp *lpphy = dev->phy.lp;
1156         enum b43_lpphy_txpctl_mode oldmode;
1157
1158         lpphy_read_tx_pctl_mode_from_hardware(dev);
1159         oldmode = lpphy->txpctl_mode;
1160         if (oldmode == mode)
1161                 return;
1162         lpphy->txpctl_mode = mode;
1163
1164         if (oldmode == B43_LPPHY_TXPCTL_HW) {
1165                 //TODO Update TX Power NPT
1166                 //TODO Clear all TX Power offsets
1167         } else {
1168                 if (mode == B43_LPPHY_TXPCTL_HW) {
1169                         //TODO Recalculate target TX power
1170                         b43_phy_maskset(dev, B43_LPPHY_TX_PWR_CTL_CMD,
1171                                         0xFF80, lpphy->tssi_idx);
1172                         b43_phy_maskset(dev, B43_LPPHY_TX_PWR_CTL_NNUM,
1173                                         0x8FFF, ((u16)lpphy->tssi_npt << 16));
1174                         //TODO Set "TSSI Transmit Count" variable to total transmitted frame count
1175                         lpphy_disable_tx_gain_override(dev);
1176                         lpphy->tx_pwr_idx_over = -1;
1177                 }
1178         }
1179         if (dev->phy.rev >= 2) {
1180                 if (mode == B43_LPPHY_TXPCTL_HW)
1181                         b43_phy_set(dev, B43_PHY_OFDM(0xD0), 0x2);
1182                 else
1183                         b43_phy_mask(dev, B43_PHY_OFDM(0xD0), 0xFFFD);
1184         }
1185         lpphy_write_tx_pctl_mode_to_hardware(dev);
1186 }
1187
1188 static int b43_lpphy_op_switch_channel(struct b43_wldev *dev,
1189                                        unsigned int new_channel);
1190
1191 static void lpphy_rev0_1_rc_calib(struct b43_wldev *dev)
1192 {
1193         struct b43_phy_lp *lpphy = dev->phy.lp;
1194         struct lpphy_iq_est iq_est;
1195         struct lpphy_tx_gains tx_gains;
1196         static const u32 ideal_pwr_table[21] = {
1197                 0x10000, 0x10557, 0x10e2d, 0x113e0, 0x10f22, 0x0ff64,
1198                 0x0eda2, 0x0e5d4, 0x0efd1, 0x0fbe8, 0x0b7b8, 0x04b35,
1199                 0x01a5e, 0x00a0b, 0x00444, 0x001fd, 0x000ff, 0x00088,
1200                 0x0004c, 0x0002c, 0x0001a,
1201         };
1202         bool old_txg_ovr;
1203         u8 old_bbmult;
1204         u16 old_rf_ovr, old_rf_ovrval, old_afe_ovr, old_afe_ovrval,
1205             old_rf2_ovr, old_rf2_ovrval, old_phy_ctl;
1206         enum b43_lpphy_txpctl_mode old_txpctl;
1207         u32 normal_pwr, ideal_pwr, mean_sq_pwr, tmp = 0, mean_sq_pwr_min = 0;
1208         int loopback, i, j, inner_sum, err;
1209
1210         memset(&iq_est, 0, sizeof(iq_est));
1211
1212         err = b43_lpphy_op_switch_channel(dev, 7);
1213         if (err) {
1214                 b43dbg(dev->wl,
1215                        "RC calib: Failed to switch to channel 7, error = %d\n",
1216                        err);
1217         }
1218         old_txg_ovr = !!(b43_phy_read(dev, B43_LPPHY_AFE_CTL_OVR) & 0x40);
1219         old_bbmult = lpphy_get_bb_mult(dev);
1220         if (old_txg_ovr)
1221                 tx_gains = lpphy_get_tx_gains(dev);
1222         old_rf_ovr = b43_phy_read(dev, B43_LPPHY_RF_OVERRIDE_0);
1223         old_rf_ovrval = b43_phy_read(dev, B43_LPPHY_RF_OVERRIDE_VAL_0);
1224         old_afe_ovr = b43_phy_read(dev, B43_LPPHY_AFE_CTL_OVR);
1225         old_afe_ovrval = b43_phy_read(dev, B43_LPPHY_AFE_CTL_OVRVAL);
1226         old_rf2_ovr = b43_phy_read(dev, B43_LPPHY_RF_OVERRIDE_2);
1227         old_rf2_ovrval = b43_phy_read(dev, B43_LPPHY_RF_OVERRIDE_2_VAL);
1228         old_phy_ctl = b43_phy_read(dev, B43_LPPHY_LP_PHY_CTL);
1229         lpphy_read_tx_pctl_mode_from_hardware(dev);
1230         old_txpctl = lpphy->txpctl_mode;
1231
1232         lpphy_set_tx_power_control(dev, B43_LPPHY_TXPCTL_OFF);
1233         lpphy_disable_crs(dev, true);
1234         loopback = lpphy_loopback(dev);
1235         if (loopback == -1)
1236                 goto finish;
1237         lpphy_set_rx_gain_by_index(dev, loopback);
1238         b43_phy_maskset(dev, B43_LPPHY_LP_PHY_CTL, 0xFFBF, 0x40);
1239         b43_phy_maskset(dev, B43_LPPHY_RF_OVERRIDE_2_VAL, 0xFFF8, 0x1);
1240         b43_phy_maskset(dev, B43_LPPHY_RF_OVERRIDE_2_VAL, 0xFFC7, 0x8);
1241         b43_phy_maskset(dev, B43_LPPHY_RF_OVERRIDE_2_VAL, 0xFF3F, 0xC0);
1242         for (i = 128; i <= 159; i++) {
1243                 b43_radio_write(dev, B2062_N_RXBB_CALIB2, i);
1244                 inner_sum = 0;
1245                 for (j = 5; j <= 25; j++) {
1246                         lpphy_run_ddfs(dev, 1, 1, j, j, 0);
1247                         if (!(lpphy_rx_iq_est(dev, 1000, 32, &iq_est)))
1248                                 goto finish;
1249                         mean_sq_pwr = iq_est.i_pwr + iq_est.q_pwr;
1250                         if (j == 5)
1251                                 tmp = mean_sq_pwr;
1252                         ideal_pwr = ((ideal_pwr_table[j-5] >> 3) + 1) >> 1;
1253                         normal_pwr = lpphy_qdiv_roundup(mean_sq_pwr, tmp, 12);
1254                         mean_sq_pwr = ideal_pwr - normal_pwr;
1255                         mean_sq_pwr *= mean_sq_pwr;
1256                         inner_sum += mean_sq_pwr;
1257                         if ((i == 128) || (inner_sum < mean_sq_pwr_min)) {
1258                                 lpphy->rc_cap = i;
1259                                 mean_sq_pwr_min = inner_sum;
1260                         }
1261                 }
1262         }
1263         lpphy_stop_ddfs(dev);
1264
1265 finish:
1266         lpphy_restore_crs(dev, true);
1267         b43_phy_write(dev, B43_LPPHY_RF_OVERRIDE_VAL_0, old_rf_ovrval);
1268         b43_phy_write(dev, B43_LPPHY_RF_OVERRIDE_0, old_rf_ovr);
1269         b43_phy_write(dev, B43_LPPHY_AFE_CTL_OVRVAL, old_afe_ovrval);
1270         b43_phy_write(dev, B43_LPPHY_AFE_CTL_OVR, old_afe_ovr);
1271         b43_phy_write(dev, B43_LPPHY_RF_OVERRIDE_2_VAL, old_rf2_ovrval);
1272         b43_phy_write(dev, B43_LPPHY_RF_OVERRIDE_2, old_rf2_ovr);
1273         b43_phy_write(dev, B43_LPPHY_LP_PHY_CTL, old_phy_ctl);
1274
1275         lpphy_set_bb_mult(dev, old_bbmult);
1276         if (old_txg_ovr) {
1277                 /*
1278                  * SPEC FIXME: The specs say "get_tx_gains" here, which is
1279                  * illogical. According to lwfinger, vendor driver v4.150.10.5
1280                  * has a Set here, while v4.174.64.19 has a Get - regression in
1281                  * the vendor driver? This should be tested this once the code
1282                  * is testable.
1283                  */
1284                 lpphy_set_tx_gains(dev, tx_gains);
1285         }
1286         lpphy_set_tx_power_control(dev, old_txpctl);
1287         if (lpphy->rc_cap)
1288                 lpphy_set_rc_cap(dev);
1289 }
1290
1291 static void lpphy_rev2plus_rc_calib(struct b43_wldev *dev)
1292 {
1293         struct ssb_bus *bus = dev->sdev->bus;
1294         u32 crystal_freq = bus->chipco.pmu.crystalfreq * 1000;
1295         u8 tmp = b43_radio_read(dev, B2063_RX_BB_SP8) & 0xFF;
1296         int i;
1297
1298         b43_radio_write(dev, B2063_RX_BB_SP8, 0x0);
1299         b43_radio_write(dev, B2063_RC_CALIB_CTL1, 0x7E);
1300         b43_radio_mask(dev, B2063_PLL_SP1, 0xF7);
1301         b43_radio_write(dev, B2063_RC_CALIB_CTL1, 0x7C);
1302         b43_radio_write(dev, B2063_RC_CALIB_CTL2, 0x15);
1303         b43_radio_write(dev, B2063_RC_CALIB_CTL3, 0x70);
1304         b43_radio_write(dev, B2063_RC_CALIB_CTL4, 0x52);
1305         b43_radio_write(dev, B2063_RC_CALIB_CTL5, 0x1);
1306         b43_radio_write(dev, B2063_RC_CALIB_CTL1, 0x7D);
1307
1308         for (i = 0; i < 10000; i++) {
1309                 if (b43_radio_read(dev, B2063_RC_CALIB_CTL6) & 0x2)
1310                         break;
1311                 msleep(1);
1312         }
1313
1314         if (!(b43_radio_read(dev, B2063_RC_CALIB_CTL6) & 0x2))
1315                 b43_radio_write(dev, B2063_RX_BB_SP8, tmp);
1316
1317         tmp = b43_radio_read(dev, B2063_TX_BB_SP3) & 0xFF;
1318
1319         b43_radio_write(dev, B2063_TX_BB_SP3, 0x0);
1320         b43_radio_write(dev, B2063_RC_CALIB_CTL1, 0x7E);
1321         b43_radio_write(dev, B2063_RC_CALIB_CTL1, 0x7C);
1322         b43_radio_write(dev, B2063_RC_CALIB_CTL2, 0x55);
1323         b43_radio_write(dev, B2063_RC_CALIB_CTL3, 0x76);
1324
1325         if (crystal_freq == 24000000) {
1326                 b43_radio_write(dev, B2063_RC_CALIB_CTL4, 0xFC);
1327                 b43_radio_write(dev, B2063_RC_CALIB_CTL5, 0x0);
1328         } else {
1329                 b43_radio_write(dev, B2063_RC_CALIB_CTL4, 0x13);
1330                 b43_radio_write(dev, B2063_RC_CALIB_CTL5, 0x1);
1331         }
1332
1333         b43_radio_write(dev, B2063_PA_SP7, 0x7D);
1334
1335         for (i = 0; i < 10000; i++) {
1336                 if (b43_radio_read(dev, B2063_RC_CALIB_CTL6) & 0x2)
1337                         break;
1338                 msleep(1);
1339         }
1340
1341         if (!(b43_radio_read(dev, B2063_RC_CALIB_CTL6) & 0x2))
1342                 b43_radio_write(dev, B2063_TX_BB_SP3, tmp);
1343
1344         b43_radio_write(dev, B2063_RC_CALIB_CTL1, 0x7E);
1345 }
1346
1347 static void lpphy_calibrate_rc(struct b43_wldev *dev)
1348 {
1349         struct b43_phy_lp *lpphy = dev->phy.lp;
1350
1351         if (dev->phy.rev >= 2) {
1352                 lpphy_rev2plus_rc_calib(dev);
1353         } else if (!lpphy->rc_cap) {
1354                 if (b43_current_band(dev->wl) == IEEE80211_BAND_2GHZ)
1355                         lpphy_rev0_1_rc_calib(dev);
1356         } else {
1357                 lpphy_set_rc_cap(dev);
1358         }
1359 }
1360
1361 static void b43_lpphy_op_set_rx_antenna(struct b43_wldev *dev, int antenna)
1362 {
1363         if (dev->phy.rev >= 2)
1364                 return; // rev2+ doesn't support antenna diversity
1365
1366         if (B43_WARN_ON(antenna > B43_ANTENNA_AUTO1))
1367                 return;
1368
1369         b43_hf_write(dev, b43_hf_read(dev) & ~B43_HF_ANTDIVHELP);
1370
1371         b43_phy_maskset(dev, B43_LPPHY_CRSGAIN_CTL, 0xFFFD, antenna & 0x2);
1372         b43_phy_maskset(dev, B43_LPPHY_CRSGAIN_CTL, 0xFFFE, antenna & 0x1);
1373
1374         b43_hf_write(dev, b43_hf_read(dev) | B43_HF_ANTDIVHELP);
1375
1376         dev->phy.lp->antenna = antenna;
1377 }
1378
1379 static void lpphy_set_tx_iqcc(struct b43_wldev *dev, u16 a, u16 b)
1380 {
1381         u16 tmp[2];
1382
1383         tmp[0] = a;
1384         tmp[1] = b;
1385         b43_lptab_write_bulk(dev, B43_LPTAB16(0, 80), 2, tmp);
1386 }
1387
1388 static void lpphy_set_tx_power_by_index(struct b43_wldev *dev, u8 index)
1389 {
1390         struct b43_phy_lp *lpphy = dev->phy.lp;
1391         struct lpphy_tx_gains gains;
1392         u32 iq_comp, tx_gain, coeff, rf_power;
1393
1394         lpphy->tx_pwr_idx_over = index;
1395         lpphy_read_tx_pctl_mode_from_hardware(dev);
1396         if (lpphy->txpctl_mode != B43_LPPHY_TXPCTL_OFF)
1397                 lpphy_set_tx_power_control(dev, B43_LPPHY_TXPCTL_SW);
1398         if (dev->phy.rev >= 2) {
1399                 iq_comp = b43_lptab_read(dev, B43_LPTAB32(7, index + 320));
1400                 tx_gain = b43_lptab_read(dev, B43_LPTAB32(7, index + 192));
1401                 gains.pad = (tx_gain >> 16) & 0xFF;
1402                 gains.gm = tx_gain & 0xFF;
1403                 gains.pga = (tx_gain >> 8) & 0xFF;
1404                 gains.dac = (iq_comp >> 28) & 0xFF;
1405                 lpphy_set_tx_gains(dev, gains);
1406         } else {
1407                 iq_comp = b43_lptab_read(dev, B43_LPTAB32(10, index + 320));
1408                 tx_gain = b43_lptab_read(dev, B43_LPTAB32(10, index + 192));
1409                 b43_phy_maskset(dev, B43_LPPHY_TX_GAIN_CTL_OVERRIDE_VAL,
1410                                 0xF800, (tx_gain >> 4) & 0x7FFF);
1411                 lpphy_set_dac_gain(dev, tx_gain & 0x7);
1412                 lpphy_set_pa_gain(dev, (tx_gain >> 24) & 0x7F);
1413         }
1414         lpphy_set_bb_mult(dev, (iq_comp >> 20) & 0xFF);
1415         lpphy_set_tx_iqcc(dev, (iq_comp >> 10) & 0x3FF, iq_comp & 0x3FF);
1416         if (dev->phy.rev >= 2) {
1417                 coeff = b43_lptab_read(dev, B43_LPTAB32(7, index + 448));
1418         } else {
1419                 coeff = b43_lptab_read(dev, B43_LPTAB32(10, index + 448));
1420         }
1421         b43_lptab_write(dev, B43_LPTAB16(0, 85), coeff & 0xFFFF);
1422         if (dev->phy.rev >= 2) {
1423                 rf_power = b43_lptab_read(dev, B43_LPTAB32(7, index + 576));
1424                 b43_phy_maskset(dev, B43_LPPHY_RF_PWR_OVERRIDE, 0xFF00,
1425                                 rf_power & 0xFFFF);//SPEC FIXME mask & set != 0
1426         }
1427         lpphy_enable_tx_gain_override(dev);
1428 }
1429
1430 static void lpphy_btcoex_override(struct b43_wldev *dev)
1431 {
1432         b43_write16(dev, B43_MMIO_BTCOEX_CTL, 0x3);
1433         b43_write16(dev, B43_MMIO_BTCOEX_TXCTL, 0xFF);
1434 }
1435
1436 static void b43_lpphy_op_software_rfkill(struct b43_wldev *dev,
1437                                          bool blocked)
1438 {
1439         //TODO check MAC control register
1440         if (blocked) {
1441                 if (dev->phy.rev >= 2) {
1442                         b43_phy_mask(dev, B43_LPPHY_RF_OVERRIDE_VAL_0, 0x83FF);
1443                         b43_phy_set(dev, B43_LPPHY_RF_OVERRIDE_0, 0x1F00);
1444                         b43_phy_mask(dev, B43_LPPHY_AFE_DDFS, 0x80FF);
1445                         b43_phy_mask(dev, B43_LPPHY_RF_OVERRIDE_2_VAL, 0xDFFF);
1446                         b43_phy_set(dev, B43_LPPHY_RF_OVERRIDE_2, 0x0808);
1447                 } else {
1448                         b43_phy_mask(dev, B43_LPPHY_RF_OVERRIDE_VAL_0, 0xE0FF);
1449                         b43_phy_set(dev, B43_LPPHY_RF_OVERRIDE_0, 0x1F00);
1450                         b43_phy_mask(dev, B43_LPPHY_RF_OVERRIDE_2_VAL, 0xFCFF);
1451                         b43_phy_set(dev, B43_LPPHY_RF_OVERRIDE_2, 0x0018);
1452                 }
1453         } else {
1454                 b43_phy_mask(dev, B43_LPPHY_RF_OVERRIDE_0, 0xE0FF);
1455                 if (dev->phy.rev >= 2)
1456                         b43_phy_mask(dev, B43_LPPHY_RF_OVERRIDE_2, 0xF7F7);
1457                 else
1458                         b43_phy_mask(dev, B43_LPPHY_RF_OVERRIDE_2, 0xFFE7);
1459         }
1460 }
1461
1462 /* This was previously called lpphy_japan_filter */
1463 static void lpphy_set_analog_filter(struct b43_wldev *dev, int channel)
1464 {
1465         struct b43_phy_lp *lpphy = dev->phy.lp;
1466         u16 tmp = (channel == 14); //SPEC FIXME check japanwidefilter!
1467
1468         if (dev->phy.rev < 2) { //SPEC FIXME Isn't this rev0/1-specific?
1469                 b43_phy_maskset(dev, B43_LPPHY_LP_PHY_CTL, 0xFCFF, tmp << 9);
1470                 if ((dev->phy.rev == 1) && (lpphy->rc_cap))
1471                         lpphy_set_rc_cap(dev);
1472         } else {
1473                 b43_radio_write(dev, B2063_TX_BB_SP3, 0x3F);
1474         }
1475 }
1476
1477 static void lpphy_set_tssi_mux(struct b43_wldev *dev, enum tssi_mux_mode mode)
1478 {
1479         if (mode != TSSI_MUX_EXT) {
1480                 b43_radio_set(dev, B2063_PA_SP1, 0x2);
1481                 b43_phy_set(dev, B43_PHY_OFDM(0xF3), 0x1000);
1482                 b43_radio_write(dev, B2063_PA_CTL10, 0x51);
1483                 if (mode == TSSI_MUX_POSTPA) {
1484                         b43_radio_mask(dev, B2063_PA_SP1, 0xFFFE);
1485                         b43_phy_mask(dev, B43_LPPHY_AFE_CTL_OVRVAL, 0xFFC7);
1486                 } else {
1487                         b43_radio_maskset(dev, B2063_PA_SP1, 0xFFFE, 0x1);
1488                         b43_phy_maskset(dev, B43_LPPHY_AFE_CTL_OVRVAL,
1489                                         0xFFC7, 0x20);
1490                 }
1491         } else {
1492                 B43_WARN_ON(1);
1493         }
1494 }
1495
1496 static void lpphy_tx_pctl_init_hw(struct b43_wldev *dev)
1497 {
1498         u16 tmp;
1499         int i;
1500
1501         //SPEC TODO Call LP PHY Clear TX Power offsets
1502         for (i = 0; i < 64; i++) {
1503                 if (dev->phy.rev >= 2)
1504                         b43_lptab_write(dev, B43_LPTAB32(7, i + 1), i);
1505                 else
1506                         b43_lptab_write(dev, B43_LPTAB32(10, i + 1), i);
1507         }
1508
1509         b43_phy_maskset(dev, B43_LPPHY_TX_PWR_CTL_NNUM, 0xFF00, 0xFF);
1510         b43_phy_maskset(dev, B43_LPPHY_TX_PWR_CTL_NNUM, 0x8FFF, 0x5000);
1511         b43_phy_maskset(dev, B43_LPPHY_TX_PWR_CTL_IDLETSSI, 0xFFC0, 0x1F);
1512         if (dev->phy.rev < 2) {
1513                 b43_phy_mask(dev, B43_LPPHY_LP_PHY_CTL, 0xEFFF);
1514                 b43_phy_maskset(dev, B43_LPPHY_LP_PHY_CTL, 0xDFFF, 0x2000);
1515         } else {
1516                 b43_phy_mask(dev, B43_PHY_OFDM(0x103), 0xFFFE);
1517                 b43_phy_maskset(dev, B43_PHY_OFDM(0x103), 0xFFFB, 0x4);
1518                 b43_phy_maskset(dev, B43_PHY_OFDM(0x103), 0xFFEF, 0x10);
1519                 b43_radio_maskset(dev, B2063_IQ_CALIB_CTL2, 0xF3, 0x1);
1520                 lpphy_set_tssi_mux(dev, TSSI_MUX_POSTPA);
1521         }
1522         b43_phy_maskset(dev, B43_LPPHY_TX_PWR_CTL_IDLETSSI, 0x7FFF, 0x8000);
1523         b43_phy_mask(dev, B43_LPPHY_TX_PWR_CTL_DELTAPWR_LIMIT, 0xFF);
1524         b43_phy_write(dev, B43_LPPHY_TX_PWR_CTL_DELTAPWR_LIMIT, 0xA);
1525         b43_phy_maskset(dev, B43_LPPHY_TX_PWR_CTL_CMD,
1526                         ~B43_LPPHY_TX_PWR_CTL_CMD_MODE & 0xFFFF,
1527                         B43_LPPHY_TX_PWR_CTL_CMD_MODE_OFF);
1528         b43_phy_mask(dev, B43_LPPHY_TX_PWR_CTL_NNUM, 0xF8FF);
1529         b43_phy_maskset(dev, B43_LPPHY_TX_PWR_CTL_CMD,
1530                         ~B43_LPPHY_TX_PWR_CTL_CMD_MODE & 0xFFFF,
1531                         B43_LPPHY_TX_PWR_CTL_CMD_MODE_SW);
1532
1533         if (dev->phy.rev < 2) {
1534                 b43_phy_maskset(dev, B43_LPPHY_RF_OVERRIDE_0, 0xEFFF, 0x1000);
1535                 b43_phy_mask(dev, B43_LPPHY_RF_OVERRIDE_VAL_0, 0xEFFF);
1536         } else {
1537                 lpphy_set_tx_power_by_index(dev, 0x7F);
1538         }
1539
1540         b43_dummy_transmission(dev, true, true);
1541
1542         tmp = b43_phy_read(dev, B43_LPPHY_TX_PWR_CTL_STAT);
1543         if (tmp & 0x8000) {
1544                 b43_phy_maskset(dev, B43_LPPHY_TX_PWR_CTL_IDLETSSI,
1545                                 0xFFC0, (tmp & 0xFF) - 32);
1546         }
1547
1548         b43_phy_mask(dev, B43_LPPHY_RF_OVERRIDE_0, 0xEFFF);
1549
1550         // (SPEC?) TODO Set "Target TX frequency" variable to 0
1551         // SPEC FIXME "Set BB Multiplier to 0xE000" impossible - bb_mult is u8!
1552 }
1553
1554 static void lpphy_tx_pctl_init_sw(struct b43_wldev *dev)
1555 {
1556         struct lpphy_tx_gains gains;
1557
1558         if (b43_current_band(dev->wl) == IEEE80211_BAND_2GHZ) {
1559                 gains.gm = 4;
1560                 gains.pad = 12;
1561                 gains.pga = 12;
1562                 gains.dac = 0;
1563         } else {
1564                 gains.gm = 7;
1565                 gains.pad = 14;
1566                 gains.pga = 15;
1567                 gains.dac = 0;
1568         }
1569         lpphy_set_tx_gains(dev, gains);
1570         lpphy_set_bb_mult(dev, 150);
1571 }
1572
1573 /* Initialize TX power control */
1574 static void lpphy_tx_pctl_init(struct b43_wldev *dev)
1575 {
1576         if (0/*FIXME HWPCTL capable */) {
1577                 lpphy_tx_pctl_init_hw(dev);
1578         } else { /* This device is only software TX power control capable. */
1579                 lpphy_tx_pctl_init_sw(dev);
1580         }
1581 }
1582
1583 static void lpphy_pr41573_workaround(struct b43_wldev *dev)
1584 {
1585         struct b43_phy_lp *lpphy = dev->phy.lp;
1586         u32 *saved_tab;
1587         const unsigned int saved_tab_size = 256;
1588         enum b43_lpphy_txpctl_mode txpctl_mode;
1589         s8 tx_pwr_idx_over;
1590         u16 tssi_npt, tssi_idx;
1591
1592         saved_tab = kcalloc(saved_tab_size, sizeof(saved_tab[0]), GFP_KERNEL);
1593         if (!saved_tab) {
1594                 b43err(dev->wl, "PR41573 failed. Out of memory!\n");
1595                 return;
1596         }
1597
1598         lpphy_read_tx_pctl_mode_from_hardware(dev);
1599         txpctl_mode = lpphy->txpctl_mode;
1600         tx_pwr_idx_over = lpphy->tx_pwr_idx_over;
1601         tssi_npt = lpphy->tssi_npt;
1602         tssi_idx = lpphy->tssi_idx;
1603
1604         if (dev->phy.rev < 2) {
1605                 b43_lptab_read_bulk(dev, B43_LPTAB32(10, 0x140),
1606                                     saved_tab_size, saved_tab);
1607         } else {
1608                 b43_lptab_read_bulk(dev, B43_LPTAB32(7, 0x140),
1609                                     saved_tab_size, saved_tab);
1610         }
1611         //FIXME PHY reset
1612         lpphy_table_init(dev); //FIXME is table init needed?
1613         lpphy_baseband_init(dev);
1614         lpphy_tx_pctl_init(dev);
1615         b43_lpphy_op_software_rfkill(dev, false);
1616         lpphy_set_tx_power_control(dev, B43_LPPHY_TXPCTL_OFF);
1617         if (dev->phy.rev < 2) {
1618                 b43_lptab_write_bulk(dev, B43_LPTAB32(10, 0x140),
1619                                      saved_tab_size, saved_tab);
1620         } else {
1621                 b43_lptab_write_bulk(dev, B43_LPTAB32(7, 0x140),
1622                                      saved_tab_size, saved_tab);
1623         }
1624         b43_write16(dev, B43_MMIO_CHANNEL, lpphy->channel);
1625         lpphy->tssi_npt = tssi_npt;
1626         lpphy->tssi_idx = tssi_idx;
1627         lpphy_set_analog_filter(dev, lpphy->channel);
1628         if (tx_pwr_idx_over != -1)
1629                 lpphy_set_tx_power_by_index(dev, tx_pwr_idx_over);
1630         if (lpphy->rc_cap)
1631                 lpphy_set_rc_cap(dev);
1632         b43_lpphy_op_set_rx_antenna(dev, lpphy->antenna);
1633         lpphy_set_tx_power_control(dev, txpctl_mode);
1634         kfree(saved_tab);
1635 }
1636
1637 struct lpphy_rx_iq_comp { u8 chan; s8 c1, c0; };
1638
1639 static const struct lpphy_rx_iq_comp lpphy_5354_iq_table[] = {
1640         { .chan = 1, .c1 = -66, .c0 = 15, },
1641         { .chan = 2, .c1 = -66, .c0 = 15, },
1642         { .chan = 3, .c1 = -66, .c0 = 15, },
1643         { .chan = 4, .c1 = -66, .c0 = 15, },
1644         { .chan = 5, .c1 = -66, .c0 = 15, },
1645         { .chan = 6, .c1 = -66, .c0 = 15, },
1646         { .chan = 7, .c1 = -66, .c0 = 14, },
1647         { .chan = 8, .c1 = -66, .c0 = 14, },
1648         { .chan = 9, .c1 = -66, .c0 = 14, },
1649         { .chan = 10, .c1 = -66, .c0 = 14, },
1650         { .chan = 11, .c1 = -66, .c0 = 14, },
1651         { .chan = 12, .c1 = -66, .c0 = 13, },
1652         { .chan = 13, .c1 = -66, .c0 = 13, },
1653         { .chan = 14, .c1 = -66, .c0 = 13, },
1654 };
1655
1656 static const struct lpphy_rx_iq_comp lpphy_rev0_1_iq_table[] = {
1657         { .chan = 1, .c1 = -64, .c0 = 13, },
1658         { .chan = 2, .c1 = -64, .c0 = 13, },
1659         { .chan = 3, .c1 = -64, .c0 = 13, },
1660         { .chan = 4, .c1 = -64, .c0 = 13, },
1661         { .chan = 5, .c1 = -64, .c0 = 12, },
1662         { .chan = 6, .c1 = -64, .c0 = 12, },
1663         { .chan = 7, .c1 = -64, .c0 = 12, },
1664         { .chan = 8, .c1 = -64, .c0 = 12, },
1665         { .chan = 9, .c1 = -64, .c0 = 12, },
1666         { .chan = 10, .c1 = -64, .c0 = 11, },
1667         { .chan = 11, .c1 = -64, .c0 = 11, },
1668         { .chan = 12, .c1 = -64, .c0 = 11, },
1669         { .chan = 13, .c1 = -64, .c0 = 11, },
1670         { .chan = 14, .c1 = -64, .c0 = 10, },
1671         { .chan = 34, .c1 = -62, .c0 = 24, },
1672         { .chan = 38, .c1 = -62, .c0 = 24, },
1673         { .chan = 42, .c1 = -62, .c0 = 24, },
1674         { .chan = 46, .c1 = -62, .c0 = 23, },
1675         { .chan = 36, .c1 = -62, .c0 = 24, },
1676         { .chan = 40, .c1 = -62, .c0 = 24, },
1677         { .chan = 44, .c1 = -62, .c0 = 23, },
1678         { .chan = 48, .c1 = -62, .c0 = 23, },
1679         { .chan = 52, .c1 = -62, .c0 = 23, },
1680         { .chan = 56, .c1 = -62, .c0 = 22, },
1681         { .chan = 60, .c1 = -62, .c0 = 22, },
1682         { .chan = 64, .c1 = -62, .c0 = 22, },
1683         { .chan = 100, .c1 = -62, .c0 = 16, },
1684         { .chan = 104, .c1 = -62, .c0 = 16, },
1685         { .chan = 108, .c1 = -62, .c0 = 15, },
1686         { .chan = 112, .c1 = -62, .c0 = 14, },
1687         { .chan = 116, .c1 = -62, .c0 = 14, },
1688         { .chan = 120, .c1 = -62, .c0 = 13, },
1689         { .chan = 124, .c1 = -62, .c0 = 12, },
1690         { .chan = 128, .c1 = -62, .c0 = 12, },
1691         { .chan = 132, .c1 = -62, .c0 = 12, },
1692         { .chan = 136, .c1 = -62, .c0 = 11, },
1693         { .chan = 140, .c1 = -62, .c0 = 10, },
1694         { .chan = 149, .c1 = -61, .c0 = 9, },
1695         { .chan = 153, .c1 = -61, .c0 = 9, },
1696         { .chan = 157, .c1 = -61, .c0 = 9, },
1697         { .chan = 161, .c1 = -61, .c0 = 8, },
1698         { .chan = 165, .c1 = -61, .c0 = 8, },
1699         { .chan = 184, .c1 = -62, .c0 = 25, },
1700         { .chan = 188, .c1 = -62, .c0 = 25, },
1701         { .chan = 192, .c1 = -62, .c0 = 25, },
1702         { .chan = 196, .c1 = -62, .c0 = 25, },
1703         { .chan = 200, .c1 = -62, .c0 = 25, },
1704         { .chan = 204, .c1 = -62, .c0 = 25, },
1705         { .chan = 208, .c1 = -62, .c0 = 25, },
1706         { .chan = 212, .c1 = -62, .c0 = 25, },
1707         { .chan = 216, .c1 = -62, .c0 = 26, },
1708 };
1709
1710 static const struct lpphy_rx_iq_comp lpphy_rev2plus_iq_comp = {
1711         .chan = 0,
1712         .c1 = -64,
1713         .c0 = 0,
1714 };
1715
1716 static int lpphy_calc_rx_iq_comp(struct b43_wldev *dev, u16 samples)
1717 {
1718         struct lpphy_iq_est iq_est;
1719         u16 c0, c1;
1720         int prod, ipwr, qpwr, prod_msb, q_msb, tmp1, tmp2, tmp3, tmp4, ret;
1721
1722         c1 = b43_phy_read(dev, B43_LPPHY_RX_COMP_COEFF_S);
1723         c0 = c1 >> 8;
1724         c1 |= 0xFF;
1725
1726         b43_phy_maskset(dev, B43_LPPHY_RX_COMP_COEFF_S, 0xFF00, 0x00C0);
1727         b43_phy_mask(dev, B43_LPPHY_RX_COMP_COEFF_S, 0x00FF);
1728
1729         ret = lpphy_rx_iq_est(dev, samples, 32, &iq_est);
1730         if (!ret)
1731                 goto out;
1732
1733         prod = iq_est.iq_prod;
1734         ipwr = iq_est.i_pwr;
1735         qpwr = iq_est.q_pwr;
1736
1737         if (ipwr + qpwr < 2) {
1738                 ret = 0;
1739                 goto out;
1740         }
1741
1742         prod_msb = fls(abs(prod));
1743         q_msb = fls(abs(qpwr));
1744         tmp1 = prod_msb - 20;
1745
1746         if (tmp1 >= 0) {
1747                 tmp3 = ((prod << (30 - prod_msb)) + (ipwr >> (1 + tmp1))) /
1748                         (ipwr >> tmp1);
1749         } else {
1750                 tmp3 = ((prod << (30 - prod_msb)) + (ipwr << (-1 - tmp1))) /
1751                         (ipwr << -tmp1);
1752         }
1753
1754         tmp2 = q_msb - 11;
1755
1756         if (tmp2 >= 0)
1757                 tmp4 = (qpwr << (31 - q_msb)) / (ipwr >> tmp2);
1758         else
1759                 tmp4 = (qpwr << (31 - q_msb)) / (ipwr << -tmp2);
1760
1761         tmp4 -= tmp3 * tmp3;
1762         tmp4 = -int_sqrt(tmp4);
1763
1764         c0 = tmp3 >> 3;
1765         c1 = tmp4 >> 4;
1766
1767 out:
1768         b43_phy_maskset(dev, B43_LPPHY_RX_COMP_COEFF_S, 0xFF00, c1);
1769         b43_phy_maskset(dev, B43_LPPHY_RX_COMP_COEFF_S, 0x00FF, c0 << 8);
1770         return ret;
1771 }
1772
1773 static void lpphy_run_samples(struct b43_wldev *dev, u16 samples, u16 loops,
1774                               u16 wait)
1775 {
1776         b43_phy_maskset(dev, B43_LPPHY_SMPL_PLAY_BUFFER_CTL,
1777                         0xFFC0, samples - 1);
1778         if (loops != 0xFFFF)
1779                 loops--;
1780         b43_phy_maskset(dev, B43_LPPHY_SMPL_PLAY_COUNT, 0xF000, loops);
1781         b43_phy_maskset(dev, B43_LPPHY_SMPL_PLAY_BUFFER_CTL, 0x3F, wait << 6);
1782         b43_phy_set(dev, B43_LPPHY_A_PHY_CTL_ADDR, 0x1);
1783 }
1784
1785 //SPEC FIXME what does a negative freq mean?
1786 static void lpphy_start_tx_tone(struct b43_wldev *dev, s32 freq, u16 max)
1787 {
1788         struct b43_phy_lp *lpphy = dev->phy.lp;
1789         u16 buf[64];
1790         int i, samples = 0, angle = 0;
1791         int rotation = (((36 * freq) / 20) << 16) / 100;
1792         struct b43_c32 sample;
1793
1794         lpphy->tx_tone_freq = freq;
1795
1796         if (freq) {
1797                 /* Find i for which abs(freq) integrally divides 20000 * i */
1798                 for (i = 1; samples * abs(freq) != 20000 * i; i++) {
1799                         samples = (20000 * i) / abs(freq);
1800                         if(B43_WARN_ON(samples > 63))
1801                                 return;
1802                 }
1803         } else {
1804                 samples = 2;
1805         }
1806
1807         for (i = 0; i < samples; i++) {
1808                 sample = b43_cordic(angle);
1809                 angle += rotation;
1810                 buf[i] = CORDIC_CONVERT((sample.i * max) & 0xFF) << 8;
1811                 buf[i] |= CORDIC_CONVERT((sample.q * max) & 0xFF);
1812         }
1813
1814         b43_lptab_write_bulk(dev, B43_LPTAB16(5, 0), samples, buf);
1815
1816         lpphy_run_samples(dev, samples, 0xFFFF, 0);
1817 }
1818
1819 static void lpphy_stop_tx_tone(struct b43_wldev *dev)
1820 {
1821         struct b43_phy_lp *lpphy = dev->phy.lp;
1822         int i;
1823
1824         lpphy->tx_tone_freq = 0;
1825
1826         b43_phy_mask(dev, B43_LPPHY_SMPL_PLAY_COUNT, 0xF000);
1827         for (i = 0; i < 31; i++) {
1828                 if (!(b43_phy_read(dev, B43_LPPHY_A_PHY_CTL_ADDR) & 0x1))
1829                         break;
1830                 udelay(100);
1831         }
1832 }
1833
1834
1835 static void lpphy_papd_cal(struct b43_wldev *dev, struct lpphy_tx_gains gains,
1836                            int mode, bool useindex, u8 index)
1837 {
1838         //TODO
1839 }
1840
1841 static void lpphy_papd_cal_txpwr(struct b43_wldev *dev)
1842 {
1843         struct b43_phy_lp *lpphy = dev->phy.lp;
1844         struct lpphy_tx_gains gains, oldgains;
1845         int old_txpctl, old_afe_ovr, old_rf, old_bbmult;
1846
1847         lpphy_read_tx_pctl_mode_from_hardware(dev);
1848         old_txpctl = lpphy->txpctl_mode;
1849         old_afe_ovr = b43_phy_read(dev, B43_LPPHY_AFE_CTL_OVR) & 0x40;
1850         if (old_afe_ovr)
1851                 oldgains = lpphy_get_tx_gains(dev);
1852         old_rf = b43_phy_read(dev, B43_LPPHY_RF_PWR_OVERRIDE) & 0xFF;
1853         old_bbmult = lpphy_get_bb_mult(dev);
1854
1855         lpphy_set_tx_power_control(dev, B43_LPPHY_TXPCTL_OFF);
1856
1857         if (dev->dev->chip_id == 0x4325 && dev->dev->chip_rev == 0)
1858                 lpphy_papd_cal(dev, gains, 0, 1, 30);
1859         else
1860                 lpphy_papd_cal(dev, gains, 0, 1, 65);
1861
1862         if (old_afe_ovr)
1863                 lpphy_set_tx_gains(dev, oldgains);
1864         lpphy_set_bb_mult(dev, old_bbmult);
1865         lpphy_set_tx_power_control(dev, old_txpctl);
1866         b43_phy_maskset(dev, B43_LPPHY_RF_PWR_OVERRIDE, 0xFF00, old_rf);
1867 }
1868
1869 static int lpphy_rx_iq_cal(struct b43_wldev *dev, bool noise, bool tx,
1870                             bool rx, bool pa, struct lpphy_tx_gains *gains)
1871 {
1872         struct b43_phy_lp *lpphy = dev->phy.lp;
1873         const struct lpphy_rx_iq_comp *iqcomp = NULL;
1874         struct lpphy_tx_gains nogains, oldgains;
1875         u16 tmp;
1876         int i, ret;
1877
1878         memset(&nogains, 0, sizeof(nogains));
1879         memset(&oldgains, 0, sizeof(oldgains));
1880
1881         if (dev->dev->chip_id == 0x5354) {
1882                 for (i = 0; i < ARRAY_SIZE(lpphy_5354_iq_table); i++) {
1883                         if (lpphy_5354_iq_table[i].chan == lpphy->channel) {
1884                                 iqcomp = &lpphy_5354_iq_table[i];
1885                         }
1886                 }
1887         } else if (dev->phy.rev >= 2) {
1888                 iqcomp = &lpphy_rev2plus_iq_comp;
1889         } else {
1890                 for (i = 0; i < ARRAY_SIZE(lpphy_rev0_1_iq_table); i++) {
1891                         if (lpphy_rev0_1_iq_table[i].chan == lpphy->channel) {
1892                                 iqcomp = &lpphy_rev0_1_iq_table[i];
1893                         }
1894                 }
1895         }
1896
1897         if (B43_WARN_ON(!iqcomp))
1898                 return 0;
1899
1900         b43_phy_maskset(dev, B43_LPPHY_RX_COMP_COEFF_S, 0xFF00, iqcomp->c1);
1901         b43_phy_maskset(dev, B43_LPPHY_RX_COMP_COEFF_S,
1902                         0x00FF, iqcomp->c0 << 8);
1903
1904         if (noise) {
1905                 tx = true;
1906                 rx = false;
1907                 pa = false;
1908         }
1909
1910         lpphy_set_trsw_over(dev, tx, rx);
1911
1912         if (b43_current_band(dev->wl) == IEEE80211_BAND_2GHZ) {
1913                 b43_phy_set(dev, B43_LPPHY_RF_OVERRIDE_0, 0x8);
1914                 b43_phy_maskset(dev, B43_LPPHY_RF_OVERRIDE_VAL_0,
1915                                 0xFFF7, pa << 3);
1916         } else {
1917                 b43_phy_set(dev, B43_LPPHY_RF_OVERRIDE_0, 0x20);
1918                 b43_phy_maskset(dev, B43_LPPHY_RF_OVERRIDE_VAL_0,
1919                                 0xFFDF, pa << 5);
1920         }
1921
1922         tmp = b43_phy_read(dev, B43_LPPHY_AFE_CTL_OVR) & 0x40;
1923
1924         if (noise)
1925                 lpphy_set_rx_gain(dev, 0x2D5D);
1926         else {
1927                 if (tmp)
1928                         oldgains = lpphy_get_tx_gains(dev);
1929                 if (!gains)
1930                         gains = &nogains;
1931                 lpphy_set_tx_gains(dev, *gains);
1932         }
1933
1934         b43_phy_mask(dev, B43_LPPHY_AFE_CTL_OVR, 0xFFFE);
1935         b43_phy_mask(dev, B43_LPPHY_AFE_CTL_OVRVAL, 0xFFFE);
1936         b43_phy_set(dev, B43_LPPHY_RF_OVERRIDE_0, 0x800);
1937         b43_phy_set(dev, B43_LPPHY_RF_OVERRIDE_VAL_0, 0x800);
1938         lpphy_set_deaf(dev, false);
1939         if (noise)
1940                 ret = lpphy_calc_rx_iq_comp(dev, 0xFFF0);
1941         else {
1942                 lpphy_start_tx_tone(dev, 4000, 100);
1943                 ret = lpphy_calc_rx_iq_comp(dev, 0x4000);
1944                 lpphy_stop_tx_tone(dev);
1945         }
1946         lpphy_clear_deaf(dev, false);
1947         b43_phy_mask(dev, B43_LPPHY_RF_OVERRIDE_0, 0xFFFC);
1948         b43_phy_mask(dev, B43_LPPHY_RF_OVERRIDE_0, 0xFFF7);
1949         b43_phy_mask(dev, B43_LPPHY_RF_OVERRIDE_0, 0xFFDF);
1950         if (!noise) {
1951                 if (tmp)
1952                         lpphy_set_tx_gains(dev, oldgains);
1953                 else
1954                         lpphy_disable_tx_gain_override(dev);
1955         }
1956         lpphy_disable_rx_gain_override(dev);
1957         b43_phy_mask(dev, B43_LPPHY_AFE_CTL_OVR, 0xFFFE);
1958         b43_phy_mask(dev, B43_LPPHY_AFE_CTL_OVRVAL, 0xF7FF);
1959         return ret;
1960 }
1961
1962 static void lpphy_calibration(struct b43_wldev *dev)
1963 {
1964         struct b43_phy_lp *lpphy = dev->phy.lp;
1965         enum b43_lpphy_txpctl_mode saved_pctl_mode;
1966         bool full_cal = false;
1967
1968         if (lpphy->full_calib_chan != lpphy->channel) {
1969                 full_cal = true;
1970                 lpphy->full_calib_chan = lpphy->channel;
1971         }
1972
1973         b43_mac_suspend(dev);
1974
1975         lpphy_btcoex_override(dev);
1976         if (dev->phy.rev >= 2)
1977                 lpphy_save_dig_flt_state(dev);
1978         lpphy_read_tx_pctl_mode_from_hardware(dev);
1979         saved_pctl_mode = lpphy->txpctl_mode;
1980         lpphy_set_tx_power_control(dev, B43_LPPHY_TXPCTL_OFF);
1981         //TODO Perform transmit power table I/Q LO calibration
1982         if ((dev->phy.rev == 0) && (saved_pctl_mode != B43_LPPHY_TXPCTL_OFF))
1983                 lpphy_pr41573_workaround(dev);
1984         if ((dev->phy.rev >= 2) && full_cal) {
1985                 lpphy_papd_cal_txpwr(dev);
1986         }
1987         lpphy_set_tx_power_control(dev, saved_pctl_mode);
1988         if (dev->phy.rev >= 2)
1989                 lpphy_restore_dig_flt_state(dev);
1990         lpphy_rx_iq_cal(dev, true, true, false, false, NULL);
1991
1992         b43_mac_enable(dev);
1993 }
1994
1995 static u16 b43_lpphy_op_read(struct b43_wldev *dev, u16 reg)
1996 {
1997         b43_write16(dev, B43_MMIO_PHY_CONTROL, reg);
1998         return b43_read16(dev, B43_MMIO_PHY_DATA);
1999 }
2000
2001 static void b43_lpphy_op_write(struct b43_wldev *dev, u16 reg, u16 value)
2002 {
2003         b43_write16(dev, B43_MMIO_PHY_CONTROL, reg);
2004         b43_write16(dev, B43_MMIO_PHY_DATA, value);
2005 }
2006
2007 static void b43_lpphy_op_maskset(struct b43_wldev *dev, u16 reg, u16 mask,
2008                                  u16 set)
2009 {
2010         b43_write16(dev, B43_MMIO_PHY_CONTROL, reg);
2011         b43_write16(dev, B43_MMIO_PHY_DATA,
2012                     (b43_read16(dev, B43_MMIO_PHY_DATA) & mask) | set);
2013 }
2014
2015 static u16 b43_lpphy_op_radio_read(struct b43_wldev *dev, u16 reg)
2016 {
2017         /* Register 1 is a 32-bit register. */
2018         B43_WARN_ON(reg == 1);
2019         /* LP-PHY needs a special bit set for read access */
2020         if (dev->phy.rev < 2) {
2021                 if (reg != 0x4001)
2022                         reg |= 0x100;
2023         } else
2024                 reg |= 0x200;
2025
2026         b43_write16(dev, B43_MMIO_RADIO_CONTROL, reg);
2027         return b43_read16(dev, B43_MMIO_RADIO_DATA_LOW);
2028 }
2029
2030 static void b43_lpphy_op_radio_write(struct b43_wldev *dev, u16 reg, u16 value)
2031 {
2032         /* Register 1 is a 32-bit register. */
2033         B43_WARN_ON(reg == 1);
2034
2035         b43_write16(dev, B43_MMIO_RADIO_CONTROL, reg);
2036         b43_write16(dev, B43_MMIO_RADIO_DATA_LOW, value);
2037 }
2038
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2044
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2370         { .channel = 184, .freq = 4920, .data[0] = 0x6E, .data[1] = 0x0C,
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2373           .data[10] = 0x50, .data[11] = 0x00, },
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2378         { .channel = 192, .freq = 4960, .data[0] = 0x6E, .data[1] = 0x0C,
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2382         { .channel = 196, .freq = 4980, .data[0] = 0x6D, .data[1] = 0x0C,
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2385           .data[10] = 0x40, .data[11] = 0x00, },
2386         { .channel = 200, .freq = 5000, .data[0] = 0x6D, .data[1] = 0x0C,
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2389           .data[10] = 0x40, .data[11] = 0x00, },
2390         { .channel = 204, .freq = 5020, .data[0] = 0x6D, .data[1] = 0x0C,
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2394         { .channel = 208, .freq = 5040, .data[0] = 0x6C, .data[1] = 0x0C,
2395           .data[2] = 0x0C, .data[3] = 0x00, .data[4] = 0x07, .data[5] = 0x09,
2396           .data[6] = 0x0F, .data[7] = 0x0F, .data[8] = 0x77, .data[9] = 0x90,
2397           .data[10] = 0x40, .data[11] = 0x00, },
2398         { .channel = 212, .freq = 5060, .data[0] = 0x6C, .data[1] = 0x0C,
2399           .data[2] = 0x0C, .data[3] = 0x00, .data[4] = 0x06, .data[5] = 0x08,
2400           .data[6] = 0x0F, .data[7] = 0x0F, .data[8] = 0x77, .data[9] = 0x90,
2401           .data[10] = 0x40, .data[11] = 0x00, },
2402         { .channel = 216, .freq = 5080, .data[0] = 0x6C, .data[1] = 0x0C,
2403           .data[2] = 0x0C, .data[3] = 0x00, .data[4] = 0x05, .data[5] = 0x08,
2404           .data[6] = 0x0F, .data[7] = 0x0F, .data[8] = 0x77, .data[9] = 0x90,
2405           .data[10] = 0x40, .data[11] = 0x00, },
2406 };
2407
2408 static void lpphy_b2062_reset_pll_bias(struct b43_wldev *dev)
2409 {
2410         b43_radio_write(dev, B2062_S_RFPLL_CTL2, 0xFF);
2411         udelay(20);
2412         if (dev->dev->chip_id == 0x5354) {
2413                 b43_radio_write(dev, B2062_N_COMM1, 4);
2414                 b43_radio_write(dev, B2062_S_RFPLL_CTL2, 4);
2415         } else {
2416                 b43_radio_write(dev, B2062_S_RFPLL_CTL2, 0);
2417         }
2418         udelay(5);
2419 }
2420
2421 static void lpphy_b2062_vco_calib(struct b43_wldev *dev)
2422 {
2423         b43_radio_write(dev, B2062_S_RFPLL_CTL21, 0x42);
2424         b43_radio_write(dev, B2062_S_RFPLL_CTL21, 0x62);
2425         udelay(200);
2426 }
2427
2428 static int lpphy_b2062_tune(struct b43_wldev *dev,
2429                             unsigned int channel)
2430 {
2431         struct b43_phy_lp *lpphy = dev->phy.lp;
2432         struct ssb_bus *bus = dev->sdev->bus;
2433         const struct b206x_channel *chandata = NULL;
2434         u32 crystal_freq = bus->chipco.pmu.crystalfreq * 1000;
2435         u32 tmp1, tmp2, tmp3, tmp4, tmp5, tmp6, tmp7, tmp8, tmp9;
2436         int i, err = 0;
2437
2438         for (i = 0; i < ARRAY_SIZE(b2062_chantbl); i++) {
2439                 if (b2062_chantbl[i].channel == channel) {
2440                         chandata = &b2062_chantbl[i];
2441                         break;
2442                 }
2443         }
2444
2445         if (B43_WARN_ON(!chandata))
2446                 return -EINVAL;
2447
2448         b43_radio_set(dev, B2062_S_RFPLL_CTL14, 0x04);
2449         b43_radio_write(dev, B2062_N_LGENA_TUNE0, chandata->data[0]);
2450         b43_radio_write(dev, B2062_N_LGENA_TUNE2, chandata->data[1]);
2451         b43_radio_write(dev, B2062_N_LGENA_TUNE3, chandata->data[2]);
2452         b43_radio_write(dev, B2062_N_TX_TUNE, chandata->data[3]);
2453         b43_radio_write(dev, B2062_S_LGENG_CTL1, chandata->data[4]);
2454         b43_radio_write(dev, B2062_N_LGENA_CTL5, chandata->data[5]);
2455         b43_radio_write(dev, B2062_N_LGENA_CTL6, chandata->data[6]);
2456         b43_radio_write(dev, B2062_N_TX_PGA, chandata->data[7]);
2457         b43_radio_write(dev, B2062_N_TX_PAD, chandata->data[8]);
2458
2459         tmp1 = crystal_freq / 1000;
2460         tmp2 = lpphy->pdiv * 1000;
2461         b43_radio_write(dev, B2062_S_RFPLL_CTL33, 0xCC);
2462         b43_radio_write(dev, B2062_S_RFPLL_CTL34, 0x07);
2463         lpphy_b2062_reset_pll_bias(dev);
2464         tmp3 = tmp2 * channel2freq_lp(channel);
2465         if (channel2freq_lp(channel) < 4000)
2466                 tmp3 *= 2;
2467         tmp4 = 48 * tmp1;
2468         tmp6 = tmp3 / tmp4;
2469         tmp7 = tmp3 % tmp4;
2470         b43_radio_write(dev, B2062_S_RFPLL_CTL26, tmp6);
2471         tmp5 = tmp7 * 0x100;
2472         tmp6 = tmp5 / tmp4;
2473         tmp7 = tmp5 % tmp4;
2474         b43_radio_write(dev, B2062_S_RFPLL_CTL27, tmp6);
2475         tmp5 = tmp7 * 0x100;
2476         tmp6 = tmp5 / tmp4;
2477         tmp7 = tmp5 % tmp4;
2478         b43_radio_write(dev, B2062_S_RFPLL_CTL28, tmp6);
2479         tmp5 = tmp7 * 0x100;
2480         tmp6 = tmp5 / tmp4;
2481         tmp7 = tmp5 % tmp4;
2482         b43_radio_write(dev, B2062_S_RFPLL_CTL29, tmp6 + ((2 * tmp7) / tmp4));
2483         tmp8 = b43_radio_read(dev, B2062_S_RFPLL_CTL19);
2484         tmp9 = ((2 * tmp3 * (tmp8 + 1)) + (3 * tmp1)) / (6 * tmp1);
2485         b43_radio_write(dev, B2062_S_RFPLL_CTL23, (tmp9 >> 8) + 16);
2486         b43_radio_write(dev, B2062_S_RFPLL_CTL24, tmp9 & 0xFF);
2487
2488         lpphy_b2062_vco_calib(dev);
2489         if (b43_radio_read(dev, B2062_S_RFPLL_CTL3) & 0x10) {
2490                 b43_radio_write(dev, B2062_S_RFPLL_CTL33, 0xFC);
2491                 b43_radio_write(dev, B2062_S_RFPLL_CTL34, 0);
2492                 lpphy_b2062_reset_pll_bias(dev);
2493                 lpphy_b2062_vco_calib(dev);
2494                 if (b43_radio_read(dev, B2062_S_RFPLL_CTL3) & 0x10)
2495                         err = -EIO;
2496         }
2497
2498         b43_radio_mask(dev, B2062_S_RFPLL_CTL14, ~0x04);
2499         return err;
2500 }
2501
2502 static void lpphy_b2063_vco_calib(struct b43_wldev *dev)
2503 {
2504         u16 tmp;
2505
2506         b43_radio_mask(dev, B2063_PLL_SP1, ~0x40);
2507         tmp = b43_radio_read(dev, B2063_PLL_JTAG_CALNRST) & 0xF8;
2508         b43_radio_write(dev, B2063_PLL_JTAG_CALNRST, tmp);
2509         udelay(1);
2510         b43_radio_write(dev, B2063_PLL_JTAG_CALNRST, tmp | 0x4);
2511         udelay(1);
2512         b43_radio_write(dev, B2063_PLL_JTAG_CALNRST, tmp | 0x6);
2513         udelay(1);
2514         b43_radio_write(dev, B2063_PLL_JTAG_CALNRST, tmp | 0x7);
2515         udelay(300);
2516         b43_radio_set(dev, B2063_PLL_SP1, 0x40);
2517 }
2518
2519 static int lpphy_b2063_tune(struct b43_wldev *dev,
2520                             unsigned int channel)
2521 {
2522         struct ssb_bus *bus = dev->sdev->bus;
2523
2524         static const struct b206x_channel *chandata = NULL;
2525         u32 crystal_freq = bus->chipco.pmu.crystalfreq * 1000;
2526         u32 freqref, vco_freq, val1, val2, val3, timeout, timeoutref, count;
2527         u16 old_comm15, scale;
2528         u32 tmp1, tmp2, tmp3, tmp4, tmp5, tmp6;
2529         int i, div = (crystal_freq <= 26000000 ? 1 : 2);
2530
2531         for (i = 0; i < ARRAY_SIZE(b2063_chantbl); i++) {
2532                 if (b2063_chantbl[i].channel == channel) {
2533                         chandata = &b2063_chantbl[i];
2534                         break;
2535                 }
2536         }
2537
2538         if (B43_WARN_ON(!chandata))
2539                 return -EINVAL;
2540
2541         b43_radio_write(dev, B2063_LOGEN_VCOBUF1, chandata->data[0]);
2542         b43_radio_write(dev, B2063_LOGEN_MIXER2, chandata->data[1]);
2543         b43_radio_write(dev, B2063_LOGEN_BUF2, chandata->data[2]);
2544         b43_radio_write(dev, B2063_LOGEN_RCCR1, chandata->data[3]);
2545         b43_radio_write(dev, B2063_A_RX_1ST3, chandata->data[4]);
2546         b43_radio_write(dev, B2063_A_RX_2ND1, chandata->data[5]);
2547         b43_radio_write(dev, B2063_A_RX_2ND4, chandata->data[6]);
2548         b43_radio_write(dev, B2063_A_RX_2ND7, chandata->data[7]);
2549         b43_radio_write(dev, B2063_A_RX_PS6, chandata->data[8]);
2550         b43_radio_write(dev, B2063_TX_RF_CTL2, chandata->data[9]);
2551         b43_radio_write(dev, B2063_TX_RF_CTL5, chandata->data[10]);
2552         b43_radio_write(dev, B2063_PA_CTL11, chandata->data[11]);
2553
2554         old_comm15 = b43_radio_read(dev, B2063_COMM15);
2555         b43_radio_set(dev, B2063_COMM15, 0x1E);
2556
2557         if (chandata->freq > 4000) /* spec says 2484, but 4000 is safer */
2558                 vco_freq = chandata->freq << 1;
2559         else
2560                 vco_freq = chandata->freq << 2;
2561
2562         freqref = crystal_freq * 3;
2563         val1 = lpphy_qdiv_roundup(crystal_freq, 1000000, 16);
2564         val2 = lpphy_qdiv_roundup(crystal_freq, 1000000 * div, 16);
2565         val3 = lpphy_qdiv_roundup(vco_freq, 3, 16);
2566         timeout = ((((8 * crystal_freq) / (div * 5000000)) + 1) >> 1) - 1;
2567         b43_radio_write(dev, B2063_PLL_JTAG_PLL_VCO_CALIB3, 0x2);
2568         b43_radio_maskset(dev, B2063_PLL_JTAG_PLL_VCO_CALIB6,
2569                           0xFFF8, timeout >> 2);
2570         b43_radio_maskset(dev, B2063_PLL_JTAG_PLL_VCO_CALIB7,
2571                           0xFF9F,timeout << 5);
2572
2573         timeoutref = ((((8 * crystal_freq) / (div * (timeout + 1))) +
2574                                                 999999) / 1000000) + 1;
2575         b43_radio_write(dev, B2063_PLL_JTAG_PLL_VCO_CALIB5, timeoutref);
2576
2577         count = lpphy_qdiv_roundup(val3, val2 + 16, 16);
2578         count *= (timeout + 1) * (timeoutref + 1);
2579         count--;
2580         b43_radio_maskset(dev, B2063_PLL_JTAG_PLL_VCO_CALIB7,
2581                                                 0xF0, count >> 8);
2582         b43_radio_write(dev, B2063_PLL_JTAG_PLL_VCO_CALIB8, count & 0xFF);
2583
2584         tmp1 = ((val3 * 62500) / freqref) << 4;
2585         tmp2 = ((val3 * 62500) % freqref) << 4;
2586         while (tmp2 >= freqref) {
2587                 tmp1++;
2588                 tmp2 -= freqref;
2589         }
2590         b43_radio_maskset(dev, B2063_PLL_JTAG_PLL_SG1, 0xFFE0, tmp1 >> 4);
2591         b43_radio_maskset(dev, B2063_PLL_JTAG_PLL_SG2, 0xFE0F, tmp1 << 4);
2592         b43_radio_maskset(dev, B2063_PLL_JTAG_PLL_SG2, 0xFFF0, tmp1 >> 16);
2593         b43_radio_write(dev, B2063_PLL_JTAG_PLL_SG3, (tmp2 >> 8) & 0xFF);
2594         b43_radio_write(dev, B2063_PLL_JTAG_PLL_SG4, tmp2 & 0xFF);
2595
2596         b43_radio_write(dev, B2063_PLL_JTAG_PLL_LF1, 0xB9);
2597         b43_radio_write(dev, B2063_PLL_JTAG_PLL_LF2, 0x88);
2598         b43_radio_write(dev, B2063_PLL_JTAG_PLL_LF3, 0x28);
2599         b43_radio_write(dev, B2063_PLL_JTAG_PLL_LF4, 0x63);
2600
2601         tmp3 = ((41 * (val3 - 3000)) /1200) + 27;
2602         tmp4 = lpphy_qdiv_roundup(132000 * tmp1, 8451, 16);
2603
2604         if ((tmp4 + tmp3 - 1) / tmp3 > 60) {
2605                 scale = 1;
2606                 tmp5 = ((tmp4 + tmp3) / (tmp3 << 1)) - 8;
2607         } else {
2608                 scale = 0;
2609                 tmp5 = ((tmp4 + (tmp3 >> 1)) / tmp3) - 8;
2610         }
2611         b43_radio_maskset(dev, B2063_PLL_JTAG_PLL_CP2, 0xFFC0, tmp5);
2612         b43_radio_maskset(dev, B2063_PLL_JTAG_PLL_CP2, 0xFFBF, scale << 6);
2613
2614         tmp6 = lpphy_qdiv_roundup(100 * val1, val3, 16);
2615         tmp6 *= (tmp5 * 8) * (scale + 1);
2616         if (tmp6 > 150)
2617                 tmp6 = 0;
2618
2619         b43_radio_maskset(dev, B2063_PLL_JTAG_PLL_CP3, 0xFFE0, tmp6);
2620         b43_radio_maskset(dev, B2063_PLL_JTAG_PLL_CP3, 0xFFDF, scale << 5);
2621
2622         b43_radio_maskset(dev, B2063_PLL_JTAG_PLL_XTAL_12, 0xFFFB, 0x4);
2623         if (crystal_freq > 26000000)
2624                 b43_radio_set(dev, B2063_PLL_JTAG_PLL_XTAL_12, 0x2);
2625         else
2626                 b43_radio_mask(dev, B2063_PLL_JTAG_PLL_XTAL_12, 0xFD);
2627
2628         if (val1 == 45)
2629                 b43_radio_set(dev, B2063_PLL_JTAG_PLL_VCO1, 0x2);
2630         else
2631                 b43_radio_mask(dev, B2063_PLL_JTAG_PLL_VCO1, 0xFD);
2632
2633         b43_radio_set(dev, B2063_PLL_SP2, 0x3);
2634         udelay(1);
2635         b43_radio_mask(dev, B2063_PLL_SP2, 0xFFFC);
2636         lpphy_b2063_vco_calib(dev);
2637         b43_radio_write(dev, B2063_COMM15, old_comm15);
2638
2639         return 0;
2640 }
2641
2642 static int b43_lpphy_op_switch_channel(struct b43_wldev *dev,
2643                                        unsigned int new_channel)
2644 {
2645         struct b43_phy_lp *lpphy = dev->phy.lp;
2646         int err;
2647
2648         if (dev->phy.radio_ver == 0x2063) {
2649                 err = lpphy_b2063_tune(dev, new_channel);
2650                 if (err)
2651                         return err;
2652         } else {
2653                 err = lpphy_b2062_tune(dev, new_channel);
2654                 if (err)
2655                         return err;
2656                 lpphy_set_analog_filter(dev, new_channel);
2657                 lpphy_adjust_gain_table(dev, channel2freq_lp(new_channel));
2658         }
2659
2660         lpphy->channel = new_channel;
2661         b43_write16(dev, B43_MMIO_CHANNEL, new_channel);
2662
2663         return 0;
2664 }
2665
2666 static int b43_lpphy_op_init(struct b43_wldev *dev)
2667 {
2668         int err;
2669
2670         lpphy_read_band_sprom(dev); //FIXME should this be in prepare_structs?
2671         lpphy_baseband_init(dev);
2672         lpphy_radio_init(dev);
2673         lpphy_calibrate_rc(dev);
2674         err = b43_lpphy_op_switch_channel(dev, 7);
2675         if (err) {
2676                 b43dbg(dev->wl, "Switch to channel 7 failed, error = %d.\n",
2677                        err);
2678         }
2679         lpphy_tx_pctl_init(dev);
2680         lpphy_calibration(dev);
2681         //TODO ACI init
2682
2683         return 0;
2684 }
2685
2686 static void b43_lpphy_op_adjust_txpower(struct b43_wldev *dev)
2687 {
2688         //TODO
2689 }
2690
2691 static enum b43_txpwr_result b43_lpphy_op_recalc_txpower(struct b43_wldev *dev,
2692                                                          bool ignore_tssi)
2693 {
2694         //TODO
2695         return B43_TXPWR_RES_DONE;
2696 }
2697
2698 static void b43_lpphy_op_switch_analog(struct b43_wldev *dev, bool on)
2699 {
2700        if (on) {
2701                b43_phy_mask(dev, B43_LPPHY_AFE_CTL_OVR, 0xfff8);
2702        } else {
2703                b43_phy_set(dev, B43_LPPHY_AFE_CTL_OVRVAL, 0x0007);
2704                b43_phy_set(dev, B43_LPPHY_AFE_CTL_OVR, 0x0007);
2705        }
2706 }
2707
2708 static void b43_lpphy_op_pwork_15sec(struct b43_wldev *dev)
2709 {
2710         //TODO
2711 }
2712
2713 const struct b43_phy_operations b43_phyops_lp = {
2714         .allocate               = b43_lpphy_op_allocate,
2715         .free                   = b43_lpphy_op_free,
2716         .prepare_structs        = b43_lpphy_op_prepare_structs,
2717         .init                   = b43_lpphy_op_init,
2718         .phy_read               = b43_lpphy_op_read,
2719         .phy_write              = b43_lpphy_op_write,
2720         .phy_maskset            = b43_lpphy_op_maskset,
2721         .radio_read             = b43_lpphy_op_radio_read,
2722         .radio_write            = b43_lpphy_op_radio_write,
2723         .software_rfkill        = b43_lpphy_op_software_rfkill,
2724         .switch_analog          = b43_lpphy_op_switch_analog,
2725         .switch_channel         = b43_lpphy_op_switch_channel,
2726         .get_default_chan       = b43_lpphy_op_get_default_chan,
2727         .set_rx_antenna         = b43_lpphy_op_set_rx_antenna,
2728         .recalc_txpower         = b43_lpphy_op_recalc_txpower,
2729         .adjust_txpower         = b43_lpphy_op_adjust_txpower,
2730         .pwork_15sec            = b43_lpphy_op_pwork_15sec,
2731         .pwork_60sec            = lpphy_calibration,
2732 };