Merge git://git.kernel.org/pub/scm/linux/kernel/git/davem/sparc-2.6
[linux-2.6.git] / drivers / net / wireless / b43 / phy_lp.c
1 /*
2
3   Broadcom B43 wireless driver
4   IEEE 802.11a/g LP-PHY driver
5
6   Copyright (c) 2008-2009 Michael Buesch <mb@bu3sch.de>
7   Copyright (c) 2009 Gábor Stefanik <netrolller.3d@gmail.com>
8
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13
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22   Boston, MA 02110-1301, USA.
23
24 */
25
26 #include "b43.h"
27 #include "main.h"
28 #include "phy_lp.h"
29 #include "phy_common.h"
30 #include "tables_lpphy.h"
31
32
33 static inline u16 channel2freq_lp(u8 channel)
34 {
35         if (channel < 14)
36                 return (2407 + 5 * channel);
37         else if (channel == 14)
38                 return 2484;
39         else if (channel < 184)
40                 return (5000 + 5 * channel);
41         else
42                 return (4000 + 5 * channel);
43 }
44
45 static unsigned int b43_lpphy_op_get_default_chan(struct b43_wldev *dev)
46 {
47         if (b43_current_band(dev->wl) == IEEE80211_BAND_2GHZ)
48                 return 1;
49         return 36;
50 }
51
52 static int b43_lpphy_op_allocate(struct b43_wldev *dev)
53 {
54         struct b43_phy_lp *lpphy;
55
56         lpphy = kzalloc(sizeof(*lpphy), GFP_KERNEL);
57         if (!lpphy)
58                 return -ENOMEM;
59         dev->phy.lp = lpphy;
60
61         return 0;
62 }
63
64 static void b43_lpphy_op_prepare_structs(struct b43_wldev *dev)
65 {
66         struct b43_phy *phy = &dev->phy;
67         struct b43_phy_lp *lpphy = phy->lp;
68
69         memset(lpphy, 0, sizeof(*lpphy));
70         lpphy->antenna = B43_ANTENNA_DEFAULT;
71
72         //TODO
73 }
74
75 static void b43_lpphy_op_free(struct b43_wldev *dev)
76 {
77         struct b43_phy_lp *lpphy = dev->phy.lp;
78
79         kfree(lpphy);
80         dev->phy.lp = NULL;
81 }
82
83 /* http://bcm-v4.sipsolutions.net/802.11/PHY/LP/ReadBandSrom */
84 static void lpphy_read_band_sprom(struct b43_wldev *dev)
85 {
86         struct b43_phy_lp *lpphy = dev->phy.lp;
87         struct ssb_bus *bus = dev->dev->bus;
88         u16 cckpo, maxpwr;
89         u32 ofdmpo;
90         int i;
91
92         if (b43_current_band(dev->wl) == IEEE80211_BAND_2GHZ) {
93                 lpphy->tx_isolation_med_band = bus->sprom.tri2g;
94                 lpphy->bx_arch = bus->sprom.bxa2g;
95                 lpphy->rx_pwr_offset = bus->sprom.rxpo2g;
96                 lpphy->rssi_vf = bus->sprom.rssismf2g;
97                 lpphy->rssi_vc = bus->sprom.rssismc2g;
98                 lpphy->rssi_gs = bus->sprom.rssisav2g;
99                 lpphy->txpa[0] = bus->sprom.pa0b0;
100                 lpphy->txpa[1] = bus->sprom.pa0b1;
101                 lpphy->txpa[2] = bus->sprom.pa0b2;
102                 maxpwr = bus->sprom.maxpwr_bg;
103                 lpphy->max_tx_pwr_med_band = maxpwr;
104                 cckpo = bus->sprom.cck2gpo;
105                 /*
106                  * We don't read SPROM's opo as specs say. On rev8 SPROMs
107                  * opo == ofdm2gpo and we don't know any SSB with LP-PHY
108                  * and SPROM rev below 8.
109                  */
110                 B43_WARN_ON(bus->sprom.revision < 8);
111                 ofdmpo = bus->sprom.ofdm2gpo;
112                 if (cckpo) {
113                         for (i = 0; i < 4; i++) {
114                                 lpphy->tx_max_rate[i] =
115                                         maxpwr - (ofdmpo & 0xF) * 2;
116                                 ofdmpo >>= 4;
117                         }
118                         ofdmpo = bus->sprom.ofdm2gpo;
119                         for (i = 4; i < 15; i++) {
120                                 lpphy->tx_max_rate[i] =
121                                         maxpwr - (ofdmpo & 0xF) * 2;
122                                 ofdmpo >>= 4;
123                         }
124                 } else {
125                         ofdmpo &= 0xFF;
126                         for (i = 0; i < 4; i++)
127                                 lpphy->tx_max_rate[i] = maxpwr;
128                         for (i = 4; i < 15; i++)
129                                 lpphy->tx_max_rate[i] = maxpwr - ofdmpo;
130                 }
131         } else { /* 5GHz */
132                 lpphy->tx_isolation_low_band = bus->sprom.tri5gl;
133                 lpphy->tx_isolation_med_band = bus->sprom.tri5g;
134                 lpphy->tx_isolation_hi_band = bus->sprom.tri5gh;
135                 lpphy->bx_arch = bus->sprom.bxa5g;
136                 lpphy->rx_pwr_offset = bus->sprom.rxpo5g;
137                 lpphy->rssi_vf = bus->sprom.rssismf5g;
138                 lpphy->rssi_vc = bus->sprom.rssismc5g;
139                 lpphy->rssi_gs = bus->sprom.rssisav5g;
140                 lpphy->txpa[0] = bus->sprom.pa1b0;
141                 lpphy->txpa[1] = bus->sprom.pa1b1;
142                 lpphy->txpa[2] = bus->sprom.pa1b2;
143                 lpphy->txpal[0] = bus->sprom.pa1lob0;
144                 lpphy->txpal[1] = bus->sprom.pa1lob1;
145                 lpphy->txpal[2] = bus->sprom.pa1lob2;
146                 lpphy->txpah[0] = bus->sprom.pa1hib0;
147                 lpphy->txpah[1] = bus->sprom.pa1hib1;
148                 lpphy->txpah[2] = bus->sprom.pa1hib2;
149                 maxpwr = bus->sprom.maxpwr_al;
150                 ofdmpo = bus->sprom.ofdm5glpo;
151                 lpphy->max_tx_pwr_low_band = maxpwr;
152                 for (i = 4; i < 12; i++) {
153                         lpphy->tx_max_ratel[i] = maxpwr - (ofdmpo & 0xF) * 2;
154                         ofdmpo >>= 4;
155                 }
156                 maxpwr = bus->sprom.maxpwr_a;
157                 ofdmpo = bus->sprom.ofdm5gpo;
158                 lpphy->max_tx_pwr_med_band = maxpwr;
159                 for (i = 4; i < 12; i++) {
160                         lpphy->tx_max_rate[i] = maxpwr - (ofdmpo & 0xF) * 2;
161                         ofdmpo >>= 4;
162                 }
163                 maxpwr = bus->sprom.maxpwr_ah;
164                 ofdmpo = bus->sprom.ofdm5ghpo;
165                 lpphy->max_tx_pwr_hi_band = maxpwr;
166                 for (i = 4; i < 12; i++) {
167                         lpphy->tx_max_rateh[i] = maxpwr - (ofdmpo & 0xF) * 2;
168                         ofdmpo >>= 4;
169                 }
170         }
171 }
172
173 static void lpphy_adjust_gain_table(struct b43_wldev *dev, u32 freq)
174 {
175         struct b43_phy_lp *lpphy = dev->phy.lp;
176         u16 temp[3];
177         u16 isolation;
178
179         B43_WARN_ON(dev->phy.rev >= 2);
180
181         if (b43_current_band(dev->wl) == IEEE80211_BAND_2GHZ)
182                 isolation = lpphy->tx_isolation_med_band;
183         else if (freq <= 5320)
184                 isolation = lpphy->tx_isolation_low_band;
185         else if (freq <= 5700)
186                 isolation = lpphy->tx_isolation_med_band;
187         else
188                 isolation = lpphy->tx_isolation_hi_band;
189
190         temp[0] = ((isolation - 26) / 12) << 12;
191         temp[1] = temp[0] + 0x1000;
192         temp[2] = temp[0] + 0x2000;
193
194         b43_lptab_write_bulk(dev, B43_LPTAB16(13, 0), 3, temp);
195         b43_lptab_write_bulk(dev, B43_LPTAB16(12, 0), 3, temp);
196 }
197
198 static void lpphy_table_init(struct b43_wldev *dev)
199 {
200         u32 freq = channel2freq_lp(b43_lpphy_op_get_default_chan(dev));
201
202         if (dev->phy.rev < 2)
203                 lpphy_rev0_1_table_init(dev);
204         else
205                 lpphy_rev2plus_table_init(dev);
206
207         lpphy_init_tx_gain_table(dev);
208
209         if (dev->phy.rev < 2)
210                 lpphy_adjust_gain_table(dev, freq);
211 }
212
213 static void lpphy_baseband_rev0_1_init(struct b43_wldev *dev)
214 {
215         struct ssb_bus *bus = dev->dev->bus;
216         struct b43_phy_lp *lpphy = dev->phy.lp;
217         u16 tmp, tmp2;
218
219         b43_phy_mask(dev, B43_LPPHY_AFE_DAC_CTL, 0xF7FF);
220         b43_phy_write(dev, B43_LPPHY_AFE_CTL, 0);
221         b43_phy_write(dev, B43_LPPHY_AFE_CTL_OVR, 0);
222         b43_phy_write(dev, B43_LPPHY_RF_OVERRIDE_0, 0);
223         b43_phy_write(dev, B43_LPPHY_RF_OVERRIDE_2, 0);
224         b43_phy_set(dev, B43_LPPHY_AFE_DAC_CTL, 0x0004);
225         b43_phy_maskset(dev, B43_LPPHY_OFDMSYNCTHRESH0, 0xFF00, 0x0078);
226         b43_phy_maskset(dev, B43_LPPHY_CLIPCTRTHRESH, 0x83FF, 0x5800);
227         b43_phy_write(dev, B43_LPPHY_ADC_COMPENSATION_CTL, 0x0016);
228         b43_phy_maskset(dev, B43_LPPHY_AFE_ADC_CTL_0, 0xFFF8, 0x0004);
229         b43_phy_maskset(dev, B43_LPPHY_VERYLOWGAINDB, 0x00FF, 0x5400);
230         b43_phy_maskset(dev, B43_LPPHY_HIGAINDB, 0x00FF, 0x2400);
231         b43_phy_maskset(dev, B43_LPPHY_LOWGAINDB, 0x00FF, 0x2100);
232         b43_phy_maskset(dev, B43_LPPHY_VERYLOWGAINDB, 0xFF00, 0x0006);
233         b43_phy_mask(dev, B43_LPPHY_RX_RADIO_CTL, 0xFFFE);
234         b43_phy_maskset(dev, B43_LPPHY_CLIPCTRTHRESH, 0xFFE0, 0x0005);
235         b43_phy_maskset(dev, B43_LPPHY_CLIPCTRTHRESH, 0xFC1F, 0x0180);
236         b43_phy_maskset(dev, B43_LPPHY_CLIPCTRTHRESH, 0x83FF, 0x3C00);
237         b43_phy_maskset(dev, B43_LPPHY_GAINDIRECTMISMATCH, 0xFFF0, 0x0005);
238         b43_phy_maskset(dev, B43_LPPHY_GAIN_MISMATCH_LIMIT, 0xFFC0, 0x001A);
239         b43_phy_maskset(dev, B43_LPPHY_CRS_ED_THRESH, 0xFF00, 0x00B3);
240         b43_phy_maskset(dev, B43_LPPHY_CRS_ED_THRESH, 0x00FF, 0xAD00);
241         b43_phy_maskset(dev, B43_LPPHY_INPUT_PWRDB,
242                         0xFF00, lpphy->rx_pwr_offset);
243         if ((bus->sprom.boardflags_lo & B43_BFL_FEM) &&
244            ((b43_current_band(dev->wl) == IEEE80211_BAND_5GHZ) ||
245            (bus->sprom.boardflags_hi & B43_BFH_PAREF))) {
246                 ssb_pmu_set_ldo_voltage(&bus->chipco, LDO_PAREF, 0x28);
247                 ssb_pmu_set_ldo_paref(&bus->chipco, true);
248                 if (dev->phy.rev == 0) {
249                         b43_phy_maskset(dev, B43_LPPHY_LP_RF_SIGNAL_LUT,
250                                         0xFFCF, 0x0010);
251                 }
252                 b43_lptab_write(dev, B43_LPTAB16(11, 7), 60);
253         } else {
254                 ssb_pmu_set_ldo_paref(&bus->chipco, false);
255                 b43_phy_maskset(dev, B43_LPPHY_LP_RF_SIGNAL_LUT,
256                                 0xFFCF, 0x0020);
257                 b43_lptab_write(dev, B43_LPTAB16(11, 7), 100);
258         }
259         tmp = lpphy->rssi_vf | lpphy->rssi_vc << 4 | 0xA000;
260         b43_phy_write(dev, B43_LPPHY_AFE_RSSI_CTL_0, tmp);
261         if (bus->sprom.boardflags_hi & B43_BFH_RSSIINV)
262                 b43_phy_maskset(dev, B43_LPPHY_AFE_RSSI_CTL_1, 0xF000, 0x0AAA);
263         else
264                 b43_phy_maskset(dev, B43_LPPHY_AFE_RSSI_CTL_1, 0xF000, 0x02AA);
265         b43_lptab_write(dev, B43_LPTAB16(11, 1), 24);
266         b43_phy_maskset(dev, B43_LPPHY_RX_RADIO_CTL,
267                         0xFFF9, (lpphy->bx_arch << 1));
268         if (dev->phy.rev == 1 &&
269            (bus->sprom.boardflags_hi & B43_BFH_FEM_BT)) {
270                 b43_phy_maskset(dev, B43_LPPHY_TR_LOOKUP_1, 0xFFC0, 0x000A);
271                 b43_phy_maskset(dev, B43_LPPHY_TR_LOOKUP_1, 0x3F00, 0x0900);
272                 b43_phy_maskset(dev, B43_LPPHY_TR_LOOKUP_2, 0xFFC0, 0x000A);
273                 b43_phy_maskset(dev, B43_LPPHY_TR_LOOKUP_2, 0xC0FF, 0x0B00);
274                 b43_phy_maskset(dev, B43_LPPHY_TR_LOOKUP_3, 0xFFC0, 0x000A);
275                 b43_phy_maskset(dev, B43_LPPHY_TR_LOOKUP_3, 0xC0FF, 0x0400);
276                 b43_phy_maskset(dev, B43_LPPHY_TR_LOOKUP_4, 0xFFC0, 0x000A);
277                 b43_phy_maskset(dev, B43_LPPHY_TR_LOOKUP_4, 0xC0FF, 0x0B00);
278                 b43_phy_maskset(dev, B43_LPPHY_TR_LOOKUP_5, 0xFFC0, 0x000A);
279                 b43_phy_maskset(dev, B43_LPPHY_TR_LOOKUP_5, 0xC0FF, 0x0900);
280                 b43_phy_maskset(dev, B43_LPPHY_TR_LOOKUP_6, 0xFFC0, 0x000A);
281                 b43_phy_maskset(dev, B43_LPPHY_TR_LOOKUP_6, 0xC0FF, 0x0B00);
282                 b43_phy_maskset(dev, B43_LPPHY_TR_LOOKUP_7, 0xFFC0, 0x000A);
283                 b43_phy_maskset(dev, B43_LPPHY_TR_LOOKUP_7, 0xC0FF, 0x0900);
284                 b43_phy_maskset(dev, B43_LPPHY_TR_LOOKUP_8, 0xFFC0, 0x000A);
285                 b43_phy_maskset(dev, B43_LPPHY_TR_LOOKUP_8, 0xC0FF, 0x0B00);
286         } else if (b43_current_band(dev->wl) == IEEE80211_BAND_5GHZ ||
287                   (bus->boardinfo.type == 0x048A) || ((dev->phy.rev == 0) &&
288                   (bus->sprom.boardflags_lo & B43_BFL_FEM))) {
289                 b43_phy_maskset(dev, B43_LPPHY_TR_LOOKUP_1, 0xFFC0, 0x0001);
290                 b43_phy_maskset(dev, B43_LPPHY_TR_LOOKUP_1, 0xC0FF, 0x0400);
291                 b43_phy_maskset(dev, B43_LPPHY_TR_LOOKUP_2, 0xFFC0, 0x0001);
292                 b43_phy_maskset(dev, B43_LPPHY_TR_LOOKUP_2, 0xC0FF, 0x0500);
293                 b43_phy_maskset(dev, B43_LPPHY_TR_LOOKUP_3, 0xFFC0, 0x0002);
294                 b43_phy_maskset(dev, B43_LPPHY_TR_LOOKUP_3, 0xC0FF, 0x0800);
295                 b43_phy_maskset(dev, B43_LPPHY_TR_LOOKUP_4, 0xFFC0, 0x0002);
296                 b43_phy_maskset(dev, B43_LPPHY_TR_LOOKUP_4, 0xC0FF, 0x0A00);
297         } else if (dev->phy.rev == 1 ||
298                   (bus->sprom.boardflags_lo & B43_BFL_FEM)) {
299                 b43_phy_maskset(dev, B43_LPPHY_TR_LOOKUP_1, 0xFFC0, 0x0004);
300                 b43_phy_maskset(dev, B43_LPPHY_TR_LOOKUP_1, 0xC0FF, 0x0800);
301                 b43_phy_maskset(dev, B43_LPPHY_TR_LOOKUP_2, 0xFFC0, 0x0004);
302                 b43_phy_maskset(dev, B43_LPPHY_TR_LOOKUP_2, 0xC0FF, 0x0C00);
303                 b43_phy_maskset(dev, B43_LPPHY_TR_LOOKUP_3, 0xFFC0, 0x0002);
304                 b43_phy_maskset(dev, B43_LPPHY_TR_LOOKUP_3, 0xC0FF, 0x0100);
305                 b43_phy_maskset(dev, B43_LPPHY_TR_LOOKUP_4, 0xFFC0, 0x0002);
306                 b43_phy_maskset(dev, B43_LPPHY_TR_LOOKUP_4, 0xC0FF, 0x0300);
307         } else {
308                 b43_phy_maskset(dev, B43_LPPHY_TR_LOOKUP_1, 0xFFC0, 0x000A);
309                 b43_phy_maskset(dev, B43_LPPHY_TR_LOOKUP_1, 0xC0FF, 0x0900);
310                 b43_phy_maskset(dev, B43_LPPHY_TR_LOOKUP_2, 0xFFC0, 0x000A);
311                 b43_phy_maskset(dev, B43_LPPHY_TR_LOOKUP_2, 0xC0FF, 0x0B00);
312                 b43_phy_maskset(dev, B43_LPPHY_TR_LOOKUP_3, 0xFFC0, 0x0006);
313                 b43_phy_maskset(dev, B43_LPPHY_TR_LOOKUP_3, 0xC0FF, 0x0500);
314                 b43_phy_maskset(dev, B43_LPPHY_TR_LOOKUP_4, 0xFFC0, 0x0006);
315                 b43_phy_maskset(dev, B43_LPPHY_TR_LOOKUP_4, 0xC0FF, 0x0700);
316         }
317         if (dev->phy.rev == 1 && (bus->sprom.boardflags_hi & B43_BFH_PAREF)) {
318                 b43_phy_copy(dev, B43_LPPHY_TR_LOOKUP_5, B43_LPPHY_TR_LOOKUP_1);
319                 b43_phy_copy(dev, B43_LPPHY_TR_LOOKUP_6, B43_LPPHY_TR_LOOKUP_2);
320                 b43_phy_copy(dev, B43_LPPHY_TR_LOOKUP_7, B43_LPPHY_TR_LOOKUP_3);
321                 b43_phy_copy(dev, B43_LPPHY_TR_LOOKUP_8, B43_LPPHY_TR_LOOKUP_4);
322         }
323         if ((bus->sprom.boardflags_hi & B43_BFH_FEM_BT) &&
324             (bus->chip_id == 0x5354) &&
325             (bus->chip_package == SSB_CHIPPACK_BCM4712S)) {
326                 b43_phy_set(dev, B43_LPPHY_CRSGAIN_CTL, 0x0006);
327                 b43_phy_write(dev, B43_LPPHY_GPIO_SELECT, 0x0005);
328                 b43_phy_write(dev, B43_LPPHY_GPIO_OUTEN, 0xFFFF);
329                 //FIXME the Broadcom driver caches & delays this HF write!
330                 b43_hf_write(dev, b43_hf_read(dev) | B43_HF_PR45960W);
331         }
332         if (b43_current_band(dev->wl) == IEEE80211_BAND_2GHZ) {
333                 b43_phy_set(dev, B43_LPPHY_LP_PHY_CTL, 0x8000);
334                 b43_phy_set(dev, B43_LPPHY_CRSGAIN_CTL, 0x0040);
335                 b43_phy_maskset(dev, B43_LPPHY_MINPWR_LEVEL, 0x00FF, 0xA400);
336                 b43_phy_maskset(dev, B43_LPPHY_CRSGAIN_CTL, 0xF0FF, 0x0B00);
337                 b43_phy_maskset(dev, B43_LPPHY_SYNCPEAKCNT, 0xFFF8, 0x0007);
338                 b43_phy_maskset(dev, B43_LPPHY_DSSS_CONFIRM_CNT, 0xFFF8, 0x0003);
339                 b43_phy_maskset(dev, B43_LPPHY_DSSS_CONFIRM_CNT, 0xFFC7, 0x0020);
340                 b43_phy_mask(dev, B43_LPPHY_IDLEAFTERPKTRXTO, 0x00FF);
341         } else { /* 5GHz */
342                 b43_phy_mask(dev, B43_LPPHY_LP_PHY_CTL, 0x7FFF);
343                 b43_phy_mask(dev, B43_LPPHY_CRSGAIN_CTL, 0xFFBF);
344         }
345         if (dev->phy.rev == 1) {
346                 tmp = b43_phy_read(dev, B43_LPPHY_CLIPCTRTHRESH);
347                 tmp2 = (tmp & 0x03E0) >> 5;
348                 tmp2 |= tmp2 << 5;
349                 b43_phy_write(dev, B43_LPPHY_4C3, tmp2);
350                 tmp = b43_phy_read(dev, B43_LPPHY_GAINDIRECTMISMATCH);
351                 tmp2 = (tmp & 0x1F00) >> 8;
352                 tmp2 |= tmp2 << 5;
353                 b43_phy_write(dev, B43_LPPHY_4C4, tmp2);
354                 tmp = b43_phy_read(dev, B43_LPPHY_VERYLOWGAINDB);
355                 tmp2 = tmp & 0x00FF;
356                 tmp2 |= tmp << 8;
357                 b43_phy_write(dev, B43_LPPHY_4C5, tmp2);
358         }
359 }
360
361 static void lpphy_save_dig_flt_state(struct b43_wldev *dev)
362 {
363         static const u16 addr[] = {
364                 B43_PHY_OFDM(0xC1),
365                 B43_PHY_OFDM(0xC2),
366                 B43_PHY_OFDM(0xC3),
367                 B43_PHY_OFDM(0xC4),
368                 B43_PHY_OFDM(0xC5),
369                 B43_PHY_OFDM(0xC6),
370                 B43_PHY_OFDM(0xC7),
371                 B43_PHY_OFDM(0xC8),
372                 B43_PHY_OFDM(0xCF),
373         };
374
375         static const u16 coefs[] = {
376                 0xDE5E, 0xE832, 0xE331, 0x4D26,
377                 0x0026, 0x1420, 0x0020, 0xFE08,
378                 0x0008,
379         };
380
381         struct b43_phy_lp *lpphy = dev->phy.lp;
382         int i;
383
384         for (i = 0; i < ARRAY_SIZE(addr); i++) {
385                 lpphy->dig_flt_state[i] = b43_phy_read(dev, addr[i]);
386                 b43_phy_write(dev, addr[i], coefs[i]);
387         }
388 }
389
390 static void lpphy_restore_dig_flt_state(struct b43_wldev *dev)
391 {
392         static const u16 addr[] = {
393                 B43_PHY_OFDM(0xC1),
394                 B43_PHY_OFDM(0xC2),
395                 B43_PHY_OFDM(0xC3),
396                 B43_PHY_OFDM(0xC4),
397                 B43_PHY_OFDM(0xC5),
398                 B43_PHY_OFDM(0xC6),
399                 B43_PHY_OFDM(0xC7),
400                 B43_PHY_OFDM(0xC8),
401                 B43_PHY_OFDM(0xCF),
402         };
403
404         struct b43_phy_lp *lpphy = dev->phy.lp;
405         int i;
406
407         for (i = 0; i < ARRAY_SIZE(addr); i++)
408                 b43_phy_write(dev, addr[i], lpphy->dig_flt_state[i]);
409 }
410
411 static void lpphy_baseband_rev2plus_init(struct b43_wldev *dev)
412 {
413         struct ssb_bus *bus = dev->dev->bus;
414         struct b43_phy_lp *lpphy = dev->phy.lp;
415
416         b43_phy_write(dev, B43_LPPHY_AFE_DAC_CTL, 0x50);
417         b43_phy_write(dev, B43_LPPHY_AFE_CTL, 0x8800);
418         b43_phy_write(dev, B43_LPPHY_AFE_CTL_OVR, 0);
419         b43_phy_write(dev, B43_LPPHY_AFE_CTL_OVRVAL, 0);
420         b43_phy_write(dev, B43_LPPHY_RF_OVERRIDE_0, 0);
421         b43_phy_write(dev, B43_LPPHY_RF_OVERRIDE_2, 0);
422         b43_phy_write(dev, B43_PHY_OFDM(0xF9), 0);
423         b43_phy_write(dev, B43_LPPHY_TR_LOOKUP_1, 0);
424         b43_phy_set(dev, B43_LPPHY_ADC_COMPENSATION_CTL, 0x10);
425         b43_phy_maskset(dev, B43_LPPHY_OFDMSYNCTHRESH0, 0xFF00, 0xB4);
426         b43_phy_maskset(dev, B43_LPPHY_DCOFFSETTRANSIENT, 0xF8FF, 0x200);
427         b43_phy_maskset(dev, B43_LPPHY_DCOFFSETTRANSIENT, 0xFF00, 0x7F);
428         b43_phy_maskset(dev, B43_LPPHY_GAINDIRECTMISMATCH, 0xFF0F, 0x40);
429         b43_phy_maskset(dev, B43_LPPHY_PREAMBLECONFIRMTO, 0xFF00, 0x2);
430         b43_phy_mask(dev, B43_LPPHY_CRSGAIN_CTL, ~0x4000);
431         b43_phy_mask(dev, B43_LPPHY_CRSGAIN_CTL, ~0x2000);
432         b43_phy_set(dev, B43_PHY_OFDM(0x10A), 0x1);
433         if (bus->boardinfo.rev >= 0x18) {
434                 b43_lptab_write(dev, B43_LPTAB32(17, 65), 0xEC);
435                 b43_phy_maskset(dev, B43_PHY_OFDM(0x10A), 0xFF01, 0x14);
436         } else {
437                 b43_phy_maskset(dev, B43_PHY_OFDM(0x10A), 0xFF01, 0x10);
438         }
439         b43_phy_maskset(dev, B43_PHY_OFDM(0xDF), 0xFF00, 0xF4);
440         b43_phy_maskset(dev, B43_PHY_OFDM(0xDF), 0x00FF, 0xF100);
441         b43_phy_write(dev, B43_LPPHY_CLIPTHRESH, 0x48);
442         b43_phy_maskset(dev, B43_LPPHY_HIGAINDB, 0xFF00, 0x46);
443         b43_phy_maskset(dev, B43_PHY_OFDM(0xE4), 0xFF00, 0x10);
444         b43_phy_maskset(dev, B43_LPPHY_PWR_THRESH1, 0xFFF0, 0x9);
445         b43_phy_mask(dev, B43_LPPHY_GAINDIRECTMISMATCH, ~0xF);
446         b43_phy_maskset(dev, B43_LPPHY_VERYLOWGAINDB, 0x00FF, 0x5500);
447         b43_phy_maskset(dev, B43_LPPHY_CLIPCTRTHRESH, 0xFC1F, 0xA0);
448         b43_phy_maskset(dev, B43_LPPHY_GAINDIRECTMISMATCH, 0xE0FF, 0x300);
449         b43_phy_maskset(dev, B43_LPPHY_HIGAINDB, 0x00FF, 0x2A00);
450         if ((bus->chip_id == 0x4325) && (bus->chip_rev == 0)) {
451                 b43_phy_maskset(dev, B43_LPPHY_LOWGAINDB, 0x00FF, 0x2100);
452                 b43_phy_maskset(dev, B43_LPPHY_VERYLOWGAINDB, 0xFF00, 0xA);
453         } else {
454                 b43_phy_maskset(dev, B43_LPPHY_LOWGAINDB, 0x00FF, 0x1E00);
455                 b43_phy_maskset(dev, B43_LPPHY_VERYLOWGAINDB, 0xFF00, 0xD);
456         }
457         b43_phy_maskset(dev, B43_PHY_OFDM(0xFE), 0xFFE0, 0x1F);
458         b43_phy_maskset(dev, B43_PHY_OFDM(0xFF), 0xFFE0, 0xC);
459         b43_phy_maskset(dev, B43_PHY_OFDM(0x100), 0xFF00, 0x19);
460         b43_phy_maskset(dev, B43_PHY_OFDM(0xFF), 0x03FF, 0x3C00);
461         b43_phy_maskset(dev, B43_PHY_OFDM(0xFE), 0xFC1F, 0x3E0);
462         b43_phy_maskset(dev, B43_PHY_OFDM(0xFF), 0xFFE0, 0xC);
463         b43_phy_maskset(dev, B43_PHY_OFDM(0x100), 0x00FF, 0x1900);
464         b43_phy_maskset(dev, B43_LPPHY_CLIPCTRTHRESH, 0x83FF, 0x5800);
465         b43_phy_maskset(dev, B43_LPPHY_CLIPCTRTHRESH, 0xFFE0, 0x12);
466         b43_phy_maskset(dev, B43_LPPHY_GAINMISMATCH, 0x0FFF, 0x9000);
467
468         if ((bus->chip_id == 0x4325) && (bus->chip_rev == 0)) {
469                 b43_lptab_write(dev, B43_LPTAB16(0x08, 0x14), 0);
470                 b43_lptab_write(dev, B43_LPTAB16(0x08, 0x12), 0x40);
471         }
472
473         if (b43_current_band(dev->wl) == IEEE80211_BAND_2GHZ) {
474                 b43_phy_set(dev, B43_LPPHY_CRSGAIN_CTL, 0x40);
475                 b43_phy_maskset(dev, B43_LPPHY_CRSGAIN_CTL, 0xF0FF, 0xB00);
476                 b43_phy_maskset(dev, B43_LPPHY_SYNCPEAKCNT, 0xFFF8, 0x6);
477                 b43_phy_maskset(dev, B43_LPPHY_MINPWR_LEVEL, 0x00FF, 0x9D00);
478                 b43_phy_maskset(dev, B43_LPPHY_MINPWR_LEVEL, 0xFF00, 0xA1);
479                 b43_phy_mask(dev, B43_LPPHY_IDLEAFTERPKTRXTO, 0x00FF);
480         } else /* 5GHz */
481                 b43_phy_mask(dev, B43_LPPHY_CRSGAIN_CTL, ~0x40);
482
483         b43_phy_maskset(dev, B43_LPPHY_CRS_ED_THRESH, 0xFF00, 0xB3);
484         b43_phy_maskset(dev, B43_LPPHY_CRS_ED_THRESH, 0x00FF, 0xAD00);
485         b43_phy_maskset(dev, B43_LPPHY_INPUT_PWRDB, 0xFF00, lpphy->rx_pwr_offset);
486         b43_phy_set(dev, B43_LPPHY_RESET_CTL, 0x44);
487         b43_phy_write(dev, B43_LPPHY_RESET_CTL, 0x80);
488         b43_phy_write(dev, B43_LPPHY_AFE_RSSI_CTL_0, 0xA954);
489         b43_phy_write(dev, B43_LPPHY_AFE_RSSI_CTL_1,
490                       0x2000 | ((u16)lpphy->rssi_gs << 10) |
491                       ((u16)lpphy->rssi_vc << 4) | lpphy->rssi_vf);
492
493         if ((bus->chip_id == 0x4325) && (bus->chip_rev == 0)) {
494                 b43_phy_set(dev, B43_LPPHY_AFE_ADC_CTL_0, 0x1C);
495                 b43_phy_maskset(dev, B43_LPPHY_AFE_CTL, 0x00FF, 0x8800);
496                 b43_phy_maskset(dev, B43_LPPHY_AFE_ADC_CTL_1, 0xFC3C, 0x0400);
497         }
498
499         lpphy_save_dig_flt_state(dev);
500 }
501
502 static void lpphy_baseband_init(struct b43_wldev *dev)
503 {
504         lpphy_table_init(dev);
505         if (dev->phy.rev >= 2)
506                 lpphy_baseband_rev2plus_init(dev);
507         else
508                 lpphy_baseband_rev0_1_init(dev);
509 }
510
511 struct b2062_freqdata {
512         u16 freq;
513         u8 data[6];
514 };
515
516 /* Initialize the 2062 radio. */
517 static void lpphy_2062_init(struct b43_wldev *dev)
518 {
519         struct b43_phy_lp *lpphy = dev->phy.lp;
520         struct ssb_bus *bus = dev->dev->bus;
521         u32 crystalfreq, tmp, ref;
522         unsigned int i;
523         const struct b2062_freqdata *fd = NULL;
524
525         static const struct b2062_freqdata freqdata_tab[] = {
526                 { .freq = 12000, .data[0] =  6, .data[1] =  6, .data[2] =  6,
527                                  .data[3] =  6, .data[4] = 10, .data[5] =  6, },
528                 { .freq = 13000, .data[0] =  4, .data[1] =  4, .data[2] =  4,
529                                  .data[3] =  4, .data[4] = 11, .data[5] =  7, },
530                 { .freq = 14400, .data[0] =  3, .data[1] =  3, .data[2] =  3,
531                                  .data[3] =  3, .data[4] = 12, .data[5] =  7, },
532                 { .freq = 16200, .data[0] =  3, .data[1] =  3, .data[2] =  3,
533                                  .data[3] =  3, .data[4] = 13, .data[5] =  8, },
534                 { .freq = 18000, .data[0] =  2, .data[1] =  2, .data[2] =  2,
535                                  .data[3] =  2, .data[4] = 14, .data[5] =  8, },
536                 { .freq = 19200, .data[0] =  1, .data[1] =  1, .data[2] =  1,
537                                  .data[3] =  1, .data[4] = 14, .data[5] =  9, },
538         };
539
540         b2062_upload_init_table(dev);
541
542         b43_radio_write(dev, B2062_N_TX_CTL3, 0);
543         b43_radio_write(dev, B2062_N_TX_CTL4, 0);
544         b43_radio_write(dev, B2062_N_TX_CTL5, 0);
545         b43_radio_write(dev, B2062_N_TX_CTL6, 0);
546         b43_radio_write(dev, B2062_N_PDN_CTL0, 0x40);
547         b43_radio_write(dev, B2062_N_PDN_CTL0, 0);
548         b43_radio_write(dev, B2062_N_CALIB_TS, 0x10);
549         b43_radio_write(dev, B2062_N_CALIB_TS, 0);
550         if (dev->phy.rev > 0) {
551                 b43_radio_write(dev, B2062_S_BG_CTL1,
552                         (b43_radio_read(dev, B2062_N_COMM2) >> 1) | 0x80);
553         }
554         if (b43_current_band(dev->wl) == IEEE80211_BAND_2GHZ)
555                 b43_radio_set(dev, B2062_N_TSSI_CTL0, 0x1);
556         else
557                 b43_radio_mask(dev, B2062_N_TSSI_CTL0, ~0x1);
558
559         /* Get the crystal freq, in Hz. */
560         crystalfreq = bus->chipco.pmu.crystalfreq * 1000;
561
562         B43_WARN_ON(!(bus->chipco.capabilities & SSB_CHIPCO_CAP_PMU));
563         B43_WARN_ON(crystalfreq == 0);
564
565         if (crystalfreq <= 30000000) {
566                 lpphy->pdiv = 1;
567                 b43_radio_mask(dev, B2062_S_RFPLL_CTL1, 0xFFFB);
568         } else {
569                 lpphy->pdiv = 2;
570                 b43_radio_set(dev, B2062_S_RFPLL_CTL1, 0x4);
571         }
572
573         tmp = (((800000000 * lpphy->pdiv + crystalfreq) /
574               (2 * crystalfreq)) - 8) & 0xFF;
575         b43_radio_write(dev, B2062_S_RFPLL_CTL7, tmp);
576
577         tmp = (((100 * crystalfreq + 16000000 * lpphy->pdiv) /
578               (32000000 * lpphy->pdiv)) - 1) & 0xFF;
579         b43_radio_write(dev, B2062_S_RFPLL_CTL18, tmp);
580
581         tmp = (((2 * crystalfreq + 1000000 * lpphy->pdiv) /
582               (2000000 * lpphy->pdiv)) - 1) & 0xFF;
583         b43_radio_write(dev, B2062_S_RFPLL_CTL19, tmp);
584
585         ref = (1000 * lpphy->pdiv + 2 * crystalfreq) / (2000 * lpphy->pdiv);
586         ref &= 0xFFFF;
587         for (i = 0; i < ARRAY_SIZE(freqdata_tab); i++) {
588                 if (ref < freqdata_tab[i].freq) {
589                         fd = &freqdata_tab[i];
590                         break;
591                 }
592         }
593         if (!fd)
594                 fd = &freqdata_tab[ARRAY_SIZE(freqdata_tab) - 1];
595         b43dbg(dev->wl, "b2062: Using crystal tab entry %u kHz.\n",
596                fd->freq); /* FIXME: Keep this printk until the code is fully debugged. */
597
598         b43_radio_write(dev, B2062_S_RFPLL_CTL8,
599                         ((u16)(fd->data[1]) << 4) | fd->data[0]);
600         b43_radio_write(dev, B2062_S_RFPLL_CTL9,
601                         ((u16)(fd->data[3]) << 4) | fd->data[2]);
602         b43_radio_write(dev, B2062_S_RFPLL_CTL10, fd->data[4]);
603         b43_radio_write(dev, B2062_S_RFPLL_CTL11, fd->data[5]);
604 }
605
606 /* Initialize the 2063 radio. */
607 static void lpphy_2063_init(struct b43_wldev *dev)
608 {
609         b2063_upload_init_table(dev);
610         b43_radio_write(dev, B2063_LOGEN_SP5, 0);
611         b43_radio_set(dev, B2063_COMM8, 0x38);
612         b43_radio_write(dev, B2063_REG_SP1, 0x56);
613         b43_radio_mask(dev, B2063_RX_BB_CTL2, ~0x2);
614         b43_radio_write(dev, B2063_PA_SP7, 0);
615         b43_radio_write(dev, B2063_TX_RF_SP6, 0x20);
616         b43_radio_write(dev, B2063_TX_RF_SP9, 0x40);
617         if (dev->phy.rev == 2) {
618                 b43_radio_write(dev, B2063_PA_SP3, 0xa0);
619                 b43_radio_write(dev, B2063_PA_SP4, 0xa0);
620                 b43_radio_write(dev, B2063_PA_SP2, 0x18);
621         } else {
622                 b43_radio_write(dev, B2063_PA_SP3, 0x20);
623                 b43_radio_write(dev, B2063_PA_SP2, 0x20);
624         }
625 }
626
627 struct lpphy_stx_table_entry {
628         u16 phy_offset;
629         u16 phy_shift;
630         u16 rf_addr;
631         u16 rf_shift;
632         u16 mask;
633 };
634
635 static const struct lpphy_stx_table_entry lpphy_stx_table[] = {
636         { .phy_offset = 2, .phy_shift = 6, .rf_addr = 0x3d, .rf_shift = 3, .mask = 0x01, },
637         { .phy_offset = 1, .phy_shift = 12, .rf_addr = 0x4c, .rf_shift = 1, .mask = 0x01, },
638         { .phy_offset = 1, .phy_shift = 8, .rf_addr = 0x50, .rf_shift = 0, .mask = 0x7f, },
639         { .phy_offset = 0, .phy_shift = 8, .rf_addr = 0x44, .rf_shift = 0, .mask = 0xff, },
640         { .phy_offset = 1, .phy_shift = 0, .rf_addr = 0x4a, .rf_shift = 0, .mask = 0xff, },
641         { .phy_offset = 0, .phy_shift = 4, .rf_addr = 0x4d, .rf_shift = 0, .mask = 0xff, },
642         { .phy_offset = 1, .phy_shift = 4, .rf_addr = 0x4e, .rf_shift = 0, .mask = 0xff, },
643         { .phy_offset = 0, .phy_shift = 12, .rf_addr = 0x4f, .rf_shift = 0, .mask = 0x0f, },
644         { .phy_offset = 1, .phy_shift = 0, .rf_addr = 0x4f, .rf_shift = 4, .mask = 0x0f, },
645         { .phy_offset = 3, .phy_shift = 0, .rf_addr = 0x49, .rf_shift = 0, .mask = 0x0f, },
646         { .phy_offset = 4, .phy_shift = 3, .rf_addr = 0x46, .rf_shift = 4, .mask = 0x07, },
647         { .phy_offset = 3, .phy_shift = 15, .rf_addr = 0x46, .rf_shift = 0, .mask = 0x01, },
648         { .phy_offset = 4, .phy_shift = 0, .rf_addr = 0x46, .rf_shift = 1, .mask = 0x07, },
649         { .phy_offset = 3, .phy_shift = 8, .rf_addr = 0x48, .rf_shift = 4, .mask = 0x07, },
650         { .phy_offset = 3, .phy_shift = 11, .rf_addr = 0x48, .rf_shift = 0, .mask = 0x0f, },
651         { .phy_offset = 3, .phy_shift = 4, .rf_addr = 0x49, .rf_shift = 4, .mask = 0x0f, },
652         { .phy_offset = 2, .phy_shift = 15, .rf_addr = 0x45, .rf_shift = 0, .mask = 0x01, },
653         { .phy_offset = 5, .phy_shift = 13, .rf_addr = 0x52, .rf_shift = 4, .mask = 0x07, },
654         { .phy_offset = 6, .phy_shift = 0, .rf_addr = 0x52, .rf_shift = 7, .mask = 0x01, },
655         { .phy_offset = 5, .phy_shift = 3, .rf_addr = 0x41, .rf_shift = 5, .mask = 0x07, },
656         { .phy_offset = 5, .phy_shift = 6, .rf_addr = 0x41, .rf_shift = 0, .mask = 0x0f, },
657         { .phy_offset = 5, .phy_shift = 10, .rf_addr = 0x42, .rf_shift = 5, .mask = 0x07, },
658         { .phy_offset = 4, .phy_shift = 15, .rf_addr = 0x42, .rf_shift = 0, .mask = 0x01, },
659         { .phy_offset = 5, .phy_shift = 0, .rf_addr = 0x42, .rf_shift = 1, .mask = 0x07, },
660         { .phy_offset = 4, .phy_shift = 11, .rf_addr = 0x43, .rf_shift = 4, .mask = 0x0f, },
661         { .phy_offset = 4, .phy_shift = 7, .rf_addr = 0x43, .rf_shift = 0, .mask = 0x0f, },
662         { .phy_offset = 4, .phy_shift = 6, .rf_addr = 0x45, .rf_shift = 1, .mask = 0x01, },
663         { .phy_offset = 2, .phy_shift = 7, .rf_addr = 0x40, .rf_shift = 4, .mask = 0x0f, },
664         { .phy_offset = 2, .phy_shift = 11, .rf_addr = 0x40, .rf_shift = 0, .mask = 0x0f, },
665 };
666
667 static void lpphy_sync_stx(struct b43_wldev *dev)
668 {
669         const struct lpphy_stx_table_entry *e;
670         unsigned int i;
671         u16 tmp;
672
673         for (i = 0; i < ARRAY_SIZE(lpphy_stx_table); i++) {
674                 e = &lpphy_stx_table[i];
675                 tmp = b43_radio_read(dev, e->rf_addr);
676                 tmp >>= e->rf_shift;
677                 tmp <<= e->phy_shift;
678                 b43_phy_maskset(dev, B43_PHY_OFDM(0xF2 + e->phy_offset),
679                                 ~(e->mask << e->phy_shift), tmp);
680         }
681 }
682
683 static void lpphy_radio_init(struct b43_wldev *dev)
684 {
685         /* The radio is attached through the 4wire bus. */
686         b43_phy_set(dev, B43_LPPHY_FOURWIRE_CTL, 0x2);
687         udelay(1);
688         b43_phy_mask(dev, B43_LPPHY_FOURWIRE_CTL, 0xFFFD);
689         udelay(1);
690
691         if (dev->phy.radio_ver == 0x2062) {
692                 lpphy_2062_init(dev);
693         } else {
694                 lpphy_2063_init(dev);
695                 lpphy_sync_stx(dev);
696                 b43_phy_write(dev, B43_PHY_OFDM(0xF0), 0x5F80);
697                 b43_phy_write(dev, B43_PHY_OFDM(0xF1), 0);
698                 if (dev->dev->bus->chip_id == 0x4325) {
699                         // TODO SSB PMU recalibration
700                 }
701         }
702 }
703
704 struct lpphy_iq_est { u32 iq_prod, i_pwr, q_pwr; };
705
706 static void lpphy_set_rc_cap(struct b43_wldev *dev)
707 {
708         struct b43_phy_lp *lpphy = dev->phy.lp;
709
710         u8 rc_cap = (lpphy->rc_cap & 0x1F) >> 1;
711
712         if (dev->phy.rev == 1) //FIXME check channel 14!
713                 rc_cap = min_t(u8, rc_cap + 5, 15);
714
715         b43_radio_write(dev, B2062_N_RXBB_CALIB2,
716                         max_t(u8, lpphy->rc_cap - 4, 0x80));
717         b43_radio_write(dev, B2062_N_TX_CTL_A, rc_cap | 0x80);
718         b43_radio_write(dev, B2062_S_RXG_CNT16,
719                         ((lpphy->rc_cap & 0x1F) >> 2) | 0x80);
720 }
721
722 static u8 lpphy_get_bb_mult(struct b43_wldev *dev)
723 {
724         return (b43_lptab_read(dev, B43_LPTAB16(0, 87)) & 0xFF00) >> 8;
725 }
726
727 static void lpphy_set_bb_mult(struct b43_wldev *dev, u8 bb_mult)
728 {
729         b43_lptab_write(dev, B43_LPTAB16(0, 87), (u16)bb_mult << 8);
730 }
731
732 static void lpphy_set_deaf(struct b43_wldev *dev, bool user)
733 {
734         struct b43_phy_lp *lpphy = dev->phy.lp;
735
736         if (user)
737                 lpphy->crs_usr_disable = 1;
738         else
739                 lpphy->crs_sys_disable = 1;
740         b43_phy_maskset(dev, B43_LPPHY_CRSGAIN_CTL, 0xFF1F, 0x80);
741 }
742
743 static void lpphy_clear_deaf(struct b43_wldev *dev, bool user)
744 {
745         struct b43_phy_lp *lpphy = dev->phy.lp;
746
747         if (user)
748                 lpphy->crs_usr_disable = 0;
749         else
750                 lpphy->crs_sys_disable = 0;
751
752         if (!lpphy->crs_usr_disable && !lpphy->crs_sys_disable) {
753                 if (b43_current_band(dev->wl) == IEEE80211_BAND_2GHZ)
754                         b43_phy_maskset(dev, B43_LPPHY_CRSGAIN_CTL,
755                                         0xFF1F, 0x60);
756                 else
757                         b43_phy_maskset(dev, B43_LPPHY_CRSGAIN_CTL,
758                                         0xFF1F, 0x20);
759         }
760 }
761
762 static void lpphy_set_trsw_over(struct b43_wldev *dev, bool tx, bool rx)
763 {
764         u16 trsw = (tx << 1) | rx;
765         b43_phy_maskset(dev, B43_LPPHY_RF_OVERRIDE_VAL_0, 0xFFFC, trsw);
766         b43_phy_set(dev, B43_LPPHY_RF_OVERRIDE_0, 0x3);
767 }
768
769 static void lpphy_disable_crs(struct b43_wldev *dev, bool user)
770 {
771         lpphy_set_deaf(dev, user);
772         lpphy_set_trsw_over(dev, false, true);
773         b43_phy_mask(dev, B43_LPPHY_RF_OVERRIDE_VAL_0, 0xFFFB);
774         b43_phy_set(dev, B43_LPPHY_RF_OVERRIDE_0, 0x4);
775         b43_phy_mask(dev, B43_LPPHY_RF_OVERRIDE_VAL_0, 0xFFF7);
776         b43_phy_set(dev, B43_LPPHY_RF_OVERRIDE_0, 0x8);
777         b43_phy_set(dev, B43_LPPHY_RF_OVERRIDE_VAL_0, 0x10);
778         b43_phy_set(dev, B43_LPPHY_RF_OVERRIDE_0, 0x10);
779         b43_phy_mask(dev, B43_LPPHY_RF_OVERRIDE_VAL_0, 0xFFDF);
780         b43_phy_set(dev, B43_LPPHY_RF_OVERRIDE_0, 0x20);
781         b43_phy_mask(dev, B43_LPPHY_RF_OVERRIDE_VAL_0, 0xFFBF);
782         b43_phy_set(dev, B43_LPPHY_RF_OVERRIDE_0, 0x40);
783         b43_phy_set(dev, B43_LPPHY_RF_OVERRIDE_2_VAL, 0x7);
784         b43_phy_set(dev, B43_LPPHY_RF_OVERRIDE_2_VAL, 0x38);
785         b43_phy_mask(dev, B43_LPPHY_RF_OVERRIDE_2_VAL, 0xFF3F);
786         b43_phy_set(dev, B43_LPPHY_RF_OVERRIDE_2_VAL, 0x100);
787         b43_phy_mask(dev, B43_LPPHY_RF_OVERRIDE_2_VAL, 0xFDFF);
788         b43_phy_write(dev, B43_LPPHY_PS_CTL_OVERRIDE_VAL0, 0);
789         b43_phy_write(dev, B43_LPPHY_PS_CTL_OVERRIDE_VAL1, 1);
790         b43_phy_write(dev, B43_LPPHY_PS_CTL_OVERRIDE_VAL2, 0x20);
791         b43_phy_mask(dev, B43_LPPHY_RF_OVERRIDE_2_VAL, 0xFBFF);
792         b43_phy_mask(dev, B43_LPPHY_RF_OVERRIDE_2_VAL, 0xF7FF);
793         b43_phy_write(dev, B43_LPPHY_TX_GAIN_CTL_OVERRIDE_VAL, 0);
794         b43_phy_write(dev, B43_LPPHY_RX_GAIN_CTL_OVERRIDE_VAL, 0x45AF);
795         b43_phy_write(dev, B43_LPPHY_RF_OVERRIDE_2, 0x3FF);
796 }
797
798 static void lpphy_restore_crs(struct b43_wldev *dev, bool user)
799 {
800         lpphy_clear_deaf(dev, user);
801         b43_phy_mask(dev, B43_LPPHY_RF_OVERRIDE_0, 0xFF80);
802         b43_phy_mask(dev, B43_LPPHY_RF_OVERRIDE_2, 0xFC00);
803 }
804
805 struct lpphy_tx_gains { u16 gm, pga, pad, dac; };
806
807 static void lpphy_disable_rx_gain_override(struct b43_wldev *dev)
808 {
809         b43_phy_mask(dev, B43_LPPHY_RF_OVERRIDE_0, 0xFFFE);
810         b43_phy_mask(dev, B43_LPPHY_RF_OVERRIDE_0, 0xFFEF);
811         b43_phy_mask(dev, B43_LPPHY_RF_OVERRIDE_0, 0xFFBF);
812         if (dev->phy.rev >= 2) {
813                 b43_phy_mask(dev, B43_LPPHY_RF_OVERRIDE_2, 0xFEFF);
814                 if (b43_current_band(dev->wl) == IEEE80211_BAND_2GHZ) {
815                         b43_phy_mask(dev, B43_LPPHY_RF_OVERRIDE_2, 0xFBFF);
816                         b43_phy_mask(dev, B43_PHY_OFDM(0xE5), 0xFFF7);
817                 }
818         } else {
819                 b43_phy_mask(dev, B43_LPPHY_RF_OVERRIDE_2, 0xFDFF);
820         }
821 }
822
823 static void lpphy_enable_rx_gain_override(struct b43_wldev *dev)
824 {
825         b43_phy_set(dev, B43_LPPHY_RF_OVERRIDE_0, 0x1);
826         b43_phy_set(dev, B43_LPPHY_RF_OVERRIDE_0, 0x10);
827         b43_phy_set(dev, B43_LPPHY_RF_OVERRIDE_0, 0x40);
828         if (dev->phy.rev >= 2) {
829                 b43_phy_set(dev, B43_LPPHY_RF_OVERRIDE_2, 0x100);
830                 if (b43_current_band(dev->wl) == IEEE80211_BAND_2GHZ) {
831                         b43_phy_set(dev, B43_LPPHY_RF_OVERRIDE_2, 0x400);
832                         b43_phy_set(dev, B43_PHY_OFDM(0xE5), 0x8);
833                 }
834         } else {
835                 b43_phy_set(dev, B43_LPPHY_RF_OVERRIDE_2, 0x200);
836         }
837 }
838
839 static void lpphy_disable_tx_gain_override(struct b43_wldev *dev)
840 {
841         if (dev->phy.rev < 2)
842                 b43_phy_mask(dev, B43_LPPHY_RF_OVERRIDE_2, 0xFEFF);
843         else {
844                 b43_phy_mask(dev, B43_LPPHY_RF_OVERRIDE_2, 0xFF7F);
845                 b43_phy_mask(dev, B43_LPPHY_RF_OVERRIDE_2, 0xBFFF);
846         }
847         b43_phy_mask(dev, B43_LPPHY_AFE_CTL_OVR, 0xFFBF);
848 }
849
850 static void lpphy_enable_tx_gain_override(struct b43_wldev *dev)
851 {
852         if (dev->phy.rev < 2)
853                 b43_phy_set(dev, B43_LPPHY_RF_OVERRIDE_2, 0x100);
854         else {
855                 b43_phy_set(dev, B43_LPPHY_RF_OVERRIDE_2, 0x80);
856                 b43_phy_set(dev, B43_LPPHY_RF_OVERRIDE_2, 0x4000);
857         }
858         b43_phy_set(dev, B43_LPPHY_AFE_CTL_OVR, 0x40);
859 }
860
861 static struct lpphy_tx_gains lpphy_get_tx_gains(struct b43_wldev *dev)
862 {
863         struct lpphy_tx_gains gains;
864         u16 tmp;
865
866         gains.dac = (b43_phy_read(dev, B43_LPPHY_AFE_DAC_CTL) & 0x380) >> 7;
867         if (dev->phy.rev < 2) {
868                 tmp = b43_phy_read(dev,
869                                    B43_LPPHY_TX_GAIN_CTL_OVERRIDE_VAL) & 0x7FF;
870                 gains.gm = tmp & 0x0007;
871                 gains.pga = (tmp & 0x0078) >> 3;
872                 gains.pad = (tmp & 0x780) >> 7;
873         } else {
874                 tmp = b43_phy_read(dev, B43_LPPHY_TX_GAIN_CTL_OVERRIDE_VAL);
875                 gains.pad = b43_phy_read(dev, B43_PHY_OFDM(0xFB)) & 0xFF;
876                 gains.gm = tmp & 0xFF;
877                 gains.pga = (tmp >> 8) & 0xFF;
878         }
879
880         return gains;
881 }
882
883 static void lpphy_set_dac_gain(struct b43_wldev *dev, u16 dac)
884 {
885         u16 ctl = b43_phy_read(dev, B43_LPPHY_AFE_DAC_CTL) & 0xC7F;
886         ctl |= dac << 7;
887         b43_phy_maskset(dev, B43_LPPHY_AFE_DAC_CTL, 0xF000, ctl);
888 }
889
890 static u16 lpphy_get_pa_gain(struct b43_wldev *dev)
891 {
892         return b43_phy_read(dev, B43_PHY_OFDM(0xFB)) & 0x7F;
893 }
894
895 static void lpphy_set_pa_gain(struct b43_wldev *dev, u16 gain)
896 {
897         b43_phy_maskset(dev, B43_PHY_OFDM(0xFB), 0xE03F, gain << 6);
898         b43_phy_maskset(dev, B43_PHY_OFDM(0xFD), 0x80FF, gain << 8);
899 }
900
901 static void lpphy_set_tx_gains(struct b43_wldev *dev,
902                                struct lpphy_tx_gains gains)
903 {
904         u16 rf_gain, pa_gain;
905
906         if (dev->phy.rev < 2) {
907                 rf_gain = (gains.pad << 7) | (gains.pga << 3) | gains.gm;
908                 b43_phy_maskset(dev, B43_LPPHY_TX_GAIN_CTL_OVERRIDE_VAL,
909                                 0xF800, rf_gain);
910         } else {
911                 pa_gain = lpphy_get_pa_gain(dev);
912                 b43_phy_write(dev, B43_LPPHY_TX_GAIN_CTL_OVERRIDE_VAL,
913                               (gains.pga << 8) | gains.gm);
914                 /*
915                  * SPEC FIXME The spec calls for (pa_gain << 8) here, but that
916                  * conflicts with the spec for set_pa_gain! Vendor driver bug?
917                  */
918                 b43_phy_maskset(dev, B43_PHY_OFDM(0xFB),
919                                 0x8000, gains.pad | (pa_gain << 6));
920                 b43_phy_write(dev, B43_PHY_OFDM(0xFC),
921                               (gains.pga << 8) | gains.gm);
922                 b43_phy_maskset(dev, B43_PHY_OFDM(0xFD),
923                                 0x8000, gains.pad | (pa_gain << 8));
924         }
925         lpphy_set_dac_gain(dev, gains.dac);
926         lpphy_enable_tx_gain_override(dev);
927 }
928
929 static void lpphy_rev0_1_set_rx_gain(struct b43_wldev *dev, u32 gain)
930 {
931         u16 trsw = gain & 0x1;
932         u16 lna = (gain & 0xFFFC) | ((gain & 0xC) >> 2);
933         u16 ext_lna = (gain & 2) >> 1;
934
935         b43_phy_maskset(dev, B43_LPPHY_RF_OVERRIDE_VAL_0, 0xFFFE, trsw);
936         b43_phy_maskset(dev, B43_LPPHY_RF_OVERRIDE_2_VAL,
937                         0xFBFF, ext_lna << 10);
938         b43_phy_maskset(dev, B43_LPPHY_RF_OVERRIDE_2_VAL,
939                         0xF7FF, ext_lna << 11);
940         b43_phy_write(dev, B43_LPPHY_RX_GAIN_CTL_OVERRIDE_VAL, lna);
941 }
942
943 static void lpphy_rev2plus_set_rx_gain(struct b43_wldev *dev, u32 gain)
944 {
945         u16 low_gain = gain & 0xFFFF;
946         u16 high_gain = (gain >> 16) & 0xF;
947         u16 ext_lna = (gain >> 21) & 0x1;
948         u16 trsw = ~(gain >> 20) & 0x1;
949         u16 tmp;
950
951         b43_phy_maskset(dev, B43_LPPHY_RF_OVERRIDE_VAL_0, 0xFFFE, trsw);
952         b43_phy_maskset(dev, B43_LPPHY_RF_OVERRIDE_2_VAL,
953                         0xFDFF, ext_lna << 9);
954         b43_phy_maskset(dev, B43_LPPHY_RF_OVERRIDE_2_VAL,
955                         0xFBFF, ext_lna << 10);
956         b43_phy_write(dev, B43_LPPHY_RX_GAIN_CTL_OVERRIDE_VAL, low_gain);
957         b43_phy_maskset(dev, B43_LPPHY_AFE_DDFS, 0xFFF0, high_gain);
958         if (b43_current_band(dev->wl) == IEEE80211_BAND_2GHZ) {
959                 tmp = (gain >> 2) & 0x3;
960                 b43_phy_maskset(dev, B43_LPPHY_RF_OVERRIDE_2_VAL,
961                                 0xE7FF, tmp<<11);
962                 b43_phy_maskset(dev, B43_PHY_OFDM(0xE6), 0xFFE7, tmp << 3);
963         }
964 }
965
966 static void lpphy_set_rx_gain(struct b43_wldev *dev, u32 gain)
967 {
968         if (dev->phy.rev < 2)
969                 lpphy_rev0_1_set_rx_gain(dev, gain);
970         else
971                 lpphy_rev2plus_set_rx_gain(dev, gain);
972         lpphy_enable_rx_gain_override(dev);
973 }
974
975 static void lpphy_set_rx_gain_by_index(struct b43_wldev *dev, u16 idx)
976 {
977         u32 gain = b43_lptab_read(dev, B43_LPTAB16(12, idx));
978         lpphy_set_rx_gain(dev, gain);
979 }
980
981 static void lpphy_stop_ddfs(struct b43_wldev *dev)
982 {
983         b43_phy_mask(dev, B43_LPPHY_AFE_DDFS, 0xFFFD);
984         b43_phy_mask(dev, B43_LPPHY_LP_PHY_CTL, 0xFFDF);
985 }
986
987 static void lpphy_run_ddfs(struct b43_wldev *dev, int i_on, int q_on,
988                            int incr1, int incr2, int scale_idx)
989 {
990         lpphy_stop_ddfs(dev);
991         b43_phy_mask(dev, B43_LPPHY_AFE_DDFS_POINTER_INIT, 0xFF80);
992         b43_phy_mask(dev, B43_LPPHY_AFE_DDFS_POINTER_INIT, 0x80FF);
993         b43_phy_maskset(dev, B43_LPPHY_AFE_DDFS_INCR_INIT, 0xFF80, incr1);
994         b43_phy_maskset(dev, B43_LPPHY_AFE_DDFS_INCR_INIT, 0x80FF, incr2 << 8);
995         b43_phy_maskset(dev, B43_LPPHY_AFE_DDFS, 0xFFF7, i_on << 3);
996         b43_phy_maskset(dev, B43_LPPHY_AFE_DDFS, 0xFFEF, q_on << 4);
997         b43_phy_maskset(dev, B43_LPPHY_AFE_DDFS, 0xFF9F, scale_idx << 5);
998         b43_phy_mask(dev, B43_LPPHY_AFE_DDFS, 0xFFFB);
999         b43_phy_set(dev, B43_LPPHY_AFE_DDFS, 0x2);
1000         b43_phy_set(dev, B43_LPPHY_LP_PHY_CTL, 0x20);
1001 }
1002
1003 static bool lpphy_rx_iq_est(struct b43_wldev *dev, u16 samples, u8 time,
1004                            struct lpphy_iq_est *iq_est)
1005 {
1006         int i;
1007
1008         b43_phy_mask(dev, B43_LPPHY_CRSGAIN_CTL, 0xFFF7);
1009         b43_phy_write(dev, B43_LPPHY_IQ_NUM_SMPLS_ADDR, samples);
1010         b43_phy_maskset(dev, B43_LPPHY_IQ_ENABLE_WAIT_TIME_ADDR, 0xFF00, time);
1011         b43_phy_mask(dev, B43_LPPHY_IQ_ENABLE_WAIT_TIME_ADDR, 0xFEFF);
1012         b43_phy_set(dev, B43_LPPHY_IQ_ENABLE_WAIT_TIME_ADDR, 0x200);
1013
1014         for (i = 0; i < 500; i++) {
1015                 if (!(b43_phy_read(dev,
1016                                 B43_LPPHY_IQ_ENABLE_WAIT_TIME_ADDR) & 0x200))
1017                         break;
1018                 msleep(1);
1019         }
1020
1021         if ((b43_phy_read(dev, B43_LPPHY_IQ_ENABLE_WAIT_TIME_ADDR) & 0x200)) {
1022                 b43_phy_set(dev, B43_LPPHY_CRSGAIN_CTL, 0x8);
1023                 return false;
1024         }
1025
1026         iq_est->iq_prod = b43_phy_read(dev, B43_LPPHY_IQ_ACC_HI_ADDR);
1027         iq_est->iq_prod <<= 16;
1028         iq_est->iq_prod |= b43_phy_read(dev, B43_LPPHY_IQ_ACC_LO_ADDR);
1029
1030         iq_est->i_pwr = b43_phy_read(dev, B43_LPPHY_IQ_I_PWR_ACC_HI_ADDR);
1031         iq_est->i_pwr <<= 16;
1032         iq_est->i_pwr |= b43_phy_read(dev, B43_LPPHY_IQ_I_PWR_ACC_LO_ADDR);
1033
1034         iq_est->q_pwr = b43_phy_read(dev, B43_LPPHY_IQ_Q_PWR_ACC_HI_ADDR);
1035         iq_est->q_pwr <<= 16;
1036         iq_est->q_pwr |= b43_phy_read(dev, B43_LPPHY_IQ_Q_PWR_ACC_LO_ADDR);
1037
1038         b43_phy_set(dev, B43_LPPHY_CRSGAIN_CTL, 0x8);
1039         return true;
1040 }
1041
1042 static int lpphy_loopback(struct b43_wldev *dev)
1043 {
1044         struct lpphy_iq_est iq_est;
1045         int i, index = -1;
1046         u32 tmp;
1047
1048         memset(&iq_est, 0, sizeof(iq_est));
1049
1050         lpphy_set_trsw_over(dev, true, true);
1051         b43_phy_set(dev, B43_LPPHY_AFE_CTL_OVR, 1);
1052         b43_phy_mask(dev, B43_LPPHY_AFE_CTL_OVRVAL, 0xFFFE);
1053         b43_phy_set(dev, B43_LPPHY_RF_OVERRIDE_0, 0x800);
1054         b43_phy_set(dev, B43_LPPHY_RF_OVERRIDE_VAL_0, 0x800);
1055         b43_phy_set(dev, B43_LPPHY_RF_OVERRIDE_0, 0x8);
1056         b43_phy_set(dev, B43_LPPHY_RF_OVERRIDE_VAL_0, 0x8);
1057         b43_radio_write(dev, B2062_N_TX_CTL_A, 0x80);
1058         b43_phy_set(dev, B43_LPPHY_RF_OVERRIDE_0, 0x80);
1059         b43_phy_set(dev, B43_LPPHY_RF_OVERRIDE_VAL_0, 0x80);
1060         for (i = 0; i < 32; i++) {
1061                 lpphy_set_rx_gain_by_index(dev, i);
1062                 lpphy_run_ddfs(dev, 1, 1, 5, 5, 0);
1063                 if (!(lpphy_rx_iq_est(dev, 1000, 32, &iq_est)))
1064                         continue;
1065                 tmp = (iq_est.i_pwr + iq_est.q_pwr) / 1000;
1066                 if ((tmp > 4000) && (tmp < 10000)) {
1067                         index = i;
1068                         break;
1069                 }
1070         }
1071         lpphy_stop_ddfs(dev);
1072         return index;
1073 }
1074
1075 /* Fixed-point division algorithm using only integer math. */
1076 static u32 lpphy_qdiv_roundup(u32 dividend, u32 divisor, u8 precision)
1077 {
1078         u32 quotient, remainder;
1079
1080         if (divisor == 0)
1081                 return 0;
1082
1083         quotient = dividend / divisor;
1084         remainder = dividend % divisor;
1085
1086         while (precision > 0) {
1087                 quotient <<= 1;
1088                 if (remainder << 1 >= divisor) {
1089                         quotient++;
1090                         remainder = (remainder << 1) - divisor;
1091                 }
1092                 precision--;
1093         }
1094
1095         if (remainder << 1 >= divisor)
1096                 quotient++;
1097
1098         return quotient;
1099 }
1100
1101 /* Read the TX power control mode from hardware. */
1102 static void lpphy_read_tx_pctl_mode_from_hardware(struct b43_wldev *dev)
1103 {
1104         struct b43_phy_lp *lpphy = dev->phy.lp;
1105         u16 ctl;
1106
1107         ctl = b43_phy_read(dev, B43_LPPHY_TX_PWR_CTL_CMD);
1108         switch (ctl & B43_LPPHY_TX_PWR_CTL_CMD_MODE) {
1109         case B43_LPPHY_TX_PWR_CTL_CMD_MODE_OFF:
1110                 lpphy->txpctl_mode = B43_LPPHY_TXPCTL_OFF;
1111                 break;
1112         case B43_LPPHY_TX_PWR_CTL_CMD_MODE_SW:
1113                 lpphy->txpctl_mode = B43_LPPHY_TXPCTL_SW;
1114                 break;
1115         case B43_LPPHY_TX_PWR_CTL_CMD_MODE_HW:
1116                 lpphy->txpctl_mode = B43_LPPHY_TXPCTL_HW;
1117                 break;
1118         default:
1119                 lpphy->txpctl_mode = B43_LPPHY_TXPCTL_UNKNOWN;
1120                 B43_WARN_ON(1);
1121                 break;
1122         }
1123 }
1124
1125 /* Set the TX power control mode in hardware. */
1126 static void lpphy_write_tx_pctl_mode_to_hardware(struct b43_wldev *dev)
1127 {
1128         struct b43_phy_lp *lpphy = dev->phy.lp;
1129         u16 ctl;
1130
1131         switch (lpphy->txpctl_mode) {
1132         case B43_LPPHY_TXPCTL_OFF:
1133                 ctl = B43_LPPHY_TX_PWR_CTL_CMD_MODE_OFF;
1134                 break;
1135         case B43_LPPHY_TXPCTL_HW:
1136                 ctl = B43_LPPHY_TX_PWR_CTL_CMD_MODE_HW;
1137                 break;
1138         case B43_LPPHY_TXPCTL_SW:
1139                 ctl = B43_LPPHY_TX_PWR_CTL_CMD_MODE_SW;
1140                 break;
1141         default:
1142                 ctl = 0;
1143                 B43_WARN_ON(1);
1144         }
1145         b43_phy_maskset(dev, B43_LPPHY_TX_PWR_CTL_CMD,
1146                         (u16)~B43_LPPHY_TX_PWR_CTL_CMD_MODE, ctl);
1147 }
1148
1149 static void lpphy_set_tx_power_control(struct b43_wldev *dev,
1150                                        enum b43_lpphy_txpctl_mode mode)
1151 {
1152         struct b43_phy_lp *lpphy = dev->phy.lp;
1153         enum b43_lpphy_txpctl_mode oldmode;
1154
1155         lpphy_read_tx_pctl_mode_from_hardware(dev);
1156         oldmode = lpphy->txpctl_mode;
1157         if (oldmode == mode)
1158                 return;
1159         lpphy->txpctl_mode = mode;
1160
1161         if (oldmode == B43_LPPHY_TXPCTL_HW) {
1162                 //TODO Update TX Power NPT
1163                 //TODO Clear all TX Power offsets
1164         } else {
1165                 if (mode == B43_LPPHY_TXPCTL_HW) {
1166                         //TODO Recalculate target TX power
1167                         b43_phy_maskset(dev, B43_LPPHY_TX_PWR_CTL_CMD,
1168                                         0xFF80, lpphy->tssi_idx);
1169                         b43_phy_maskset(dev, B43_LPPHY_TX_PWR_CTL_NNUM,
1170                                         0x8FFF, ((u16)lpphy->tssi_npt << 16));
1171                         //TODO Set "TSSI Transmit Count" variable to total transmitted frame count
1172                         lpphy_disable_tx_gain_override(dev);
1173                         lpphy->tx_pwr_idx_over = -1;
1174                 }
1175         }
1176         if (dev->phy.rev >= 2) {
1177                 if (mode == B43_LPPHY_TXPCTL_HW)
1178                         b43_phy_set(dev, B43_PHY_OFDM(0xD0), 0x2);
1179                 else
1180                         b43_phy_mask(dev, B43_PHY_OFDM(0xD0), 0xFFFD);
1181         }
1182         lpphy_write_tx_pctl_mode_to_hardware(dev);
1183 }
1184
1185 static int b43_lpphy_op_switch_channel(struct b43_wldev *dev,
1186                                        unsigned int new_channel);
1187
1188 static void lpphy_rev0_1_rc_calib(struct b43_wldev *dev)
1189 {
1190         struct b43_phy_lp *lpphy = dev->phy.lp;
1191         struct lpphy_iq_est iq_est;
1192         struct lpphy_tx_gains tx_gains;
1193         static const u32 ideal_pwr_table[21] = {
1194                 0x10000, 0x10557, 0x10e2d, 0x113e0, 0x10f22, 0x0ff64,
1195                 0x0eda2, 0x0e5d4, 0x0efd1, 0x0fbe8, 0x0b7b8, 0x04b35,
1196                 0x01a5e, 0x00a0b, 0x00444, 0x001fd, 0x000ff, 0x00088,
1197                 0x0004c, 0x0002c, 0x0001a,
1198         };
1199         bool old_txg_ovr;
1200         u8 old_bbmult;
1201         u16 old_rf_ovr, old_rf_ovrval, old_afe_ovr, old_afe_ovrval,
1202             old_rf2_ovr, old_rf2_ovrval, old_phy_ctl;
1203         enum b43_lpphy_txpctl_mode old_txpctl;
1204         u32 normal_pwr, ideal_pwr, mean_sq_pwr, tmp = 0, mean_sq_pwr_min = 0;
1205         int loopback, i, j, inner_sum, err;
1206
1207         memset(&iq_est, 0, sizeof(iq_est));
1208
1209         err = b43_lpphy_op_switch_channel(dev, 7);
1210         if (err) {
1211                 b43dbg(dev->wl,
1212                        "RC calib: Failed to switch to channel 7, error = %d\n",
1213                        err);
1214         }
1215         old_txg_ovr = !!(b43_phy_read(dev, B43_LPPHY_AFE_CTL_OVR) & 0x40);
1216         old_bbmult = lpphy_get_bb_mult(dev);
1217         if (old_txg_ovr)
1218                 tx_gains = lpphy_get_tx_gains(dev);
1219         old_rf_ovr = b43_phy_read(dev, B43_LPPHY_RF_OVERRIDE_0);
1220         old_rf_ovrval = b43_phy_read(dev, B43_LPPHY_RF_OVERRIDE_VAL_0);
1221         old_afe_ovr = b43_phy_read(dev, B43_LPPHY_AFE_CTL_OVR);
1222         old_afe_ovrval = b43_phy_read(dev, B43_LPPHY_AFE_CTL_OVRVAL);
1223         old_rf2_ovr = b43_phy_read(dev, B43_LPPHY_RF_OVERRIDE_2);
1224         old_rf2_ovrval = b43_phy_read(dev, B43_LPPHY_RF_OVERRIDE_2_VAL);
1225         old_phy_ctl = b43_phy_read(dev, B43_LPPHY_LP_PHY_CTL);
1226         lpphy_read_tx_pctl_mode_from_hardware(dev);
1227         old_txpctl = lpphy->txpctl_mode;
1228
1229         lpphy_set_tx_power_control(dev, B43_LPPHY_TXPCTL_OFF);
1230         lpphy_disable_crs(dev, true);
1231         loopback = lpphy_loopback(dev);
1232         if (loopback == -1)
1233                 goto finish;
1234         lpphy_set_rx_gain_by_index(dev, loopback);
1235         b43_phy_maskset(dev, B43_LPPHY_LP_PHY_CTL, 0xFFBF, 0x40);
1236         b43_phy_maskset(dev, B43_LPPHY_RF_OVERRIDE_2_VAL, 0xFFF8, 0x1);
1237         b43_phy_maskset(dev, B43_LPPHY_RF_OVERRIDE_2_VAL, 0xFFC7, 0x8);
1238         b43_phy_maskset(dev, B43_LPPHY_RF_OVERRIDE_2_VAL, 0xFF3F, 0xC0);
1239         for (i = 128; i <= 159; i++) {
1240                 b43_radio_write(dev, B2062_N_RXBB_CALIB2, i);
1241                 inner_sum = 0;
1242                 for (j = 5; j <= 25; j++) {
1243                         lpphy_run_ddfs(dev, 1, 1, j, j, 0);
1244                         if (!(lpphy_rx_iq_est(dev, 1000, 32, &iq_est)))
1245                                 goto finish;
1246                         mean_sq_pwr = iq_est.i_pwr + iq_est.q_pwr;
1247                         if (j == 5)
1248                                 tmp = mean_sq_pwr;
1249                         ideal_pwr = ((ideal_pwr_table[j-5] >> 3) + 1) >> 1;
1250                         normal_pwr = lpphy_qdiv_roundup(mean_sq_pwr, tmp, 12);
1251                         mean_sq_pwr = ideal_pwr - normal_pwr;
1252                         mean_sq_pwr *= mean_sq_pwr;
1253                         inner_sum += mean_sq_pwr;
1254                         if ((i == 128) || (inner_sum < mean_sq_pwr_min)) {
1255                                 lpphy->rc_cap = i;
1256                                 mean_sq_pwr_min = inner_sum;
1257                         }
1258                 }
1259         }
1260         lpphy_stop_ddfs(dev);
1261
1262 finish:
1263         lpphy_restore_crs(dev, true);
1264         b43_phy_write(dev, B43_LPPHY_RF_OVERRIDE_VAL_0, old_rf_ovrval);
1265         b43_phy_write(dev, B43_LPPHY_RF_OVERRIDE_0, old_rf_ovr);
1266         b43_phy_write(dev, B43_LPPHY_AFE_CTL_OVRVAL, old_afe_ovrval);
1267         b43_phy_write(dev, B43_LPPHY_AFE_CTL_OVR, old_afe_ovr);
1268         b43_phy_write(dev, B43_LPPHY_RF_OVERRIDE_2_VAL, old_rf2_ovrval);
1269         b43_phy_write(dev, B43_LPPHY_RF_OVERRIDE_2, old_rf2_ovr);
1270         b43_phy_write(dev, B43_LPPHY_LP_PHY_CTL, old_phy_ctl);
1271
1272         lpphy_set_bb_mult(dev, old_bbmult);
1273         if (old_txg_ovr) {
1274                 /*
1275                  * SPEC FIXME: The specs say "get_tx_gains" here, which is
1276                  * illogical. According to lwfinger, vendor driver v4.150.10.5
1277                  * has a Set here, while v4.174.64.19 has a Get - regression in
1278                  * the vendor driver? This should be tested this once the code
1279                  * is testable.
1280                  */
1281                 lpphy_set_tx_gains(dev, tx_gains);
1282         }
1283         lpphy_set_tx_power_control(dev, old_txpctl);
1284         if (lpphy->rc_cap)
1285                 lpphy_set_rc_cap(dev);
1286 }
1287
1288 static void lpphy_rev2plus_rc_calib(struct b43_wldev *dev)
1289 {
1290         struct ssb_bus *bus = dev->dev->bus;
1291         u32 crystal_freq = bus->chipco.pmu.crystalfreq * 1000;
1292         u8 tmp = b43_radio_read(dev, B2063_RX_BB_SP8) & 0xFF;
1293         int i;
1294
1295         b43_radio_write(dev, B2063_RX_BB_SP8, 0x0);
1296         b43_radio_write(dev, B2063_RC_CALIB_CTL1, 0x7E);
1297         b43_radio_mask(dev, B2063_PLL_SP1, 0xF7);
1298         b43_radio_write(dev, B2063_RC_CALIB_CTL1, 0x7C);
1299         b43_radio_write(dev, B2063_RC_CALIB_CTL2, 0x15);
1300         b43_radio_write(dev, B2063_RC_CALIB_CTL3, 0x70);
1301         b43_radio_write(dev, B2063_RC_CALIB_CTL4, 0x52);
1302         b43_radio_write(dev, B2063_RC_CALIB_CTL5, 0x1);
1303         b43_radio_write(dev, B2063_RC_CALIB_CTL1, 0x7D);
1304
1305         for (i = 0; i < 10000; i++) {
1306                 if (b43_radio_read(dev, B2063_RC_CALIB_CTL6) & 0x2)
1307                         break;
1308                 msleep(1);
1309         }
1310
1311         if (!(b43_radio_read(dev, B2063_RC_CALIB_CTL6) & 0x2))
1312                 b43_radio_write(dev, B2063_RX_BB_SP8, tmp);
1313
1314         tmp = b43_radio_read(dev, B2063_TX_BB_SP3) & 0xFF;
1315
1316         b43_radio_write(dev, B2063_TX_BB_SP3, 0x0);
1317         b43_radio_write(dev, B2063_RC_CALIB_CTL1, 0x7E);
1318         b43_radio_write(dev, B2063_RC_CALIB_CTL1, 0x7C);
1319         b43_radio_write(dev, B2063_RC_CALIB_CTL2, 0x55);
1320         b43_radio_write(dev, B2063_RC_CALIB_CTL3, 0x76);
1321
1322         if (crystal_freq == 24000000) {
1323                 b43_radio_write(dev, B2063_RC_CALIB_CTL4, 0xFC);
1324                 b43_radio_write(dev, B2063_RC_CALIB_CTL5, 0x0);
1325         } else {
1326                 b43_radio_write(dev, B2063_RC_CALIB_CTL4, 0x13);
1327                 b43_radio_write(dev, B2063_RC_CALIB_CTL5, 0x1);
1328         }
1329
1330         b43_radio_write(dev, B2063_PA_SP7, 0x7D);
1331
1332         for (i = 0; i < 10000; i++) {
1333                 if (b43_radio_read(dev, B2063_RC_CALIB_CTL6) & 0x2)
1334                         break;
1335                 msleep(1);
1336         }
1337
1338         if (!(b43_radio_read(dev, B2063_RC_CALIB_CTL6) & 0x2))
1339                 b43_radio_write(dev, B2063_TX_BB_SP3, tmp);
1340
1341         b43_radio_write(dev, B2063_RC_CALIB_CTL1, 0x7E);
1342 }
1343
1344 static void lpphy_calibrate_rc(struct b43_wldev *dev)
1345 {
1346         struct b43_phy_lp *lpphy = dev->phy.lp;
1347
1348         if (dev->phy.rev >= 2) {
1349                 lpphy_rev2plus_rc_calib(dev);
1350         } else if (!lpphy->rc_cap) {
1351                 if (b43_current_band(dev->wl) == IEEE80211_BAND_2GHZ)
1352                         lpphy_rev0_1_rc_calib(dev);
1353         } else {
1354                 lpphy_set_rc_cap(dev);
1355         }
1356 }
1357
1358 static void b43_lpphy_op_set_rx_antenna(struct b43_wldev *dev, int antenna)
1359 {
1360         if (dev->phy.rev >= 2)
1361                 return; // rev2+ doesn't support antenna diversity
1362
1363         if (B43_WARN_ON(antenna > B43_ANTENNA_AUTO1))
1364                 return;
1365
1366         b43_hf_write(dev, b43_hf_read(dev) & ~B43_HF_ANTDIVHELP);
1367
1368         b43_phy_maskset(dev, B43_LPPHY_CRSGAIN_CTL, 0xFFFD, antenna & 0x2);
1369         b43_phy_maskset(dev, B43_LPPHY_CRSGAIN_CTL, 0xFFFE, antenna & 0x1);
1370
1371         b43_hf_write(dev, b43_hf_read(dev) | B43_HF_ANTDIVHELP);
1372
1373         dev->phy.lp->antenna = antenna;
1374 }
1375
1376 static void lpphy_set_tx_iqcc(struct b43_wldev *dev, u16 a, u16 b)
1377 {
1378         u16 tmp[2];
1379
1380         tmp[0] = a;
1381         tmp[1] = b;
1382         b43_lptab_write_bulk(dev, B43_LPTAB16(0, 80), 2, tmp);
1383 }
1384
1385 static void lpphy_set_tx_power_by_index(struct b43_wldev *dev, u8 index)
1386 {
1387         struct b43_phy_lp *lpphy = dev->phy.lp;
1388         struct lpphy_tx_gains gains;
1389         u32 iq_comp, tx_gain, coeff, rf_power;
1390
1391         lpphy->tx_pwr_idx_over = index;
1392         lpphy_read_tx_pctl_mode_from_hardware(dev);
1393         if (lpphy->txpctl_mode != B43_LPPHY_TXPCTL_OFF)
1394                 lpphy_set_tx_power_control(dev, B43_LPPHY_TXPCTL_SW);
1395         if (dev->phy.rev >= 2) {
1396                 iq_comp = b43_lptab_read(dev, B43_LPTAB32(7, index + 320));
1397                 tx_gain = b43_lptab_read(dev, B43_LPTAB32(7, index + 192));
1398                 gains.pad = (tx_gain >> 16) & 0xFF;
1399                 gains.gm = tx_gain & 0xFF;
1400                 gains.pga = (tx_gain >> 8) & 0xFF;
1401                 gains.dac = (iq_comp >> 28) & 0xFF;
1402                 lpphy_set_tx_gains(dev, gains);
1403         } else {
1404                 iq_comp = b43_lptab_read(dev, B43_LPTAB32(10, index + 320));
1405                 tx_gain = b43_lptab_read(dev, B43_LPTAB32(10, index + 192));
1406                 b43_phy_maskset(dev, B43_LPPHY_TX_GAIN_CTL_OVERRIDE_VAL,
1407                                 0xF800, (tx_gain >> 4) & 0x7FFF);
1408                 lpphy_set_dac_gain(dev, tx_gain & 0x7);
1409                 lpphy_set_pa_gain(dev, (tx_gain >> 24) & 0x7F);
1410         }
1411         lpphy_set_bb_mult(dev, (iq_comp >> 20) & 0xFF);
1412         lpphy_set_tx_iqcc(dev, (iq_comp >> 10) & 0x3FF, iq_comp & 0x3FF);
1413         if (dev->phy.rev >= 2) {
1414                 coeff = b43_lptab_read(dev, B43_LPTAB32(7, index + 448));
1415         } else {
1416                 coeff = b43_lptab_read(dev, B43_LPTAB32(10, index + 448));
1417         }
1418         b43_lptab_write(dev, B43_LPTAB16(0, 85), coeff & 0xFFFF);
1419         if (dev->phy.rev >= 2) {
1420                 rf_power = b43_lptab_read(dev, B43_LPTAB32(7, index + 576));
1421                 b43_phy_maskset(dev, B43_LPPHY_RF_PWR_OVERRIDE, 0xFF00,
1422                                 rf_power & 0xFFFF);//SPEC FIXME mask & set != 0
1423         }
1424         lpphy_enable_tx_gain_override(dev);
1425 }
1426
1427 static void lpphy_btcoex_override(struct b43_wldev *dev)
1428 {
1429         b43_write16(dev, B43_MMIO_BTCOEX_CTL, 0x3);
1430         b43_write16(dev, B43_MMIO_BTCOEX_TXCTL, 0xFF);
1431 }
1432
1433 static void b43_lpphy_op_software_rfkill(struct b43_wldev *dev,
1434                                          bool blocked)
1435 {
1436         //TODO check MAC control register
1437         if (blocked) {
1438                 if (dev->phy.rev >= 2) {
1439                         b43_phy_mask(dev, B43_LPPHY_RF_OVERRIDE_VAL_0, 0x83FF);
1440                         b43_phy_set(dev, B43_LPPHY_RF_OVERRIDE_0, 0x1F00);
1441                         b43_phy_mask(dev, B43_LPPHY_AFE_DDFS, 0x80FF);
1442                         b43_phy_mask(dev, B43_LPPHY_RF_OVERRIDE_2_VAL, 0xDFFF);
1443                         b43_phy_set(dev, B43_LPPHY_RF_OVERRIDE_2, 0x0808);
1444                 } else {
1445                         b43_phy_mask(dev, B43_LPPHY_RF_OVERRIDE_VAL_0, 0xE0FF);
1446                         b43_phy_set(dev, B43_LPPHY_RF_OVERRIDE_0, 0x1F00);
1447                         b43_phy_mask(dev, B43_LPPHY_RF_OVERRIDE_2_VAL, 0xFCFF);
1448                         b43_phy_set(dev, B43_LPPHY_RF_OVERRIDE_2, 0x0018);
1449                 }
1450         } else {
1451                 b43_phy_mask(dev, B43_LPPHY_RF_OVERRIDE_0, 0xE0FF);
1452                 if (dev->phy.rev >= 2)
1453                         b43_phy_mask(dev, B43_LPPHY_RF_OVERRIDE_2, 0xF7F7);
1454                 else
1455                         b43_phy_mask(dev, B43_LPPHY_RF_OVERRIDE_2, 0xFFE7);
1456         }
1457 }
1458
1459 /* This was previously called lpphy_japan_filter */
1460 static void lpphy_set_analog_filter(struct b43_wldev *dev, int channel)
1461 {
1462         struct b43_phy_lp *lpphy = dev->phy.lp;
1463         u16 tmp = (channel == 14); //SPEC FIXME check japanwidefilter!
1464
1465         if (dev->phy.rev < 2) { //SPEC FIXME Isn't this rev0/1-specific?
1466                 b43_phy_maskset(dev, B43_LPPHY_LP_PHY_CTL, 0xFCFF, tmp << 9);
1467                 if ((dev->phy.rev == 1) && (lpphy->rc_cap))
1468                         lpphy_set_rc_cap(dev);
1469         } else {
1470                 b43_radio_write(dev, B2063_TX_BB_SP3, 0x3F);
1471         }
1472 }
1473
1474 static void lpphy_set_tssi_mux(struct b43_wldev *dev, enum tssi_mux_mode mode)
1475 {
1476         if (mode != TSSI_MUX_EXT) {
1477                 b43_radio_set(dev, B2063_PA_SP1, 0x2);
1478                 b43_phy_set(dev, B43_PHY_OFDM(0xF3), 0x1000);
1479                 b43_radio_write(dev, B2063_PA_CTL10, 0x51);
1480                 if (mode == TSSI_MUX_POSTPA) {
1481                         b43_radio_mask(dev, B2063_PA_SP1, 0xFFFE);
1482                         b43_phy_mask(dev, B43_LPPHY_AFE_CTL_OVRVAL, 0xFFC7);
1483                 } else {
1484                         b43_radio_maskset(dev, B2063_PA_SP1, 0xFFFE, 0x1);
1485                         b43_phy_maskset(dev, B43_LPPHY_AFE_CTL_OVRVAL,
1486                                         0xFFC7, 0x20);
1487                 }
1488         } else {
1489                 B43_WARN_ON(1);
1490         }
1491 }
1492
1493 static void lpphy_tx_pctl_init_hw(struct b43_wldev *dev)
1494 {
1495         u16 tmp;
1496         int i;
1497
1498         //SPEC TODO Call LP PHY Clear TX Power offsets
1499         for (i = 0; i < 64; i++) {
1500                 if (dev->phy.rev >= 2)
1501                         b43_lptab_write(dev, B43_LPTAB32(7, i + 1), i);
1502                 else
1503                         b43_lptab_write(dev, B43_LPTAB32(10, i + 1), i);
1504         }
1505
1506         b43_phy_maskset(dev, B43_LPPHY_TX_PWR_CTL_NNUM, 0xFF00, 0xFF);
1507         b43_phy_maskset(dev, B43_LPPHY_TX_PWR_CTL_NNUM, 0x8FFF, 0x5000);
1508         b43_phy_maskset(dev, B43_LPPHY_TX_PWR_CTL_IDLETSSI, 0xFFC0, 0x1F);
1509         if (dev->phy.rev < 2) {
1510                 b43_phy_mask(dev, B43_LPPHY_LP_PHY_CTL, 0xEFFF);
1511                 b43_phy_maskset(dev, B43_LPPHY_LP_PHY_CTL, 0xDFFF, 0x2000);
1512         } else {
1513                 b43_phy_mask(dev, B43_PHY_OFDM(0x103), 0xFFFE);
1514                 b43_phy_maskset(dev, B43_PHY_OFDM(0x103), 0xFFFB, 0x4);
1515                 b43_phy_maskset(dev, B43_PHY_OFDM(0x103), 0xFFEF, 0x10);
1516                 b43_radio_maskset(dev, B2063_IQ_CALIB_CTL2, 0xF3, 0x1);
1517                 lpphy_set_tssi_mux(dev, TSSI_MUX_POSTPA);
1518         }
1519         b43_phy_maskset(dev, B43_LPPHY_TX_PWR_CTL_IDLETSSI, 0x7FFF, 0x8000);
1520         b43_phy_mask(dev, B43_LPPHY_TX_PWR_CTL_DELTAPWR_LIMIT, 0xFF);
1521         b43_phy_write(dev, B43_LPPHY_TX_PWR_CTL_DELTAPWR_LIMIT, 0xA);
1522         b43_phy_maskset(dev, B43_LPPHY_TX_PWR_CTL_CMD,
1523                         (u16)~B43_LPPHY_TX_PWR_CTL_CMD_MODE,
1524                         B43_LPPHY_TX_PWR_CTL_CMD_MODE_OFF);
1525         b43_phy_mask(dev, B43_LPPHY_TX_PWR_CTL_NNUM, 0xF8FF);
1526         b43_phy_maskset(dev, B43_LPPHY_TX_PWR_CTL_CMD,
1527                         (u16)~B43_LPPHY_TX_PWR_CTL_CMD_MODE,
1528                         B43_LPPHY_TX_PWR_CTL_CMD_MODE_SW);
1529
1530         if (dev->phy.rev < 2) {
1531                 b43_phy_maskset(dev, B43_LPPHY_RF_OVERRIDE_0, 0xEFFF, 0x1000);
1532                 b43_phy_mask(dev, B43_LPPHY_RF_OVERRIDE_VAL_0, 0xEFFF);
1533         } else {
1534                 lpphy_set_tx_power_by_index(dev, 0x7F);
1535         }
1536
1537         b43_dummy_transmission(dev, true, true);
1538
1539         tmp = b43_phy_read(dev, B43_LPPHY_TX_PWR_CTL_STAT);
1540         if (tmp & 0x8000) {
1541                 b43_phy_maskset(dev, B43_LPPHY_TX_PWR_CTL_IDLETSSI,
1542                                 0xFFC0, (tmp & 0xFF) - 32);
1543         }
1544
1545         b43_phy_mask(dev, B43_LPPHY_RF_OVERRIDE_0, 0xEFFF);
1546
1547         // (SPEC?) TODO Set "Target TX frequency" variable to 0
1548         // SPEC FIXME "Set BB Multiplier to 0xE000" impossible - bb_mult is u8!
1549 }
1550
1551 static void lpphy_tx_pctl_init_sw(struct b43_wldev *dev)
1552 {
1553         struct lpphy_tx_gains gains;
1554
1555         if (b43_current_band(dev->wl) == IEEE80211_BAND_2GHZ) {
1556                 gains.gm = 4;
1557                 gains.pad = 12;
1558                 gains.pga = 12;
1559                 gains.dac = 0;
1560         } else {
1561                 gains.gm = 7;
1562                 gains.pad = 14;
1563                 gains.pga = 15;
1564                 gains.dac = 0;
1565         }
1566         lpphy_set_tx_gains(dev, gains);
1567         lpphy_set_bb_mult(dev, 150);
1568 }
1569
1570 /* Initialize TX power control */
1571 static void lpphy_tx_pctl_init(struct b43_wldev *dev)
1572 {
1573         if (0/*FIXME HWPCTL capable */) {
1574                 lpphy_tx_pctl_init_hw(dev);
1575         } else { /* This device is only software TX power control capable. */
1576                 lpphy_tx_pctl_init_sw(dev);
1577         }
1578 }
1579
1580 static void lpphy_pr41573_workaround(struct b43_wldev *dev)
1581 {
1582         struct b43_phy_lp *lpphy = dev->phy.lp;
1583         u32 *saved_tab;
1584         const unsigned int saved_tab_size = 256;
1585         enum b43_lpphy_txpctl_mode txpctl_mode;
1586         s8 tx_pwr_idx_over;
1587         u16 tssi_npt, tssi_idx;
1588
1589         saved_tab = kcalloc(saved_tab_size, sizeof(saved_tab[0]), GFP_KERNEL);
1590         if (!saved_tab) {
1591                 b43err(dev->wl, "PR41573 failed. Out of memory!\n");
1592                 return;
1593         }
1594
1595         lpphy_read_tx_pctl_mode_from_hardware(dev);
1596         txpctl_mode = lpphy->txpctl_mode;
1597         tx_pwr_idx_over = lpphy->tx_pwr_idx_over;
1598         tssi_npt = lpphy->tssi_npt;
1599         tssi_idx = lpphy->tssi_idx;
1600
1601         if (dev->phy.rev < 2) {
1602                 b43_lptab_read_bulk(dev, B43_LPTAB32(10, 0x140),
1603                                     saved_tab_size, saved_tab);
1604         } else {
1605                 b43_lptab_read_bulk(dev, B43_LPTAB32(7, 0x140),
1606                                     saved_tab_size, saved_tab);
1607         }
1608         //FIXME PHY reset
1609         lpphy_table_init(dev); //FIXME is table init needed?
1610         lpphy_baseband_init(dev);
1611         lpphy_tx_pctl_init(dev);
1612         b43_lpphy_op_software_rfkill(dev, false);
1613         lpphy_set_tx_power_control(dev, B43_LPPHY_TXPCTL_OFF);
1614         if (dev->phy.rev < 2) {
1615                 b43_lptab_write_bulk(dev, B43_LPTAB32(10, 0x140),
1616                                      saved_tab_size, saved_tab);
1617         } else {
1618                 b43_lptab_write_bulk(dev, B43_LPTAB32(7, 0x140),
1619                                      saved_tab_size, saved_tab);
1620         }
1621         b43_write16(dev, B43_MMIO_CHANNEL, lpphy->channel);
1622         lpphy->tssi_npt = tssi_npt;
1623         lpphy->tssi_idx = tssi_idx;
1624         lpphy_set_analog_filter(dev, lpphy->channel);
1625         if (tx_pwr_idx_over != -1)
1626                 lpphy_set_tx_power_by_index(dev, tx_pwr_idx_over);
1627         if (lpphy->rc_cap)
1628                 lpphy_set_rc_cap(dev);
1629         b43_lpphy_op_set_rx_antenna(dev, lpphy->antenna);
1630         lpphy_set_tx_power_control(dev, txpctl_mode);
1631         kfree(saved_tab);
1632 }
1633
1634 struct lpphy_rx_iq_comp { u8 chan; s8 c1, c0; };
1635
1636 static const struct lpphy_rx_iq_comp lpphy_5354_iq_table[] = {
1637         { .chan = 1, .c1 = -66, .c0 = 15, },
1638         { .chan = 2, .c1 = -66, .c0 = 15, },
1639         { .chan = 3, .c1 = -66, .c0 = 15, },
1640         { .chan = 4, .c1 = -66, .c0 = 15, },
1641         { .chan = 5, .c1 = -66, .c0 = 15, },
1642         { .chan = 6, .c1 = -66, .c0 = 15, },
1643         { .chan = 7, .c1 = -66, .c0 = 14, },
1644         { .chan = 8, .c1 = -66, .c0 = 14, },
1645         { .chan = 9, .c1 = -66, .c0 = 14, },
1646         { .chan = 10, .c1 = -66, .c0 = 14, },
1647         { .chan = 11, .c1 = -66, .c0 = 14, },
1648         { .chan = 12, .c1 = -66, .c0 = 13, },
1649         { .chan = 13, .c1 = -66, .c0 = 13, },
1650         { .chan = 14, .c1 = -66, .c0 = 13, },
1651 };
1652
1653 static const struct lpphy_rx_iq_comp lpphy_rev0_1_iq_table[] = {
1654         { .chan = 1, .c1 = -64, .c0 = 13, },
1655         { .chan = 2, .c1 = -64, .c0 = 13, },
1656         { .chan = 3, .c1 = -64, .c0 = 13, },
1657         { .chan = 4, .c1 = -64, .c0 = 13, },
1658         { .chan = 5, .c1 = -64, .c0 = 12, },
1659         { .chan = 6, .c1 = -64, .c0 = 12, },
1660         { .chan = 7, .c1 = -64, .c0 = 12, },
1661         { .chan = 8, .c1 = -64, .c0 = 12, },
1662         { .chan = 9, .c1 = -64, .c0 = 12, },
1663         { .chan = 10, .c1 = -64, .c0 = 11, },
1664         { .chan = 11, .c1 = -64, .c0 = 11, },
1665         { .chan = 12, .c1 = -64, .c0 = 11, },
1666         { .chan = 13, .c1 = -64, .c0 = 11, },
1667         { .chan = 14, .c1 = -64, .c0 = 10, },
1668         { .chan = 34, .c1 = -62, .c0 = 24, },
1669         { .chan = 38, .c1 = -62, .c0 = 24, },
1670         { .chan = 42, .c1 = -62, .c0 = 24, },
1671         { .chan = 46, .c1 = -62, .c0 = 23, },
1672         { .chan = 36, .c1 = -62, .c0 = 24, },
1673         { .chan = 40, .c1 = -62, .c0 = 24, },
1674         { .chan = 44, .c1 = -62, .c0 = 23, },
1675         { .chan = 48, .c1 = -62, .c0 = 23, },
1676         { .chan = 52, .c1 = -62, .c0 = 23, },
1677         { .chan = 56, .c1 = -62, .c0 = 22, },
1678         { .chan = 60, .c1 = -62, .c0 = 22, },
1679         { .chan = 64, .c1 = -62, .c0 = 22, },
1680         { .chan = 100, .c1 = -62, .c0 = 16, },
1681         { .chan = 104, .c1 = -62, .c0 = 16, },
1682         { .chan = 108, .c1 = -62, .c0 = 15, },
1683         { .chan = 112, .c1 = -62, .c0 = 14, },
1684         { .chan = 116, .c1 = -62, .c0 = 14, },
1685         { .chan = 120, .c1 = -62, .c0 = 13, },
1686         { .chan = 124, .c1 = -62, .c0 = 12, },
1687         { .chan = 128, .c1 = -62, .c0 = 12, },
1688         { .chan = 132, .c1 = -62, .c0 = 12, },
1689         { .chan = 136, .c1 = -62, .c0 = 11, },
1690         { .chan = 140, .c1 = -62, .c0 = 10, },
1691         { .chan = 149, .c1 = -61, .c0 = 9, },
1692         { .chan = 153, .c1 = -61, .c0 = 9, },
1693         { .chan = 157, .c1 = -61, .c0 = 9, },
1694         { .chan = 161, .c1 = -61, .c0 = 8, },
1695         { .chan = 165, .c1 = -61, .c0 = 8, },
1696         { .chan = 184, .c1 = -62, .c0 = 25, },
1697         { .chan = 188, .c1 = -62, .c0 = 25, },
1698         { .chan = 192, .c1 = -62, .c0 = 25, },
1699         { .chan = 196, .c1 = -62, .c0 = 25, },
1700         { .chan = 200, .c1 = -62, .c0 = 25, },
1701         { .chan = 204, .c1 = -62, .c0 = 25, },
1702         { .chan = 208, .c1 = -62, .c0 = 25, },
1703         { .chan = 212, .c1 = -62, .c0 = 25, },
1704         { .chan = 216, .c1 = -62, .c0 = 26, },
1705 };
1706
1707 static const struct lpphy_rx_iq_comp lpphy_rev2plus_iq_comp = {
1708         .chan = 0,
1709         .c1 = -64,
1710         .c0 = 0,
1711 };
1712
1713 static int lpphy_calc_rx_iq_comp(struct b43_wldev *dev, u16 samples)
1714 {
1715         struct lpphy_iq_est iq_est;
1716         u16 c0, c1;
1717         int prod, ipwr, qpwr, prod_msb, q_msb, tmp1, tmp2, tmp3, tmp4, ret;
1718
1719         c1 = b43_phy_read(dev, B43_LPPHY_RX_COMP_COEFF_S);
1720         c0 = c1 >> 8;
1721         c1 |= 0xFF;
1722
1723         b43_phy_maskset(dev, B43_LPPHY_RX_COMP_COEFF_S, 0xFF00, 0x00C0);
1724         b43_phy_mask(dev, B43_LPPHY_RX_COMP_COEFF_S, 0x00FF);
1725
1726         ret = lpphy_rx_iq_est(dev, samples, 32, &iq_est);
1727         if (!ret)
1728                 goto out;
1729
1730         prod = iq_est.iq_prod;
1731         ipwr = iq_est.i_pwr;
1732         qpwr = iq_est.q_pwr;
1733
1734         if (ipwr + qpwr < 2) {
1735                 ret = 0;
1736                 goto out;
1737         }
1738
1739         prod_msb = fls(abs(prod));
1740         q_msb = fls(abs(qpwr));
1741         tmp1 = prod_msb - 20;
1742
1743         if (tmp1 >= 0) {
1744                 tmp3 = ((prod << (30 - prod_msb)) + (ipwr >> (1 + tmp1))) /
1745                         (ipwr >> tmp1);
1746         } else {
1747                 tmp3 = ((prod << (30 - prod_msb)) + (ipwr << (-1 - tmp1))) /
1748                         (ipwr << -tmp1);
1749         }
1750
1751         tmp2 = q_msb - 11;
1752
1753         if (tmp2 >= 0)
1754                 tmp4 = (qpwr << (31 - q_msb)) / (ipwr >> tmp2);
1755         else
1756                 tmp4 = (qpwr << (31 - q_msb)) / (ipwr << -tmp2);
1757
1758         tmp4 -= tmp3 * tmp3;
1759         tmp4 = -int_sqrt(tmp4);
1760
1761         c0 = tmp3 >> 3;
1762         c1 = tmp4 >> 4;
1763
1764 out:
1765         b43_phy_maskset(dev, B43_LPPHY_RX_COMP_COEFF_S, 0xFF00, c1);
1766         b43_phy_maskset(dev, B43_LPPHY_RX_COMP_COEFF_S, 0x00FF, c0 << 8);
1767         return ret;
1768 }
1769
1770 static void lpphy_run_samples(struct b43_wldev *dev, u16 samples, u16 loops,
1771                               u16 wait)
1772 {
1773         b43_phy_maskset(dev, B43_LPPHY_SMPL_PLAY_BUFFER_CTL,
1774                         0xFFC0, samples - 1);
1775         if (loops != 0xFFFF)
1776                 loops--;
1777         b43_phy_maskset(dev, B43_LPPHY_SMPL_PLAY_COUNT, 0xF000, loops);
1778         b43_phy_maskset(dev, B43_LPPHY_SMPL_PLAY_BUFFER_CTL, 0x3F, wait << 6);
1779         b43_phy_set(dev, B43_LPPHY_A_PHY_CTL_ADDR, 0x1);
1780 }
1781
1782 //SPEC FIXME what does a negative freq mean?
1783 static void lpphy_start_tx_tone(struct b43_wldev *dev, s32 freq, u16 max)
1784 {
1785         struct b43_phy_lp *lpphy = dev->phy.lp;
1786         u16 buf[64];
1787         int i, samples = 0, angle = 0;
1788         int rotation = (((36 * freq) / 20) << 16) / 100;
1789         struct b43_c32 sample;
1790
1791         lpphy->tx_tone_freq = freq;
1792
1793         if (freq) {
1794                 /* Find i for which abs(freq) integrally divides 20000 * i */
1795                 for (i = 1; samples * abs(freq) != 20000 * i; i++) {
1796                         samples = (20000 * i) / abs(freq);
1797                         if(B43_WARN_ON(samples > 63))
1798                                 return;
1799                 }
1800         } else {
1801                 samples = 2;
1802         }
1803
1804         for (i = 0; i < samples; i++) {
1805                 sample = b43_cordic(angle);
1806                 angle += rotation;
1807                 buf[i] = CORDIC_CONVERT((sample.i * max) & 0xFF) << 8;
1808                 buf[i] |= CORDIC_CONVERT((sample.q * max) & 0xFF);
1809         }
1810
1811         b43_lptab_write_bulk(dev, B43_LPTAB16(5, 0), samples, buf);
1812
1813         lpphy_run_samples(dev, samples, 0xFFFF, 0);
1814 }
1815
1816 static void lpphy_stop_tx_tone(struct b43_wldev *dev)
1817 {
1818         struct b43_phy_lp *lpphy = dev->phy.lp;
1819         int i;
1820
1821         lpphy->tx_tone_freq = 0;
1822
1823         b43_phy_mask(dev, B43_LPPHY_SMPL_PLAY_COUNT, 0xF000);
1824         for (i = 0; i < 31; i++) {
1825                 if (!(b43_phy_read(dev, B43_LPPHY_A_PHY_CTL_ADDR) & 0x1))
1826                         break;
1827                 udelay(100);
1828         }
1829 }
1830
1831
1832 static void lpphy_papd_cal(struct b43_wldev *dev, struct lpphy_tx_gains gains,
1833                            int mode, bool useindex, u8 index)
1834 {
1835         //TODO
1836 }
1837
1838 static void lpphy_papd_cal_txpwr(struct b43_wldev *dev)
1839 {
1840         struct b43_phy_lp *lpphy = dev->phy.lp;
1841         struct ssb_bus *bus = dev->dev->bus;
1842         struct lpphy_tx_gains gains, oldgains;
1843         int old_txpctl, old_afe_ovr, old_rf, old_bbmult;
1844
1845         lpphy_read_tx_pctl_mode_from_hardware(dev);
1846         old_txpctl = lpphy->txpctl_mode;
1847         old_afe_ovr = b43_phy_read(dev, B43_LPPHY_AFE_CTL_OVR) & 0x40;
1848         if (old_afe_ovr)
1849                 oldgains = lpphy_get_tx_gains(dev);
1850         old_rf = b43_phy_read(dev, B43_LPPHY_RF_PWR_OVERRIDE) & 0xFF;
1851         old_bbmult = lpphy_get_bb_mult(dev);
1852
1853         lpphy_set_tx_power_control(dev, B43_LPPHY_TXPCTL_OFF);
1854
1855         if (bus->chip_id == 0x4325 && bus->chip_rev == 0)
1856                 lpphy_papd_cal(dev, gains, 0, 1, 30);
1857         else
1858                 lpphy_papd_cal(dev, gains, 0, 1, 65);
1859
1860         if (old_afe_ovr)
1861                 lpphy_set_tx_gains(dev, oldgains);
1862         lpphy_set_bb_mult(dev, old_bbmult);
1863         lpphy_set_tx_power_control(dev, old_txpctl);
1864         b43_phy_maskset(dev, B43_LPPHY_RF_PWR_OVERRIDE, 0xFF00, old_rf);
1865 }
1866
1867 static int lpphy_rx_iq_cal(struct b43_wldev *dev, bool noise, bool tx,
1868                             bool rx, bool pa, struct lpphy_tx_gains *gains)
1869 {
1870         struct b43_phy_lp *lpphy = dev->phy.lp;
1871         struct ssb_bus *bus = dev->dev->bus;
1872         const struct lpphy_rx_iq_comp *iqcomp = NULL;
1873         struct lpphy_tx_gains nogains, oldgains;
1874         u16 tmp;
1875         int i, ret;
1876
1877         memset(&nogains, 0, sizeof(nogains));
1878         memset(&oldgains, 0, sizeof(oldgains));
1879
1880         if (bus->chip_id == 0x5354) {
1881                 for (i = 0; i < ARRAY_SIZE(lpphy_5354_iq_table); i++) {
1882                         if (lpphy_5354_iq_table[i].chan == lpphy->channel) {
1883                                 iqcomp = &lpphy_5354_iq_table[i];
1884                         }
1885                 }
1886         } else if (dev->phy.rev >= 2) {
1887                 iqcomp = &lpphy_rev2plus_iq_comp;
1888         } else {
1889                 for (i = 0; i < ARRAY_SIZE(lpphy_rev0_1_iq_table); i++) {
1890                         if (lpphy_rev0_1_iq_table[i].chan == lpphy->channel) {
1891                                 iqcomp = &lpphy_rev0_1_iq_table[i];
1892                         }
1893                 }
1894         }
1895
1896         if (B43_WARN_ON(!iqcomp))
1897                 return 0;
1898
1899         b43_phy_maskset(dev, B43_LPPHY_RX_COMP_COEFF_S, 0xFF00, iqcomp->c1);
1900         b43_phy_maskset(dev, B43_LPPHY_RX_COMP_COEFF_S,
1901                         0x00FF, iqcomp->c0 << 8);
1902
1903         if (noise) {
1904                 tx = true;
1905                 rx = false;
1906                 pa = false;
1907         }
1908
1909         lpphy_set_trsw_over(dev, tx, rx);
1910
1911         if (b43_current_band(dev->wl) == IEEE80211_BAND_2GHZ) {
1912                 b43_phy_set(dev, B43_LPPHY_RF_OVERRIDE_0, 0x8);
1913                 b43_phy_maskset(dev, B43_LPPHY_RF_OVERRIDE_VAL_0,
1914                                 0xFFF7, pa << 3);
1915         } else {
1916                 b43_phy_set(dev, B43_LPPHY_RF_OVERRIDE_0, 0x20);
1917                 b43_phy_maskset(dev, B43_LPPHY_RF_OVERRIDE_VAL_0,
1918                                 0xFFDF, pa << 5);
1919         }
1920
1921         tmp = b43_phy_read(dev, B43_LPPHY_AFE_CTL_OVR) & 0x40;
1922
1923         if (noise)
1924                 lpphy_set_rx_gain(dev, 0x2D5D);
1925         else {
1926                 if (tmp)
1927                         oldgains = lpphy_get_tx_gains(dev);
1928                 if (!gains)
1929                         gains = &nogains;
1930                 lpphy_set_tx_gains(dev, *gains);
1931         }
1932
1933         b43_phy_mask(dev, B43_LPPHY_AFE_CTL_OVR, 0xFFFE);
1934         b43_phy_mask(dev, B43_LPPHY_AFE_CTL_OVRVAL, 0xFFFE);
1935         b43_phy_set(dev, B43_LPPHY_RF_OVERRIDE_0, 0x800);
1936         b43_phy_set(dev, B43_LPPHY_RF_OVERRIDE_VAL_0, 0x800);
1937         lpphy_set_deaf(dev, false);
1938         if (noise)
1939                 ret = lpphy_calc_rx_iq_comp(dev, 0xFFF0);
1940         else {
1941                 lpphy_start_tx_tone(dev, 4000, 100);
1942                 ret = lpphy_calc_rx_iq_comp(dev, 0x4000);
1943                 lpphy_stop_tx_tone(dev);
1944         }
1945         lpphy_clear_deaf(dev, false);
1946         b43_phy_mask(dev, B43_LPPHY_RF_OVERRIDE_0, 0xFFFC);
1947         b43_phy_mask(dev, B43_LPPHY_RF_OVERRIDE_0, 0xFFF7);
1948         b43_phy_mask(dev, B43_LPPHY_RF_OVERRIDE_0, 0xFFDF);
1949         if (!noise) {
1950                 if (tmp)
1951                         lpphy_set_tx_gains(dev, oldgains);
1952                 else
1953                         lpphy_disable_tx_gain_override(dev);
1954         }
1955         lpphy_disable_rx_gain_override(dev);
1956         b43_phy_mask(dev, B43_LPPHY_AFE_CTL_OVR, 0xFFFE);
1957         b43_phy_mask(dev, B43_LPPHY_AFE_CTL_OVRVAL, 0xF7FF);
1958         return ret;
1959 }
1960
1961 static void lpphy_calibration(struct b43_wldev *dev)
1962 {
1963         struct b43_phy_lp *lpphy = dev->phy.lp;
1964         enum b43_lpphy_txpctl_mode saved_pctl_mode;
1965         bool full_cal = false;
1966
1967         if (lpphy->full_calib_chan != lpphy->channel) {
1968                 full_cal = true;
1969                 lpphy->full_calib_chan = lpphy->channel;
1970         }
1971
1972         b43_mac_suspend(dev);
1973
1974         lpphy_btcoex_override(dev);
1975         if (dev->phy.rev >= 2)
1976                 lpphy_save_dig_flt_state(dev);
1977         lpphy_read_tx_pctl_mode_from_hardware(dev);
1978         saved_pctl_mode = lpphy->txpctl_mode;
1979         lpphy_set_tx_power_control(dev, B43_LPPHY_TXPCTL_OFF);
1980         //TODO Perform transmit power table I/Q LO calibration
1981         if ((dev->phy.rev == 0) && (saved_pctl_mode != B43_LPPHY_TXPCTL_OFF))
1982                 lpphy_pr41573_workaround(dev);
1983         if ((dev->phy.rev >= 2) && full_cal) {
1984                 lpphy_papd_cal_txpwr(dev);
1985         }
1986         lpphy_set_tx_power_control(dev, saved_pctl_mode);
1987         if (dev->phy.rev >= 2)
1988                 lpphy_restore_dig_flt_state(dev);
1989         lpphy_rx_iq_cal(dev, true, true, false, false, NULL);
1990
1991         b43_mac_enable(dev);
1992 }
1993
1994 static u16 b43_lpphy_op_read(struct b43_wldev *dev, u16 reg)
1995 {
1996         b43_write16(dev, B43_MMIO_PHY_CONTROL, reg);
1997         return b43_read16(dev, B43_MMIO_PHY_DATA);
1998 }
1999
2000 static void b43_lpphy_op_write(struct b43_wldev *dev, u16 reg, u16 value)
2001 {
2002         b43_write16(dev, B43_MMIO_PHY_CONTROL, reg);
2003         b43_write16(dev, B43_MMIO_PHY_DATA, value);
2004 }
2005
2006 static void b43_lpphy_op_maskset(struct b43_wldev *dev, u16 reg, u16 mask,
2007                                  u16 set)
2008 {
2009         b43_write16(dev, B43_MMIO_PHY_CONTROL, reg);
2010         b43_write16(dev, B43_MMIO_PHY_DATA,
2011                     (b43_read16(dev, B43_MMIO_PHY_DATA) & mask) | set);
2012 }
2013
2014 static u16 b43_lpphy_op_radio_read(struct b43_wldev *dev, u16 reg)
2015 {
2016         /* Register 1 is a 32-bit register. */
2017         B43_WARN_ON(reg == 1);
2018         /* LP-PHY needs a special bit set for read access */
2019         if (dev->phy.rev < 2) {
2020                 if (reg != 0x4001)
2021                         reg |= 0x100;
2022         } else
2023                 reg |= 0x200;
2024
2025         b43_write16(dev, B43_MMIO_RADIO_CONTROL, reg);
2026         return b43_read16(dev, B43_MMIO_RADIO_DATA_LOW);
2027 }
2028
2029 static void b43_lpphy_op_radio_write(struct b43_wldev *dev, u16 reg, u16 value)
2030 {
2031         /* Register 1 is a 32-bit register. */
2032         B43_WARN_ON(reg == 1);
2033
2034         b43_write16(dev, B43_MMIO_RADIO_CONTROL, reg);
2035         b43_write16(dev, B43_MMIO_RADIO_DATA_LOW, value);
2036 }
2037
2038 struct b206x_channel {
2039         u8 channel;
2040         u16 freq;
2041         u8 data[12];
2042 };
2043
2044 static const struct b206x_channel b2062_chantbl[] = {
2045         { .channel = 1, .freq = 2412, .data[0] = 0xFF, .data[1] = 0xFF,
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2319           .data[6] = 0x00, .data[7] = 0x00, .data[8] = 0x77, .data[9] = 0x10,
2320           .data[10] = 0x00, .data[11] = 0x00, },
2321         { .channel = 116, .freq = 5580, .data[0] = 0x62, .data[1] = 0x0C,
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2325         { .channel = 120, .freq = 5600, .data[0] = 0x62, .data[1] = 0x0C,
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2329         { .channel = 124, .freq = 5620, .data[0] = 0x62, .data[1] = 0x0C,
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2333         { .channel = 128, .freq = 5640, .data[0] = 0x61, .data[1] = 0x0C,
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2341         { .channel = 136, .freq = 5680, .data[0] = 0x61, .data[1] = 0x0C,
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2345         { .channel = 140, .freq = 5700, .data[0] = 0x60, .data[1] = 0x0C,
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2349         { .channel = 149, .freq = 5745, .data[0] = 0x60, .data[1] = 0x0C,
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2353         { .channel = 153, .freq = 5765, .data[0] = 0x60, .data[1] = 0x0C,
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2357         { .channel = 157, .freq = 5785, .data[0] = 0x60, .data[1] = 0x0C,
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2359           .data[6] = 0x00, .data[7] = 0x00, .data[8] = 0x77, .data[9] = 0x00,
2360           .data[10] = 0x00, .data[11] = 0x00, },
2361         { .channel = 161, .freq = 5805, .data[0] = 0x60, .data[1] = 0x0C,
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2367           .data[6] = 0x00, .data[7] = 0x00, .data[8] = 0x77, .data[9] = 0x00,
2368           .data[10] = 0x00, .data[11] = 0x00, },
2369         { .channel = 184, .freq = 4920, .data[0] = 0x6E, .data[1] = 0x0C,
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2371           .data[6] = 0x0F, .data[7] = 0x0F, .data[8] = 0x77, .data[9] = 0xC0,
2372           .data[10] = 0x50, .data[11] = 0x00, },
2373         { .channel = 188, .freq = 4940, .data[0] = 0x6E, .data[1] = 0x0C,
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2375           .data[6] = 0x0F, .data[7] = 0x0F, .data[8] = 0x77, .data[9] = 0xB0,
2376           .data[10] = 0x50, .data[11] = 0x00, },
2377         { .channel = 192, .freq = 4960, .data[0] = 0x6E, .data[1] = 0x0C,
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2380           .data[10] = 0x50, .data[11] = 0x00, },
2381         { .channel = 196, .freq = 4980, .data[0] = 0x6D, .data[1] = 0x0C,
2382           .data[2] = 0x0C, .data[3] = 0x00, .data[4] = 0x08, .data[5] = 0x0C,
2383           .data[6] = 0x0F, .data[7] = 0x0F, .data[8] = 0x77, .data[9] = 0xA0,
2384           .data[10] = 0x40, .data[11] = 0x00, },
2385         { .channel = 200, .freq = 5000, .data[0] = 0x6D, .data[1] = 0x0C,
2386           .data[2] = 0x0C, .data[3] = 0x00, .data[4] = 0x08, .data[5] = 0x0B,
2387           .data[6] = 0x0F, .data[7] = 0x0F, .data[8] = 0x77, .data[9] = 0xA0,
2388           .data[10] = 0x40, .data[11] = 0x00, },
2389         { .channel = 204, .freq = 5020, .data[0] = 0x6D, .data[1] = 0x0C,
2390           .data[2] = 0x0C, .data[3] = 0x00, .data[4] = 0x08, .data[5] = 0x0A,
2391           .data[6] = 0x0F, .data[7] = 0x0F, .data[8] = 0x77, .data[9] = 0xA0,
2392           .data[10] = 0x40, .data[11] = 0x00, },
2393         { .channel = 208, .freq = 5040, .data[0] = 0x6C, .data[1] = 0x0C,
2394           .data[2] = 0x0C, .data[3] = 0x00, .data[4] = 0x07, .data[5] = 0x09,
2395           .data[6] = 0x0F, .data[7] = 0x0F, .data[8] = 0x77, .data[9] = 0x90,
2396           .data[10] = 0x40, .data[11] = 0x00, },
2397         { .channel = 212, .freq = 5060, .data[0] = 0x6C, .data[1] = 0x0C,
2398           .data[2] = 0x0C, .data[3] = 0x00, .data[4] = 0x06, .data[5] = 0x08,
2399           .data[6] = 0x0F, .data[7] = 0x0F, .data[8] = 0x77, .data[9] = 0x90,
2400           .data[10] = 0x40, .data[11] = 0x00, },
2401         { .channel = 216, .freq = 5080, .data[0] = 0x6C, .data[1] = 0x0C,
2402           .data[2] = 0x0C, .data[3] = 0x00, .data[4] = 0x05, .data[5] = 0x08,
2403           .data[6] = 0x0F, .data[7] = 0x0F, .data[8] = 0x77, .data[9] = 0x90,
2404           .data[10] = 0x40, .data[11] = 0x00, },
2405 };
2406
2407 static void lpphy_b2062_reset_pll_bias(struct b43_wldev *dev)
2408 {
2409         struct ssb_bus *bus = dev->dev->bus;
2410
2411         b43_radio_write(dev, B2062_S_RFPLL_CTL2, 0xFF);
2412         udelay(20);
2413         if (bus->chip_id == 0x5354) {
2414                 b43_radio_write(dev, B2062_N_COMM1, 4);
2415                 b43_radio_write(dev, B2062_S_RFPLL_CTL2, 4);
2416         } else {
2417                 b43_radio_write(dev, B2062_S_RFPLL_CTL2, 0);
2418         }
2419         udelay(5);
2420 }
2421
2422 static void lpphy_b2062_vco_calib(struct b43_wldev *dev)
2423 {
2424         b43_radio_write(dev, B2062_S_RFPLL_CTL21, 0x42);
2425         b43_radio_write(dev, B2062_S_RFPLL_CTL21, 0x62);
2426         udelay(200);
2427 }
2428
2429 static int lpphy_b2062_tune(struct b43_wldev *dev,
2430                             unsigned int channel)
2431 {
2432         struct b43_phy_lp *lpphy = dev->phy.lp;
2433         struct ssb_bus *bus = dev->dev->bus;
2434         const struct b206x_channel *chandata = NULL;
2435         u32 crystal_freq = bus->chipco.pmu.crystalfreq * 1000;
2436         u32 tmp1, tmp2, tmp3, tmp4, tmp5, tmp6, tmp7, tmp8, tmp9;
2437         int i, err = 0;
2438
2439         for (i = 0; i < ARRAY_SIZE(b2062_chantbl); i++) {
2440                 if (b2062_chantbl[i].channel == channel) {
2441                         chandata = &b2062_chantbl[i];
2442                         break;
2443                 }
2444         }
2445
2446         if (B43_WARN_ON(!chandata))
2447                 return -EINVAL;
2448
2449         b43_radio_set(dev, B2062_S_RFPLL_CTL14, 0x04);
2450         b43_radio_write(dev, B2062_N_LGENA_TUNE0, chandata->data[0]);
2451         b43_radio_write(dev, B2062_N_LGENA_TUNE2, chandata->data[1]);
2452         b43_radio_write(dev, B2062_N_LGENA_TUNE3, chandata->data[2]);
2453         b43_radio_write(dev, B2062_N_TX_TUNE, chandata->data[3]);
2454         b43_radio_write(dev, B2062_S_LGENG_CTL1, chandata->data[4]);
2455         b43_radio_write(dev, B2062_N_LGENA_CTL5, chandata->data[5]);
2456         b43_radio_write(dev, B2062_N_LGENA_CTL6, chandata->data[6]);
2457         b43_radio_write(dev, B2062_N_TX_PGA, chandata->data[7]);
2458         b43_radio_write(dev, B2062_N_TX_PAD, chandata->data[8]);
2459
2460         tmp1 = crystal_freq / 1000;
2461         tmp2 = lpphy->pdiv * 1000;
2462         b43_radio_write(dev, B2062_S_RFPLL_CTL33, 0xCC);
2463         b43_radio_write(dev, B2062_S_RFPLL_CTL34, 0x07);
2464         lpphy_b2062_reset_pll_bias(dev);
2465         tmp3 = tmp2 * channel2freq_lp(channel);
2466         if (channel2freq_lp(channel) < 4000)
2467                 tmp3 *= 2;
2468         tmp4 = 48 * tmp1;
2469         tmp6 = tmp3 / tmp4;
2470         tmp7 = tmp3 % tmp4;
2471         b43_radio_write(dev, B2062_S_RFPLL_CTL26, tmp6);
2472         tmp5 = tmp7 * 0x100;
2473         tmp6 = tmp5 / tmp4;
2474         tmp7 = tmp5 % tmp4;
2475         b43_radio_write(dev, B2062_S_RFPLL_CTL27, tmp6);
2476         tmp5 = tmp7 * 0x100;
2477         tmp6 = tmp5 / tmp4;
2478         tmp7 = tmp5 % tmp4;
2479         b43_radio_write(dev, B2062_S_RFPLL_CTL28, tmp6);
2480         tmp5 = tmp7 * 0x100;
2481         tmp6 = tmp5 / tmp4;
2482         tmp7 = tmp5 % tmp4;
2483         b43_radio_write(dev, B2062_S_RFPLL_CTL29, tmp6 + ((2 * tmp7) / tmp4));
2484         tmp8 = b43_radio_read(dev, B2062_S_RFPLL_CTL19);
2485         tmp9 = ((2 * tmp3 * (tmp8 + 1)) + (3 * tmp1)) / (6 * tmp1);
2486         b43_radio_write(dev, B2062_S_RFPLL_CTL23, (tmp9 >> 8) + 16);
2487         b43_radio_write(dev, B2062_S_RFPLL_CTL24, tmp9 & 0xFF);
2488
2489         lpphy_b2062_vco_calib(dev);
2490         if (b43_radio_read(dev, B2062_S_RFPLL_CTL3) & 0x10) {
2491                 b43_radio_write(dev, B2062_S_RFPLL_CTL33, 0xFC);
2492                 b43_radio_write(dev, B2062_S_RFPLL_CTL34, 0);
2493                 lpphy_b2062_reset_pll_bias(dev);
2494                 lpphy_b2062_vco_calib(dev);
2495                 if (b43_radio_read(dev, B2062_S_RFPLL_CTL3) & 0x10)
2496                         err = -EIO;
2497         }
2498
2499         b43_radio_mask(dev, B2062_S_RFPLL_CTL14, ~0x04);
2500         return err;
2501 }
2502
2503 static void lpphy_b2063_vco_calib(struct b43_wldev *dev)
2504 {
2505         u16 tmp;
2506
2507         b43_radio_mask(dev, B2063_PLL_SP1, ~0x40);
2508         tmp = b43_radio_read(dev, B2063_PLL_JTAG_CALNRST) & 0xF8;
2509         b43_radio_write(dev, B2063_PLL_JTAG_CALNRST, tmp);
2510         udelay(1);
2511         b43_radio_write(dev, B2063_PLL_JTAG_CALNRST, tmp | 0x4);
2512         udelay(1);
2513         b43_radio_write(dev, B2063_PLL_JTAG_CALNRST, tmp | 0x6);
2514         udelay(1);
2515         b43_radio_write(dev, B2063_PLL_JTAG_CALNRST, tmp | 0x7);
2516         udelay(300);
2517         b43_radio_set(dev, B2063_PLL_SP1, 0x40);
2518 }
2519
2520 static int lpphy_b2063_tune(struct b43_wldev *dev,
2521                             unsigned int channel)
2522 {
2523         struct ssb_bus *bus = dev->dev->bus;
2524
2525         static const struct b206x_channel *chandata = NULL;
2526         u32 crystal_freq = bus->chipco.pmu.crystalfreq * 1000;
2527         u32 freqref, vco_freq, val1, val2, val3, timeout, timeoutref, count;
2528         u16 old_comm15, scale;
2529         u32 tmp1, tmp2, tmp3, tmp4, tmp5, tmp6;
2530         int i, div = (crystal_freq <= 26000000 ? 1 : 2);
2531
2532         for (i = 0; i < ARRAY_SIZE(b2063_chantbl); i++) {
2533                 if (b2063_chantbl[i].channel == channel) {
2534                         chandata = &b2063_chantbl[i];
2535                         break;
2536                 }
2537         }
2538
2539         if (B43_WARN_ON(!chandata))
2540                 return -EINVAL;
2541
2542         b43_radio_write(dev, B2063_LOGEN_VCOBUF1, chandata->data[0]);
2543         b43_radio_write(dev, B2063_LOGEN_MIXER2, chandata->data[1]);
2544         b43_radio_write(dev, B2063_LOGEN_BUF2, chandata->data[2]);
2545         b43_radio_write(dev, B2063_LOGEN_RCCR1, chandata->data[3]);
2546         b43_radio_write(dev, B2063_A_RX_1ST3, chandata->data[4]);
2547         b43_radio_write(dev, B2063_A_RX_2ND1, chandata->data[5]);
2548         b43_radio_write(dev, B2063_A_RX_2ND4, chandata->data[6]);
2549         b43_radio_write(dev, B2063_A_RX_2ND7, chandata->data[7]);
2550         b43_radio_write(dev, B2063_A_RX_PS6, chandata->data[8]);
2551         b43_radio_write(dev, B2063_TX_RF_CTL2, chandata->data[9]);
2552         b43_radio_write(dev, B2063_TX_RF_CTL5, chandata->data[10]);
2553         b43_radio_write(dev, B2063_PA_CTL11, chandata->data[11]);
2554
2555         old_comm15 = b43_radio_read(dev, B2063_COMM15);
2556         b43_radio_set(dev, B2063_COMM15, 0x1E);
2557
2558         if (chandata->freq > 4000) /* spec says 2484, but 4000 is safer */
2559                 vco_freq = chandata->freq << 1;
2560         else
2561                 vco_freq = chandata->freq << 2;
2562
2563         freqref = crystal_freq * 3;
2564         val1 = lpphy_qdiv_roundup(crystal_freq, 1000000, 16);
2565         val2 = lpphy_qdiv_roundup(crystal_freq, 1000000 * div, 16);
2566         val3 = lpphy_qdiv_roundup(vco_freq, 3, 16);
2567         timeout = ((((8 * crystal_freq) / (div * 5000000)) + 1) >> 1) - 1;
2568         b43_radio_write(dev, B2063_PLL_JTAG_PLL_VCO_CALIB3, 0x2);
2569         b43_radio_maskset(dev, B2063_PLL_JTAG_PLL_VCO_CALIB6,
2570                           0xFFF8, timeout >> 2);
2571         b43_radio_maskset(dev, B2063_PLL_JTAG_PLL_VCO_CALIB7,
2572                           0xFF9F,timeout << 5);
2573
2574         timeoutref = ((((8 * crystal_freq) / (div * (timeout + 1))) +
2575                                                 999999) / 1000000) + 1;
2576         b43_radio_write(dev, B2063_PLL_JTAG_PLL_VCO_CALIB5, timeoutref);
2577
2578         count = lpphy_qdiv_roundup(val3, val2 + 16, 16);
2579         count *= (timeout + 1) * (timeoutref + 1);
2580         count--;
2581         b43_radio_maskset(dev, B2063_PLL_JTAG_PLL_VCO_CALIB7,
2582                                                 0xF0, count >> 8);
2583         b43_radio_write(dev, B2063_PLL_JTAG_PLL_VCO_CALIB8, count & 0xFF);
2584
2585         tmp1 = ((val3 * 62500) / freqref) << 4;
2586         tmp2 = ((val3 * 62500) % freqref) << 4;
2587         while (tmp2 >= freqref) {
2588                 tmp1++;
2589                 tmp2 -= freqref;
2590         }
2591         b43_radio_maskset(dev, B2063_PLL_JTAG_PLL_SG1, 0xFFE0, tmp1 >> 4);
2592         b43_radio_maskset(dev, B2063_PLL_JTAG_PLL_SG2, 0xFE0F, tmp1 << 4);
2593         b43_radio_maskset(dev, B2063_PLL_JTAG_PLL_SG2, 0xFFF0, tmp1 >> 16);
2594         b43_radio_write(dev, B2063_PLL_JTAG_PLL_SG3, (tmp2 >> 8) & 0xFF);
2595         b43_radio_write(dev, B2063_PLL_JTAG_PLL_SG4, tmp2 & 0xFF);
2596
2597         b43_radio_write(dev, B2063_PLL_JTAG_PLL_LF1, 0xB9);
2598         b43_radio_write(dev, B2063_PLL_JTAG_PLL_LF2, 0x88);
2599         b43_radio_write(dev, B2063_PLL_JTAG_PLL_LF3, 0x28);
2600         b43_radio_write(dev, B2063_PLL_JTAG_PLL_LF4, 0x63);
2601
2602         tmp3 = ((41 * (val3 - 3000)) /1200) + 27;
2603         tmp4 = lpphy_qdiv_roundup(132000 * tmp1, 8451, 16);
2604
2605         if ((tmp4 + tmp3 - 1) / tmp3 > 60) {
2606                 scale = 1;
2607                 tmp5 = ((tmp4 + tmp3) / (tmp3 << 1)) - 8;
2608         } else {
2609                 scale = 0;
2610                 tmp5 = ((tmp4 + (tmp3 >> 1)) / tmp3) - 8;
2611         }
2612         b43_radio_maskset(dev, B2063_PLL_JTAG_PLL_CP2, 0xFFC0, tmp5);
2613         b43_radio_maskset(dev, B2063_PLL_JTAG_PLL_CP2, 0xFFBF, scale << 6);
2614
2615         tmp6 = lpphy_qdiv_roundup(100 * val1, val3, 16);
2616         tmp6 *= (tmp5 * 8) * (scale + 1);
2617         if (tmp6 > 150)
2618                 tmp6 = 0;
2619
2620         b43_radio_maskset(dev, B2063_PLL_JTAG_PLL_CP3, 0xFFE0, tmp6);
2621         b43_radio_maskset(dev, B2063_PLL_JTAG_PLL_CP3, 0xFFDF, scale << 5);
2622
2623         b43_radio_maskset(dev, B2063_PLL_JTAG_PLL_XTAL_12, 0xFFFB, 0x4);
2624         if (crystal_freq > 26000000)
2625                 b43_radio_set(dev, B2063_PLL_JTAG_PLL_XTAL_12, 0x2);
2626         else
2627                 b43_radio_mask(dev, B2063_PLL_JTAG_PLL_XTAL_12, 0xFD);
2628
2629         if (val1 == 45)
2630                 b43_radio_set(dev, B2063_PLL_JTAG_PLL_VCO1, 0x2);
2631         else
2632                 b43_radio_mask(dev, B2063_PLL_JTAG_PLL_VCO1, 0xFD);
2633
2634         b43_radio_set(dev, B2063_PLL_SP2, 0x3);
2635         udelay(1);
2636         b43_radio_mask(dev, B2063_PLL_SP2, 0xFFFC);
2637         lpphy_b2063_vco_calib(dev);
2638         b43_radio_write(dev, B2063_COMM15, old_comm15);
2639
2640         return 0;
2641 }
2642
2643 static int b43_lpphy_op_switch_channel(struct b43_wldev *dev,
2644                                        unsigned int new_channel)
2645 {
2646         struct b43_phy_lp *lpphy = dev->phy.lp;
2647         int err;
2648
2649         if (dev->phy.radio_ver == 0x2063) {
2650                 err = lpphy_b2063_tune(dev, new_channel);
2651                 if (err)
2652                         return err;
2653         } else {
2654                 err = lpphy_b2062_tune(dev, new_channel);
2655                 if (err)
2656                         return err;
2657                 lpphy_set_analog_filter(dev, new_channel);
2658                 lpphy_adjust_gain_table(dev, channel2freq_lp(new_channel));
2659         }
2660
2661         lpphy->channel = new_channel;
2662         b43_write16(dev, B43_MMIO_CHANNEL, new_channel);
2663
2664         return 0;
2665 }
2666
2667 static int b43_lpphy_op_init(struct b43_wldev *dev)
2668 {
2669         int err;
2670
2671         lpphy_read_band_sprom(dev); //FIXME should this be in prepare_structs?
2672         lpphy_baseband_init(dev);
2673         lpphy_radio_init(dev);
2674         lpphy_calibrate_rc(dev);
2675         err = b43_lpphy_op_switch_channel(dev, 7);
2676         if (err) {
2677                 b43dbg(dev->wl, "Switch to channel 7 failed, error = %d.\n",
2678                        err);
2679         }
2680         lpphy_tx_pctl_init(dev);
2681         lpphy_calibration(dev);
2682         //TODO ACI init
2683
2684         return 0;
2685 }
2686
2687 static void b43_lpphy_op_adjust_txpower(struct b43_wldev *dev)
2688 {
2689         //TODO
2690 }
2691
2692 static enum b43_txpwr_result b43_lpphy_op_recalc_txpower(struct b43_wldev *dev,
2693                                                          bool ignore_tssi)
2694 {
2695         //TODO
2696         return B43_TXPWR_RES_DONE;
2697 }
2698
2699 void b43_lpphy_op_switch_analog(struct b43_wldev *dev, bool on)
2700 {
2701        if (on) {
2702                b43_phy_mask(dev, B43_LPPHY_AFE_CTL_OVR, 0xfff8);
2703        } else {
2704                b43_phy_set(dev, B43_LPPHY_AFE_CTL_OVRVAL, 0x0007);
2705                b43_phy_set(dev, B43_LPPHY_AFE_CTL_OVR, 0x0007);
2706        }
2707 }
2708
2709 static void b43_lpphy_op_pwork_15sec(struct b43_wldev *dev)
2710 {
2711         //TODO
2712 }
2713
2714 const struct b43_phy_operations b43_phyops_lp = {
2715         .allocate               = b43_lpphy_op_allocate,
2716         .free                   = b43_lpphy_op_free,
2717         .prepare_structs        = b43_lpphy_op_prepare_structs,
2718         .init                   = b43_lpphy_op_init,
2719         .phy_read               = b43_lpphy_op_read,
2720         .phy_write              = b43_lpphy_op_write,
2721         .phy_maskset            = b43_lpphy_op_maskset,
2722         .radio_read             = b43_lpphy_op_radio_read,
2723         .radio_write            = b43_lpphy_op_radio_write,
2724         .software_rfkill        = b43_lpphy_op_software_rfkill,
2725         .switch_analog          = b43_lpphy_op_switch_analog,
2726         .switch_channel         = b43_lpphy_op_switch_channel,
2727         .get_default_chan       = b43_lpphy_op_get_default_chan,
2728         .set_rx_antenna         = b43_lpphy_op_set_rx_antenna,
2729         .recalc_txpower         = b43_lpphy_op_recalc_txpower,
2730         .adjust_txpower         = b43_lpphy_op_adjust_txpower,
2731         .pwork_15sec            = b43_lpphy_op_pwork_15sec,
2732         .pwork_60sec            = lpphy_calibration,
2733 };