Merge branch 'master' of git://git.kernel.org/pub/scm/linux/kernel/git/linville/wirel...
[linux-2.6.git] / drivers / net / wireless / ath / ath9k / hw.h
1 /*
2  * Copyright (c) 2008-2010 Atheros Communications Inc.
3  *
4  * Permission to use, copy, modify, and/or distribute this software for any
5  * purpose with or without fee is hereby granted, provided that the above
6  * copyright notice and this permission notice appear in all copies.
7  *
8  * THE SOFTWARE IS PROVIDED "AS IS" AND THE AUTHOR DISCLAIMS ALL WARRANTIES
9  * WITH REGARD TO THIS SOFTWARE INCLUDING ALL IMPLIED WARRANTIES OF
10  * MERCHANTABILITY AND FITNESS. IN NO EVENT SHALL THE AUTHOR BE LIABLE FOR
11  * ANY SPECIAL, DIRECT, INDIRECT, OR CONSEQUENTIAL DAMAGES OR ANY DAMAGES
12  * WHATSOEVER RESULTING FROM LOSS OF USE, DATA OR PROFITS, WHETHER IN AN
13  * ACTION OF CONTRACT, NEGLIGENCE OR OTHER TORTIOUS ACTION, ARISING OUT OF
14  * OR IN CONNECTION WITH THE USE OR PERFORMANCE OF THIS SOFTWARE.
15  */
16
17 #ifndef HW_H
18 #define HW_H
19
20 #include <linux/if_ether.h>
21 #include <linux/delay.h>
22 #include <linux/io.h>
23
24 #include "mac.h"
25 #include "ani.h"
26 #include "eeprom.h"
27 #include "calib.h"
28 #include "reg.h"
29 #include "phy.h"
30 #include "btcoex.h"
31
32 #include "../regd.h"
33 #include "../debug.h"
34
35 #define ATHEROS_VENDOR_ID       0x168c
36
37 #define AR5416_DEVID_PCI        0x0023
38 #define AR5416_DEVID_PCIE       0x0024
39 #define AR9160_DEVID_PCI        0x0027
40 #define AR9280_DEVID_PCI        0x0029
41 #define AR9280_DEVID_PCIE       0x002a
42 #define AR9285_DEVID_PCIE       0x002b
43 #define AR2427_DEVID_PCIE       0x002c
44 #define AR9287_DEVID_PCI        0x002d
45 #define AR9287_DEVID_PCIE       0x002e
46 #define AR9300_DEVID_PCIE       0x0030
47
48 #define AR5416_AR9100_DEVID     0x000b
49
50 #define AR_SUBVENDOR_ID_NOG     0x0e11
51 #define AR_SUBVENDOR_ID_NEW_A   0x7065
52 #define AR5416_MAGIC            0x19641014
53
54 #define AR9280_COEX2WIRE_SUBSYSID       0x309b
55 #define AT9285_COEX3WIRE_SA_SUBSYSID    0x30aa
56 #define AT9285_COEX3WIRE_DA_SUBSYSID    0x30ab
57
58 #define ATH_AMPDU_LIMIT_MAX        (64 * 1024 - 1)
59
60 #define ATH_DEFAULT_NOISE_FLOOR -95
61
62 #define ATH9K_RSSI_BAD                  -128
63
64 #define ATH9K_NUM_CHANNELS      38
65
66 /* Register read/write primitives */
67 #define REG_WRITE(_ah, _reg, _val) \
68         ath9k_hw_common(_ah)->ops->write((_ah), (_val), (_reg))
69
70 #define REG_READ(_ah, _reg) \
71         ath9k_hw_common(_ah)->ops->read((_ah), (_reg))
72
73 #define ENABLE_REGWRITE_BUFFER(_ah)                                     \
74         do {                                                            \
75                 if (ath9k_hw_common(_ah)->ops->enable_write_buffer)     \
76                         ath9k_hw_common(_ah)->ops->enable_write_buffer((_ah)); \
77         } while (0)
78
79 #define REGWRITE_BUFFER_FLUSH(_ah)                                      \
80         do {                                                            \
81                 if (ath9k_hw_common(_ah)->ops->write_flush)             \
82                         ath9k_hw_common(_ah)->ops->write_flush((_ah));  \
83         } while (0)
84
85 #define SM(_v, _f)  (((_v) << _f##_S) & _f)
86 #define MS(_v, _f)  (((_v) & _f) >> _f##_S)
87 #define REG_RMW(_a, _r, _set, _clr)    \
88         REG_WRITE(_a, _r, (REG_READ(_a, _r) & ~(_clr)) | (_set))
89 #define REG_RMW_FIELD(_a, _r, _f, _v) \
90         REG_WRITE(_a, _r, \
91         (REG_READ(_a, _r) & ~_f) | (((_v) << _f##_S) & _f))
92 #define REG_READ_FIELD(_a, _r, _f) \
93         (((REG_READ(_a, _r) & _f) >> _f##_S))
94 #define REG_SET_BIT(_a, _r, _f) \
95         REG_WRITE(_a, _r, REG_READ(_a, _r) | _f)
96 #define REG_CLR_BIT(_a, _r, _f) \
97         REG_WRITE(_a, _r, REG_READ(_a, _r) & ~_f)
98
99 #define DO_DELAY(x) do {                        \
100                 if ((++(x) % 64) == 0)          \
101                         udelay(1);              \
102         } while (0)
103
104 #define REG_WRITE_ARRAY(iniarray, column, regWr) do {                   \
105                 int r;                                                  \
106                 for (r = 0; r < ((iniarray)->ia_rows); r++) {           \
107                         REG_WRITE(ah, INI_RA((iniarray), (r), 0),       \
108                                   INI_RA((iniarray), r, (column)));     \
109                         DO_DELAY(regWr);                                \
110                 }                                                       \
111         } while (0)
112
113 #define AR_GPIO_OUTPUT_MUX_AS_OUTPUT             0
114 #define AR_GPIO_OUTPUT_MUX_AS_PCIE_ATTENTION_LED 1
115 #define AR_GPIO_OUTPUT_MUX_AS_PCIE_POWER_LED     2
116 #define AR_GPIO_OUTPUT_MUX_AS_TX_FRAME           3
117 #define AR_GPIO_OUTPUT_MUX_AS_RX_CLEAR_EXTERNAL  4
118 #define AR_GPIO_OUTPUT_MUX_AS_MAC_NETWORK_LED    5
119 #define AR_GPIO_OUTPUT_MUX_AS_MAC_POWER_LED      6
120
121 #define AR_GPIOD_MASK               0x00001FFF
122 #define AR_GPIO_BIT(_gpio)          (1 << (_gpio))
123
124 #define BASE_ACTIVATE_DELAY         100
125 #define RTC_PLL_SETTLE_DELAY        100
126 #define COEF_SCALE_S                24
127 #define HT40_CHANNEL_CENTER_SHIFT   10
128
129 #define ATH9K_ANTENNA0_CHAINMASK    0x1
130 #define ATH9K_ANTENNA1_CHAINMASK    0x2
131
132 #define ATH9K_NUM_DMA_DEBUG_REGS    8
133 #define ATH9K_NUM_QUEUES            10
134
135 #define MAX_RATE_POWER              63
136 #define AH_WAIT_TIMEOUT             100000 /* (us) */
137 #define AH_TSF_WRITE_TIMEOUT        100    /* (us) */
138 #define AH_TIME_QUANTUM             10
139 #define AR_KEYTABLE_SIZE            128
140 #define POWER_UP_TIME               10000
141 #define SPUR_RSSI_THRESH            40
142
143 #define CAB_TIMEOUT_VAL             10
144 #define BEACON_TIMEOUT_VAL          10
145 #define MIN_BEACON_TIMEOUT_VAL      1
146 #define SLEEP_SLOP                  3
147
148 #define INIT_CONFIG_STATUS          0x00000000
149 #define INIT_RSSI_THR               0x00000700
150 #define INIT_BCON_CNTRL_REG         0x00000000
151
152 #define TU_TO_USEC(_tu)             ((_tu) << 10)
153
154 #define ATH9K_HW_RX_HP_QDEPTH   16
155 #define ATH9K_HW_RX_LP_QDEPTH   128
156
157 #define PAPRD_GAIN_TABLE_ENTRIES    32
158 #define PAPRD_TABLE_SZ              24
159
160 enum ath_hw_txq_subtype {
161         ATH_TXQ_AC_BE = 0,
162         ATH_TXQ_AC_BK = 1,
163         ATH_TXQ_AC_VI = 2,
164         ATH_TXQ_AC_VO = 3,
165 };
166
167 enum ath_ini_subsys {
168         ATH_INI_PRE = 0,
169         ATH_INI_CORE,
170         ATH_INI_POST,
171         ATH_INI_NUM_SPLIT,
172 };
173
174 enum ath9k_hw_caps {
175         ATH9K_HW_CAP_HT                         = BIT(0),
176         ATH9K_HW_CAP_RFSILENT                   = BIT(1),
177         ATH9K_HW_CAP_CST                        = BIT(2),
178         ATH9K_HW_CAP_ENHANCEDPM                 = BIT(3),
179         ATH9K_HW_CAP_AUTOSLEEP                  = BIT(4),
180         ATH9K_HW_CAP_4KB_SPLITTRANS             = BIT(5),
181         ATH9K_HW_CAP_EDMA                       = BIT(6),
182         ATH9K_HW_CAP_RAC_SUPPORTED              = BIT(7),
183         ATH9K_HW_CAP_LDPC                       = BIT(8),
184         ATH9K_HW_CAP_FASTCLOCK                  = BIT(9),
185         ATH9K_HW_CAP_SGI_20                     = BIT(10),
186         ATH9K_HW_CAP_PAPRD                      = BIT(11),
187         ATH9K_HW_CAP_ANT_DIV_COMB               = BIT(12),
188         ATH9K_HW_CAP_2GHZ                       = BIT(13),
189         ATH9K_HW_CAP_5GHZ                       = BIT(14),
190 };
191
192 struct ath9k_hw_capabilities {
193         u32 hw_caps; /* ATH9K_HW_CAP_* from ath9k_hw_caps */
194         u16 total_queues;
195         u16 keycache_size;
196         u16 low_5ghz_chan, high_5ghz_chan;
197         u16 low_2ghz_chan, high_2ghz_chan;
198         u16 rts_aggr_limit;
199         u8 tx_chainmask;
200         u8 rx_chainmask;
201         u16 tx_triglevel_max;
202         u16 reg_cap;
203         u8 num_gpio_pins;
204         u8 num_antcfg_2ghz;
205         u8 num_antcfg_5ghz;
206         u8 rx_hp_qdepth;
207         u8 rx_lp_qdepth;
208         u8 rx_status_len;
209         u8 tx_desc_len;
210         u8 txs_len;
211 };
212
213 struct ath9k_ops_config {
214         int dma_beacon_response_time;
215         int sw_beacon_response_time;
216         int additional_swba_backoff;
217         int ack_6mb;
218         u32 cwm_ignore_extcca;
219         u8 pcie_powersave_enable;
220         bool pcieSerDesWrite;
221         u8 pcie_clock_req;
222         u32 pcie_waen;
223         u8 analog_shiftreg;
224         u8 ht_enable;
225         u32 ofdm_trig_low;
226         u32 ofdm_trig_high;
227         u32 cck_trig_high;
228         u32 cck_trig_low;
229         u32 enable_ani;
230         int serialize_regmode;
231         bool rx_intr_mitigation;
232         bool tx_intr_mitigation;
233 #define SPUR_DISABLE            0
234 #define SPUR_ENABLE_IOCTL       1
235 #define SPUR_ENABLE_EEPROM      2
236 #define AR_EEPROM_MODAL_SPURS   5
237 #define AR_SPUR_5413_1          1640
238 #define AR_SPUR_5413_2          1200
239 #define AR_NO_SPUR              0x8000
240 #define AR_BASE_FREQ_2GHZ       2300
241 #define AR_BASE_FREQ_5GHZ       4900
242 #define AR_SPUR_FEEQ_BOUND_HT40 19
243 #define AR_SPUR_FEEQ_BOUND_HT20 10
244         int spurmode;
245         u16 spurchans[AR_EEPROM_MODAL_SPURS][2];
246         u8 max_txtrig_level;
247         u16 ani_poll_interval; /* ANI poll interval in ms */
248 };
249
250 enum ath9k_int {
251         ATH9K_INT_RX = 0x00000001,
252         ATH9K_INT_RXDESC = 0x00000002,
253         ATH9K_INT_RXHP = 0x00000001,
254         ATH9K_INT_RXLP = 0x00000002,
255         ATH9K_INT_RXNOFRM = 0x00000008,
256         ATH9K_INT_RXEOL = 0x00000010,
257         ATH9K_INT_RXORN = 0x00000020,
258         ATH9K_INT_TX = 0x00000040,
259         ATH9K_INT_TXDESC = 0x00000080,
260         ATH9K_INT_TIM_TIMER = 0x00000100,
261         ATH9K_INT_BB_WATCHDOG = 0x00000400,
262         ATH9K_INT_TXURN = 0x00000800,
263         ATH9K_INT_MIB = 0x00001000,
264         ATH9K_INT_RXPHY = 0x00004000,
265         ATH9K_INT_RXKCM = 0x00008000,
266         ATH9K_INT_SWBA = 0x00010000,
267         ATH9K_INT_BMISS = 0x00040000,
268         ATH9K_INT_BNR = 0x00100000,
269         ATH9K_INT_TIM = 0x00200000,
270         ATH9K_INT_DTIM = 0x00400000,
271         ATH9K_INT_DTIMSYNC = 0x00800000,
272         ATH9K_INT_GPIO = 0x01000000,
273         ATH9K_INT_CABEND = 0x02000000,
274         ATH9K_INT_TSFOOR = 0x04000000,
275         ATH9K_INT_GENTIMER = 0x08000000,
276         ATH9K_INT_CST = 0x10000000,
277         ATH9K_INT_GTT = 0x20000000,
278         ATH9K_INT_FATAL = 0x40000000,
279         ATH9K_INT_GLOBAL = 0x80000000,
280         ATH9K_INT_BMISC = ATH9K_INT_TIM |
281                 ATH9K_INT_DTIM |
282                 ATH9K_INT_DTIMSYNC |
283                 ATH9K_INT_TSFOOR |
284                 ATH9K_INT_CABEND,
285         ATH9K_INT_COMMON = ATH9K_INT_RXNOFRM |
286                 ATH9K_INT_RXDESC |
287                 ATH9K_INT_RXEOL |
288                 ATH9K_INT_RXORN |
289                 ATH9K_INT_TXURN |
290                 ATH9K_INT_TXDESC |
291                 ATH9K_INT_MIB |
292                 ATH9K_INT_RXPHY |
293                 ATH9K_INT_RXKCM |
294                 ATH9K_INT_SWBA |
295                 ATH9K_INT_BMISS |
296                 ATH9K_INT_GPIO,
297         ATH9K_INT_NOCARD = 0xffffffff
298 };
299
300 #define CHANNEL_CW_INT    0x00002
301 #define CHANNEL_CCK       0x00020
302 #define CHANNEL_OFDM      0x00040
303 #define CHANNEL_2GHZ      0x00080
304 #define CHANNEL_5GHZ      0x00100
305 #define CHANNEL_PASSIVE   0x00200
306 #define CHANNEL_DYN       0x00400
307 #define CHANNEL_HALF      0x04000
308 #define CHANNEL_QUARTER   0x08000
309 #define CHANNEL_HT20      0x10000
310 #define CHANNEL_HT40PLUS  0x20000
311 #define CHANNEL_HT40MINUS 0x40000
312
313 #define CHANNEL_A           (CHANNEL_5GHZ|CHANNEL_OFDM)
314 #define CHANNEL_B           (CHANNEL_2GHZ|CHANNEL_CCK)
315 #define CHANNEL_G           (CHANNEL_2GHZ|CHANNEL_OFDM)
316 #define CHANNEL_G_HT20      (CHANNEL_2GHZ|CHANNEL_HT20)
317 #define CHANNEL_A_HT20      (CHANNEL_5GHZ|CHANNEL_HT20)
318 #define CHANNEL_G_HT40PLUS  (CHANNEL_2GHZ|CHANNEL_HT40PLUS)
319 #define CHANNEL_G_HT40MINUS (CHANNEL_2GHZ|CHANNEL_HT40MINUS)
320 #define CHANNEL_A_HT40PLUS  (CHANNEL_5GHZ|CHANNEL_HT40PLUS)
321 #define CHANNEL_A_HT40MINUS (CHANNEL_5GHZ|CHANNEL_HT40MINUS)
322 #define CHANNEL_ALL                             \
323         (CHANNEL_OFDM|                          \
324          CHANNEL_CCK|                           \
325          CHANNEL_2GHZ |                         \
326          CHANNEL_5GHZ |                         \
327          CHANNEL_HT20 |                         \
328          CHANNEL_HT40PLUS |                     \
329          CHANNEL_HT40MINUS)
330
331 struct ath9k_hw_cal_data {
332         u16 channel;
333         u32 channelFlags;
334         int32_t CalValid;
335         int8_t iCoff;
336         int8_t qCoff;
337         bool paprd_done;
338         bool nfcal_pending;
339         bool nfcal_interference;
340         u16 small_signal_gain[AR9300_MAX_CHAINS];
341         u32 pa_table[AR9300_MAX_CHAINS][PAPRD_TABLE_SZ];
342         struct ath9k_nfcal_hist nfCalHist[NUM_NF_READINGS];
343 };
344
345 struct ath9k_channel {
346         struct ieee80211_channel *chan;
347         struct ar5416AniState ani;
348         u16 channel;
349         u32 channelFlags;
350         u32 chanmode;
351         s16 noisefloor;
352 };
353
354 #define IS_CHAN_G(_c) ((((_c)->channelFlags & (CHANNEL_G)) == CHANNEL_G) || \
355        (((_c)->channelFlags & CHANNEL_G_HT20) == CHANNEL_G_HT20) || \
356        (((_c)->channelFlags & CHANNEL_G_HT40PLUS) == CHANNEL_G_HT40PLUS) || \
357        (((_c)->channelFlags & CHANNEL_G_HT40MINUS) == CHANNEL_G_HT40MINUS))
358 #define IS_CHAN_OFDM(_c) (((_c)->channelFlags & CHANNEL_OFDM) != 0)
359 #define IS_CHAN_5GHZ(_c) (((_c)->channelFlags & CHANNEL_5GHZ) != 0)
360 #define IS_CHAN_2GHZ(_c) (((_c)->channelFlags & CHANNEL_2GHZ) != 0)
361 #define IS_CHAN_HALF_RATE(_c) (((_c)->channelFlags & CHANNEL_HALF) != 0)
362 #define IS_CHAN_QUARTER_RATE(_c) (((_c)->channelFlags & CHANNEL_QUARTER) != 0)
363 #define IS_CHAN_A_FAST_CLOCK(_ah, _c)                   \
364         ((((_c)->channelFlags & CHANNEL_5GHZ) != 0) &&  \
365          ((_ah)->caps.hw_caps & ATH9K_HW_CAP_FASTCLOCK))
366
367 /* These macros check chanmode and not channelFlags */
368 #define IS_CHAN_B(_c) ((_c)->chanmode == CHANNEL_B)
369 #define IS_CHAN_HT20(_c) (((_c)->chanmode == CHANNEL_A_HT20) || \
370                           ((_c)->chanmode == CHANNEL_G_HT20))
371 #define IS_CHAN_HT40(_c) (((_c)->chanmode == CHANNEL_A_HT40PLUS) ||     \
372                           ((_c)->chanmode == CHANNEL_A_HT40MINUS) ||    \
373                           ((_c)->chanmode == CHANNEL_G_HT40PLUS) ||     \
374                           ((_c)->chanmode == CHANNEL_G_HT40MINUS))
375 #define IS_CHAN_HT(_c) (IS_CHAN_HT20((_c)) || IS_CHAN_HT40((_c)))
376
377 enum ath9k_power_mode {
378         ATH9K_PM_AWAKE = 0,
379         ATH9K_PM_FULL_SLEEP,
380         ATH9K_PM_NETWORK_SLEEP,
381         ATH9K_PM_UNDEFINED
382 };
383
384 enum ath9k_tp_scale {
385         ATH9K_TP_SCALE_MAX = 0,
386         ATH9K_TP_SCALE_50,
387         ATH9K_TP_SCALE_25,
388         ATH9K_TP_SCALE_12,
389         ATH9K_TP_SCALE_MIN
390 };
391
392 enum ser_reg_mode {
393         SER_REG_MODE_OFF = 0,
394         SER_REG_MODE_ON = 1,
395         SER_REG_MODE_AUTO = 2,
396 };
397
398 enum ath9k_rx_qtype {
399         ATH9K_RX_QUEUE_HP,
400         ATH9K_RX_QUEUE_LP,
401         ATH9K_RX_QUEUE_MAX,
402 };
403
404 struct ath9k_beacon_state {
405         u32 bs_nexttbtt;
406         u32 bs_nextdtim;
407         u32 bs_intval;
408 #define ATH9K_BEACON_PERIOD       0x0000ffff
409 #define ATH9K_BEACON_ENA          0x00800000
410 #define ATH9K_BEACON_RESET_TSF    0x01000000
411 #define ATH9K_TSFOOR_THRESHOLD    0x00004240 /* 16k us */
412         u32 bs_dtimperiod;
413         u16 bs_cfpperiod;
414         u16 bs_cfpmaxduration;
415         u32 bs_cfpnext;
416         u16 bs_timoffset;
417         u16 bs_bmissthreshold;
418         u32 bs_sleepduration;
419         u32 bs_tsfoor_threshold;
420 };
421
422 struct chan_centers {
423         u16 synth_center;
424         u16 ctl_center;
425         u16 ext_center;
426 };
427
428 enum {
429         ATH9K_RESET_POWER_ON,
430         ATH9K_RESET_WARM,
431         ATH9K_RESET_COLD,
432 };
433
434 struct ath9k_hw_version {
435         u32 magic;
436         u16 devid;
437         u16 subvendorid;
438         u32 macVersion;
439         u16 macRev;
440         u16 phyRev;
441         u16 analog5GhzRev;
442         u16 analog2GhzRev;
443         u16 subsysid;
444 };
445
446 /* Generic TSF timer definitions */
447
448 #define ATH_MAX_GEN_TIMER       16
449
450 #define AR_GENTMR_BIT(_index)   (1 << (_index))
451
452 /*
453  * Using de Bruijin sequence to look up 1's index in a 32 bit number
454  * debruijn32 = 0000 0111 0111 1100 1011 0101 0011 0001
455  */
456 #define debruijn32 0x077CB531U
457
458 struct ath_gen_timer_configuration {
459         u32 next_addr;
460         u32 period_addr;
461         u32 mode_addr;
462         u32 mode_mask;
463 };
464
465 struct ath_gen_timer {
466         void (*trigger)(void *arg);
467         void (*overflow)(void *arg);
468         void *arg;
469         u8 index;
470 };
471
472 struct ath_gen_timer_table {
473         u32 gen_timer_index[32];
474         struct ath_gen_timer *timers[ATH_MAX_GEN_TIMER];
475         union {
476                 unsigned long timer_bits;
477                 u16 val;
478         } timer_mask;
479 };
480
481 struct ath_hw_antcomb_conf {
482         u8 main_lna_conf;
483         u8 alt_lna_conf;
484         u8 fast_div_bias;
485 };
486
487 /**
488  * struct ath_hw_radar_conf - radar detection initialization parameters
489  *
490  * @pulse_inband: threshold for checking the ratio of in-band power
491  *      to total power for short radar pulses (half dB steps)
492  * @pulse_inband_step: threshold for checking an in-band power to total
493  *      power ratio increase for short radar pulses (half dB steps)
494  * @pulse_height: threshold for detecting the beginning of a short
495  *      radar pulse (dB step)
496  * @pulse_rssi: threshold for detecting if a short radar pulse is
497  *      gone (dB step)
498  * @pulse_maxlen: maximum pulse length (0.8 us steps)
499  *
500  * @radar_rssi: RSSI threshold for starting long radar detection (dB steps)
501  * @radar_inband: threshold for checking the ratio of in-band power
502  *      to total power for long radar pulses (half dB steps)
503  * @fir_power: threshold for detecting the end of a long radar pulse (dB)
504  *
505  * @ext_channel: enable extension channel radar detection
506  */
507 struct ath_hw_radar_conf {
508         unsigned int pulse_inband;
509         unsigned int pulse_inband_step;
510         unsigned int pulse_height;
511         unsigned int pulse_rssi;
512         unsigned int pulse_maxlen;
513
514         unsigned int radar_rssi;
515         unsigned int radar_inband;
516         int fir_power;
517
518         bool ext_channel;
519 };
520
521 /**
522  * struct ath_hw_private_ops - callbacks used internally by hardware code
523  *
524  * This structure contains private callbacks designed to only be used internally
525  * by the hardware core.
526  *
527  * @init_cal_settings: setup types of calibrations supported
528  * @init_cal: starts actual calibration
529  *
530  * @init_mode_regs: Initializes mode registers
531  * @init_mode_gain_regs: Initialize TX/RX gain registers
532  * @macversion_supported: If this specific mac revision is supported
533  *
534  * @rf_set_freq: change frequency
535  * @spur_mitigate_freq: spur mitigation
536  * @rf_alloc_ext_banks:
537  * @rf_free_ext_banks:
538  * @set_rf_regs:
539  * @compute_pll_control: compute the PLL control value to use for
540  *      AR_RTC_PLL_CONTROL for a given channel
541  * @setup_calibration: set up calibration
542  * @iscal_supported: used to query if a type of calibration is supported
543  *
544  * @ani_cache_ini_regs: cache the values for ANI from the initial
545  *      register settings through the register initialization.
546  */
547 struct ath_hw_private_ops {
548         /* Calibration ops */
549         void (*init_cal_settings)(struct ath_hw *ah);
550         bool (*init_cal)(struct ath_hw *ah, struct ath9k_channel *chan);
551
552         void (*init_mode_regs)(struct ath_hw *ah);
553         void (*init_mode_gain_regs)(struct ath_hw *ah);
554         bool (*macversion_supported)(u32 macversion);
555         void (*setup_calibration)(struct ath_hw *ah,
556                                   struct ath9k_cal_list *currCal);
557
558         /* PHY ops */
559         int (*rf_set_freq)(struct ath_hw *ah,
560                            struct ath9k_channel *chan);
561         void (*spur_mitigate_freq)(struct ath_hw *ah,
562                                    struct ath9k_channel *chan);
563         int (*rf_alloc_ext_banks)(struct ath_hw *ah);
564         void (*rf_free_ext_banks)(struct ath_hw *ah);
565         bool (*set_rf_regs)(struct ath_hw *ah,
566                             struct ath9k_channel *chan,
567                             u16 modesIndex);
568         void (*set_channel_regs)(struct ath_hw *ah, struct ath9k_channel *chan);
569         void (*init_bb)(struct ath_hw *ah,
570                         struct ath9k_channel *chan);
571         int (*process_ini)(struct ath_hw *ah, struct ath9k_channel *chan);
572         void (*olc_init)(struct ath_hw *ah);
573         void (*set_rfmode)(struct ath_hw *ah, struct ath9k_channel *chan);
574         void (*mark_phy_inactive)(struct ath_hw *ah);
575         void (*set_delta_slope)(struct ath_hw *ah, struct ath9k_channel *chan);
576         bool (*rfbus_req)(struct ath_hw *ah);
577         void (*rfbus_done)(struct ath_hw *ah);
578         void (*enable_rfkill)(struct ath_hw *ah);
579         void (*restore_chainmask)(struct ath_hw *ah);
580         void (*set_diversity)(struct ath_hw *ah, bool value);
581         u32 (*compute_pll_control)(struct ath_hw *ah,
582                                    struct ath9k_channel *chan);
583         bool (*ani_control)(struct ath_hw *ah, enum ath9k_ani_cmd cmd,
584                             int param);
585         void (*do_getnf)(struct ath_hw *ah, int16_t nfarray[NUM_NF_READINGS]);
586         void (*set_radar_params)(struct ath_hw *ah,
587                                  struct ath_hw_radar_conf *conf);
588
589         /* ANI */
590         void (*ani_cache_ini_regs)(struct ath_hw *ah);
591 };
592
593 /**
594  * struct ath_hw_ops - callbacks used by hardware code and driver code
595  *
596  * This structure contains callbacks designed to to be used internally by
597  * hardware code and also by the lower level driver.
598  *
599  * @config_pci_powersave:
600  * @calibrate: periodic calibration for NF, ANI, IQ, ADC gain, ADC-DC
601  */
602 struct ath_hw_ops {
603         void (*config_pci_powersave)(struct ath_hw *ah,
604                                      int restore,
605                                      int power_off);
606         void (*rx_enable)(struct ath_hw *ah);
607         void (*set_desc_link)(void *ds, u32 link);
608         void (*get_desc_link)(void *ds, u32 **link);
609         bool (*calibrate)(struct ath_hw *ah,
610                           struct ath9k_channel *chan,
611                           u8 rxchainmask,
612                           bool longcal);
613         bool (*get_isr)(struct ath_hw *ah, enum ath9k_int *masked);
614         void (*fill_txdesc)(struct ath_hw *ah, void *ds, u32 seglen,
615                             bool is_firstseg, bool is_is_lastseg,
616                             const void *ds0, dma_addr_t buf_addr,
617                             unsigned int qcu);
618         int (*proc_txdesc)(struct ath_hw *ah, void *ds,
619                            struct ath_tx_status *ts);
620         void (*set11n_txdesc)(struct ath_hw *ah, void *ds,
621                               u32 pktLen, enum ath9k_pkt_type type,
622                               u32 txPower, u32 keyIx,
623                               enum ath9k_key_type keyType,
624                               u32 flags);
625         void (*set11n_ratescenario)(struct ath_hw *ah, void *ds,
626                                 void *lastds,
627                                 u32 durUpdateEn, u32 rtsctsRate,
628                                 u32 rtsctsDuration,
629                                 struct ath9k_11n_rate_series series[],
630                                 u32 nseries, u32 flags);
631         void (*set11n_aggr_first)(struct ath_hw *ah, void *ds,
632                                   u32 aggrLen);
633         void (*set11n_aggr_middle)(struct ath_hw *ah, void *ds,
634                                    u32 numDelims);
635         void (*set11n_aggr_last)(struct ath_hw *ah, void *ds);
636         void (*clr11n_aggr)(struct ath_hw *ah, void *ds);
637         void (*set11n_burstduration)(struct ath_hw *ah, void *ds,
638                                      u32 burstDuration);
639         void (*set11n_virtualmorefrag)(struct ath_hw *ah, void *ds,
640                                        u32 vmf);
641 };
642
643 struct ath_nf_limits {
644         s16 max;
645         s16 min;
646         s16 nominal;
647 };
648
649 struct ath_hw {
650         struct ieee80211_hw *hw;
651         struct ath_common common;
652         struct ath9k_hw_version hw_version;
653         struct ath9k_ops_config config;
654         struct ath9k_hw_capabilities caps;
655         struct ath9k_channel channels[ATH9K_NUM_CHANNELS];
656         struct ath9k_channel *curchan;
657
658         union {
659                 struct ar5416_eeprom_def def;
660                 struct ar5416_eeprom_4k map4k;
661                 struct ar9287_eeprom map9287;
662                 struct ar9300_eeprom ar9300_eep;
663         } eeprom;
664         const struct eeprom_ops *eep_ops;
665
666         bool sw_mgmt_crypto;
667         bool is_pciexpress;
668         bool is_monitoring;
669         bool need_an_top2_fixup;
670         u16 tx_trig_level;
671
672         u32 nf_regs[6];
673         struct ath_nf_limits nf_2g;
674         struct ath_nf_limits nf_5g;
675         u16 rfsilent;
676         u32 rfkill_gpio;
677         u32 rfkill_polarity;
678         u32 ah_flags;
679
680         bool htc_reset_init;
681
682         enum nl80211_iftype opmode;
683         enum ath9k_power_mode power_mode;
684
685         struct ath9k_hw_cal_data *caldata;
686         struct ath9k_pacal_info pacal_info;
687         struct ar5416Stats stats;
688         struct ath9k_tx_queue_info txq[ATH9K_NUM_TX_QUEUES];
689
690         int16_t curchan_rad_index;
691         enum ath9k_int imask;
692         u32 imrs2_reg;
693         u32 txok_interrupt_mask;
694         u32 txerr_interrupt_mask;
695         u32 txdesc_interrupt_mask;
696         u32 txeol_interrupt_mask;
697         u32 txurn_interrupt_mask;
698         bool chip_fullsleep;
699         u32 atim_window;
700
701         /* Calibration */
702         u32 supp_cals;
703         struct ath9k_cal_list iq_caldata;
704         struct ath9k_cal_list adcgain_caldata;
705         struct ath9k_cal_list adcdc_caldata;
706         struct ath9k_cal_list tempCompCalData;
707         struct ath9k_cal_list *cal_list;
708         struct ath9k_cal_list *cal_list_last;
709         struct ath9k_cal_list *cal_list_curr;
710 #define totalPowerMeasI meas0.unsign
711 #define totalPowerMeasQ meas1.unsign
712 #define totalIqCorrMeas meas2.sign
713 #define totalAdcIOddPhase  meas0.unsign
714 #define totalAdcIEvenPhase meas1.unsign
715 #define totalAdcQOddPhase  meas2.unsign
716 #define totalAdcQEvenPhase meas3.unsign
717 #define totalAdcDcOffsetIOddPhase  meas0.sign
718 #define totalAdcDcOffsetIEvenPhase meas1.sign
719 #define totalAdcDcOffsetQOddPhase  meas2.sign
720 #define totalAdcDcOffsetQEvenPhase meas3.sign
721         union {
722                 u32 unsign[AR5416_MAX_CHAINS];
723                 int32_t sign[AR5416_MAX_CHAINS];
724         } meas0;
725         union {
726                 u32 unsign[AR5416_MAX_CHAINS];
727                 int32_t sign[AR5416_MAX_CHAINS];
728         } meas1;
729         union {
730                 u32 unsign[AR5416_MAX_CHAINS];
731                 int32_t sign[AR5416_MAX_CHAINS];
732         } meas2;
733         union {
734                 u32 unsign[AR5416_MAX_CHAINS];
735                 int32_t sign[AR5416_MAX_CHAINS];
736         } meas3;
737         u16 cal_samples;
738
739         u32 sta_id1_defaults;
740         u32 misc_mode;
741         enum {
742                 AUTO_32KHZ,
743                 USE_32KHZ,
744                 DONT_USE_32KHZ,
745         } enable_32kHz_clock;
746
747         /* Private to hardware code */
748         struct ath_hw_private_ops private_ops;
749         /* Accessed by the lower level driver */
750         struct ath_hw_ops ops;
751
752         /* Used to program the radio on non single-chip devices */
753         u32 *analogBank0Data;
754         u32 *analogBank1Data;
755         u32 *analogBank2Data;
756         u32 *analogBank3Data;
757         u32 *analogBank6Data;
758         u32 *analogBank6TPCData;
759         u32 *analogBank7Data;
760         u32 *addac5416_21;
761         u32 *bank6Temp;
762
763         u8 txpower_limit;
764         int16_t txpower_indexoffset;
765         int coverage_class;
766         u32 beacon_interval;
767         u32 slottime;
768         u32 globaltxtimeout;
769
770         /* ANI */
771         u32 proc_phyerr;
772         u32 aniperiod;
773         int totalSizeDesired[5];
774         int coarse_high[5];
775         int coarse_low[5];
776         int firpwr[5];
777         enum ath9k_ani_cmd ani_function;
778
779         /* Bluetooth coexistance */
780         struct ath_btcoex_hw btcoex_hw;
781
782         u32 intr_txqs;
783         u8 txchainmask;
784         u8 rxchainmask;
785
786         struct ath_hw_radar_conf radar_conf;
787
788         u32 originalGain[22];
789         int initPDADC;
790         int PDADCdelta;
791         u8 led_pin;
792
793         struct ar5416IniArray iniModes;
794         struct ar5416IniArray iniCommon;
795         struct ar5416IniArray iniBank0;
796         struct ar5416IniArray iniBB_RfGain;
797         struct ar5416IniArray iniBank1;
798         struct ar5416IniArray iniBank2;
799         struct ar5416IniArray iniBank3;
800         struct ar5416IniArray iniBank6;
801         struct ar5416IniArray iniBank6TPC;
802         struct ar5416IniArray iniBank7;
803         struct ar5416IniArray iniAddac;
804         struct ar5416IniArray iniPcieSerdes;
805         struct ar5416IniArray iniPcieSerdesLowPower;
806         struct ar5416IniArray iniModesAdditional;
807         struct ar5416IniArray iniModesRxGain;
808         struct ar5416IniArray iniModesTxGain;
809         struct ar5416IniArray iniModes_9271_1_0_only;
810         struct ar5416IniArray iniCckfirNormal;
811         struct ar5416IniArray iniCckfirJapan2484;
812         struct ar5416IniArray iniCommon_normal_cck_fir_coeff_9271;
813         struct ar5416IniArray iniCommon_japan_2484_cck_fir_coeff_9271;
814         struct ar5416IniArray iniModes_9271_ANI_reg;
815         struct ar5416IniArray iniModes_high_power_tx_gain_9271;
816         struct ar5416IniArray iniModes_normal_power_tx_gain_9271;
817
818         struct ar5416IniArray iniMac[ATH_INI_NUM_SPLIT];
819         struct ar5416IniArray iniBB[ATH_INI_NUM_SPLIT];
820         struct ar5416IniArray iniRadio[ATH_INI_NUM_SPLIT];
821         struct ar5416IniArray iniSOC[ATH_INI_NUM_SPLIT];
822
823         u32 intr_gen_timer_trigger;
824         u32 intr_gen_timer_thresh;
825         struct ath_gen_timer_table hw_gen_timers;
826
827         struct ar9003_txs *ts_ring;
828         void *ts_start;
829         u32 ts_paddr_start;
830         u32 ts_paddr_end;
831         u16 ts_tail;
832         u8 ts_size;
833
834         u32 bb_watchdog_last_status;
835         u32 bb_watchdog_timeout_ms; /* in ms, 0 to disable */
836
837         u32 paprd_gain_table_entries[PAPRD_GAIN_TABLE_ENTRIES];
838         u8 paprd_gain_table_index[PAPRD_GAIN_TABLE_ENTRIES];
839         /*
840          * Store the permanent value of Reg 0x4004in WARegVal
841          * so we dont have to R/M/W. We should not be reading
842          * this register when in sleep states.
843          */
844         u32 WARegVal;
845
846         /* Enterprise mode cap */
847         u32 ent_mode;
848 };
849
850 static inline struct ath_common *ath9k_hw_common(struct ath_hw *ah)
851 {
852         return &ah->common;
853 }
854
855 static inline struct ath_regulatory *ath9k_hw_regulatory(struct ath_hw *ah)
856 {
857         return &(ath9k_hw_common(ah)->regulatory);
858 }
859
860 static inline struct ath_hw_private_ops *ath9k_hw_private_ops(struct ath_hw *ah)
861 {
862         return &ah->private_ops;
863 }
864
865 static inline struct ath_hw_ops *ath9k_hw_ops(struct ath_hw *ah)
866 {
867         return &ah->ops;
868 }
869
870 /* Initialization, Detach, Reset */
871 const char *ath9k_hw_probe(u16 vendorid, u16 devid);
872 void ath9k_hw_deinit(struct ath_hw *ah);
873 int ath9k_hw_init(struct ath_hw *ah);
874 int ath9k_hw_reset(struct ath_hw *ah, struct ath9k_channel *chan,
875                    struct ath9k_hw_cal_data *caldata, bool bChannelChange);
876 int ath9k_hw_fill_cap_info(struct ath_hw *ah);
877 u32 ath9k_regd_get_ctl(struct ath_regulatory *reg, struct ath9k_channel *chan);
878
879 /* GPIO / RFKILL / Antennae */
880 void ath9k_hw_cfg_gpio_input(struct ath_hw *ah, u32 gpio);
881 u32 ath9k_hw_gpio_get(struct ath_hw *ah, u32 gpio);
882 void ath9k_hw_cfg_output(struct ath_hw *ah, u32 gpio,
883                          u32 ah_signal_type);
884 void ath9k_hw_set_gpio(struct ath_hw *ah, u32 gpio, u32 val);
885 u32 ath9k_hw_getdefantenna(struct ath_hw *ah);
886 void ath9k_hw_setantenna(struct ath_hw *ah, u32 antenna);
887 void ath9k_hw_antdiv_comb_conf_get(struct ath_hw *ah,
888                                    struct ath_hw_antcomb_conf *antconf);
889 void ath9k_hw_antdiv_comb_conf_set(struct ath_hw *ah,
890                                    struct ath_hw_antcomb_conf *antconf);
891
892 /* General Operation */
893 bool ath9k_hw_wait(struct ath_hw *ah, u32 reg, u32 mask, u32 val, u32 timeout);
894 u32 ath9k_hw_reverse_bits(u32 val, u32 n);
895 bool ath9k_get_channel_edges(struct ath_hw *ah, u16 flags, u16 *low, u16 *high);
896 u16 ath9k_hw_computetxtime(struct ath_hw *ah,
897                            u8 phy, int kbps,
898                            u32 frameLen, u16 rateix, bool shortPreamble);
899 void ath9k_hw_get_channel_centers(struct ath_hw *ah,
900                                   struct ath9k_channel *chan,
901                                   struct chan_centers *centers);
902 u32 ath9k_hw_getrxfilter(struct ath_hw *ah);
903 void ath9k_hw_setrxfilter(struct ath_hw *ah, u32 bits);
904 bool ath9k_hw_phy_disable(struct ath_hw *ah);
905 bool ath9k_hw_disable(struct ath_hw *ah);
906 void ath9k_hw_set_txpowerlimit(struct ath_hw *ah, u32 limit, bool test);
907 void ath9k_hw_setopmode(struct ath_hw *ah);
908 void ath9k_hw_setmcastfilter(struct ath_hw *ah, u32 filter0, u32 filter1);
909 void ath9k_hw_setbssidmask(struct ath_hw *ah);
910 void ath9k_hw_write_associd(struct ath_hw *ah);
911 u64 ath9k_hw_gettsf64(struct ath_hw *ah);
912 void ath9k_hw_settsf64(struct ath_hw *ah, u64 tsf64);
913 void ath9k_hw_reset_tsf(struct ath_hw *ah);
914 void ath9k_hw_set_tsfadjust(struct ath_hw *ah, u32 setting);
915 void ath9k_hw_init_global_settings(struct ath_hw *ah);
916 void ath9k_hw_set11nmac2040(struct ath_hw *ah);
917 void ath9k_hw_beaconinit(struct ath_hw *ah, u32 next_beacon, u32 beacon_period);
918 void ath9k_hw_set_sta_beacon_timers(struct ath_hw *ah,
919                                     const struct ath9k_beacon_state *bs);
920 bool ath9k_hw_check_alive(struct ath_hw *ah);
921
922 bool ath9k_hw_setpower(struct ath_hw *ah, enum ath9k_power_mode mode);
923
924 /* Generic hw timer primitives */
925 struct ath_gen_timer *ath_gen_timer_alloc(struct ath_hw *ah,
926                                           void (*trigger)(void *),
927                                           void (*overflow)(void *),
928                                           void *arg,
929                                           u8 timer_index);
930 void ath9k_hw_gen_timer_start(struct ath_hw *ah,
931                               struct ath_gen_timer *timer,
932                               u32 timer_next,
933                               u32 timer_period);
934 void ath9k_hw_gen_timer_stop(struct ath_hw *ah, struct ath_gen_timer *timer);
935
936 void ath_gen_timer_free(struct ath_hw *ah, struct ath_gen_timer *timer);
937 void ath_gen_timer_isr(struct ath_hw *hw);
938
939 void ath9k_hw_name(struct ath_hw *ah, char *hw_name, size_t len);
940
941 /* HTC */
942 void ath9k_hw_htc_resetinit(struct ath_hw *ah);
943
944 /* PHY */
945 void ath9k_hw_get_delta_slope_vals(struct ath_hw *ah, u32 coef_scaled,
946                                    u32 *coef_mantissa, u32 *coef_exponent);
947
948 /*
949  * Code Specific to AR5008, AR9001 or AR9002,
950  * we stuff these here to avoid callbacks for AR9003.
951  */
952 void ar9002_hw_cck_chan14_spread(struct ath_hw *ah);
953 int ar9002_hw_rf_claim(struct ath_hw *ah);
954 void ar9002_hw_enable_async_fifo(struct ath_hw *ah);
955 void ar9002_hw_update_async_fifo(struct ath_hw *ah);
956 void ar9002_hw_enable_wep_aggregation(struct ath_hw *ah);
957
958 /*
959  * Code specific to AR9003, we stuff these here to avoid callbacks
960  * for older families
961  */
962 void ar9003_hw_bb_watchdog_config(struct ath_hw *ah);
963 void ar9003_hw_bb_watchdog_read(struct ath_hw *ah);
964 void ar9003_hw_bb_watchdog_dbg_info(struct ath_hw *ah);
965 void ar9003_paprd_enable(struct ath_hw *ah, bool val);
966 void ar9003_paprd_populate_single_table(struct ath_hw *ah,
967                                         struct ath9k_hw_cal_data *caldata,
968                                         int chain);
969 int ar9003_paprd_create_curve(struct ath_hw *ah,
970                               struct ath9k_hw_cal_data *caldata, int chain);
971 int ar9003_paprd_setup_gain_table(struct ath_hw *ah, int chain);
972 int ar9003_paprd_init_table(struct ath_hw *ah);
973 bool ar9003_paprd_is_done(struct ath_hw *ah);
974 void ar9003_hw_set_paprd_txdesc(struct ath_hw *ah, void *ds, u8 chains);
975
976 /* Hardware family op attach helpers */
977 void ar5008_hw_attach_phy_ops(struct ath_hw *ah);
978 void ar9002_hw_attach_phy_ops(struct ath_hw *ah);
979 void ar9003_hw_attach_phy_ops(struct ath_hw *ah);
980
981 void ar9002_hw_attach_calib_ops(struct ath_hw *ah);
982 void ar9003_hw_attach_calib_ops(struct ath_hw *ah);
983
984 void ar9002_hw_attach_ops(struct ath_hw *ah);
985 void ar9003_hw_attach_ops(struct ath_hw *ah);
986
987 void ar9002_hw_load_ani_reg(struct ath_hw *ah, struct ath9k_channel *chan);
988 /*
989  * ANI work can be shared between all families but a next
990  * generation implementation of ANI will be used only for AR9003 only
991  * for now as the other families still need to be tested with the same
992  * next generation ANI. Feel free to start testing it though for the
993  * older families (AR5008, AR9001, AR9002) by using modparam_force_new_ani.
994  */
995 extern int modparam_force_new_ani;
996 void ath9k_ani_reset(struct ath_hw *ah, bool is_scanning);
997 void ath9k_hw_proc_mib_event(struct ath_hw *ah);
998 void ath9k_hw_ani_monitor(struct ath_hw *ah, struct ath9k_channel *chan);
999
1000 #define ATH_PCIE_CAP_LINK_CTRL  0x70
1001 #define ATH_PCIE_CAP_LINK_L0S   1
1002 #define ATH_PCIE_CAP_LINK_L1    2
1003
1004 #define ATH9K_CLOCK_RATE_CCK            22
1005 #define ATH9K_CLOCK_RATE_5GHZ_OFDM      40
1006 #define ATH9K_CLOCK_RATE_2GHZ_OFDM      44
1007 #define ATH9K_CLOCK_FAST_RATE_5GHZ_OFDM 44
1008
1009 #endif