smc91x: add insw/outsw to default config V2
[linux-2.6.git] / drivers / net / smc91x.h
1 /*------------------------------------------------------------------------
2  . smc91x.h - macros for SMSC's 91C9x/91C1xx single-chip Ethernet device.
3  .
4  . Copyright (C) 1996 by Erik Stahlman
5  . Copyright (C) 2001 Standard Microsystems Corporation
6  .      Developed by Simple Network Magic Corporation
7  . Copyright (C) 2003 Monta Vista Software, Inc.
8  .      Unified SMC91x driver by Nicolas Pitre
9  .
10  . This program is free software; you can redistribute it and/or modify
11  . it under the terms of the GNU General Public License as published by
12  . the Free Software Foundation; either version 2 of the License, or
13  . (at your option) any later version.
14  .
15  . This program is distributed in the hope that it will be useful,
16  . but WITHOUT ANY WARRANTY; without even the implied warranty of
17  . MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
18  . GNU General Public License for more details.
19  .
20  . You should have received a copy of the GNU General Public License
21  . along with this program; if not, write to the Free Software
22  . Foundation, Inc., 59 Temple Place, Suite 330, Boston, MA  02111-1307  USA
23  .
24  . Information contained in this file was obtained from the LAN91C111
25  . manual from SMC.  To get a copy, if you really want one, you can find
26  . information under www.smsc.com.
27  .
28  . Authors
29  .      Erik Stahlman           <erik@vt.edu>
30  .      Daris A Nevil           <dnevil@snmc.com>
31  .      Nicolas Pitre           <nico@cam.org>
32  .
33  ---------------------------------------------------------------------------*/
34 #ifndef _SMC91X_H_
35 #define _SMC91X_H_
36
37 #include <linux/smc91x.h>
38
39 /*
40  * Define your architecture specific bus configuration parameters here.
41  */
42
43 #if     defined(CONFIG_ARCH_LUBBOCK)
44
45 /* We can only do 16-bit reads and writes in the static memory space. */
46 #define SMC_CAN_USE_8BIT        0
47 #define SMC_CAN_USE_16BIT       1
48 #define SMC_CAN_USE_32BIT       0
49 #define SMC_NOWAIT              1
50
51 /* The first two address lines aren't connected... */
52 #define SMC_IO_SHIFT            2
53
54 #define SMC_inw(a, r)           readw((a) + (r))
55 #define SMC_outw(v, a, r)       writew(v, (a) + (r))
56 #define SMC_insw(a, r, p, l)    readsw((a) + (r), p, l)
57 #define SMC_outsw(a, r, p, l)   writesw((a) + (r), p, l)
58 #define SMC_IRQ_FLAGS           (-1)    /* from resource */
59
60 #elif defined(CONFIG_BLACKFIN)
61
62 #define SMC_IRQ_FLAGS           IRQF_TRIGGER_HIGH
63 #define RPC_LSA_DEFAULT         RPC_LED_100_10
64 #define RPC_LSB_DEFAULT         RPC_LED_TX_RX
65
66 # if defined (CONFIG_BFIN561_EZKIT)
67 #define SMC_CAN_USE_8BIT        0
68 #define SMC_CAN_USE_16BIT       1
69 #define SMC_CAN_USE_32BIT       1
70 #define SMC_IO_SHIFT            0
71 #define SMC_NOWAIT              1
72 #define SMC_USE_BFIN_DMA        0
73
74
75 #define SMC_inw(a, r)           readw((a) + (r))
76 #define SMC_outw(v, a, r)       writew(v, (a) + (r))
77 #define SMC_inl(a, r)           readl((a) + (r))
78 #define SMC_outl(v, a, r)       writel(v, (a) + (r))
79 #define SMC_outsl(a, r, p, l)   outsl((unsigned long *)((a) + (r)), p, l)
80 #define SMC_insl(a, r, p, l)    insl ((unsigned long *)((a) + (r)), p, l)
81 # else
82 #define SMC_CAN_USE_8BIT        0
83 #define SMC_CAN_USE_16BIT       1
84 #define SMC_CAN_USE_32BIT       0
85 #define SMC_IO_SHIFT            0
86 #define SMC_NOWAIT              1
87 #define SMC_USE_BFIN_DMA        0
88
89
90 #define SMC_inw(a, r)           readw((a) + (r))
91 #define SMC_outw(v, a, r)       writew(v, (a) + (r))
92 #define SMC_outsw(a, r, p, l)   outsw((unsigned long *)((a) + (r)), p, l)
93 #define SMC_insw(a, r, p, l)    insw ((unsigned long *)((a) + (r)), p, l)
94 # endif
95 /* check if the mac in reg is valid */
96 #define SMC_GET_MAC_ADDR(addr)                                  \
97         do {                                                    \
98                 unsigned int __v;                               \
99                 __v = SMC_inw(ioaddr, ADDR0_REG);               \
100                 addr[0] = __v; addr[1] = __v >> 8;              \
101                 __v = SMC_inw(ioaddr, ADDR1_REG);               \
102                 addr[2] = __v; addr[3] = __v >> 8;              \
103                 __v = SMC_inw(ioaddr, ADDR2_REG);               \
104                 addr[4] = __v; addr[5] = __v >> 8;              \
105                 if (*(u32 *)(&addr[0]) == 0xFFFFFFFF) {         \
106                         random_ether_addr(addr);                \
107                 }                                               \
108         } while (0)
109 #elif defined(CONFIG_REDWOOD_5) || defined(CONFIG_REDWOOD_6)
110
111 /* We can only do 16-bit reads and writes in the static memory space. */
112 #define SMC_CAN_USE_8BIT        0
113 #define SMC_CAN_USE_16BIT       1
114 #define SMC_CAN_USE_32BIT       0
115 #define SMC_NOWAIT              1
116
117 #define SMC_IO_SHIFT            0
118
119 #define SMC_inw(a, r)           in_be16((volatile u16 *)((a) + (r)))
120 #define SMC_outw(v, a, r)       out_be16((volatile u16 *)((a) + (r)), v)
121 #define SMC_insw(a, r, p, l)                                            \
122         do {                                                            \
123                 unsigned long __port = (a) + (r);                       \
124                 u16 *__p = (u16 *)(p);                                  \
125                 int __l = (l);                                          \
126                 insw(__port, __p, __l);                                 \
127                 while (__l > 0) {                                       \
128                         *__p = swab16(*__p);                            \
129                         __p++;                                          \
130                         __l--;                                          \
131                 }                                                       \
132         } while (0)
133 #define SMC_outsw(a, r, p, l)                                           \
134         do {                                                            \
135                 unsigned long __port = (a) + (r);                       \
136                 u16 *__p = (u16 *)(p);                                  \
137                 int __l = (l);                                          \
138                 while (__l > 0) {                                       \
139                         /* Believe it or not, the swab isn't needed. */ \
140                         outw( /* swab16 */ (*__p++), __port);           \
141                         __l--;                                          \
142                 }                                                       \
143         } while (0)
144 #define SMC_IRQ_FLAGS           (0)
145
146 #elif defined(CONFIG_SA1100_PLEB)
147 /* We can only do 16-bit reads and writes in the static memory space. */
148 #define SMC_CAN_USE_8BIT        1
149 #define SMC_CAN_USE_16BIT       1
150 #define SMC_CAN_USE_32BIT       0
151 #define SMC_IO_SHIFT            0
152 #define SMC_NOWAIT              1
153
154 #define SMC_inb(a, r)           readb((a) + (r))
155 #define SMC_insb(a, r, p, l)    readsb((a) + (r), p, (l))
156 #define SMC_inw(a, r)           readw((a) + (r))
157 #define SMC_insw(a, r, p, l)    readsw((a) + (r), p, l)
158 #define SMC_outb(v, a, r)       writeb(v, (a) + (r))
159 #define SMC_outsb(a, r, p, l)   writesb((a) + (r), p, (l))
160 #define SMC_outw(v, a, r)       writew(v, (a) + (r))
161 #define SMC_outsw(a, r, p, l)   writesw((a) + (r), p, l)
162
163 #define SMC_IRQ_FLAGS           (-1)
164
165 #elif defined(CONFIG_SA1100_ASSABET)
166
167 #include <asm/arch/neponset.h>
168
169 /* We can only do 8-bit reads and writes in the static memory space. */
170 #define SMC_CAN_USE_8BIT        1
171 #define SMC_CAN_USE_16BIT       0
172 #define SMC_CAN_USE_32BIT       0
173 #define SMC_NOWAIT              1
174
175 /* The first two address lines aren't connected... */
176 #define SMC_IO_SHIFT            2
177
178 #define SMC_inb(a, r)           readb((a) + (r))
179 #define SMC_outb(v, a, r)       writeb(v, (a) + (r))
180 #define SMC_insb(a, r, p, l)    readsb((a) + (r), p, (l))
181 #define SMC_outsb(a, r, p, l)   writesb((a) + (r), p, (l))
182 #define SMC_IRQ_FLAGS           (-1)    /* from resource */
183
184 #elif   defined(CONFIG_MACH_LOGICPD_PXA270)
185
186 #define SMC_CAN_USE_8BIT        0
187 #define SMC_CAN_USE_16BIT       1
188 #define SMC_CAN_USE_32BIT       0
189 #define SMC_IO_SHIFT            0
190 #define SMC_NOWAIT              1
191
192 #define SMC_inw(a, r)           readw((a) + (r))
193 #define SMC_outw(v, a, r)       writew(v, (a) + (r))
194 #define SMC_insw(a, r, p, l)    readsw((a) + (r), p, l)
195 #define SMC_outsw(a, r, p, l)   writesw((a) + (r), p, l)
196
197 #elif   defined(CONFIG_ARCH_INNOKOM) || \
198         defined(CONFIG_MACH_MAINSTONE) || \
199         defined(CONFIG_ARCH_PXA_IDP) || \
200         defined(CONFIG_ARCH_RAMSES) || \
201         defined(CONFIG_ARCH_PCM027)
202
203 #define SMC_CAN_USE_8BIT        1
204 #define SMC_CAN_USE_16BIT       1
205 #define SMC_CAN_USE_32BIT       1
206 #define SMC_IO_SHIFT            0
207 #define SMC_NOWAIT              1
208 #define SMC_USE_PXA_DMA         1
209
210 #define SMC_inb(a, r)           readb((a) + (r))
211 #define SMC_inw(a, r)           readw((a) + (r))
212 #define SMC_inl(a, r)           readl((a) + (r))
213 #define SMC_outb(v, a, r)       writeb(v, (a) + (r))
214 #define SMC_outl(v, a, r)       writel(v, (a) + (r))
215 #define SMC_insl(a, r, p, l)    readsl((a) + (r), p, l)
216 #define SMC_outsl(a, r, p, l)   writesl((a) + (r), p, l)
217 #define SMC_IRQ_FLAGS           (-1)    /* from resource */
218
219 /* We actually can't write halfwords properly if not word aligned */
220 static inline void
221 SMC_outw(u16 val, void __iomem *ioaddr, int reg)
222 {
223         if (reg & 2) {
224                 unsigned int v = val << 16;
225                 v |= readl(ioaddr + (reg & ~2)) & 0xffff;
226                 writel(v, ioaddr + (reg & ~2));
227         } else {
228                 writew(val, ioaddr + reg);
229         }
230 }
231
232 #elif defined(CONFIG_MACH_ZYLONITE)
233
234 #define SMC_CAN_USE_8BIT        1
235 #define SMC_CAN_USE_16BIT       1
236 #define SMC_CAN_USE_32BIT       0
237 #define SMC_IO_SHIFT            0
238 #define SMC_NOWAIT              1
239 #define SMC_USE_PXA_DMA         1
240 #define SMC_inb(a, r)           readb((a) + (r))
241 #define SMC_inw(a, r)           readw((a) + (r))
242 #define SMC_insw(a, r, p, l)    insw((a) + (r), p, l)
243 #define SMC_outsw(a, r, p, l)   outsw((a) + (r), p, l)
244 #define SMC_outb(v, a, r)       writeb(v, (a) + (r))
245 #define SMC_outw(v, a, r)       writew(v, (a) + (r))
246 #define SMC_IRQ_FLAGS           (-1)    /* from resource */
247
248 #elif   defined(CONFIG_ARCH_OMAP)
249
250 /* We can only do 16-bit reads and writes in the static memory space. */
251 #define SMC_CAN_USE_8BIT        0
252 #define SMC_CAN_USE_16BIT       1
253 #define SMC_CAN_USE_32BIT       0
254 #define SMC_IO_SHIFT            0
255 #define SMC_NOWAIT              1
256
257 #define SMC_inw(a, r)           readw((a) + (r))
258 #define SMC_outw(v, a, r)       writew(v, (a) + (r))
259 #define SMC_insw(a, r, p, l)    readsw((a) + (r), p, l)
260 #define SMC_outsw(a, r, p, l)   writesw((a) + (r), p, l)
261 #define SMC_IRQ_FLAGS           (-1)    /* from resource */
262
263 #elif   defined(CONFIG_SH_SH4202_MICRODEV)
264
265 #define SMC_CAN_USE_8BIT        0
266 #define SMC_CAN_USE_16BIT       1
267 #define SMC_CAN_USE_32BIT       0
268
269 #define SMC_inb(a, r)           inb((a) + (r) - 0xa0000000)
270 #define SMC_inw(a, r)           inw((a) + (r) - 0xa0000000)
271 #define SMC_inl(a, r)           inl((a) + (r) - 0xa0000000)
272 #define SMC_outb(v, a, r)       outb(v, (a) + (r) - 0xa0000000)
273 #define SMC_outw(v, a, r)       outw(v, (a) + (r) - 0xa0000000)
274 #define SMC_outl(v, a, r)       outl(v, (a) + (r) - 0xa0000000)
275 #define SMC_insl(a, r, p, l)    insl((a) + (r) - 0xa0000000, p, l)
276 #define SMC_outsl(a, r, p, l)   outsl((a) + (r) - 0xa0000000, p, l)
277 #define SMC_insw(a, r, p, l)    insw((a) + (r) - 0xa0000000, p, l)
278 #define SMC_outsw(a, r, p, l)   outsw((a) + (r) - 0xa0000000, p, l)
279
280 #define SMC_IRQ_FLAGS           (0)
281
282 #elif   defined(CONFIG_ISA)
283
284 #define SMC_CAN_USE_8BIT        1
285 #define SMC_CAN_USE_16BIT       1
286 #define SMC_CAN_USE_32BIT       0
287
288 #define SMC_inb(a, r)           inb((a) + (r))
289 #define SMC_inw(a, r)           inw((a) + (r))
290 #define SMC_outb(v, a, r)       outb(v, (a) + (r))
291 #define SMC_outw(v, a, r)       outw(v, (a) + (r))
292 #define SMC_insw(a, r, p, l)    insw((a) + (r), p, l)
293 #define SMC_outsw(a, r, p, l)   outsw((a) + (r), p, l)
294
295 #elif   defined(CONFIG_SUPERH)
296
297 #ifdef CONFIG_SOLUTION_ENGINE
298 #define SMC_IRQ_FLAGS           (0)
299 #define SMC_CAN_USE_8BIT       0
300 #define SMC_CAN_USE_16BIT      1
301 #define SMC_CAN_USE_32BIT      0
302 #define SMC_IO_SHIFT           0
303 #define SMC_NOWAIT             1
304
305 #define SMC_inw(a, r)          inw((a) + (r))
306 #define SMC_outw(v, a, r)      outw(v, (a) + (r))
307 #define SMC_insw(a, r, p, l)   insw((a) + (r), p, l)
308 #define SMC_outsw(a, r, p, l)  outsw((a) + (r), p, l)
309
310 #else /* BOARDS */
311
312 #define SMC_CAN_USE_8BIT       1
313 #define SMC_CAN_USE_16BIT      1
314 #define SMC_CAN_USE_32BIT      0
315
316 #define SMC_inb(a, r)          inb((a) + (r))
317 #define SMC_inw(a, r)          inw((a) + (r))
318 #define SMC_outb(v, a, r)      outb(v, (a) + (r))
319 #define SMC_outw(v, a, r)      outw(v, (a) + (r))
320 #define SMC_insw(a, r, p, l)   insw((a) + (r), p, l)
321 #define SMC_outsw(a, r, p, l)  outsw((a) + (r), p, l)
322
323 #endif  /* BOARDS */
324
325 #elif   defined(CONFIG_M32R)
326
327 #define SMC_CAN_USE_8BIT        0
328 #define SMC_CAN_USE_16BIT       1
329 #define SMC_CAN_USE_32BIT       0
330
331 #define SMC_inb(a, r)           inb(((u32)a) + (r))
332 #define SMC_inw(a, r)           inw(((u32)a) + (r))
333 #define SMC_outb(v, a, r)       outb(v, ((u32)a) + (r))
334 #define SMC_outw(v, a, r)       outw(v, ((u32)a) + (r))
335 #define SMC_insw(a, r, p, l)    insw(((u32)a) + (r), p, l)
336 #define SMC_outsw(a, r, p, l)   outsw(((u32)a) + (r), p, l)
337
338 #define SMC_IRQ_FLAGS           (0)
339
340 #define RPC_LSA_DEFAULT         RPC_LED_TX_RX
341 #define RPC_LSB_DEFAULT         RPC_LED_100_10
342
343 #elif   defined(CONFIG_MACH_LPD79520) \
344      || defined(CONFIG_MACH_LPD7A400) \
345      || defined(CONFIG_MACH_LPD7A404)
346
347 /* The LPD7X_IOBARRIER is necessary to overcome a mismatch between the
348  * way that the CPU handles chip selects and the way that the SMC chip
349  * expects the chip select to operate.  Refer to
350  * Documentation/arm/Sharp-LH/IOBarrier for details.  The read from
351  * IOBARRIER is a byte, in order that we read the least-common
352  * denominator.  It would be wasteful to read 32 bits from an 8-bit
353  * accessible region.
354  *
355  * There is no explicit protection against interrupts intervening
356  * between the writew and the IOBARRIER.  In SMC ISR there is a
357  * preamble that performs an IOBARRIER in the extremely unlikely event
358  * that the driver interrupts itself between a writew to the chip an
359  * the IOBARRIER that follows *and* the cache is large enough that the
360  * first off-chip access while handing the interrupt is to the SMC
361  * chip.  Other devices in the same address space as the SMC chip must
362  * be aware of the potential for trouble and perform a similar
363  * IOBARRIER on entry to their ISR.
364  */
365
366 #include <asm/arch/constants.h> /* IOBARRIER_VIRT */
367
368 #define SMC_CAN_USE_8BIT        0
369 #define SMC_CAN_USE_16BIT       1
370 #define SMC_CAN_USE_32BIT       0
371 #define SMC_NOWAIT              0
372 #define LPD7X_IOBARRIER         readb (IOBARRIER_VIRT)
373
374 #define SMC_inw(a,r)\
375    ({ unsigned short v = readw ((void*) ((a) + (r))); LPD7X_IOBARRIER; v; })
376 #define SMC_outw(v,a,r)   ({ writew ((v), (a) + (r)); LPD7X_IOBARRIER; })
377
378 #define SMC_insw                LPD7_SMC_insw
379 static inline void LPD7_SMC_insw (unsigned char* a, int r,
380                                   unsigned char* p, int l)
381 {
382         unsigned short* ps = (unsigned short*) p;
383         while (l-- > 0) {
384                 *ps++ = readw (a + r);
385                 LPD7X_IOBARRIER;
386         }
387 }
388
389 #define SMC_outsw               LPD7_SMC_outsw
390 static inline void LPD7_SMC_outsw (unsigned char* a, int r,
391                                    unsigned char* p, int l)
392 {
393         unsigned short* ps = (unsigned short*) p;
394         while (l-- > 0) {
395                 writew (*ps++, a + r);
396                 LPD7X_IOBARRIER;
397         }
398 }
399
400 #define SMC_INTERRUPT_PREAMBLE  LPD7X_IOBARRIER
401
402 #define RPC_LSA_DEFAULT         RPC_LED_TX_RX
403 #define RPC_LSB_DEFAULT         RPC_LED_100_10
404
405 #elif defined(CONFIG_SOC_AU1X00)
406
407 #include <au1xxx.h>
408
409 /* We can only do 16-bit reads and writes in the static memory space. */
410 #define SMC_CAN_USE_8BIT        0
411 #define SMC_CAN_USE_16BIT       1
412 #define SMC_CAN_USE_32BIT       0
413 #define SMC_IO_SHIFT            0
414 #define SMC_NOWAIT              1
415
416 #define SMC_inw(a, r)           au_readw((unsigned long)((a) + (r)))
417 #define SMC_insw(a, r, p, l)    \
418         do {    \
419                 unsigned long _a = (unsigned long)((a) + (r)); \
420                 int _l = (l); \
421                 u16 *_p = (u16 *)(p); \
422                 while (_l-- > 0) \
423                         *_p++ = au_readw(_a); \
424         } while(0)
425 #define SMC_outw(v, a, r)       au_writew(v, (unsigned long)((a) + (r)))
426 #define SMC_outsw(a, r, p, l)   \
427         do {    \
428                 unsigned long _a = (unsigned long)((a) + (r)); \
429                 int _l = (l); \
430                 const u16 *_p = (const u16 *)(p); \
431                 while (_l-- > 0) \
432                         au_writew(*_p++ , _a); \
433         } while(0)
434
435 #define SMC_IRQ_FLAGS           (0)
436
437 #elif   defined(CONFIG_ARCH_VERSATILE)
438
439 #define SMC_CAN_USE_8BIT        1
440 #define SMC_CAN_USE_16BIT       1
441 #define SMC_CAN_USE_32BIT       1
442 #define SMC_NOWAIT              1
443
444 #define SMC_inb(a, r)           readb((a) + (r))
445 #define SMC_inw(a, r)           readw((a) + (r))
446 #define SMC_inl(a, r)           readl((a) + (r))
447 #define SMC_outb(v, a, r)       writeb(v, (a) + (r))
448 #define SMC_outw(v, a, r)       writew(v, (a) + (r))
449 #define SMC_outl(v, a, r)       writel(v, (a) + (r))
450 #define SMC_insl(a, r, p, l)    readsl((a) + (r), p, l)
451 #define SMC_outsl(a, r, p, l)   writesl((a) + (r), p, l)
452 #define SMC_IRQ_FLAGS           (-1)    /* from resource */
453
454 #elif defined(CONFIG_MN10300)
455
456 /*
457  * MN10300/AM33 configuration
458  */
459
460 #include <asm/unit/smc91111.h>
461
462 #else
463
464 /*
465  * Default configuration
466  */
467
468 #define SMC_CAN_USE_8BIT        1
469 #define SMC_CAN_USE_16BIT       1
470 #define SMC_CAN_USE_32BIT       1
471 #define SMC_NOWAIT              1
472
473 #define SMC_inb(a, r)           readb((a) + (r))
474 #define SMC_inw(a, r)           readw((a) + (r))
475 #define SMC_inl(a, r)           readl((a) + (r))
476 #define SMC_outb(v, a, r)       writeb(v, (a) + (r))
477 #define SMC_outw(v, a, r)       writew(v, (a) + (r))
478 #define SMC_outl(v, a, r)       writel(v, (a) + (r))
479 #define SMC_insw(a, r, p, l)    readsw((a) + (r), p, l)
480 #define SMC_outsw(a, r, p, l)   writesw((a) + (r), p, l)
481 #define SMC_insl(a, r, p, l)    readsl((a) + (r), p, l)
482 #define SMC_outsl(a, r, p, l)   writesl((a) + (r), p, l)
483
484 #define RPC_LSA_DEFAULT         RPC_LED_100_10
485 #define RPC_LSB_DEFAULT         RPC_LED_TX_RX
486
487 #define SMC_DYNAMIC_BUS_CONFIG
488 #endif
489
490
491 /* store this information for the driver.. */
492 struct smc_local {
493         /*
494          * If I have to wait until memory is available to send a
495          * packet, I will store the skbuff here, until I get the
496          * desired memory.  Then, I'll send it out and free it.
497          */
498         struct sk_buff *pending_tx_skb;
499         struct tasklet_struct tx_task;
500
501         /* version/revision of the SMC91x chip */
502         int     version;
503
504         /* Contains the current active transmission mode */
505         int     tcr_cur_mode;
506
507         /* Contains the current active receive mode */
508         int     rcr_cur_mode;
509
510         /* Contains the current active receive/phy mode */
511         int     rpc_cur_mode;
512         int     ctl_rfduplx;
513         int     ctl_rspeed;
514
515         u32     msg_enable;
516         u32     phy_type;
517         struct mii_if_info mii;
518
519         /* work queue */
520         struct work_struct phy_configure;
521         struct net_device *dev;
522         int     work_pending;
523
524         spinlock_t lock;
525
526 #ifdef SMC_USE_PXA_DMA
527         /* DMA needs the physical address of the chip */
528         u_long physaddr;
529         struct device *device;
530 #endif
531         void __iomem *base;
532         void __iomem *datacs;
533
534         struct smc91x_platdata cfg;
535 };
536
537 #ifdef SMC_DYNAMIC_BUS_CONFIG
538 #define SMC_8BIT(p) (((p)->cfg.flags & SMC91X_USE_8BIT) && SMC_CAN_USE_8BIT)
539 #define SMC_16BIT(p) (((p)->cfg.flags & SMC91X_USE_16BIT) && SMC_CAN_USE_16BIT)
540 #define SMC_32BIT(p) (((p)->cfg.flags & SMC91X_USE_32BIT) && SMC_CAN_USE_32BIT)
541 #else
542 #define SMC_8BIT(p) SMC_CAN_USE_8BIT
543 #define SMC_16BIT(p) SMC_CAN_USE_16BIT
544 #define SMC_32BIT(p) SMC_CAN_USE_32BIT
545 #endif
546
547 #ifdef SMC_USE_PXA_DMA
548 /*
549  * Let's use the DMA engine on the XScale PXA2xx for RX packets. This is
550  * always happening in irq context so no need to worry about races.  TX is
551  * different and probably not worth it for that reason, and not as critical
552  * as RX which can overrun memory and lose packets.
553  */
554 #include <linux/dma-mapping.h>
555 #include <asm/dma.h>
556 #include <asm/arch/pxa-regs.h>
557
558 #ifdef SMC_insl
559 #undef SMC_insl
560 #define SMC_insl(a, r, p, l) \
561         smc_pxa_dma_insl(a, lp, r, dev->dma, p, l)
562 static inline void
563 smc_pxa_dma_insl(void __iomem *ioaddr, struct smc_local *lp, int reg, int dma,
564                  u_char *buf, int len)
565 {
566         u_long physaddr = lp->physaddr;
567         dma_addr_t dmabuf;
568
569         /* fallback if no DMA available */
570         if (dma == (unsigned char)-1) {
571                 readsl(ioaddr + reg, buf, len);
572                 return;
573         }
574
575         /* 64 bit alignment is required for memory to memory DMA */
576         if ((long)buf & 4) {
577                 *((u32 *)buf) = SMC_inl(ioaddr, reg);
578                 buf += 4;
579                 len--;
580         }
581
582         len *= 4;
583         dmabuf = dma_map_single(lp->device, buf, len, DMA_FROM_DEVICE);
584         DCSR(dma) = DCSR_NODESC;
585         DTADR(dma) = dmabuf;
586         DSADR(dma) = physaddr + reg;
587         DCMD(dma) = (DCMD_INCTRGADDR | DCMD_BURST32 |
588                      DCMD_WIDTH4 | (DCMD_LENGTH & len));
589         DCSR(dma) = DCSR_NODESC | DCSR_RUN;
590         while (!(DCSR(dma) & DCSR_STOPSTATE))
591                 cpu_relax();
592         DCSR(dma) = 0;
593         dma_unmap_single(lp->device, dmabuf, len, DMA_FROM_DEVICE);
594 }
595 #endif
596
597 #ifdef SMC_insw
598 #undef SMC_insw
599 #define SMC_insw(a, r, p, l) \
600         smc_pxa_dma_insw(a, lp, r, dev->dma, p, l)
601 static inline void
602 smc_pxa_dma_insw(void __iomem *ioaddr, struct smc_local *lp, int reg, int dma,
603                  u_char *buf, int len)
604 {
605         u_long physaddr = lp->physaddr;
606         dma_addr_t dmabuf;
607
608         /* fallback if no DMA available */
609         if (dma == (unsigned char)-1) {
610                 readsw(ioaddr + reg, buf, len);
611                 return;
612         }
613
614         /* 64 bit alignment is required for memory to memory DMA */
615         while ((long)buf & 6) {
616                 *((u16 *)buf) = SMC_inw(ioaddr, reg);
617                 buf += 2;
618                 len--;
619         }
620
621         len *= 2;
622         dmabuf = dma_map_single(lp->device, buf, len, DMA_FROM_DEVICE);
623         DCSR(dma) = DCSR_NODESC;
624         DTADR(dma) = dmabuf;
625         DSADR(dma) = physaddr + reg;
626         DCMD(dma) = (DCMD_INCTRGADDR | DCMD_BURST32 |
627                      DCMD_WIDTH2 | (DCMD_LENGTH & len));
628         DCSR(dma) = DCSR_NODESC | DCSR_RUN;
629         while (!(DCSR(dma) & DCSR_STOPSTATE))
630                 cpu_relax();
631         DCSR(dma) = 0;
632         dma_unmap_single(lp->device, dmabuf, len, DMA_FROM_DEVICE);
633 }
634 #endif
635
636 static void
637 smc_pxa_dma_irq(int dma, void *dummy)
638 {
639         DCSR(dma) = 0;
640 }
641 #endif  /* SMC_USE_PXA_DMA */
642
643
644 /*
645  * Everything a particular hardware setup needs should have been defined
646  * at this point.  Add stubs for the undefined cases, mainly to avoid
647  * compilation warnings since they'll be optimized away, or to prevent buggy
648  * use of them.
649  */
650
651 #if ! SMC_CAN_USE_32BIT
652 #define SMC_inl(ioaddr, reg)            ({ BUG(); 0; })
653 #define SMC_outl(x, ioaddr, reg)        BUG()
654 #define SMC_insl(a, r, p, l)            BUG()
655 #define SMC_outsl(a, r, p, l)           BUG()
656 #endif
657
658 #if !defined(SMC_insl) || !defined(SMC_outsl)
659 #define SMC_insl(a, r, p, l)            BUG()
660 #define SMC_outsl(a, r, p, l)           BUG()
661 #endif
662
663 #if ! SMC_CAN_USE_16BIT
664
665 /*
666  * Any 16-bit access is performed with two 8-bit accesses if the hardware
667  * can't do it directly. Most registers are 16-bit so those are mandatory.
668  */
669 #define SMC_outw(x, ioaddr, reg)                                        \
670         do {                                                            \
671                 unsigned int __val16 = (x);                             \
672                 SMC_outb( __val16, ioaddr, reg );                       \
673                 SMC_outb( __val16 >> 8, ioaddr, reg + (1 << SMC_IO_SHIFT));\
674         } while (0)
675 #define SMC_inw(ioaddr, reg)                                            \
676         ({                                                              \
677                 unsigned int __val16;                                   \
678                 __val16 =  SMC_inb( ioaddr, reg );                      \
679                 __val16 |= SMC_inb( ioaddr, reg + (1 << SMC_IO_SHIFT)) << 8; \
680                 __val16;                                                \
681         })
682
683 #define SMC_insw(a, r, p, l)            BUG()
684 #define SMC_outsw(a, r, p, l)           BUG()
685
686 #endif
687
688 #if !defined(SMC_insw) || !defined(SMC_outsw)
689 #define SMC_insw(a, r, p, l)            BUG()
690 #define SMC_outsw(a, r, p, l)           BUG()
691 #endif
692
693 #if ! SMC_CAN_USE_8BIT
694 #define SMC_inb(ioaddr, reg)            ({ BUG(); 0; })
695 #define SMC_outb(x, ioaddr, reg)        BUG()
696 #define SMC_insb(a, r, p, l)            BUG()
697 #define SMC_outsb(a, r, p, l)           BUG()
698 #endif
699
700 #if !defined(SMC_insb) || !defined(SMC_outsb)
701 #define SMC_insb(a, r, p, l)            BUG()
702 #define SMC_outsb(a, r, p, l)           BUG()
703 #endif
704
705 #ifndef SMC_CAN_USE_DATACS
706 #define SMC_CAN_USE_DATACS      0
707 #endif
708
709 #ifndef SMC_IO_SHIFT
710 #define SMC_IO_SHIFT    0
711 #endif
712
713 #ifndef SMC_IRQ_FLAGS
714 #define SMC_IRQ_FLAGS           IRQF_TRIGGER_RISING
715 #endif
716
717 #ifndef SMC_INTERRUPT_PREAMBLE
718 #define SMC_INTERRUPT_PREAMBLE
719 #endif
720
721
722 /* Because of bank switching, the LAN91x uses only 16 I/O ports */
723 #define SMC_IO_EXTENT   (16 << SMC_IO_SHIFT)
724 #define SMC_DATA_EXTENT (4)
725
726 /*
727  . Bank Select Register:
728  .
729  .              yyyy yyyy 0000 00xx
730  .              xx              = bank number
731  .              yyyy yyyy       = 0x33, for identification purposes.
732 */
733 #define BANK_SELECT             (14 << SMC_IO_SHIFT)
734
735
736 // Transmit Control Register
737 /* BANK 0  */
738 #define TCR_REG(lp)     SMC_REG(lp, 0x0000, 0)
739 #define TCR_ENABLE      0x0001  // When 1 we can transmit
740 #define TCR_LOOP        0x0002  // Controls output pin LBK
741 #define TCR_FORCOL      0x0004  // When 1 will force a collision
742 #define TCR_PAD_EN      0x0080  // When 1 will pad tx frames < 64 bytes w/0
743 #define TCR_NOCRC       0x0100  // When 1 will not append CRC to tx frames
744 #define TCR_MON_CSN     0x0400  // When 1 tx monitors carrier
745 #define TCR_FDUPLX      0x0800  // When 1 enables full duplex operation
746 #define TCR_STP_SQET    0x1000  // When 1 stops tx if Signal Quality Error
747 #define TCR_EPH_LOOP    0x2000  // When 1 enables EPH block loopback
748 #define TCR_SWFDUP      0x8000  // When 1 enables Switched Full Duplex mode
749
750 #define TCR_CLEAR       0       /* do NOTHING */
751 /* the default settings for the TCR register : */
752 #define TCR_DEFAULT     (TCR_ENABLE | TCR_PAD_EN)
753
754
755 // EPH Status Register
756 /* BANK 0  */
757 #define EPH_STATUS_REG(lp)      SMC_REG(lp, 0x0002, 0)
758 #define ES_TX_SUC       0x0001  // Last TX was successful
759 #define ES_SNGL_COL     0x0002  // Single collision detected for last tx
760 #define ES_MUL_COL      0x0004  // Multiple collisions detected for last tx
761 #define ES_LTX_MULT     0x0008  // Last tx was a multicast
762 #define ES_16COL        0x0010  // 16 Collisions Reached
763 #define ES_SQET         0x0020  // Signal Quality Error Test
764 #define ES_LTXBRD       0x0040  // Last tx was a broadcast
765 #define ES_TXDEFR       0x0080  // Transmit Deferred
766 #define ES_LATCOL       0x0200  // Late collision detected on last tx
767 #define ES_LOSTCARR     0x0400  // Lost Carrier Sense
768 #define ES_EXC_DEF      0x0800  // Excessive Deferral
769 #define ES_CTR_ROL      0x1000  // Counter Roll Over indication
770 #define ES_LINK_OK      0x4000  // Driven by inverted value of nLNK pin
771 #define ES_TXUNRN       0x8000  // Tx Underrun
772
773
774 // Receive Control Register
775 /* BANK 0  */
776 #define RCR_REG(lp)             SMC_REG(lp, 0x0004, 0)
777 #define RCR_RX_ABORT    0x0001  // Set if a rx frame was aborted
778 #define RCR_PRMS        0x0002  // Enable promiscuous mode
779 #define RCR_ALMUL       0x0004  // When set accepts all multicast frames
780 #define RCR_RXEN        0x0100  // IFF this is set, we can receive packets
781 #define RCR_STRIP_CRC   0x0200  // When set strips CRC from rx packets
782 #define RCR_ABORT_ENB   0x0200  // When set will abort rx on collision
783 #define RCR_FILT_CAR    0x0400  // When set filters leading 12 bit s of carrier
784 #define RCR_SOFTRST     0x8000  // resets the chip
785
786 /* the normal settings for the RCR register : */
787 #define RCR_DEFAULT     (RCR_STRIP_CRC | RCR_RXEN)
788 #define RCR_CLEAR       0x0     // set it to a base state
789
790
791 // Counter Register
792 /* BANK 0  */
793 #define COUNTER_REG(lp) SMC_REG(lp, 0x0006, 0)
794
795
796 // Memory Information Register
797 /* BANK 0  */
798 #define MIR_REG(lp)             SMC_REG(lp, 0x0008, 0)
799
800
801 // Receive/Phy Control Register
802 /* BANK 0  */
803 #define RPC_REG(lp)             SMC_REG(lp, 0x000A, 0)
804 #define RPC_SPEED       0x2000  // When 1 PHY is in 100Mbps mode.
805 #define RPC_DPLX        0x1000  // When 1 PHY is in Full-Duplex Mode
806 #define RPC_ANEG        0x0800  // When 1 PHY is in Auto-Negotiate Mode
807 #define RPC_LSXA_SHFT   5       // Bits to shift LS2A,LS1A,LS0A to lsb
808 #define RPC_LSXB_SHFT   2       // Bits to get LS2B,LS1B,LS0B to lsb
809 #define RPC_LED_100_10  (0x00)  // LED = 100Mbps OR's with 10Mbps link detect
810 #define RPC_LED_RES     (0x01)  // LED = Reserved
811 #define RPC_LED_10      (0x02)  // LED = 10Mbps link detect
812 #define RPC_LED_FD      (0x03)  // LED = Full Duplex Mode
813 #define RPC_LED_TX_RX   (0x04)  // LED = TX or RX packet occurred
814 #define RPC_LED_100     (0x05)  // LED = 100Mbps link dectect
815 #define RPC_LED_TX      (0x06)  // LED = TX packet occurred
816 #define RPC_LED_RX      (0x07)  // LED = RX packet occurred
817
818 #ifndef RPC_LSA_DEFAULT
819 #define RPC_LSA_DEFAULT RPC_LED_100
820 #endif
821 #ifndef RPC_LSB_DEFAULT
822 #define RPC_LSB_DEFAULT RPC_LED_FD
823 #endif
824
825 #define RPC_DEFAULT (RPC_ANEG | (RPC_LSA_DEFAULT << RPC_LSXA_SHFT) | (RPC_LSB_DEFAULT << RPC_LSXB_SHFT) | RPC_SPEED | RPC_DPLX)
826
827
828 /* Bank 0 0x0C is reserved */
829
830 // Bank Select Register
831 /* All Banks */
832 #define BSR_REG         0x000E
833
834
835 // Configuration Reg
836 /* BANK 1 */
837 #define CONFIG_REG(lp)  SMC_REG(lp, 0x0000,     1)
838 #define CONFIG_EXT_PHY  0x0200  // 1=external MII, 0=internal Phy
839 #define CONFIG_GPCNTRL  0x0400  // Inverse value drives pin nCNTRL
840 #define CONFIG_NO_WAIT  0x1000  // When 1 no extra wait states on ISA bus
841 #define CONFIG_EPH_POWER_EN 0x8000 // When 0 EPH is placed into low power mode.
842
843 // Default is powered-up, Internal Phy, Wait States, and pin nCNTRL=low
844 #define CONFIG_DEFAULT  (CONFIG_EPH_POWER_EN)
845
846
847 // Base Address Register
848 /* BANK 1 */
849 #define BASE_REG(lp)    SMC_REG(lp, 0x0002, 1)
850
851
852 // Individual Address Registers
853 /* BANK 1 */
854 #define ADDR0_REG(lp)   SMC_REG(lp, 0x0004, 1)
855 #define ADDR1_REG(lp)   SMC_REG(lp, 0x0006, 1)
856 #define ADDR2_REG(lp)   SMC_REG(lp, 0x0008, 1)
857
858
859 // General Purpose Register
860 /* BANK 1 */
861 #define GP_REG(lp)              SMC_REG(lp, 0x000A, 1)
862
863
864 // Control Register
865 /* BANK 1 */
866 #define CTL_REG(lp)             SMC_REG(lp, 0x000C, 1)
867 #define CTL_RCV_BAD     0x4000 // When 1 bad CRC packets are received
868 #define CTL_AUTO_RELEASE 0x0800 // When 1 tx pages are released automatically
869 #define CTL_LE_ENABLE   0x0080 // When 1 enables Link Error interrupt
870 #define CTL_CR_ENABLE   0x0040 // When 1 enables Counter Rollover interrupt
871 #define CTL_TE_ENABLE   0x0020 // When 1 enables Transmit Error interrupt
872 #define CTL_EEPROM_SELECT 0x0004 // Controls EEPROM reload & store
873 #define CTL_RELOAD      0x0002 // When set reads EEPROM into registers
874 #define CTL_STORE       0x0001 // When set stores registers into EEPROM
875
876
877 // MMU Command Register
878 /* BANK 2 */
879 #define MMU_CMD_REG(lp) SMC_REG(lp, 0x0000, 2)
880 #define MC_BUSY         1       // When 1 the last release has not completed
881 #define MC_NOP          (0<<5)  // No Op
882 #define MC_ALLOC        (1<<5)  // OR with number of 256 byte packets
883 #define MC_RESET        (2<<5)  // Reset MMU to initial state
884 #define MC_REMOVE       (3<<5)  // Remove the current rx packet
885 #define MC_RELEASE      (4<<5)  // Remove and release the current rx packet
886 #define MC_FREEPKT      (5<<5)  // Release packet in PNR register
887 #define MC_ENQUEUE      (6<<5)  // Enqueue the packet for transmit
888 #define MC_RSTTXFIFO    (7<<5)  // Reset the TX FIFOs
889
890
891 // Packet Number Register
892 /* BANK 2 */
893 #define PN_REG(lp)              SMC_REG(lp, 0x0002, 2)
894
895
896 // Allocation Result Register
897 /* BANK 2 */
898 #define AR_REG(lp)              SMC_REG(lp, 0x0003, 2)
899 #define AR_FAILED       0x80    // Alocation Failed
900
901
902 // TX FIFO Ports Register
903 /* BANK 2 */
904 #define TXFIFO_REG(lp)  SMC_REG(lp, 0x0004, 2)
905 #define TXFIFO_TEMPTY   0x80    // TX FIFO Empty
906
907 // RX FIFO Ports Register
908 /* BANK 2 */
909 #define RXFIFO_REG(lp)  SMC_REG(lp, 0x0005, 2)
910 #define RXFIFO_REMPTY   0x80    // RX FIFO Empty
911
912 #define FIFO_REG(lp)    SMC_REG(lp, 0x0004, 2)
913
914 // Pointer Register
915 /* BANK 2 */
916 #define PTR_REG(lp)             SMC_REG(lp, 0x0006, 2)
917 #define PTR_RCV         0x8000 // 1=Receive area, 0=Transmit area
918 #define PTR_AUTOINC     0x4000 // Auto increment the pointer on each access
919 #define PTR_READ        0x2000 // When 1 the operation is a read
920
921
922 // Data Register
923 /* BANK 2 */
924 #define DATA_REG(lp)    SMC_REG(lp, 0x0008, 2)
925
926
927 // Interrupt Status/Acknowledge Register
928 /* BANK 2 */
929 #define INT_REG(lp)             SMC_REG(lp, 0x000C, 2)
930
931
932 // Interrupt Mask Register
933 /* BANK 2 */
934 #define IM_REG(lp)              SMC_REG(lp, 0x000D, 2)
935 #define IM_MDINT        0x80 // PHY MI Register 18 Interrupt
936 #define IM_ERCV_INT     0x40 // Early Receive Interrupt
937 #define IM_EPH_INT      0x20 // Set by Ethernet Protocol Handler section
938 #define IM_RX_OVRN_INT  0x10 // Set by Receiver Overruns
939 #define IM_ALLOC_INT    0x08 // Set when allocation request is completed
940 #define IM_TX_EMPTY_INT 0x04 // Set if the TX FIFO goes empty
941 #define IM_TX_INT       0x02 // Transmit Interrupt
942 #define IM_RCV_INT      0x01 // Receive Interrupt
943
944
945 // Multicast Table Registers
946 /* BANK 3 */
947 #define MCAST_REG1(lp)  SMC_REG(lp, 0x0000, 3)
948 #define MCAST_REG2(lp)  SMC_REG(lp, 0x0002, 3)
949 #define MCAST_REG3(lp)  SMC_REG(lp, 0x0004, 3)
950 #define MCAST_REG4(lp)  SMC_REG(lp, 0x0006, 3)
951
952
953 // Management Interface Register (MII)
954 /* BANK 3 */
955 #define MII_REG(lp)             SMC_REG(lp, 0x0008, 3)
956 #define MII_MSK_CRS100  0x4000 // Disables CRS100 detection during tx half dup
957 #define MII_MDOE        0x0008 // MII Output Enable
958 #define MII_MCLK        0x0004 // MII Clock, pin MDCLK
959 #define MII_MDI         0x0002 // MII Input, pin MDI
960 #define MII_MDO         0x0001 // MII Output, pin MDO
961
962
963 // Revision Register
964 /* BANK 3 */
965 /* ( hi: chip id   low: rev # ) */
966 #define REV_REG(lp)             SMC_REG(lp, 0x000A, 3)
967
968
969 // Early RCV Register
970 /* BANK 3 */
971 /* this is NOT on SMC9192 */
972 #define ERCV_REG(lp)    SMC_REG(lp, 0x000C, 3)
973 #define ERCV_RCV_DISCRD 0x0080 // When 1 discards a packet being received
974 #define ERCV_THRESHOLD  0x001F // ERCV Threshold Mask
975
976
977 // External Register
978 /* BANK 7 */
979 #define EXT_REG(lp)             SMC_REG(lp, 0x0000, 7)
980
981
982 #define CHIP_9192       3
983 #define CHIP_9194       4
984 #define CHIP_9195       5
985 #define CHIP_9196       6
986 #define CHIP_91100      7
987 #define CHIP_91100FD    8
988 #define CHIP_91111FD    9
989
990 static const char * chip_ids[ 16 ] =  {
991         NULL, NULL, NULL,
992         /* 3 */ "SMC91C90/91C92",
993         /* 4 */ "SMC91C94",
994         /* 5 */ "SMC91C95",
995         /* 6 */ "SMC91C96",
996         /* 7 */ "SMC91C100",
997         /* 8 */ "SMC91C100FD",
998         /* 9 */ "SMC91C11xFD",
999         NULL, NULL, NULL,
1000         NULL, NULL, NULL};
1001
1002
1003 /*
1004  . Receive status bits
1005 */
1006 #define RS_ALGNERR      0x8000
1007 #define RS_BRODCAST     0x4000
1008 #define RS_BADCRC       0x2000
1009 #define RS_ODDFRAME     0x1000
1010 #define RS_TOOLONG      0x0800
1011 #define RS_TOOSHORT     0x0400
1012 #define RS_MULTICAST    0x0001
1013 #define RS_ERRORS       (RS_ALGNERR | RS_BADCRC | RS_TOOLONG | RS_TOOSHORT)
1014
1015
1016 /*
1017  * PHY IDs
1018  *  LAN83C183 == LAN91C111 Internal PHY
1019  */
1020 #define PHY_LAN83C183   0x0016f840
1021 #define PHY_LAN83C180   0x02821c50
1022
1023 /*
1024  * PHY Register Addresses (LAN91C111 Internal PHY)
1025  *
1026  * Generic PHY registers can be found in <linux/mii.h>
1027  *
1028  * These phy registers are specific to our on-board phy.
1029  */
1030
1031 // PHY Configuration Register 1
1032 #define PHY_CFG1_REG            0x10
1033 #define PHY_CFG1_LNKDIS         0x8000  // 1=Rx Link Detect Function disabled
1034 #define PHY_CFG1_XMTDIS         0x4000  // 1=TP Transmitter Disabled
1035 #define PHY_CFG1_XMTPDN         0x2000  // 1=TP Transmitter Powered Down
1036 #define PHY_CFG1_BYPSCR         0x0400  // 1=Bypass scrambler/descrambler
1037 #define PHY_CFG1_UNSCDS         0x0200  // 1=Unscramble Idle Reception Disable
1038 #define PHY_CFG1_EQLZR          0x0100  // 1=Rx Equalizer Disabled
1039 #define PHY_CFG1_CABLE          0x0080  // 1=STP(150ohm), 0=UTP(100ohm)
1040 #define PHY_CFG1_RLVL0          0x0040  // 1=Rx Squelch level reduced by 4.5db
1041 #define PHY_CFG1_TLVL_SHIFT     2       // Transmit Output Level Adjust
1042 #define PHY_CFG1_TLVL_MASK      0x003C
1043 #define PHY_CFG1_TRF_MASK       0x0003  // Transmitter Rise/Fall time
1044
1045
1046 // PHY Configuration Register 2
1047 #define PHY_CFG2_REG            0x11
1048 #define PHY_CFG2_APOLDIS        0x0020  // 1=Auto Polarity Correction disabled
1049 #define PHY_CFG2_JABDIS         0x0010  // 1=Jabber disabled
1050 #define PHY_CFG2_MREG           0x0008  // 1=Multiple register access (MII mgt)
1051 #define PHY_CFG2_INTMDIO        0x0004  // 1=Interrupt signaled with MDIO pulseo
1052
1053 // PHY Status Output (and Interrupt status) Register
1054 #define PHY_INT_REG             0x12    // Status Output (Interrupt Status)
1055 #define PHY_INT_INT             0x8000  // 1=bits have changed since last read
1056 #define PHY_INT_LNKFAIL         0x4000  // 1=Link Not detected
1057 #define PHY_INT_LOSSSYNC        0x2000  // 1=Descrambler has lost sync
1058 #define PHY_INT_CWRD            0x1000  // 1=Invalid 4B5B code detected on rx
1059 #define PHY_INT_SSD             0x0800  // 1=No Start Of Stream detected on rx
1060 #define PHY_INT_ESD             0x0400  // 1=No End Of Stream detected on rx
1061 #define PHY_INT_RPOL            0x0200  // 1=Reverse Polarity detected
1062 #define PHY_INT_JAB             0x0100  // 1=Jabber detected
1063 #define PHY_INT_SPDDET          0x0080  // 1=100Base-TX mode, 0=10Base-T mode
1064 #define PHY_INT_DPLXDET         0x0040  // 1=Device in Full Duplex
1065
1066 // PHY Interrupt/Status Mask Register
1067 #define PHY_MASK_REG            0x13    // Interrupt Mask
1068 // Uses the same bit definitions as PHY_INT_REG
1069
1070
1071 /*
1072  * SMC91C96 ethernet config and status registers.
1073  * These are in the "attribute" space.
1074  */
1075 #define ECOR                    0x8000
1076 #define ECOR_RESET              0x80
1077 #define ECOR_LEVEL_IRQ          0x40
1078 #define ECOR_WR_ATTRIB          0x04
1079 #define ECOR_ENABLE             0x01
1080
1081 #define ECSR                    0x8002
1082 #define ECSR_IOIS8              0x20
1083 #define ECSR_PWRDWN             0x04
1084 #define ECSR_INT                0x02
1085
1086 #define ATTRIB_SIZE             ((64*1024) << SMC_IO_SHIFT)
1087
1088
1089 /*
1090  * Macros to abstract register access according to the data bus
1091  * capabilities.  Please use those and not the in/out primitives.
1092  * Note: the following macros do *not* select the bank -- this must
1093  * be done separately as needed in the main code.  The SMC_REG() macro
1094  * only uses the bank argument for debugging purposes (when enabled).
1095  *
1096  * Note: despite inline functions being safer, everything leading to this
1097  * should preferably be macros to let BUG() display the line number in
1098  * the core source code since we're interested in the top call site
1099  * not in any inline function location.
1100  */
1101
1102 #if SMC_DEBUG > 0
1103 #define SMC_REG(lp, reg, bank)                                  \
1104         ({                                                              \
1105                 int __b = SMC_CURRENT_BANK(lp);                 \
1106                 if (unlikely((__b & ~0xf0) != (0x3300 | bank))) {       \
1107                         printk( "%s: bank reg screwed (0x%04x)\n",      \
1108                                 CARDNAME, __b );                        \
1109                         BUG();                                          \
1110                 }                                                       \
1111                 reg<<SMC_IO_SHIFT;                                      \
1112         })
1113 #else
1114 #define SMC_REG(lp, reg, bank)  (reg<<SMC_IO_SHIFT)
1115 #endif
1116
1117 /*
1118  * Hack Alert: Some setups just can't write 8 or 16 bits reliably when not
1119  * aligned to a 32 bit boundary.  I tell you that does exist!
1120  * Fortunately the affected register accesses can be easily worked around
1121  * since we can write zeroes to the preceeding 16 bits without adverse
1122  * effects and use a 32-bit access.
1123  *
1124  * Enforce it on any 32-bit capable setup for now.
1125  */
1126 #define SMC_MUST_ALIGN_WRITE(lp)        SMC_32BIT(lp)
1127
1128 #define SMC_GET_PN(lp)                                          \
1129         (SMC_8BIT(lp)   ? (SMC_inb(ioaddr, PN_REG(lp))) \
1130                                 : (SMC_inw(ioaddr, PN_REG(lp)) & 0xFF))
1131
1132 #define SMC_SET_PN(lp, x)                                               \
1133         do {                                                            \
1134                 if (SMC_MUST_ALIGN_WRITE(lp))                           \
1135                         SMC_outl((x)<<16, ioaddr, SMC_REG(lp, 0, 2));   \
1136                 else if (SMC_8BIT(lp))                          \
1137                         SMC_outb(x, ioaddr, PN_REG(lp));                \
1138                 else                                                    \
1139                         SMC_outw(x, ioaddr, PN_REG(lp));                \
1140         } while (0)
1141
1142 #define SMC_GET_AR(lp)                                          \
1143         (SMC_8BIT(lp)   ? (SMC_inb(ioaddr, AR_REG(lp))) \
1144                                 : (SMC_inw(ioaddr, PN_REG(lp)) >> 8))
1145
1146 #define SMC_GET_TXFIFO(lp)                                              \
1147         (SMC_8BIT(lp)   ? (SMC_inb(ioaddr, TXFIFO_REG(lp)))     \
1148                                 : (SMC_inw(ioaddr, TXFIFO_REG(lp)) & 0xFF))
1149
1150 #define SMC_GET_RXFIFO(lp)                                              \
1151         (SMC_8BIT(lp)   ? (SMC_inb(ioaddr, RXFIFO_REG(lp)))     \
1152                                 : (SMC_inw(ioaddr, TXFIFO_REG(lp)) >> 8))
1153
1154 #define SMC_GET_INT(lp)                                         \
1155         (SMC_8BIT(lp)   ? (SMC_inb(ioaddr, INT_REG(lp)))        \
1156                                 : (SMC_inw(ioaddr, INT_REG(lp)) & 0xFF))
1157
1158 #define SMC_ACK_INT(lp, x)                                              \
1159         do {                                                            \
1160                 if (SMC_8BIT(lp))                                       \
1161                         SMC_outb(x, ioaddr, INT_REG(lp));               \
1162                 else {                                                  \
1163                         unsigned long __flags;                          \
1164                         int __mask;                                     \
1165                         local_irq_save(__flags);                        \
1166                         __mask = SMC_inw(ioaddr, INT_REG(lp)) & ~0xff; \
1167                         SMC_outw(__mask | (x), ioaddr, INT_REG(lp));    \
1168                         local_irq_restore(__flags);                     \
1169                 }                                                       \
1170         } while (0)
1171
1172 #define SMC_GET_INT_MASK(lp)                                            \
1173         (SMC_8BIT(lp)   ? (SMC_inb(ioaddr, IM_REG(lp))) \
1174                                 : (SMC_inw(ioaddr, INT_REG(lp)) >> 8))
1175
1176 #define SMC_SET_INT_MASK(lp, x)                                 \
1177         do {                                                            \
1178                 if (SMC_8BIT(lp))                                       \
1179                         SMC_outb(x, ioaddr, IM_REG(lp));                \
1180                 else                                                    \
1181                         SMC_outw((x) << 8, ioaddr, INT_REG(lp));        \
1182         } while (0)
1183
1184 #define SMC_CURRENT_BANK(lp)    SMC_inw(ioaddr, BANK_SELECT)
1185
1186 #define SMC_SELECT_BANK(lp, x)                                  \
1187         do {                                                            \
1188                 if (SMC_MUST_ALIGN_WRITE(lp))                           \
1189                         SMC_outl((x)<<16, ioaddr, 12<<SMC_IO_SHIFT);    \
1190                 else                                                    \
1191                         SMC_outw(x, ioaddr, BANK_SELECT);               \
1192         } while (0)
1193
1194 #define SMC_GET_BASE(lp)                SMC_inw(ioaddr, BASE_REG(lp))
1195
1196 #define SMC_SET_BASE(lp, x)             SMC_outw(x, ioaddr, BASE_REG(lp))
1197
1198 #define SMC_GET_CONFIG(lp)      SMC_inw(ioaddr, CONFIG_REG(lp))
1199
1200 #define SMC_SET_CONFIG(lp, x)   SMC_outw(x, ioaddr, CONFIG_REG(lp))
1201
1202 #define SMC_GET_COUNTER(lp)     SMC_inw(ioaddr, COUNTER_REG(lp))
1203
1204 #define SMC_GET_CTL(lp)         SMC_inw(ioaddr, CTL_REG(lp))
1205
1206 #define SMC_SET_CTL(lp, x)              SMC_outw(x, ioaddr, CTL_REG(lp))
1207
1208 #define SMC_GET_MII(lp)         SMC_inw(ioaddr, MII_REG(lp))
1209
1210 #define SMC_SET_MII(lp, x)              SMC_outw(x, ioaddr, MII_REG(lp))
1211
1212 #define SMC_GET_MIR(lp)         SMC_inw(ioaddr, MIR_REG(lp))
1213
1214 #define SMC_SET_MIR(lp, x)              SMC_outw(x, ioaddr, MIR_REG(lp))
1215
1216 #define SMC_GET_MMU_CMD(lp)     SMC_inw(ioaddr, MMU_CMD_REG(lp))
1217
1218 #define SMC_SET_MMU_CMD(lp, x)  SMC_outw(x, ioaddr, MMU_CMD_REG(lp))
1219
1220 #define SMC_GET_FIFO(lp)                SMC_inw(ioaddr, FIFO_REG(lp))
1221
1222 #define SMC_GET_PTR(lp)         SMC_inw(ioaddr, PTR_REG(lp))
1223
1224 #define SMC_SET_PTR(lp, x)                                              \
1225         do {                                                            \
1226                 if (SMC_MUST_ALIGN_WRITE(lp))                           \
1227                         SMC_outl((x)<<16, ioaddr, SMC_REG(lp, 4, 2));   \
1228                 else                                                    \
1229                         SMC_outw(x, ioaddr, PTR_REG(lp));               \
1230         } while (0)
1231
1232 #define SMC_GET_EPH_STATUS(lp)  SMC_inw(ioaddr, EPH_STATUS_REG(lp))
1233
1234 #define SMC_GET_RCR(lp)         SMC_inw(ioaddr, RCR_REG(lp))
1235
1236 #define SMC_SET_RCR(lp, x)              SMC_outw(x, ioaddr, RCR_REG(lp))
1237
1238 #define SMC_GET_REV(lp)         SMC_inw(ioaddr, REV_REG(lp))
1239
1240 #define SMC_GET_RPC(lp)         SMC_inw(ioaddr, RPC_REG(lp))
1241
1242 #define SMC_SET_RPC(lp, x)                                              \
1243         do {                                                            \
1244                 if (SMC_MUST_ALIGN_WRITE(lp))                           \
1245                         SMC_outl((x)<<16, ioaddr, SMC_REG(lp, 8, 0));   \
1246                 else                                                    \
1247                         SMC_outw(x, ioaddr, RPC_REG(lp));               \
1248         } while (0)
1249
1250 #define SMC_GET_TCR(lp)         SMC_inw(ioaddr, TCR_REG(lp))
1251
1252 #define SMC_SET_TCR(lp, x)              SMC_outw(x, ioaddr, TCR_REG(lp))
1253
1254 #ifndef SMC_GET_MAC_ADDR
1255 #define SMC_GET_MAC_ADDR(lp, addr)                                      \
1256         do {                                                            \
1257                 unsigned int __v;                                       \
1258                 __v = SMC_inw(ioaddr, ADDR0_REG(lp));                   \
1259                 addr[0] = __v; addr[1] = __v >> 8;                      \
1260                 __v = SMC_inw(ioaddr, ADDR1_REG(lp));                   \
1261                 addr[2] = __v; addr[3] = __v >> 8;                      \
1262                 __v = SMC_inw(ioaddr, ADDR2_REG(lp));                   \
1263                 addr[4] = __v; addr[5] = __v >> 8;                      \
1264         } while (0)
1265 #endif
1266
1267 #define SMC_SET_MAC_ADDR(lp, addr)                                      \
1268         do {                                                            \
1269                 SMC_outw(addr[0]|(addr[1] << 8), ioaddr, ADDR0_REG(lp)); \
1270                 SMC_outw(addr[2]|(addr[3] << 8), ioaddr, ADDR1_REG(lp)); \
1271                 SMC_outw(addr[4]|(addr[5] << 8), ioaddr, ADDR2_REG(lp)); \
1272         } while (0)
1273
1274 #define SMC_SET_MCAST(lp, x)                                            \
1275         do {                                                            \
1276                 const unsigned char *mt = (x);                          \
1277                 SMC_outw(mt[0] | (mt[1] << 8), ioaddr, MCAST_REG1(lp)); \
1278                 SMC_outw(mt[2] | (mt[3] << 8), ioaddr, MCAST_REG2(lp)); \
1279                 SMC_outw(mt[4] | (mt[5] << 8), ioaddr, MCAST_REG3(lp)); \
1280                 SMC_outw(mt[6] | (mt[7] << 8), ioaddr, MCAST_REG4(lp)); \
1281         } while (0)
1282
1283 #define SMC_PUT_PKT_HDR(lp, status, length)                             \
1284         do {                                                            \
1285                 if (SMC_32BIT(lp))                                      \
1286                         SMC_outl((status) | (length)<<16, ioaddr,       \
1287                                  DATA_REG(lp));                 \
1288                 else {                                                  \
1289                         SMC_outw(status, ioaddr, DATA_REG(lp)); \
1290                         SMC_outw(length, ioaddr, DATA_REG(lp)); \
1291                 }                                                       \
1292         } while (0)
1293
1294 #define SMC_GET_PKT_HDR(lp, status, length)                             \
1295         do {                                                            \
1296                 if (SMC_32BIT(lp)) {                            \
1297                         unsigned int __val = SMC_inl(ioaddr, DATA_REG(lp)); \
1298                         (status) = __val & 0xffff;                      \
1299                         (length) = __val >> 16;                         \
1300                 } else {                                                \
1301                         (status) = SMC_inw(ioaddr, DATA_REG(lp));       \
1302                         (length) = SMC_inw(ioaddr, DATA_REG(lp));       \
1303                 }                                                       \
1304         } while (0)
1305
1306 #define SMC_PUSH_DATA(lp, p, l)                                 \
1307         do {                                                            \
1308                 if (SMC_32BIT(lp)) {                            \
1309                         void *__ptr = (p);                              \
1310                         int __len = (l);                                \
1311                         void __iomem *__ioaddr = ioaddr;                \
1312                         if (__len >= 2 && (unsigned long)__ptr & 2) {   \
1313                                 __len -= 2;                             \
1314                                 SMC_outw(*(u16 *)__ptr, ioaddr,         \
1315                                         DATA_REG(lp));          \
1316                                 __ptr += 2;                             \
1317                         }                                               \
1318                         if (SMC_CAN_USE_DATACS && lp->datacs)           \
1319                                 __ioaddr = lp->datacs;                  \
1320                         SMC_outsl(__ioaddr, DATA_REG(lp), __ptr, __len>>2); \
1321                         if (__len & 2) {                                \
1322                                 __ptr += (__len & ~3);                  \
1323                                 SMC_outw(*((u16 *)__ptr), ioaddr,       \
1324                                          DATA_REG(lp));         \
1325                         }                                               \
1326                 } else if (SMC_16BIT(lp))                               \
1327                         SMC_outsw(ioaddr, DATA_REG(lp), p, (l) >> 1);   \
1328                 else if (SMC_8BIT(lp))                          \
1329                         SMC_outsb(ioaddr, DATA_REG(lp), p, l);  \
1330         } while (0)
1331
1332 #define SMC_PULL_DATA(lp, p, l)                                 \
1333         do {                                                            \
1334                 if (SMC_32BIT(lp)) {                            \
1335                         void *__ptr = (p);                              \
1336                         int __len = (l);                                \
1337                         void __iomem *__ioaddr = ioaddr;                \
1338                         if ((unsigned long)__ptr & 2) {                 \
1339                                 /*                                      \
1340                                  * We want 32bit alignment here.        \
1341                                  * Since some buses perform a full      \
1342                                  * 32bit fetch even for 16bit data      \
1343                                  * we can't use SMC_inw() here.         \
1344                                  * Back both source (on-chip) and       \
1345                                  * destination pointers of 2 bytes.     \
1346                                  * This is possible since the call to   \
1347                                  * SMC_GET_PKT_HDR() already advanced   \
1348                                  * the source pointer of 4 bytes, and   \
1349                                  * the skb_reserve(skb, 2) advanced     \
1350                                  * the destination pointer of 2 bytes.  \
1351                                  */                                     \
1352                                 __ptr -= 2;                             \
1353                                 __len += 2;                             \
1354                                 SMC_SET_PTR(lp,                 \
1355                                         2|PTR_READ|PTR_RCV|PTR_AUTOINC); \
1356                         }                                               \
1357                         if (SMC_CAN_USE_DATACS && lp->datacs)           \
1358                                 __ioaddr = lp->datacs;                  \
1359                         __len += 2;                                     \
1360                         SMC_insl(__ioaddr, DATA_REG(lp), __ptr, __len>>2); \
1361                 } else if (SMC_16BIT(lp))                               \
1362                         SMC_insw(ioaddr, DATA_REG(lp), p, (l) >> 1);    \
1363                 else if (SMC_8BIT(lp))                          \
1364                         SMC_insb(ioaddr, DATA_REG(lp), p, l);           \
1365         } while (0)
1366
1367 #endif  /* _SMC91X_H_ */