[ARM] pxa: remove unnecessary #include of pxa-regs.h and hardware.h
[linux-2.6.git] / drivers / net / smc91x.h
1 /*------------------------------------------------------------------------
2  . smc91x.h - macros for SMSC's 91C9x/91C1xx single-chip Ethernet device.
3  .
4  . Copyright (C) 1996 by Erik Stahlman
5  . Copyright (C) 2001 Standard Microsystems Corporation
6  .      Developed by Simple Network Magic Corporation
7  . Copyright (C) 2003 Monta Vista Software, Inc.
8  .      Unified SMC91x driver by Nicolas Pitre
9  .
10  . This program is free software; you can redistribute it and/or modify
11  . it under the terms of the GNU General Public License as published by
12  . the Free Software Foundation; either version 2 of the License, or
13  . (at your option) any later version.
14  .
15  . This program is distributed in the hope that it will be useful,
16  . but WITHOUT ANY WARRANTY; without even the implied warranty of
17  . MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
18  . GNU General Public License for more details.
19  .
20  . You should have received a copy of the GNU General Public License
21  . along with this program; if not, write to the Free Software
22  . Foundation, Inc., 59 Temple Place, Suite 330, Boston, MA  02111-1307  USA
23  .
24  . Information contained in this file was obtained from the LAN91C111
25  . manual from SMC.  To get a copy, if you really want one, you can find
26  . information under www.smsc.com.
27  .
28  . Authors
29  .      Erik Stahlman           <erik@vt.edu>
30  .      Daris A Nevil           <dnevil@snmc.com>
31  .      Nicolas Pitre           <nico@cam.org>
32  .
33  ---------------------------------------------------------------------------*/
34 #ifndef _SMC91X_H_
35 #define _SMC91X_H_
36
37 #include <linux/smc91x.h>
38
39 /*
40  * Define your architecture specific bus configuration parameters here.
41  */
42
43 #if defined(CONFIG_ARCH_LUBBOCK) ||\
44     defined(CONFIG_MACH_MAINSTONE) ||\
45     defined(CONFIG_MACH_ZYLONITE) ||\
46     defined(CONFIG_MACH_LITTLETON) ||\
47     defined(CONFIG_ARCH_VIPER)
48
49 #include <asm/mach-types.h>
50
51 /* Now the bus width is specified in the platform data
52  * pretend here to support all I/O access types
53  */
54 #define SMC_CAN_USE_8BIT        1
55 #define SMC_CAN_USE_16BIT       1
56 #define SMC_CAN_USE_32BIT       1
57 #define SMC_NOWAIT              1
58
59 #define SMC_IO_SHIFT            (lp->io_shift)
60
61 #define SMC_inb(a, r)           readb((a) + (r))
62 #define SMC_inw(a, r)           readw((a) + (r))
63 #define SMC_inl(a, r)           readl((a) + (r))
64 #define SMC_outb(v, a, r)       writeb(v, (a) + (r))
65 #define SMC_outl(v, a, r)       writel(v, (a) + (r))
66 #define SMC_insw(a, r, p, l)    readsw((a) + (r), p, l)
67 #define SMC_outsw(a, r, p, l)   writesw((a) + (r), p, l)
68 #define SMC_insl(a, r, p, l)    readsl((a) + (r), p, l)
69 #define SMC_outsl(a, r, p, l)   writesl((a) + (r), p, l)
70 #define SMC_IRQ_FLAGS           (-1)    /* from resource */
71
72 /* We actually can't write halfwords properly if not word aligned */
73 static inline void SMC_outw(u16 val, void __iomem *ioaddr, int reg)
74 {
75         if (machine_is_mainstone() && reg & 2) {
76                 unsigned int v = val << 16;
77                 v |= readl(ioaddr + (reg & ~2)) & 0xffff;
78                 writel(v, ioaddr + (reg & ~2));
79         } else {
80                 writew(val, ioaddr + reg);
81         }
82 }
83
84 #elif defined(CONFIG_BLACKFIN)
85
86 #define SMC_IRQ_FLAGS           IRQF_TRIGGER_HIGH
87 #define RPC_LSA_DEFAULT         RPC_LED_100_10
88 #define RPC_LSB_DEFAULT         RPC_LED_TX_RX
89
90 #define SMC_CAN_USE_8BIT        0
91 #define SMC_CAN_USE_16BIT       1
92 # if defined(CONFIG_BF561)
93 #define SMC_CAN_USE_32BIT       1
94 # else
95 #define SMC_CAN_USE_32BIT       0
96 # endif
97 #define SMC_IO_SHIFT            0
98 #define SMC_NOWAIT              1
99 #define SMC_USE_BFIN_DMA        0
100
101 #define SMC_inw(a, r)           readw((a) + (r))
102 #define SMC_outw(v, a, r)       writew(v, (a) + (r))
103 #define SMC_insw(a, r, p, l)    readsw((a) + (r), p, l)
104 #define SMC_outsw(a, r, p, l)   writesw((a) + (r), p, l)
105 # if SMC_CAN_USE_32BIT
106 #define SMC_inl(a, r)           readl((a) + (r))
107 #define SMC_outl(v, a, r)       writel(v, (a) + (r))
108 #define SMC_insl(a, r, p, l)    readsl((a) + (r), p, l)
109 #define SMC_outsl(a, r, p, l)   writesl((a) + (r), p, l)
110 # endif
111
112 #elif defined(CONFIG_REDWOOD_5) || defined(CONFIG_REDWOOD_6)
113
114 /* We can only do 16-bit reads and writes in the static memory space. */
115 #define SMC_CAN_USE_8BIT        0
116 #define SMC_CAN_USE_16BIT       1
117 #define SMC_CAN_USE_32BIT       0
118 #define SMC_NOWAIT              1
119
120 #define SMC_IO_SHIFT            0
121
122 #define SMC_inw(a, r)           in_be16((volatile u16 *)((a) + (r)))
123 #define SMC_outw(v, a, r)       out_be16((volatile u16 *)((a) + (r)), v)
124 #define SMC_insw(a, r, p, l)                                            \
125         do {                                                            \
126                 unsigned long __port = (a) + (r);                       \
127                 u16 *__p = (u16 *)(p);                                  \
128                 int __l = (l);                                          \
129                 insw(__port, __p, __l);                                 \
130                 while (__l > 0) {                                       \
131                         *__p = swab16(*__p);                            \
132                         __p++;                                          \
133                         __l--;                                          \
134                 }                                                       \
135         } while (0)
136 #define SMC_outsw(a, r, p, l)                                           \
137         do {                                                            \
138                 unsigned long __port = (a) + (r);                       \
139                 u16 *__p = (u16 *)(p);                                  \
140                 int __l = (l);                                          \
141                 while (__l > 0) {                                       \
142                         /* Believe it or not, the swab isn't needed. */ \
143                         outw( /* swab16 */ (*__p++), __port);           \
144                         __l--;                                          \
145                 }                                                       \
146         } while (0)
147 #define SMC_IRQ_FLAGS           (0)
148
149 #elif defined(CONFIG_SA1100_PLEB)
150 /* We can only do 16-bit reads and writes in the static memory space. */
151 #define SMC_CAN_USE_8BIT        1
152 #define SMC_CAN_USE_16BIT       1
153 #define SMC_CAN_USE_32BIT       0
154 #define SMC_IO_SHIFT            0
155 #define SMC_NOWAIT              1
156
157 #define SMC_inb(a, r)           readb((a) + (r))
158 #define SMC_insb(a, r, p, l)    readsb((a) + (r), p, (l))
159 #define SMC_inw(a, r)           readw((a) + (r))
160 #define SMC_insw(a, r, p, l)    readsw((a) + (r), p, l)
161 #define SMC_outb(v, a, r)       writeb(v, (a) + (r))
162 #define SMC_outsb(a, r, p, l)   writesb((a) + (r), p, (l))
163 #define SMC_outw(v, a, r)       writew(v, (a) + (r))
164 #define SMC_outsw(a, r, p, l)   writesw((a) + (r), p, l)
165
166 #define SMC_IRQ_FLAGS           (-1)
167
168 #elif defined(CONFIG_SA1100_ASSABET)
169
170 #include <mach/neponset.h>
171
172 /* We can only do 8-bit reads and writes in the static memory space. */
173 #define SMC_CAN_USE_8BIT        1
174 #define SMC_CAN_USE_16BIT       0
175 #define SMC_CAN_USE_32BIT       0
176 #define SMC_NOWAIT              1
177
178 /* The first two address lines aren't connected... */
179 #define SMC_IO_SHIFT            2
180
181 #define SMC_inb(a, r)           readb((a) + (r))
182 #define SMC_outb(v, a, r)       writeb(v, (a) + (r))
183 #define SMC_insb(a, r, p, l)    readsb((a) + (r), p, (l))
184 #define SMC_outsb(a, r, p, l)   writesb((a) + (r), p, (l))
185 #define SMC_IRQ_FLAGS           (-1)    /* from resource */
186
187 #elif   defined(CONFIG_MACH_LOGICPD_PXA270)
188
189 #define SMC_CAN_USE_8BIT        0
190 #define SMC_CAN_USE_16BIT       1
191 #define SMC_CAN_USE_32BIT       0
192 #define SMC_IO_SHIFT            0
193 #define SMC_NOWAIT              1
194
195 #define SMC_inw(a, r)           readw((a) + (r))
196 #define SMC_outw(v, a, r)       writew(v, (a) + (r))
197 #define SMC_insw(a, r, p, l)    readsw((a) + (r), p, l)
198 #define SMC_outsw(a, r, p, l)   writesw((a) + (r), p, l)
199
200 #elif   defined(CONFIG_ARCH_INNOKOM) || \
201         defined(CONFIG_ARCH_PXA_IDP) || \
202         defined(CONFIG_ARCH_RAMSES) || \
203         defined(CONFIG_ARCH_PCM027)
204
205 #define SMC_CAN_USE_8BIT        1
206 #define SMC_CAN_USE_16BIT       1
207 #define SMC_CAN_USE_32BIT       1
208 #define SMC_IO_SHIFT            0
209 #define SMC_NOWAIT              1
210 #define SMC_USE_PXA_DMA         1
211
212 #define SMC_inb(a, r)           readb((a) + (r))
213 #define SMC_inw(a, r)           readw((a) + (r))
214 #define SMC_inl(a, r)           readl((a) + (r))
215 #define SMC_outb(v, a, r)       writeb(v, (a) + (r))
216 #define SMC_outl(v, a, r)       writel(v, (a) + (r))
217 #define SMC_insl(a, r, p, l)    readsl((a) + (r), p, l)
218 #define SMC_outsl(a, r, p, l)   writesl((a) + (r), p, l)
219 #define SMC_IRQ_FLAGS           (-1)    /* from resource */
220
221 /* We actually can't write halfwords properly if not word aligned */
222 static inline void
223 SMC_outw(u16 val, void __iomem *ioaddr, int reg)
224 {
225         if (reg & 2) {
226                 unsigned int v = val << 16;
227                 v |= readl(ioaddr + (reg & ~2)) & 0xffff;
228                 writel(v, ioaddr + (reg & ~2));
229         } else {
230                 writew(val, ioaddr + reg);
231         }
232 }
233
234 #elif   defined(CONFIG_ARCH_OMAP)
235
236 /* We can only do 16-bit reads and writes in the static memory space. */
237 #define SMC_CAN_USE_8BIT        0
238 #define SMC_CAN_USE_16BIT       1
239 #define SMC_CAN_USE_32BIT       0
240 #define SMC_IO_SHIFT            0
241 #define SMC_NOWAIT              1
242
243 #define SMC_inw(a, r)           readw((a) + (r))
244 #define SMC_outw(v, a, r)       writew(v, (a) + (r))
245 #define SMC_insw(a, r, p, l)    readsw((a) + (r), p, l)
246 #define SMC_outsw(a, r, p, l)   writesw((a) + (r), p, l)
247 #define SMC_IRQ_FLAGS           (-1)    /* from resource */
248
249 #elif   defined(CONFIG_SH_SH4202_MICRODEV)
250
251 #define SMC_CAN_USE_8BIT        0
252 #define SMC_CAN_USE_16BIT       1
253 #define SMC_CAN_USE_32BIT       0
254
255 #define SMC_inb(a, r)           inb((a) + (r) - 0xa0000000)
256 #define SMC_inw(a, r)           inw((a) + (r) - 0xa0000000)
257 #define SMC_inl(a, r)           inl((a) + (r) - 0xa0000000)
258 #define SMC_outb(v, a, r)       outb(v, (a) + (r) - 0xa0000000)
259 #define SMC_outw(v, a, r)       outw(v, (a) + (r) - 0xa0000000)
260 #define SMC_outl(v, a, r)       outl(v, (a) + (r) - 0xa0000000)
261 #define SMC_insl(a, r, p, l)    insl((a) + (r) - 0xa0000000, p, l)
262 #define SMC_outsl(a, r, p, l)   outsl((a) + (r) - 0xa0000000, p, l)
263 #define SMC_insw(a, r, p, l)    insw((a) + (r) - 0xa0000000, p, l)
264 #define SMC_outsw(a, r, p, l)   outsw((a) + (r) - 0xa0000000, p, l)
265
266 #define SMC_IRQ_FLAGS           (0)
267
268 #elif   defined(CONFIG_M32R)
269
270 #define SMC_CAN_USE_8BIT        0
271 #define SMC_CAN_USE_16BIT       1
272 #define SMC_CAN_USE_32BIT       0
273
274 #define SMC_inb(a, r)           inb(((u32)a) + (r))
275 #define SMC_inw(a, r)           inw(((u32)a) + (r))
276 #define SMC_outb(v, a, r)       outb(v, ((u32)a) + (r))
277 #define SMC_outw(v, a, r)       outw(v, ((u32)a) + (r))
278 #define SMC_insw(a, r, p, l)    insw(((u32)a) + (r), p, l)
279 #define SMC_outsw(a, r, p, l)   outsw(((u32)a) + (r), p, l)
280
281 #define SMC_IRQ_FLAGS           (0)
282
283 #define RPC_LSA_DEFAULT         RPC_LED_TX_RX
284 #define RPC_LSB_DEFAULT         RPC_LED_100_10
285
286 #elif   defined(CONFIG_MACH_LPD79520) \
287      || defined(CONFIG_MACH_LPD7A400) \
288      || defined(CONFIG_MACH_LPD7A404)
289
290 /* The LPD7X_IOBARRIER is necessary to overcome a mismatch between the
291  * way that the CPU handles chip selects and the way that the SMC chip
292  * expects the chip select to operate.  Refer to
293  * Documentation/arm/Sharp-LH/IOBarrier for details.  The read from
294  * IOBARRIER is a byte, in order that we read the least-common
295  * denominator.  It would be wasteful to read 32 bits from an 8-bit
296  * accessible region.
297  *
298  * There is no explicit protection against interrupts intervening
299  * between the writew and the IOBARRIER.  In SMC ISR there is a
300  * preamble that performs an IOBARRIER in the extremely unlikely event
301  * that the driver interrupts itself between a writew to the chip an
302  * the IOBARRIER that follows *and* the cache is large enough that the
303  * first off-chip access while handing the interrupt is to the SMC
304  * chip.  Other devices in the same address space as the SMC chip must
305  * be aware of the potential for trouble and perform a similar
306  * IOBARRIER on entry to their ISR.
307  */
308
309 #include <mach/constants.h>     /* IOBARRIER_VIRT */
310
311 #define SMC_CAN_USE_8BIT        0
312 #define SMC_CAN_USE_16BIT       1
313 #define SMC_CAN_USE_32BIT       0
314 #define SMC_NOWAIT              0
315 #define LPD7X_IOBARRIER         readb (IOBARRIER_VIRT)
316
317 #define SMC_inw(a,r)\
318    ({ unsigned short v = readw ((void*) ((a) + (r))); LPD7X_IOBARRIER; v; })
319 #define SMC_outw(v,a,r)   ({ writew ((v), (a) + (r)); LPD7X_IOBARRIER; })
320
321 #define SMC_insw                LPD7_SMC_insw
322 static inline void LPD7_SMC_insw (unsigned char* a, int r,
323                                   unsigned char* p, int l)
324 {
325         unsigned short* ps = (unsigned short*) p;
326         while (l-- > 0) {
327                 *ps++ = readw (a + r);
328                 LPD7X_IOBARRIER;
329         }
330 }
331
332 #define SMC_outsw               LPD7_SMC_outsw
333 static inline void LPD7_SMC_outsw (unsigned char* a, int r,
334                                    unsigned char* p, int l)
335 {
336         unsigned short* ps = (unsigned short*) p;
337         while (l-- > 0) {
338                 writew (*ps++, a + r);
339                 LPD7X_IOBARRIER;
340         }
341 }
342
343 #define SMC_INTERRUPT_PREAMBLE  LPD7X_IOBARRIER
344
345 #define RPC_LSA_DEFAULT         RPC_LED_TX_RX
346 #define RPC_LSB_DEFAULT         RPC_LED_100_10
347
348 #elif defined(CONFIG_SOC_AU1X00)
349
350 #include <au1xxx.h>
351
352 /* We can only do 16-bit reads and writes in the static memory space. */
353 #define SMC_CAN_USE_8BIT        0
354 #define SMC_CAN_USE_16BIT       1
355 #define SMC_CAN_USE_32BIT       0
356 #define SMC_IO_SHIFT            0
357 #define SMC_NOWAIT              1
358
359 #define SMC_inw(a, r)           au_readw((unsigned long)((a) + (r)))
360 #define SMC_insw(a, r, p, l)    \
361         do {    \
362                 unsigned long _a = (unsigned long)((a) + (r)); \
363                 int _l = (l); \
364                 u16 *_p = (u16 *)(p); \
365                 while (_l-- > 0) \
366                         *_p++ = au_readw(_a); \
367         } while(0)
368 #define SMC_outw(v, a, r)       au_writew(v, (unsigned long)((a) + (r)))
369 #define SMC_outsw(a, r, p, l)   \
370         do {    \
371                 unsigned long _a = (unsigned long)((a) + (r)); \
372                 int _l = (l); \
373                 const u16 *_p = (const u16 *)(p); \
374                 while (_l-- > 0) \
375                         au_writew(*_p++ , _a); \
376         } while(0)
377
378 #define SMC_IRQ_FLAGS           (0)
379
380 #elif   defined(CONFIG_ARCH_VERSATILE)
381
382 #define SMC_CAN_USE_8BIT        1
383 #define SMC_CAN_USE_16BIT       1
384 #define SMC_CAN_USE_32BIT       1
385 #define SMC_NOWAIT              1
386
387 #define SMC_inb(a, r)           readb((a) + (r))
388 #define SMC_inw(a, r)           readw((a) + (r))
389 #define SMC_inl(a, r)           readl((a) + (r))
390 #define SMC_outb(v, a, r)       writeb(v, (a) + (r))
391 #define SMC_outw(v, a, r)       writew(v, (a) + (r))
392 #define SMC_outl(v, a, r)       writel(v, (a) + (r))
393 #define SMC_insl(a, r, p, l)    readsl((a) + (r), p, l)
394 #define SMC_outsl(a, r, p, l)   writesl((a) + (r), p, l)
395 #define SMC_IRQ_FLAGS           (-1)    /* from resource */
396
397 #elif defined(CONFIG_MN10300)
398
399 /*
400  * MN10300/AM33 configuration
401  */
402
403 #include <asm/unit/smc91111.h>
404
405 #else
406
407 /*
408  * Default configuration
409  */
410
411 #define SMC_CAN_USE_8BIT        1
412 #define SMC_CAN_USE_16BIT       1
413 #define SMC_CAN_USE_32BIT       1
414 #define SMC_NOWAIT              1
415
416 #define SMC_IO_SHIFT            (lp->io_shift)
417
418 #define SMC_inb(a, r)           readb((a) + (r))
419 #define SMC_inw(a, r)           readw((a) + (r))
420 #define SMC_inl(a, r)           readl((a) + (r))
421 #define SMC_outb(v, a, r)       writeb(v, (a) + (r))
422 #define SMC_outw(v, a, r)       writew(v, (a) + (r))
423 #define SMC_outl(v, a, r)       writel(v, (a) + (r))
424 #define SMC_insw(a, r, p, l)    readsw((a) + (r), p, l)
425 #define SMC_outsw(a, r, p, l)   writesw((a) + (r), p, l)
426 #define SMC_insl(a, r, p, l)    readsl((a) + (r), p, l)
427 #define SMC_outsl(a, r, p, l)   writesl((a) + (r), p, l)
428
429 #define RPC_LSA_DEFAULT         RPC_LED_100_10
430 #define RPC_LSB_DEFAULT         RPC_LED_TX_RX
431
432 #endif
433
434
435 /* store this information for the driver.. */
436 struct smc_local {
437         /*
438          * If I have to wait until memory is available to send a
439          * packet, I will store the skbuff here, until I get the
440          * desired memory.  Then, I'll send it out and free it.
441          */
442         struct sk_buff *pending_tx_skb;
443         struct tasklet_struct tx_task;
444
445         /* version/revision of the SMC91x chip */
446         int     version;
447
448         /* Contains the current active transmission mode */
449         int     tcr_cur_mode;
450
451         /* Contains the current active receive mode */
452         int     rcr_cur_mode;
453
454         /* Contains the current active receive/phy mode */
455         int     rpc_cur_mode;
456         int     ctl_rfduplx;
457         int     ctl_rspeed;
458
459         u32     msg_enable;
460         u32     phy_type;
461         struct mii_if_info mii;
462
463         /* work queue */
464         struct work_struct phy_configure;
465         struct net_device *dev;
466         int     work_pending;
467
468         spinlock_t lock;
469
470 #ifdef CONFIG_ARCH_PXA
471         /* DMA needs the physical address of the chip */
472         u_long physaddr;
473         struct device *device;
474 #endif
475         void __iomem *base;
476         void __iomem *datacs;
477
478         /* the low address lines on some platforms aren't connected... */
479         int     io_shift;
480
481         struct smc91x_platdata cfg;
482 };
483
484 #define SMC_8BIT(p)     ((p)->cfg.flags & SMC91X_USE_8BIT)
485 #define SMC_16BIT(p)    ((p)->cfg.flags & SMC91X_USE_16BIT)
486 #define SMC_32BIT(p)    ((p)->cfg.flags & SMC91X_USE_32BIT)
487
488 #ifdef CONFIG_ARCH_PXA
489 /*
490  * Let's use the DMA engine on the XScale PXA2xx for RX packets. This is
491  * always happening in irq context so no need to worry about races.  TX is
492  * different and probably not worth it for that reason, and not as critical
493  * as RX which can overrun memory and lose packets.
494  */
495 #include <linux/dma-mapping.h>
496 #include <mach/dma.h>
497
498 #ifdef SMC_insl
499 #undef SMC_insl
500 #define SMC_insl(a, r, p, l) \
501         smc_pxa_dma_insl(a, lp, r, dev->dma, p, l)
502 static inline void
503 smc_pxa_dma_insl(void __iomem *ioaddr, struct smc_local *lp, int reg, int dma,
504                  u_char *buf, int len)
505 {
506         u_long physaddr = lp->physaddr;
507         dma_addr_t dmabuf;
508
509         /* fallback if no DMA available */
510         if (dma == (unsigned char)-1) {
511                 readsl(ioaddr + reg, buf, len);
512                 return;
513         }
514
515         /* 64 bit alignment is required for memory to memory DMA */
516         if ((long)buf & 4) {
517                 *((u32 *)buf) = SMC_inl(ioaddr, reg);
518                 buf += 4;
519                 len--;
520         }
521
522         len *= 4;
523         dmabuf = dma_map_single(lp->device, buf, len, DMA_FROM_DEVICE);
524         DCSR(dma) = DCSR_NODESC;
525         DTADR(dma) = dmabuf;
526         DSADR(dma) = physaddr + reg;
527         DCMD(dma) = (DCMD_INCTRGADDR | DCMD_BURST32 |
528                      DCMD_WIDTH4 | (DCMD_LENGTH & len));
529         DCSR(dma) = DCSR_NODESC | DCSR_RUN;
530         while (!(DCSR(dma) & DCSR_STOPSTATE))
531                 cpu_relax();
532         DCSR(dma) = 0;
533         dma_unmap_single(lp->device, dmabuf, len, DMA_FROM_DEVICE);
534 }
535 #endif
536
537 #ifdef SMC_insw
538 #undef SMC_insw
539 #define SMC_insw(a, r, p, l) \
540         smc_pxa_dma_insw(a, lp, r, dev->dma, p, l)
541 static inline void
542 smc_pxa_dma_insw(void __iomem *ioaddr, struct smc_local *lp, int reg, int dma,
543                  u_char *buf, int len)
544 {
545         u_long physaddr = lp->physaddr;
546         dma_addr_t dmabuf;
547
548         /* fallback if no DMA available */
549         if (dma == (unsigned char)-1) {
550                 readsw(ioaddr + reg, buf, len);
551                 return;
552         }
553
554         /* 64 bit alignment is required for memory to memory DMA */
555         while ((long)buf & 6) {
556                 *((u16 *)buf) = SMC_inw(ioaddr, reg);
557                 buf += 2;
558                 len--;
559         }
560
561         len *= 2;
562         dmabuf = dma_map_single(lp->device, buf, len, DMA_FROM_DEVICE);
563         DCSR(dma) = DCSR_NODESC;
564         DTADR(dma) = dmabuf;
565         DSADR(dma) = physaddr + reg;
566         DCMD(dma) = (DCMD_INCTRGADDR | DCMD_BURST32 |
567                      DCMD_WIDTH2 | (DCMD_LENGTH & len));
568         DCSR(dma) = DCSR_NODESC | DCSR_RUN;
569         while (!(DCSR(dma) & DCSR_STOPSTATE))
570                 cpu_relax();
571         DCSR(dma) = 0;
572         dma_unmap_single(lp->device, dmabuf, len, DMA_FROM_DEVICE);
573 }
574 #endif
575
576 static void
577 smc_pxa_dma_irq(int dma, void *dummy)
578 {
579         DCSR(dma) = 0;
580 }
581 #endif  /* CONFIG_ARCH_PXA */
582
583
584 /*
585  * Everything a particular hardware setup needs should have been defined
586  * at this point.  Add stubs for the undefined cases, mainly to avoid
587  * compilation warnings since they'll be optimized away, or to prevent buggy
588  * use of them.
589  */
590
591 #if ! SMC_CAN_USE_32BIT
592 #define SMC_inl(ioaddr, reg)            ({ BUG(); 0; })
593 #define SMC_outl(x, ioaddr, reg)        BUG()
594 #define SMC_insl(a, r, p, l)            BUG()
595 #define SMC_outsl(a, r, p, l)           BUG()
596 #endif
597
598 #if !defined(SMC_insl) || !defined(SMC_outsl)
599 #define SMC_insl(a, r, p, l)            BUG()
600 #define SMC_outsl(a, r, p, l)           BUG()
601 #endif
602
603 #if ! SMC_CAN_USE_16BIT
604
605 /*
606  * Any 16-bit access is performed with two 8-bit accesses if the hardware
607  * can't do it directly. Most registers are 16-bit so those are mandatory.
608  */
609 #define SMC_outw(x, ioaddr, reg)                                        \
610         do {                                                            \
611                 unsigned int __val16 = (x);                             \
612                 SMC_outb( __val16, ioaddr, reg );                       \
613                 SMC_outb( __val16 >> 8, ioaddr, reg + (1 << SMC_IO_SHIFT));\
614         } while (0)
615 #define SMC_inw(ioaddr, reg)                                            \
616         ({                                                              \
617                 unsigned int __val16;                                   \
618                 __val16 =  SMC_inb( ioaddr, reg );                      \
619                 __val16 |= SMC_inb( ioaddr, reg + (1 << SMC_IO_SHIFT)) << 8; \
620                 __val16;                                                \
621         })
622
623 #define SMC_insw(a, r, p, l)            BUG()
624 #define SMC_outsw(a, r, p, l)           BUG()
625
626 #endif
627
628 #if !defined(SMC_insw) || !defined(SMC_outsw)
629 #define SMC_insw(a, r, p, l)            BUG()
630 #define SMC_outsw(a, r, p, l)           BUG()
631 #endif
632
633 #if ! SMC_CAN_USE_8BIT
634 #define SMC_inb(ioaddr, reg)            ({ BUG(); 0; })
635 #define SMC_outb(x, ioaddr, reg)        BUG()
636 #define SMC_insb(a, r, p, l)            BUG()
637 #define SMC_outsb(a, r, p, l)           BUG()
638 #endif
639
640 #if !defined(SMC_insb) || !defined(SMC_outsb)
641 #define SMC_insb(a, r, p, l)            BUG()
642 #define SMC_outsb(a, r, p, l)           BUG()
643 #endif
644
645 #ifndef SMC_CAN_USE_DATACS
646 #define SMC_CAN_USE_DATACS      0
647 #endif
648
649 #ifndef SMC_IO_SHIFT
650 #define SMC_IO_SHIFT    0
651 #endif
652
653 #ifndef SMC_IRQ_FLAGS
654 #define SMC_IRQ_FLAGS           IRQF_TRIGGER_RISING
655 #endif
656
657 #ifndef SMC_INTERRUPT_PREAMBLE
658 #define SMC_INTERRUPT_PREAMBLE
659 #endif
660
661
662 /* Because of bank switching, the LAN91x uses only 16 I/O ports */
663 #define SMC_IO_EXTENT   (16 << SMC_IO_SHIFT)
664 #define SMC_DATA_EXTENT (4)
665
666 /*
667  . Bank Select Register:
668  .
669  .              yyyy yyyy 0000 00xx
670  .              xx              = bank number
671  .              yyyy yyyy       = 0x33, for identification purposes.
672 */
673 #define BANK_SELECT             (14 << SMC_IO_SHIFT)
674
675
676 // Transmit Control Register
677 /* BANK 0  */
678 #define TCR_REG(lp)     SMC_REG(lp, 0x0000, 0)
679 #define TCR_ENABLE      0x0001  // When 1 we can transmit
680 #define TCR_LOOP        0x0002  // Controls output pin LBK
681 #define TCR_FORCOL      0x0004  // When 1 will force a collision
682 #define TCR_PAD_EN      0x0080  // When 1 will pad tx frames < 64 bytes w/0
683 #define TCR_NOCRC       0x0100  // When 1 will not append CRC to tx frames
684 #define TCR_MON_CSN     0x0400  // When 1 tx monitors carrier
685 #define TCR_FDUPLX      0x0800  // When 1 enables full duplex operation
686 #define TCR_STP_SQET    0x1000  // When 1 stops tx if Signal Quality Error
687 #define TCR_EPH_LOOP    0x2000  // When 1 enables EPH block loopback
688 #define TCR_SWFDUP      0x8000  // When 1 enables Switched Full Duplex mode
689
690 #define TCR_CLEAR       0       /* do NOTHING */
691 /* the default settings for the TCR register : */
692 #define TCR_DEFAULT     (TCR_ENABLE | TCR_PAD_EN)
693
694
695 // EPH Status Register
696 /* BANK 0  */
697 #define EPH_STATUS_REG(lp)      SMC_REG(lp, 0x0002, 0)
698 #define ES_TX_SUC       0x0001  // Last TX was successful
699 #define ES_SNGL_COL     0x0002  // Single collision detected for last tx
700 #define ES_MUL_COL      0x0004  // Multiple collisions detected for last tx
701 #define ES_LTX_MULT     0x0008  // Last tx was a multicast
702 #define ES_16COL        0x0010  // 16 Collisions Reached
703 #define ES_SQET         0x0020  // Signal Quality Error Test
704 #define ES_LTXBRD       0x0040  // Last tx was a broadcast
705 #define ES_TXDEFR       0x0080  // Transmit Deferred
706 #define ES_LATCOL       0x0200  // Late collision detected on last tx
707 #define ES_LOSTCARR     0x0400  // Lost Carrier Sense
708 #define ES_EXC_DEF      0x0800  // Excessive Deferral
709 #define ES_CTR_ROL      0x1000  // Counter Roll Over indication
710 #define ES_LINK_OK      0x4000  // Driven by inverted value of nLNK pin
711 #define ES_TXUNRN       0x8000  // Tx Underrun
712
713
714 // Receive Control Register
715 /* BANK 0  */
716 #define RCR_REG(lp)             SMC_REG(lp, 0x0004, 0)
717 #define RCR_RX_ABORT    0x0001  // Set if a rx frame was aborted
718 #define RCR_PRMS        0x0002  // Enable promiscuous mode
719 #define RCR_ALMUL       0x0004  // When set accepts all multicast frames
720 #define RCR_RXEN        0x0100  // IFF this is set, we can receive packets
721 #define RCR_STRIP_CRC   0x0200  // When set strips CRC from rx packets
722 #define RCR_ABORT_ENB   0x0200  // When set will abort rx on collision
723 #define RCR_FILT_CAR    0x0400  // When set filters leading 12 bit s of carrier
724 #define RCR_SOFTRST     0x8000  // resets the chip
725
726 /* the normal settings for the RCR register : */
727 #define RCR_DEFAULT     (RCR_STRIP_CRC | RCR_RXEN)
728 #define RCR_CLEAR       0x0     // set it to a base state
729
730
731 // Counter Register
732 /* BANK 0  */
733 #define COUNTER_REG(lp) SMC_REG(lp, 0x0006, 0)
734
735
736 // Memory Information Register
737 /* BANK 0  */
738 #define MIR_REG(lp)             SMC_REG(lp, 0x0008, 0)
739
740
741 // Receive/Phy Control Register
742 /* BANK 0  */
743 #define RPC_REG(lp)             SMC_REG(lp, 0x000A, 0)
744 #define RPC_SPEED       0x2000  // When 1 PHY is in 100Mbps mode.
745 #define RPC_DPLX        0x1000  // When 1 PHY is in Full-Duplex Mode
746 #define RPC_ANEG        0x0800  // When 1 PHY is in Auto-Negotiate Mode
747 #define RPC_LSXA_SHFT   5       // Bits to shift LS2A,LS1A,LS0A to lsb
748 #define RPC_LSXB_SHFT   2       // Bits to get LS2B,LS1B,LS0B to lsb
749
750 #ifndef RPC_LSA_DEFAULT
751 #define RPC_LSA_DEFAULT RPC_LED_100
752 #endif
753 #ifndef RPC_LSB_DEFAULT
754 #define RPC_LSB_DEFAULT RPC_LED_FD
755 #endif
756
757 #define RPC_DEFAULT (RPC_ANEG | RPC_SPEED | RPC_DPLX)
758
759
760 /* Bank 0 0x0C is reserved */
761
762 // Bank Select Register
763 /* All Banks */
764 #define BSR_REG         0x000E
765
766
767 // Configuration Reg
768 /* BANK 1 */
769 #define CONFIG_REG(lp)  SMC_REG(lp, 0x0000,     1)
770 #define CONFIG_EXT_PHY  0x0200  // 1=external MII, 0=internal Phy
771 #define CONFIG_GPCNTRL  0x0400  // Inverse value drives pin nCNTRL
772 #define CONFIG_NO_WAIT  0x1000  // When 1 no extra wait states on ISA bus
773 #define CONFIG_EPH_POWER_EN 0x8000 // When 0 EPH is placed into low power mode.
774
775 // Default is powered-up, Internal Phy, Wait States, and pin nCNTRL=low
776 #define CONFIG_DEFAULT  (CONFIG_EPH_POWER_EN)
777
778
779 // Base Address Register
780 /* BANK 1 */
781 #define BASE_REG(lp)    SMC_REG(lp, 0x0002, 1)
782
783
784 // Individual Address Registers
785 /* BANK 1 */
786 #define ADDR0_REG(lp)   SMC_REG(lp, 0x0004, 1)
787 #define ADDR1_REG(lp)   SMC_REG(lp, 0x0006, 1)
788 #define ADDR2_REG(lp)   SMC_REG(lp, 0x0008, 1)
789
790
791 // General Purpose Register
792 /* BANK 1 */
793 #define GP_REG(lp)              SMC_REG(lp, 0x000A, 1)
794
795
796 // Control Register
797 /* BANK 1 */
798 #define CTL_REG(lp)             SMC_REG(lp, 0x000C, 1)
799 #define CTL_RCV_BAD     0x4000 // When 1 bad CRC packets are received
800 #define CTL_AUTO_RELEASE 0x0800 // When 1 tx pages are released automatically
801 #define CTL_LE_ENABLE   0x0080 // When 1 enables Link Error interrupt
802 #define CTL_CR_ENABLE   0x0040 // When 1 enables Counter Rollover interrupt
803 #define CTL_TE_ENABLE   0x0020 // When 1 enables Transmit Error interrupt
804 #define CTL_EEPROM_SELECT 0x0004 // Controls EEPROM reload & store
805 #define CTL_RELOAD      0x0002 // When set reads EEPROM into registers
806 #define CTL_STORE       0x0001 // When set stores registers into EEPROM
807
808
809 // MMU Command Register
810 /* BANK 2 */
811 #define MMU_CMD_REG(lp) SMC_REG(lp, 0x0000, 2)
812 #define MC_BUSY         1       // When 1 the last release has not completed
813 #define MC_NOP          (0<<5)  // No Op
814 #define MC_ALLOC        (1<<5)  // OR with number of 256 byte packets
815 #define MC_RESET        (2<<5)  // Reset MMU to initial state
816 #define MC_REMOVE       (3<<5)  // Remove the current rx packet
817 #define MC_RELEASE      (4<<5)  // Remove and release the current rx packet
818 #define MC_FREEPKT      (5<<5)  // Release packet in PNR register
819 #define MC_ENQUEUE      (6<<5)  // Enqueue the packet for transmit
820 #define MC_RSTTXFIFO    (7<<5)  // Reset the TX FIFOs
821
822
823 // Packet Number Register
824 /* BANK 2 */
825 #define PN_REG(lp)              SMC_REG(lp, 0x0002, 2)
826
827
828 // Allocation Result Register
829 /* BANK 2 */
830 #define AR_REG(lp)              SMC_REG(lp, 0x0003, 2)
831 #define AR_FAILED       0x80    // Alocation Failed
832
833
834 // TX FIFO Ports Register
835 /* BANK 2 */
836 #define TXFIFO_REG(lp)  SMC_REG(lp, 0x0004, 2)
837 #define TXFIFO_TEMPTY   0x80    // TX FIFO Empty
838
839 // RX FIFO Ports Register
840 /* BANK 2 */
841 #define RXFIFO_REG(lp)  SMC_REG(lp, 0x0005, 2)
842 #define RXFIFO_REMPTY   0x80    // RX FIFO Empty
843
844 #define FIFO_REG(lp)    SMC_REG(lp, 0x0004, 2)
845
846 // Pointer Register
847 /* BANK 2 */
848 #define PTR_REG(lp)             SMC_REG(lp, 0x0006, 2)
849 #define PTR_RCV         0x8000 // 1=Receive area, 0=Transmit area
850 #define PTR_AUTOINC     0x4000 // Auto increment the pointer on each access
851 #define PTR_READ        0x2000 // When 1 the operation is a read
852
853
854 // Data Register
855 /* BANK 2 */
856 #define DATA_REG(lp)    SMC_REG(lp, 0x0008, 2)
857
858
859 // Interrupt Status/Acknowledge Register
860 /* BANK 2 */
861 #define INT_REG(lp)             SMC_REG(lp, 0x000C, 2)
862
863
864 // Interrupt Mask Register
865 /* BANK 2 */
866 #define IM_REG(lp)              SMC_REG(lp, 0x000D, 2)
867 #define IM_MDINT        0x80 // PHY MI Register 18 Interrupt
868 #define IM_ERCV_INT     0x40 // Early Receive Interrupt
869 #define IM_EPH_INT      0x20 // Set by Ethernet Protocol Handler section
870 #define IM_RX_OVRN_INT  0x10 // Set by Receiver Overruns
871 #define IM_ALLOC_INT    0x08 // Set when allocation request is completed
872 #define IM_TX_EMPTY_INT 0x04 // Set if the TX FIFO goes empty
873 #define IM_TX_INT       0x02 // Transmit Interrupt
874 #define IM_RCV_INT      0x01 // Receive Interrupt
875
876
877 // Multicast Table Registers
878 /* BANK 3 */
879 #define MCAST_REG1(lp)  SMC_REG(lp, 0x0000, 3)
880 #define MCAST_REG2(lp)  SMC_REG(lp, 0x0002, 3)
881 #define MCAST_REG3(lp)  SMC_REG(lp, 0x0004, 3)
882 #define MCAST_REG4(lp)  SMC_REG(lp, 0x0006, 3)
883
884
885 // Management Interface Register (MII)
886 /* BANK 3 */
887 #define MII_REG(lp)             SMC_REG(lp, 0x0008, 3)
888 #define MII_MSK_CRS100  0x4000 // Disables CRS100 detection during tx half dup
889 #define MII_MDOE        0x0008 // MII Output Enable
890 #define MII_MCLK        0x0004 // MII Clock, pin MDCLK
891 #define MII_MDI         0x0002 // MII Input, pin MDI
892 #define MII_MDO         0x0001 // MII Output, pin MDO
893
894
895 // Revision Register
896 /* BANK 3 */
897 /* ( hi: chip id   low: rev # ) */
898 #define REV_REG(lp)             SMC_REG(lp, 0x000A, 3)
899
900
901 // Early RCV Register
902 /* BANK 3 */
903 /* this is NOT on SMC9192 */
904 #define ERCV_REG(lp)    SMC_REG(lp, 0x000C, 3)
905 #define ERCV_RCV_DISCRD 0x0080 // When 1 discards a packet being received
906 #define ERCV_THRESHOLD  0x001F // ERCV Threshold Mask
907
908
909 // External Register
910 /* BANK 7 */
911 #define EXT_REG(lp)             SMC_REG(lp, 0x0000, 7)
912
913
914 #define CHIP_9192       3
915 #define CHIP_9194       4
916 #define CHIP_9195       5
917 #define CHIP_9196       6
918 #define CHIP_91100      7
919 #define CHIP_91100FD    8
920 #define CHIP_91111FD    9
921
922 static const char * chip_ids[ 16 ] =  {
923         NULL, NULL, NULL,
924         /* 3 */ "SMC91C90/91C92",
925         /* 4 */ "SMC91C94",
926         /* 5 */ "SMC91C95",
927         /* 6 */ "SMC91C96",
928         /* 7 */ "SMC91C100",
929         /* 8 */ "SMC91C100FD",
930         /* 9 */ "SMC91C11xFD",
931         NULL, NULL, NULL,
932         NULL, NULL, NULL};
933
934
935 /*
936  . Receive status bits
937 */
938 #define RS_ALGNERR      0x8000
939 #define RS_BRODCAST     0x4000
940 #define RS_BADCRC       0x2000
941 #define RS_ODDFRAME     0x1000
942 #define RS_TOOLONG      0x0800
943 #define RS_TOOSHORT     0x0400
944 #define RS_MULTICAST    0x0001
945 #define RS_ERRORS       (RS_ALGNERR | RS_BADCRC | RS_TOOLONG | RS_TOOSHORT)
946
947
948 /*
949  * PHY IDs
950  *  LAN83C183 == LAN91C111 Internal PHY
951  */
952 #define PHY_LAN83C183   0x0016f840
953 #define PHY_LAN83C180   0x02821c50
954
955 /*
956  * PHY Register Addresses (LAN91C111 Internal PHY)
957  *
958  * Generic PHY registers can be found in <linux/mii.h>
959  *
960  * These phy registers are specific to our on-board phy.
961  */
962
963 // PHY Configuration Register 1
964 #define PHY_CFG1_REG            0x10
965 #define PHY_CFG1_LNKDIS         0x8000  // 1=Rx Link Detect Function disabled
966 #define PHY_CFG1_XMTDIS         0x4000  // 1=TP Transmitter Disabled
967 #define PHY_CFG1_XMTPDN         0x2000  // 1=TP Transmitter Powered Down
968 #define PHY_CFG1_BYPSCR         0x0400  // 1=Bypass scrambler/descrambler
969 #define PHY_CFG1_UNSCDS         0x0200  // 1=Unscramble Idle Reception Disable
970 #define PHY_CFG1_EQLZR          0x0100  // 1=Rx Equalizer Disabled
971 #define PHY_CFG1_CABLE          0x0080  // 1=STP(150ohm), 0=UTP(100ohm)
972 #define PHY_CFG1_RLVL0          0x0040  // 1=Rx Squelch level reduced by 4.5db
973 #define PHY_CFG1_TLVL_SHIFT     2       // Transmit Output Level Adjust
974 #define PHY_CFG1_TLVL_MASK      0x003C
975 #define PHY_CFG1_TRF_MASK       0x0003  // Transmitter Rise/Fall time
976
977
978 // PHY Configuration Register 2
979 #define PHY_CFG2_REG            0x11
980 #define PHY_CFG2_APOLDIS        0x0020  // 1=Auto Polarity Correction disabled
981 #define PHY_CFG2_JABDIS         0x0010  // 1=Jabber disabled
982 #define PHY_CFG2_MREG           0x0008  // 1=Multiple register access (MII mgt)
983 #define PHY_CFG2_INTMDIO        0x0004  // 1=Interrupt signaled with MDIO pulseo
984
985 // PHY Status Output (and Interrupt status) Register
986 #define PHY_INT_REG             0x12    // Status Output (Interrupt Status)
987 #define PHY_INT_INT             0x8000  // 1=bits have changed since last read
988 #define PHY_INT_LNKFAIL         0x4000  // 1=Link Not detected
989 #define PHY_INT_LOSSSYNC        0x2000  // 1=Descrambler has lost sync
990 #define PHY_INT_CWRD            0x1000  // 1=Invalid 4B5B code detected on rx
991 #define PHY_INT_SSD             0x0800  // 1=No Start Of Stream detected on rx
992 #define PHY_INT_ESD             0x0400  // 1=No End Of Stream detected on rx
993 #define PHY_INT_RPOL            0x0200  // 1=Reverse Polarity detected
994 #define PHY_INT_JAB             0x0100  // 1=Jabber detected
995 #define PHY_INT_SPDDET          0x0080  // 1=100Base-TX mode, 0=10Base-T mode
996 #define PHY_INT_DPLXDET         0x0040  // 1=Device in Full Duplex
997
998 // PHY Interrupt/Status Mask Register
999 #define PHY_MASK_REG            0x13    // Interrupt Mask
1000 // Uses the same bit definitions as PHY_INT_REG
1001
1002
1003 /*
1004  * SMC91C96 ethernet config and status registers.
1005  * These are in the "attribute" space.
1006  */
1007 #define ECOR                    0x8000
1008 #define ECOR_RESET              0x80
1009 #define ECOR_LEVEL_IRQ          0x40
1010 #define ECOR_WR_ATTRIB          0x04
1011 #define ECOR_ENABLE             0x01
1012
1013 #define ECSR                    0x8002
1014 #define ECSR_IOIS8              0x20
1015 #define ECSR_PWRDWN             0x04
1016 #define ECSR_INT                0x02
1017
1018 #define ATTRIB_SIZE             ((64*1024) << SMC_IO_SHIFT)
1019
1020
1021 /*
1022  * Macros to abstract register access according to the data bus
1023  * capabilities.  Please use those and not the in/out primitives.
1024  * Note: the following macros do *not* select the bank -- this must
1025  * be done separately as needed in the main code.  The SMC_REG() macro
1026  * only uses the bank argument for debugging purposes (when enabled).
1027  *
1028  * Note: despite inline functions being safer, everything leading to this
1029  * should preferably be macros to let BUG() display the line number in
1030  * the core source code since we're interested in the top call site
1031  * not in any inline function location.
1032  */
1033
1034 #if SMC_DEBUG > 0
1035 #define SMC_REG(lp, reg, bank)                                  \
1036         ({                                                              \
1037                 int __b = SMC_CURRENT_BANK(lp);                 \
1038                 if (unlikely((__b & ~0xf0) != (0x3300 | bank))) {       \
1039                         printk( "%s: bank reg screwed (0x%04x)\n",      \
1040                                 CARDNAME, __b );                        \
1041                         BUG();                                          \
1042                 }                                                       \
1043                 reg<<SMC_IO_SHIFT;                                      \
1044         })
1045 #else
1046 #define SMC_REG(lp, reg, bank)  (reg<<SMC_IO_SHIFT)
1047 #endif
1048
1049 /*
1050  * Hack Alert: Some setups just can't write 8 or 16 bits reliably when not
1051  * aligned to a 32 bit boundary.  I tell you that does exist!
1052  * Fortunately the affected register accesses can be easily worked around
1053  * since we can write zeroes to the preceeding 16 bits without adverse
1054  * effects and use a 32-bit access.
1055  *
1056  * Enforce it on any 32-bit capable setup for now.
1057  */
1058 #define SMC_MUST_ALIGN_WRITE(lp)        SMC_32BIT(lp)
1059
1060 #define SMC_GET_PN(lp)                                          \
1061         (SMC_8BIT(lp)   ? (SMC_inb(ioaddr, PN_REG(lp))) \
1062                                 : (SMC_inw(ioaddr, PN_REG(lp)) & 0xFF))
1063
1064 #define SMC_SET_PN(lp, x)                                               \
1065         do {                                                            \
1066                 if (SMC_MUST_ALIGN_WRITE(lp))                           \
1067                         SMC_outl((x)<<16, ioaddr, SMC_REG(lp, 0, 2));   \
1068                 else if (SMC_8BIT(lp))                          \
1069                         SMC_outb(x, ioaddr, PN_REG(lp));                \
1070                 else                                                    \
1071                         SMC_outw(x, ioaddr, PN_REG(lp));                \
1072         } while (0)
1073
1074 #define SMC_GET_AR(lp)                                          \
1075         (SMC_8BIT(lp)   ? (SMC_inb(ioaddr, AR_REG(lp))) \
1076                                 : (SMC_inw(ioaddr, PN_REG(lp)) >> 8))
1077
1078 #define SMC_GET_TXFIFO(lp)                                              \
1079         (SMC_8BIT(lp)   ? (SMC_inb(ioaddr, TXFIFO_REG(lp)))     \
1080                                 : (SMC_inw(ioaddr, TXFIFO_REG(lp)) & 0xFF))
1081
1082 #define SMC_GET_RXFIFO(lp)                                              \
1083         (SMC_8BIT(lp)   ? (SMC_inb(ioaddr, RXFIFO_REG(lp)))     \
1084                                 : (SMC_inw(ioaddr, TXFIFO_REG(lp)) >> 8))
1085
1086 #define SMC_GET_INT(lp)                                         \
1087         (SMC_8BIT(lp)   ? (SMC_inb(ioaddr, INT_REG(lp)))        \
1088                                 : (SMC_inw(ioaddr, INT_REG(lp)) & 0xFF))
1089
1090 #define SMC_ACK_INT(lp, x)                                              \
1091         do {                                                            \
1092                 if (SMC_8BIT(lp))                                       \
1093                         SMC_outb(x, ioaddr, INT_REG(lp));               \
1094                 else {                                                  \
1095                         unsigned long __flags;                          \
1096                         int __mask;                                     \
1097                         local_irq_save(__flags);                        \
1098                         __mask = SMC_inw(ioaddr, INT_REG(lp)) & ~0xff; \
1099                         SMC_outw(__mask | (x), ioaddr, INT_REG(lp));    \
1100                         local_irq_restore(__flags);                     \
1101                 }                                                       \
1102         } while (0)
1103
1104 #define SMC_GET_INT_MASK(lp)                                            \
1105         (SMC_8BIT(lp)   ? (SMC_inb(ioaddr, IM_REG(lp))) \
1106                                 : (SMC_inw(ioaddr, INT_REG(lp)) >> 8))
1107
1108 #define SMC_SET_INT_MASK(lp, x)                                 \
1109         do {                                                            \
1110                 if (SMC_8BIT(lp))                                       \
1111                         SMC_outb(x, ioaddr, IM_REG(lp));                \
1112                 else                                                    \
1113                         SMC_outw((x) << 8, ioaddr, INT_REG(lp));        \
1114         } while (0)
1115
1116 #define SMC_CURRENT_BANK(lp)    SMC_inw(ioaddr, BANK_SELECT)
1117
1118 #define SMC_SELECT_BANK(lp, x)                                  \
1119         do {                                                            \
1120                 if (SMC_MUST_ALIGN_WRITE(lp))                           \
1121                         SMC_outl((x)<<16, ioaddr, 12<<SMC_IO_SHIFT);    \
1122                 else                                                    \
1123                         SMC_outw(x, ioaddr, BANK_SELECT);               \
1124         } while (0)
1125
1126 #define SMC_GET_BASE(lp)                SMC_inw(ioaddr, BASE_REG(lp))
1127
1128 #define SMC_SET_BASE(lp, x)             SMC_outw(x, ioaddr, BASE_REG(lp))
1129
1130 #define SMC_GET_CONFIG(lp)      SMC_inw(ioaddr, CONFIG_REG(lp))
1131
1132 #define SMC_SET_CONFIG(lp, x)   SMC_outw(x, ioaddr, CONFIG_REG(lp))
1133
1134 #define SMC_GET_COUNTER(lp)     SMC_inw(ioaddr, COUNTER_REG(lp))
1135
1136 #define SMC_GET_CTL(lp)         SMC_inw(ioaddr, CTL_REG(lp))
1137
1138 #define SMC_SET_CTL(lp, x)              SMC_outw(x, ioaddr, CTL_REG(lp))
1139
1140 #define SMC_GET_MII(lp)         SMC_inw(ioaddr, MII_REG(lp))
1141
1142 #define SMC_SET_MII(lp, x)              SMC_outw(x, ioaddr, MII_REG(lp))
1143
1144 #define SMC_GET_MIR(lp)         SMC_inw(ioaddr, MIR_REG(lp))
1145
1146 #define SMC_SET_MIR(lp, x)              SMC_outw(x, ioaddr, MIR_REG(lp))
1147
1148 #define SMC_GET_MMU_CMD(lp)     SMC_inw(ioaddr, MMU_CMD_REG(lp))
1149
1150 #define SMC_SET_MMU_CMD(lp, x)  SMC_outw(x, ioaddr, MMU_CMD_REG(lp))
1151
1152 #define SMC_GET_FIFO(lp)                SMC_inw(ioaddr, FIFO_REG(lp))
1153
1154 #define SMC_GET_PTR(lp)         SMC_inw(ioaddr, PTR_REG(lp))
1155
1156 #define SMC_SET_PTR(lp, x)                                              \
1157         do {                                                            \
1158                 if (SMC_MUST_ALIGN_WRITE(lp))                           \
1159                         SMC_outl((x)<<16, ioaddr, SMC_REG(lp, 4, 2));   \
1160                 else                                                    \
1161                         SMC_outw(x, ioaddr, PTR_REG(lp));               \
1162         } while (0)
1163
1164 #define SMC_GET_EPH_STATUS(lp)  SMC_inw(ioaddr, EPH_STATUS_REG(lp))
1165
1166 #define SMC_GET_RCR(lp)         SMC_inw(ioaddr, RCR_REG(lp))
1167
1168 #define SMC_SET_RCR(lp, x)              SMC_outw(x, ioaddr, RCR_REG(lp))
1169
1170 #define SMC_GET_REV(lp)         SMC_inw(ioaddr, REV_REG(lp))
1171
1172 #define SMC_GET_RPC(lp)         SMC_inw(ioaddr, RPC_REG(lp))
1173
1174 #define SMC_SET_RPC(lp, x)                                              \
1175         do {                                                            \
1176                 if (SMC_MUST_ALIGN_WRITE(lp))                           \
1177                         SMC_outl((x)<<16, ioaddr, SMC_REG(lp, 8, 0));   \
1178                 else                                                    \
1179                         SMC_outw(x, ioaddr, RPC_REG(lp));               \
1180         } while (0)
1181
1182 #define SMC_GET_TCR(lp)         SMC_inw(ioaddr, TCR_REG(lp))
1183
1184 #define SMC_SET_TCR(lp, x)              SMC_outw(x, ioaddr, TCR_REG(lp))
1185
1186 #ifndef SMC_GET_MAC_ADDR
1187 #define SMC_GET_MAC_ADDR(lp, addr)                                      \
1188         do {                                                            \
1189                 unsigned int __v;                                       \
1190                 __v = SMC_inw(ioaddr, ADDR0_REG(lp));                   \
1191                 addr[0] = __v; addr[1] = __v >> 8;                      \
1192                 __v = SMC_inw(ioaddr, ADDR1_REG(lp));                   \
1193                 addr[2] = __v; addr[3] = __v >> 8;                      \
1194                 __v = SMC_inw(ioaddr, ADDR2_REG(lp));                   \
1195                 addr[4] = __v; addr[5] = __v >> 8;                      \
1196         } while (0)
1197 #endif
1198
1199 #define SMC_SET_MAC_ADDR(lp, addr)                                      \
1200         do {                                                            \
1201                 SMC_outw(addr[0]|(addr[1] << 8), ioaddr, ADDR0_REG(lp)); \
1202                 SMC_outw(addr[2]|(addr[3] << 8), ioaddr, ADDR1_REG(lp)); \
1203                 SMC_outw(addr[4]|(addr[5] << 8), ioaddr, ADDR2_REG(lp)); \
1204         } while (0)
1205
1206 #define SMC_SET_MCAST(lp, x)                                            \
1207         do {                                                            \
1208                 const unsigned char *mt = (x);                          \
1209                 SMC_outw(mt[0] | (mt[1] << 8), ioaddr, MCAST_REG1(lp)); \
1210                 SMC_outw(mt[2] | (mt[3] << 8), ioaddr, MCAST_REG2(lp)); \
1211                 SMC_outw(mt[4] | (mt[5] << 8), ioaddr, MCAST_REG3(lp)); \
1212                 SMC_outw(mt[6] | (mt[7] << 8), ioaddr, MCAST_REG4(lp)); \
1213         } while (0)
1214
1215 #define SMC_PUT_PKT_HDR(lp, status, length)                             \
1216         do {                                                            \
1217                 if (SMC_32BIT(lp))                                      \
1218                         SMC_outl((status) | (length)<<16, ioaddr,       \
1219                                  DATA_REG(lp));                 \
1220                 else {                                                  \
1221                         SMC_outw(status, ioaddr, DATA_REG(lp)); \
1222                         SMC_outw(length, ioaddr, DATA_REG(lp)); \
1223                 }                                                       \
1224         } while (0)
1225
1226 #define SMC_GET_PKT_HDR(lp, status, length)                             \
1227         do {                                                            \
1228                 if (SMC_32BIT(lp)) {                            \
1229                         unsigned int __val = SMC_inl(ioaddr, DATA_REG(lp)); \
1230                         (status) = __val & 0xffff;                      \
1231                         (length) = __val >> 16;                         \
1232                 } else {                                                \
1233                         (status) = SMC_inw(ioaddr, DATA_REG(lp));       \
1234                         (length) = SMC_inw(ioaddr, DATA_REG(lp));       \
1235                 }                                                       \
1236         } while (0)
1237
1238 #define SMC_PUSH_DATA(lp, p, l)                                 \
1239         do {                                                            \
1240                 if (SMC_32BIT(lp)) {                            \
1241                         void *__ptr = (p);                              \
1242                         int __len = (l);                                \
1243                         void __iomem *__ioaddr = ioaddr;                \
1244                         if (__len >= 2 && (unsigned long)__ptr & 2) {   \
1245                                 __len -= 2;                             \
1246                                 SMC_outw(*(u16 *)__ptr, ioaddr,         \
1247                                         DATA_REG(lp));          \
1248                                 __ptr += 2;                             \
1249                         }                                               \
1250                         if (SMC_CAN_USE_DATACS && lp->datacs)           \
1251                                 __ioaddr = lp->datacs;                  \
1252                         SMC_outsl(__ioaddr, DATA_REG(lp), __ptr, __len>>2); \
1253                         if (__len & 2) {                                \
1254                                 __ptr += (__len & ~3);                  \
1255                                 SMC_outw(*((u16 *)__ptr), ioaddr,       \
1256                                          DATA_REG(lp));         \
1257                         }                                               \
1258                 } else if (SMC_16BIT(lp))                               \
1259                         SMC_outsw(ioaddr, DATA_REG(lp), p, (l) >> 1);   \
1260                 else if (SMC_8BIT(lp))                          \
1261                         SMC_outsb(ioaddr, DATA_REG(lp), p, l);  \
1262         } while (0)
1263
1264 #define SMC_PULL_DATA(lp, p, l)                                 \
1265         do {                                                            \
1266                 if (SMC_32BIT(lp)) {                            \
1267                         void *__ptr = (p);                              \
1268                         int __len = (l);                                \
1269                         void __iomem *__ioaddr = ioaddr;                \
1270                         if ((unsigned long)__ptr & 2) {                 \
1271                                 /*                                      \
1272                                  * We want 32bit alignment here.        \
1273                                  * Since some buses perform a full      \
1274                                  * 32bit fetch even for 16bit data      \
1275                                  * we can't use SMC_inw() here.         \
1276                                  * Back both source (on-chip) and       \
1277                                  * destination pointers of 2 bytes.     \
1278                                  * This is possible since the call to   \
1279                                  * SMC_GET_PKT_HDR() already advanced   \
1280                                  * the source pointer of 4 bytes, and   \
1281                                  * the skb_reserve(skb, 2) advanced     \
1282                                  * the destination pointer of 2 bytes.  \
1283                                  */                                     \
1284                                 __ptr -= 2;                             \
1285                                 __len += 2;                             \
1286                                 SMC_SET_PTR(lp,                 \
1287                                         2|PTR_READ|PTR_RCV|PTR_AUTOINC); \
1288                         }                                               \
1289                         if (SMC_CAN_USE_DATACS && lp->datacs)           \
1290                                 __ioaddr = lp->datacs;                  \
1291                         __len += 2;                                     \
1292                         SMC_insl(__ioaddr, DATA_REG(lp), __ptr, __len>>2); \
1293                 } else if (SMC_16BIT(lp))                               \
1294                         SMC_insw(ioaddr, DATA_REG(lp), p, (l) >> 1);    \
1295                 else if (SMC_8BIT(lp))                          \
1296                         SMC_insb(ioaddr, DATA_REG(lp), p, l);           \
1297         } while (0)
1298
1299 #endif  /* _SMC91X_H_ */