[PATCH] sky2: rework of NAPI and IRQ management
[linux-2.6.git] / drivers / net / sky2.h
1 /*
2  * Definitions for the new Marvell Yukon 2 driver.
3  */
4 #ifndef _SKY2_H
5 #define _SKY2_H
6
7 /* PCI config registers */
8 enum {
9         PCI_DEV_REG1    = 0x40,
10         PCI_DEV_REG2    = 0x44,
11         PCI_DEV_STATUS  = 0x7c,
12         PCI_DEV_REG3    = 0x80,
13         PCI_DEV_REG4    = 0x84,
14         PCI_DEV_REG5    = 0x88,
15 };
16
17 enum {
18         PEX_DEV_CAP     = 0xe4,
19         PEX_DEV_CTRL    = 0xe8,
20         PEX_DEV_STA     = 0xea,
21         PEX_LNK_STAT    = 0xf2,
22         PEX_UNC_ERR_STAT= 0x104,
23 };
24
25 /* Yukon-2 */
26 enum pci_dev_reg_1 {
27         PCI_Y2_PIG_ENA   = 1<<31, /* Enable Plug-in-Go (YUKON-2) */
28         PCI_Y2_DLL_DIS   = 1<<30, /* Disable PCI DLL (YUKON-2) */
29         PCI_Y2_PHY2_COMA = 1<<29, /* Set PHY 2 to Coma Mode (YUKON-2) */
30         PCI_Y2_PHY1_COMA = 1<<28, /* Set PHY 1 to Coma Mode (YUKON-2) */
31         PCI_Y2_PHY2_POWD = 1<<27, /* Set PHY 2 to Power Down (YUKON-2) */
32         PCI_Y2_PHY1_POWD = 1<<26, /* Set PHY 1 to Power Down (YUKON-2) */
33 };
34
35 enum pci_dev_reg_2 {
36         PCI_VPD_WR_THR  = 0xffL<<24,    /* Bit 31..24:  VPD Write Threshold */
37         PCI_DEV_SEL     = 0x7fL<<17,    /* Bit 23..17:  EEPROM Device Select */
38         PCI_VPD_ROM_SZ  = 7L<<14,       /* Bit 16..14:  VPD ROM Size    */
39
40         PCI_PATCH_DIR   = 0xfL<<8,      /* Bit 11.. 8:  Ext Patches dir 3..0 */
41         PCI_EXT_PATCHS  = 0xfL<<4,      /* Bit  7.. 4:  Extended Patches 3..0 */
42         PCI_EN_DUMMY_RD = 1<<3,         /* Enable Dummy Read */
43         PCI_REV_DESC    = 1<<2,         /* Reverse Desc. Bytes */
44
45         PCI_USEDATA64   = 1<<0,         /* Use 64Bit Data bus ext */
46 };
47
48 /*      PCI_OUR_REG_4           32 bit  Our Register 4 (Yukon-ECU only) */
49 enum pci_dev_reg_4 {
50                                         /* (Link Training & Status State Machine) */
51         P_TIMER_VALUE_MSK       = 0xffL<<16,    /* Bit 23..16:  Timer Value Mask */
52                                         /* (Active State Power Management) */
53         P_FORCE_ASPM_REQUEST    = 1<<15, /* Force ASPM Request (A1 only) */
54         P_ASPM_GPHY_LINK_DOWN   = 1<<14, /* GPHY Link Down (A1 only) */
55         P_ASPM_INT_FIFO_EMPTY   = 1<<13, /* Internal FIFO Empty (A1 only) */
56         P_ASPM_CLKRUN_REQUEST   = 1<<12, /* CLKRUN Request (A1 only) */
57
58         P_ASPM_FORCE_CLKREQ_ENA = 1<<4, /* Force CLKREQ Enable (A1b only) */
59         P_ASPM_CLKREQ_PAD_CTL   = 1<<3, /* CLKREQ PAD Control (A1 only) */
60         P_ASPM_A1_MODE_SELECT   = 1<<2, /* A1 Mode Select (A1 only) */
61         P_CLK_GATE_PEX_UNIT_ENA = 1<<1, /* Enable Gate PEX Unit Clock */
62         P_CLK_GATE_ROOT_COR_ENA = 1<<0, /* Enable Gate Root Core Clock */
63         P_ASPM_CONTROL_MSK      = P_FORCE_ASPM_REQUEST | P_ASPM_GPHY_LINK_DOWN
64                                   | P_ASPM_CLKRUN_REQUEST | P_ASPM_INT_FIFO_EMPTY,
65 };
66
67
68 #define PCI_STATUS_ERROR_BITS (PCI_STATUS_DETECTED_PARITY | \
69                                PCI_STATUS_SIG_SYSTEM_ERROR | \
70                                PCI_STATUS_REC_MASTER_ABORT | \
71                                PCI_STATUS_REC_TARGET_ABORT | \
72                                PCI_STATUS_PARITY)
73
74 enum pex_dev_ctrl {
75         PEX_DC_MAX_RRS_MSK      = 7<<12, /* Bit 14..12: Max. Read Request Size */
76         PEX_DC_EN_NO_SNOOP      = 1<<11,/* Enable No Snoop */
77         PEX_DC_EN_AUX_POW       = 1<<10,/* Enable AUX Power */
78         PEX_DC_EN_PHANTOM       = 1<<9, /* Enable Phantom Functions */
79         PEX_DC_EN_EXT_TAG       = 1<<8, /* Enable Extended Tag Field */
80         PEX_DC_MAX_PLS_MSK      = 7<<5, /* Bit  7.. 5:  Max. Payload Size Mask */
81         PEX_DC_EN_REL_ORD       = 1<<4, /* Enable Relaxed Ordering */
82         PEX_DC_EN_UNS_RQ_RP     = 1<<3, /* Enable Unsupported Request Reporting */
83         PEX_DC_EN_FAT_ER_RP     = 1<<2, /* Enable Fatal Error Reporting */
84         PEX_DC_EN_NFA_ER_RP     = 1<<1, /* Enable Non-Fatal Error Reporting */
85         PEX_DC_EN_COR_ER_RP     = 1<<0, /* Enable Correctable Error Reporting */
86 };
87 #define  PEX_DC_MAX_RD_RQ_SIZE(x) (((x)<<12) & PEX_DC_MAX_RRS_MSK)
88
89 /* PEX_UNC_ERR_STAT      PEX Uncorrectable Errors Status Register (Yukon-2) */
90 enum pex_err {
91         PEX_UNSUP_REQ   = 1<<20, /* Unsupported Request Error */
92
93         PEX_MALFOR_TLP  = 1<<18, /* Malformed TLP */
94
95         PEX_UNEXP_COMP  = 1<<16, /* Unexpected Completion */
96
97         PEX_COMP_TO     = 1<<14, /* Completion Timeout */
98         PEX_FLOW_CTRL_P = 1<<13, /* Flow Control Protocol Error */
99         PEX_POIS_TLP    = 1<<12, /* Poisoned TLP */
100
101         PEX_DATA_LINK_P = 1<<4, /* Data Link Protocol Error */
102         PEX_FATAL_ERRORS= (PEX_MALFOR_TLP | PEX_FLOW_CTRL_P | PEX_DATA_LINK_P),
103 };
104
105
106 enum csr_regs {
107         B0_RAP          = 0x0000,
108         B0_CTST         = 0x0004,
109         B0_Y2LED        = 0x0005,
110         B0_POWER_CTRL   = 0x0007,
111         B0_ISRC         = 0x0008,
112         B0_IMSK         = 0x000c,
113         B0_HWE_ISRC     = 0x0010,
114         B0_HWE_IMSK     = 0x0014,
115
116         /* Special ISR registers (Yukon-2 only) */
117         B0_Y2_SP_ISRC2  = 0x001c,
118         B0_Y2_SP_ISRC3  = 0x0020,
119         B0_Y2_SP_EISR   = 0x0024,
120         B0_Y2_SP_LISR   = 0x0028,
121         B0_Y2_SP_ICR    = 0x002c,
122
123         B2_MAC_1        = 0x0100,
124         B2_MAC_2        = 0x0108,
125         B2_MAC_3        = 0x0110,
126         B2_CONN_TYP     = 0x0118,
127         B2_PMD_TYP      = 0x0119,
128         B2_MAC_CFG      = 0x011a,
129         B2_CHIP_ID      = 0x011b,
130         B2_E_0          = 0x011c,
131
132         B2_Y2_CLK_GATE  = 0x011d,
133         B2_Y2_HW_RES    = 0x011e,
134         B2_E_3          = 0x011f,
135         B2_Y2_CLK_CTRL  = 0x0120,
136
137         B2_TI_INI       = 0x0130,
138         B2_TI_VAL       = 0x0134,
139         B2_TI_CTRL      = 0x0138,
140         B2_TI_TEST      = 0x0139,
141
142         B2_TST_CTRL1    = 0x0158,
143         B2_TST_CTRL2    = 0x0159,
144         B2_GP_IO        = 0x015c,
145
146         B2_I2C_CTRL     = 0x0160,
147         B2_I2C_DATA     = 0x0164,
148         B2_I2C_IRQ      = 0x0168,
149         B2_I2C_SW       = 0x016c,
150
151         B3_RAM_ADDR     = 0x0180,
152         B3_RAM_DATA_LO  = 0x0184,
153         B3_RAM_DATA_HI  = 0x0188,
154
155 /* RAM Interface Registers */
156 /* Yukon-2: use RAM_BUFFER() to access the RAM buffer */
157 /*
158  * The HW-Spec. calls this registers Timeout Value 0..11. But this names are
159  * not usable in SW. Please notice these are NOT real timeouts, these are
160  * the number of qWords transferred continuously.
161  */
162 #define RAM_BUFFER(port, reg)   (reg | (port <<6))
163
164         B3_RI_WTO_R1    = 0x0190,
165         B3_RI_WTO_XA1   = 0x0191,
166         B3_RI_WTO_XS1   = 0x0192,
167         B3_RI_RTO_R1    = 0x0193,
168         B3_RI_RTO_XA1   = 0x0194,
169         B3_RI_RTO_XS1   = 0x0195,
170         B3_RI_WTO_R2    = 0x0196,
171         B3_RI_WTO_XA2   = 0x0197,
172         B3_RI_WTO_XS2   = 0x0198,
173         B3_RI_RTO_R2    = 0x0199,
174         B3_RI_RTO_XA2   = 0x019a,
175         B3_RI_RTO_XS2   = 0x019b,
176         B3_RI_TO_VAL    = 0x019c,
177         B3_RI_CTRL      = 0x01a0,
178         B3_RI_TEST      = 0x01a2,
179         B3_MA_TOINI_RX1 = 0x01b0,
180         B3_MA_TOINI_RX2 = 0x01b1,
181         B3_MA_TOINI_TX1 = 0x01b2,
182         B3_MA_TOINI_TX2 = 0x01b3,
183         B3_MA_TOVAL_RX1 = 0x01b4,
184         B3_MA_TOVAL_RX2 = 0x01b5,
185         B3_MA_TOVAL_TX1 = 0x01b6,
186         B3_MA_TOVAL_TX2 = 0x01b7,
187         B3_MA_TO_CTRL   = 0x01b8,
188         B3_MA_TO_TEST   = 0x01ba,
189         B3_MA_RCINI_RX1 = 0x01c0,
190         B3_MA_RCINI_RX2 = 0x01c1,
191         B3_MA_RCINI_TX1 = 0x01c2,
192         B3_MA_RCINI_TX2 = 0x01c3,
193         B3_MA_RCVAL_RX1 = 0x01c4,
194         B3_MA_RCVAL_RX2 = 0x01c5,
195         B3_MA_RCVAL_TX1 = 0x01c6,
196         B3_MA_RCVAL_TX2 = 0x01c7,
197         B3_MA_RC_CTRL   = 0x01c8,
198         B3_MA_RC_TEST   = 0x01ca,
199         B3_PA_TOINI_RX1 = 0x01d0,
200         B3_PA_TOINI_RX2 = 0x01d4,
201         B3_PA_TOINI_TX1 = 0x01d8,
202         B3_PA_TOINI_TX2 = 0x01dc,
203         B3_PA_TOVAL_RX1 = 0x01e0,
204         B3_PA_TOVAL_RX2 = 0x01e4,
205         B3_PA_TOVAL_TX1 = 0x01e8,
206         B3_PA_TOVAL_TX2 = 0x01ec,
207         B3_PA_CTRL      = 0x01f0,
208         B3_PA_TEST      = 0x01f2,
209
210         Y2_CFG_SPC      = 0x1c00,
211 };
212
213 /*      B0_CTST                 16 bit  Control/Status register */
214 enum {
215         Y2_VMAIN_AVAIL  = 1<<17,/* VMAIN available (YUKON-2 only) */
216         Y2_VAUX_AVAIL   = 1<<16,/* VAUX available (YUKON-2 only) */
217         Y2_ASF_ENABLE   = 1<<13,/* ASF Unit Enable (YUKON-2 only) */
218         Y2_ASF_DISABLE  = 1<<12,/* ASF Unit Disable (YUKON-2 only) */
219         Y2_CLK_RUN_ENA  = 1<<11,/* CLK_RUN Enable  (YUKON-2 only) */
220         Y2_CLK_RUN_DIS  = 1<<10,/* CLK_RUN Disable (YUKON-2 only) */
221         Y2_LED_STAT_ON  = 1<<9, /* Status LED On  (YUKON-2 only) */
222         Y2_LED_STAT_OFF = 1<<8, /* Status LED Off (YUKON-2 only) */
223
224         CS_ST_SW_IRQ    = 1<<7, /* Set IRQ SW Request */
225         CS_CL_SW_IRQ    = 1<<6, /* Clear IRQ SW Request */
226         CS_STOP_DONE    = 1<<5, /* Stop Master is finished */
227         CS_STOP_MAST    = 1<<4, /* Command Bit to stop the master */
228         CS_MRST_CLR     = 1<<3, /* Clear Master reset   */
229         CS_MRST_SET     = 1<<2, /* Set Master reset     */
230         CS_RST_CLR      = 1<<1, /* Clear Software reset */
231         CS_RST_SET      = 1,    /* Set   Software reset */
232 };
233
234 /*      B0_LED                   8 Bit  LED register */
235 enum {
236 /* Bit  7.. 2:  reserved */
237         LED_STAT_ON     = 1<<1, /* Status LED on        */
238         LED_STAT_OFF    = 1,    /* Status LED off       */
239 };
240
241 /*      B0_POWER_CTRL    8 Bit  Power Control reg (YUKON only) */
242 enum {
243         PC_VAUX_ENA     = 1<<7, /* Switch VAUX Enable  */
244         PC_VAUX_DIS     = 1<<6, /* Switch VAUX Disable */
245         PC_VCC_ENA      = 1<<5, /* Switch VCC Enable  */
246         PC_VCC_DIS      = 1<<4, /* Switch VCC Disable */
247         PC_VAUX_ON      = 1<<3, /* Switch VAUX On  */
248         PC_VAUX_OFF     = 1<<2, /* Switch VAUX Off */
249         PC_VCC_ON       = 1<<1, /* Switch VCC On  */
250         PC_VCC_OFF      = 1<<0, /* Switch VCC Off */
251 };
252
253 /*      B2_IRQM_MSK     32 bit  IRQ Moderation Mask */
254
255 /*      B0_Y2_SP_ISRC2  32 bit  Special Interrupt Source Reg 2 */
256 /*      B0_Y2_SP_ISRC3  32 bit  Special Interrupt Source Reg 3 */
257 /*      B0_Y2_SP_EISR   32 bit  Enter ISR Reg */
258 /*      B0_Y2_SP_LISR   32 bit  Leave ISR Reg */
259 enum {
260         Y2_IS_HW_ERR    = 1<<31,        /* Interrupt HW Error */
261         Y2_IS_STAT_BMU  = 1<<30,        /* Status BMU Interrupt */
262         Y2_IS_ASF       = 1<<29,        /* ASF subsystem Interrupt */
263
264         Y2_IS_POLL_CHK  = 1<<27,        /* Check IRQ from polling unit */
265         Y2_IS_TWSI_RDY  = 1<<26,        /* IRQ on end of TWSI Tx */
266         Y2_IS_IRQ_SW    = 1<<25,        /* SW forced IRQ        */
267         Y2_IS_TIMINT    = 1<<24,        /* IRQ from Timer       */
268
269         Y2_IS_IRQ_PHY2  = 1<<12,        /* Interrupt from PHY 2 */
270         Y2_IS_IRQ_MAC2  = 1<<11,        /* Interrupt from MAC 2 */
271         Y2_IS_CHK_RX2   = 1<<10,        /* Descriptor error Rx 2 */
272         Y2_IS_CHK_TXS2  = 1<<9,         /* Descriptor error TXS 2 */
273         Y2_IS_CHK_TXA2  = 1<<8,         /* Descriptor error TXA 2 */
274
275         Y2_IS_IRQ_PHY1  = 1<<4,         /* Interrupt from PHY 1 */
276         Y2_IS_IRQ_MAC1  = 1<<3,         /* Interrupt from MAC 1 */
277         Y2_IS_CHK_RX1   = 1<<2,         /* Descriptor error Rx 1 */
278         Y2_IS_CHK_TXS1  = 1<<1,         /* Descriptor error TXS 1 */
279         Y2_IS_CHK_TXA1  = 1<<0,         /* Descriptor error TXA 1 */
280
281         Y2_IS_BASE      = Y2_IS_HW_ERR | Y2_IS_STAT_BMU,
282         Y2_IS_PORT_1    = Y2_IS_IRQ_PHY1 | Y2_IS_IRQ_MAC1,
283         Y2_IS_PORT_2    = Y2_IS_IRQ_PHY2 | Y2_IS_IRQ_MAC2,
284 };
285
286 /*      B2_IRQM_HWE_MSK 32 bit  IRQ Moderation HW Error Mask */
287 enum {
288         IS_ERR_MSK      = 0x00003fff,/*                 All Error bits */
289
290         IS_IRQ_TIST_OV  = 1<<13, /* Time Stamp Timer Overflow (YUKON only) */
291         IS_IRQ_SENSOR   = 1<<12, /* IRQ from Sensor (YUKON only) */
292         IS_IRQ_MST_ERR  = 1<<11, /* IRQ master error detected */
293         IS_IRQ_STAT     = 1<<10, /* IRQ status exception */
294         IS_NO_STAT_M1   = 1<<9, /* No Rx Status from MAC 1 */
295         IS_NO_STAT_M2   = 1<<8, /* No Rx Status from MAC 2 */
296         IS_NO_TIST_M1   = 1<<7, /* No Time Stamp from MAC 1 */
297         IS_NO_TIST_M2   = 1<<6, /* No Time Stamp from MAC 2 */
298         IS_RAM_RD_PAR   = 1<<5, /* RAM Read  Parity Error */
299         IS_RAM_WR_PAR   = 1<<4, /* RAM Write Parity Error */
300         IS_M1_PAR_ERR   = 1<<3, /* MAC 1 Parity Error */
301         IS_M2_PAR_ERR   = 1<<2, /* MAC 2 Parity Error */
302         IS_R1_PAR_ERR   = 1<<1, /* Queue R1 Parity Error */
303         IS_R2_PAR_ERR   = 1<<0, /* Queue R2 Parity Error */
304 };
305
306 /* Hardware error interrupt mask for Yukon 2 */
307 enum {
308         Y2_IS_TIST_OV   = 1<<29,/* Time Stamp Timer overflow interrupt */
309         Y2_IS_SENSOR    = 1<<28, /* Sensor interrupt */
310         Y2_IS_MST_ERR   = 1<<27, /* Master error interrupt */
311         Y2_IS_IRQ_STAT  = 1<<26, /* Status exception interrupt */
312         Y2_IS_PCI_EXP   = 1<<25, /* PCI-Express interrupt */
313         Y2_IS_PCI_NEXP  = 1<<24, /* PCI-Express error similar to PCI error */
314                                                 /* Link 2 */
315         Y2_IS_PAR_RD2   = 1<<13, /* Read RAM parity error interrupt */
316         Y2_IS_PAR_WR2   = 1<<12, /* Write RAM parity error interrupt */
317         Y2_IS_PAR_MAC2  = 1<<11, /* MAC hardware fault interrupt */
318         Y2_IS_PAR_RX2   = 1<<10, /* Parity Error Rx Queue 2 */
319         Y2_IS_TCP_TXS2  = 1<<9, /* TCP length mismatch sync Tx queue IRQ */
320         Y2_IS_TCP_TXA2  = 1<<8, /* TCP length mismatch async Tx queue IRQ */
321                                                 /* Link 1 */
322         Y2_IS_PAR_RD1   = 1<<5, /* Read RAM parity error interrupt */
323         Y2_IS_PAR_WR1   = 1<<4, /* Write RAM parity error interrupt */
324         Y2_IS_PAR_MAC1  = 1<<3, /* MAC hardware fault interrupt */
325         Y2_IS_PAR_RX1   = 1<<2, /* Parity Error Rx Queue 1 */
326         Y2_IS_TCP_TXS1  = 1<<1, /* TCP length mismatch sync Tx queue IRQ */
327         Y2_IS_TCP_TXA1  = 1<<0, /* TCP length mismatch async Tx queue IRQ */
328
329         Y2_HWE_L1_MASK  = Y2_IS_PAR_RD1 | Y2_IS_PAR_WR1 | Y2_IS_PAR_MAC1 |
330                           Y2_IS_PAR_RX1 | Y2_IS_TCP_TXS1| Y2_IS_TCP_TXA1,
331         Y2_HWE_L2_MASK  = Y2_IS_PAR_RD2 | Y2_IS_PAR_WR2 | Y2_IS_PAR_MAC2 |
332                           Y2_IS_PAR_RX2 | Y2_IS_TCP_TXS2| Y2_IS_TCP_TXA2,
333
334         Y2_HWE_ALL_MASK = Y2_IS_TIST_OV | Y2_IS_MST_ERR | Y2_IS_IRQ_STAT |
335                           Y2_IS_PCI_EXP |
336                           Y2_HWE_L1_MASK | Y2_HWE_L2_MASK,
337 };
338
339 /*      B28_DPT_CTRL     8 bit  Descriptor Poll Timer Ctrl Reg */
340 enum {
341         DPT_START       = 1<<1,
342         DPT_STOP        = 1<<0,
343 };
344
345 /*      B2_TST_CTRL1     8 bit  Test Control Register 1 */
346 enum {
347         TST_FRC_DPERR_MR = 1<<7, /* force DATAPERR on MST RD */
348         TST_FRC_DPERR_MW = 1<<6, /* force DATAPERR on MST WR */
349         TST_FRC_DPERR_TR = 1<<5, /* force DATAPERR on TRG RD */
350         TST_FRC_DPERR_TW = 1<<4, /* force DATAPERR on TRG WR */
351         TST_FRC_APERR_M  = 1<<3, /* force ADDRPERR on MST */
352         TST_FRC_APERR_T  = 1<<2, /* force ADDRPERR on TRG */
353         TST_CFG_WRITE_ON = 1<<1, /* Enable  Config Reg WR */
354         TST_CFG_WRITE_OFF= 1<<0, /* Disable Config Reg WR */
355 };
356
357 /*      B2_MAC_CFG               8 bit  MAC Configuration / Chip Revision */
358 enum {
359         CFG_CHIP_R_MSK    = 0xf<<4,     /* Bit 7.. 4: Chip Revision */
360                                         /* Bit 3.. 2:   reserved */
361         CFG_DIS_M2_CLK    = 1<<1,       /* Disable Clock for 2nd MAC */
362         CFG_SNG_MAC       = 1<<0,       /* MAC Config: 0=2 MACs / 1=1 MAC*/
363 };
364
365 /*      B2_CHIP_ID               8 bit  Chip Identification Number */
366 enum {
367         CHIP_ID_GENESIS    = 0x0a, /* Chip ID for GENESIS */
368         CHIP_ID_YUKON      = 0xb0, /* Chip ID for YUKON */
369         CHIP_ID_YUKON_LITE = 0xb1, /* Chip ID for YUKON-Lite (Rev. A1-A3) */
370         CHIP_ID_YUKON_LP   = 0xb2, /* Chip ID for YUKON-LP */
371         CHIP_ID_YUKON_XL   = 0xb3, /* Chip ID for YUKON-2 XL */
372         CHIP_ID_YUKON_EC_U = 0xb4, /* Chip ID for YUKON-2 EC Ultra */
373         CHIP_ID_YUKON_EC   = 0xb6, /* Chip ID for YUKON-2 EC */
374         CHIP_ID_YUKON_FE   = 0xb7, /* Chip ID for YUKON-2 FE */
375
376         CHIP_REV_YU_EC_A1    = 0,  /* Chip Rev. for Yukon-EC A1/A0 */
377         CHIP_REV_YU_EC_A2    = 1,  /* Chip Rev. for Yukon-EC A2 */
378         CHIP_REV_YU_EC_A3    = 2,  /* Chip Rev. for Yukon-EC A3 */
379 };
380
381 /*      B2_Y2_CLK_GATE   8 bit  Clock Gating (Yukon-2 only) */
382 enum {
383         Y2_STATUS_LNK2_INAC     = 1<<7, /* Status Link 2 inactive (0 = active) */
384         Y2_CLK_GAT_LNK2_DIS     = 1<<6, /* Disable clock gating Link 2 */
385         Y2_COR_CLK_LNK2_DIS     = 1<<5, /* Disable Core clock Link 2 */
386         Y2_PCI_CLK_LNK2_DIS     = 1<<4, /* Disable PCI clock Link 2 */
387         Y2_STATUS_LNK1_INAC     = 1<<3, /* Status Link 1 inactive (0 = active) */
388         Y2_CLK_GAT_LNK1_DIS     = 1<<2, /* Disable clock gating Link 1 */
389         Y2_COR_CLK_LNK1_DIS     = 1<<1, /* Disable Core clock Link 1 */
390         Y2_PCI_CLK_LNK1_DIS     = 1<<0, /* Disable PCI clock Link 1 */
391 };
392
393 /*      B2_Y2_HW_RES    8 bit   HW Resources (Yukon-2 only) */
394 enum {
395         CFG_LED_MODE_MSK        = 7<<2, /* Bit  4.. 2:  LED Mode Mask */
396         CFG_LINK_2_AVAIL        = 1<<1, /* Link 2 available */
397         CFG_LINK_1_AVAIL        = 1<<0, /* Link 1 available */
398 };
399 #define CFG_LED_MODE(x)         (((x) & CFG_LED_MODE_MSK) >> 2)
400 #define CFG_DUAL_MAC_MSK        (CFG_LINK_2_AVAIL | CFG_LINK_1_AVAIL)
401
402
403 /* B2_Y2_CLK_CTRL       32 bit  Clock Frequency Control Register (Yukon-2/EC) */
404 enum {
405         Y2_CLK_DIV_VAL_MSK      = 0xff<<16,/* Bit 23..16: Clock Divisor Value */
406 #define Y2_CLK_DIV_VAL(x)       (((x)<<16) & Y2_CLK_DIV_VAL_MSK)
407         Y2_CLK_DIV_VAL2_MSK     = 7<<21,   /* Bit 23..21: Clock Divisor Value */
408         Y2_CLK_SELECT2_MSK      = 0x1f<<16,/* Bit 20..16: Clock Select */
409 #define Y2_CLK_DIV_VAL_2(x)     (((x)<<21) & Y2_CLK_DIV_VAL2_MSK)
410 #define Y2_CLK_SEL_VAL_2(x)     (((x)<<16) & Y2_CLK_SELECT2_MSK)
411         Y2_CLK_DIV_ENA          = 1<<1, /* Enable  Core Clock Division */
412         Y2_CLK_DIV_DIS          = 1<<0, /* Disable Core Clock Division */
413 };
414
415 /*      B2_TI_CTRL               8 bit  Timer control */
416 /*      B2_IRQM_CTRL     8 bit  IRQ Moderation Timer Control */
417 enum {
418         TIM_START       = 1<<2, /* Start Timer */
419         TIM_STOP        = 1<<1, /* Stop  Timer */
420         TIM_CLR_IRQ     = 1<<0, /* Clear Timer IRQ (!IRQM) */
421 };
422
423 /*      B2_TI_TEST               8 Bit  Timer Test */
424 /*      B2_IRQM_TEST     8 bit  IRQ Moderation Timer Test */
425 /*      B28_DPT_TST              8 bit  Descriptor Poll Timer Test Reg */
426 enum {
427         TIM_T_ON        = 1<<2, /* Test mode on */
428         TIM_T_OFF       = 1<<1, /* Test mode off */
429         TIM_T_STEP      = 1<<0, /* Test step */
430 };
431
432 /*      B3_RAM_ADDR             32 bit  RAM Address, to read or write */
433                                         /* Bit 31..19:  reserved */
434 #define RAM_ADR_RAN     0x0007ffffL     /* Bit 18.. 0:  RAM Address Range */
435 /* RAM Interface Registers */
436
437 /*      B3_RI_CTRL              16 bit  RAM Interface Control Register */
438 enum {
439         RI_CLR_RD_PERR  = 1<<9, /* Clear IRQ RAM Read Parity Err */
440         RI_CLR_WR_PERR  = 1<<8, /* Clear IRQ RAM Write Parity Err*/
441
442         RI_RST_CLR      = 1<<1, /* Clear RAM Interface Reset */
443         RI_RST_SET      = 1<<0, /* Set   RAM Interface Reset */
444 };
445
446 #define SK_RI_TO_53     36              /* RAM interface timeout */
447
448
449 /* Port related registers FIFO, and Arbiter */
450 #define SK_REG(port,reg)        (((port)<<7)+(reg))
451
452 /* Transmit Arbiter Registers MAC 1 and 2, use SK_REG() to access */
453 /*      TXA_ITI_INI             32 bit  Tx Arb Interval Timer Init Val */
454 /*      TXA_ITI_VAL             32 bit  Tx Arb Interval Timer Value */
455 /*      TXA_LIM_INI             32 bit  Tx Arb Limit Counter Init Val */
456 /*      TXA_LIM_VAL             32 bit  Tx Arb Limit Counter Value */
457
458 #define TXA_MAX_VAL     0x00ffffffUL    /* Bit 23.. 0:  Max TXA Timer/Cnt Val */
459
460 /*      TXA_CTRL                 8 bit  Tx Arbiter Control Register */
461 enum {
462         TXA_ENA_FSYNC   = 1<<7, /* Enable  force of sync Tx queue */
463         TXA_DIS_FSYNC   = 1<<6, /* Disable force of sync Tx queue */
464         TXA_ENA_ALLOC   = 1<<5, /* Enable  alloc of free bandwidth */
465         TXA_DIS_ALLOC   = 1<<4, /* Disable alloc of free bandwidth */
466         TXA_START_RC    = 1<<3, /* Start sync Rate Control */
467         TXA_STOP_RC     = 1<<2, /* Stop  sync Rate Control */
468         TXA_ENA_ARB     = 1<<1, /* Enable  Tx Arbiter */
469         TXA_DIS_ARB     = 1<<0, /* Disable Tx Arbiter */
470 };
471
472 /*
473  *      Bank 4 - 5
474  */
475 /* Transmit Arbiter Registers MAC 1 and 2, use SK_REG() to access */
476 enum {
477         TXA_ITI_INI     = 0x0200,/* 32 bit      Tx Arb Interval Timer Init Val*/
478         TXA_ITI_VAL     = 0x0204,/* 32 bit      Tx Arb Interval Timer Value */
479         TXA_LIM_INI     = 0x0208,/* 32 bit      Tx Arb Limit Counter Init Val */
480         TXA_LIM_VAL     = 0x020c,/* 32 bit      Tx Arb Limit Counter Value */
481         TXA_CTRL        = 0x0210,/*  8 bit      Tx Arbiter Control Register */
482         TXA_TEST        = 0x0211,/*  8 bit      Tx Arbiter Test Register */
483         TXA_STAT        = 0x0212,/*  8 bit      Tx Arbiter Status Register */
484 };
485
486
487 enum {
488         B6_EXT_REG      = 0x0300,/* External registers (GENESIS only) */
489         B7_CFG_SPC      = 0x0380,/* copy of the Configuration register */
490         B8_RQ1_REGS     = 0x0400,/* Receive Queue 1 */
491         B8_RQ2_REGS     = 0x0480,/* Receive Queue 2 */
492         B8_TS1_REGS     = 0x0600,/* Transmit sync queue 1 */
493         B8_TA1_REGS     = 0x0680,/* Transmit async queue 1 */
494         B8_TS2_REGS     = 0x0700,/* Transmit sync queue 2 */
495         B8_TA2_REGS     = 0x0780,/* Transmit sync queue 2 */
496         B16_RAM_REGS    = 0x0800,/* RAM Buffer Registers */
497 };
498
499 /* Queue Register Offsets, use Q_ADDR() to access */
500 enum {
501         B8_Q_REGS = 0x0400, /* base of Queue registers */
502         Q_D     = 0x00, /* 8*32 bit     Current Descriptor */
503         Q_DA_L  = 0x20, /* 32 bit       Current Descriptor Address Low dWord */
504         Q_DA_H  = 0x24, /* 32 bit       Current Descriptor Address High dWord */
505         Q_AC_L  = 0x28, /* 32 bit       Current Address Counter Low dWord */
506         Q_AC_H  = 0x2c, /* 32 bit       Current Address Counter High dWord */
507         Q_BC    = 0x30, /* 32 bit       Current Byte Counter */
508         Q_CSR   = 0x34, /* 32 bit       BMU Control/Status Register */
509         Q_F     = 0x38, /* 32 bit       Flag Register */
510         Q_T1    = 0x3c, /* 32 bit       Test Register 1 */
511         Q_T1_TR = 0x3c, /*  8 bit       Test Register 1 Transfer SM */
512         Q_T1_WR = 0x3d, /*  8 bit       Test Register 1 Write Descriptor SM */
513         Q_T1_RD = 0x3e, /*  8 bit       Test Register 1 Read Descriptor SM */
514         Q_T1_SV = 0x3f, /*  8 bit       Test Register 1 Supervisor SM */
515         Q_T2    = 0x40, /* 32 bit       Test Register 2 */
516         Q_T3    = 0x44, /* 32 bit       Test Register 3 */
517
518 /* Yukon-2 */
519         Q_DONE  = 0x24, /* 16 bit       Done Index              (Yukon-2 only) */
520         Q_WM    = 0x40, /* 16 bit       FIFO Watermark */
521         Q_AL    = 0x42, /*  8 bit       FIFO Alignment */
522         Q_RSP   = 0x44, /* 16 bit       FIFO Read Shadow Pointer */
523         Q_RSL   = 0x46, /*  8 bit       FIFO Read Shadow Level */
524         Q_RP    = 0x48, /*  8 bit       FIFO Read Pointer */
525         Q_RL    = 0x4a, /*  8 bit       FIFO Read Level */
526         Q_WP    = 0x4c, /*  8 bit       FIFO Write Pointer */
527         Q_WSP   = 0x4d, /*  8 bit       FIFO Write Shadow Pointer */
528         Q_WL    = 0x4e, /*  8 bit       FIFO Write Level */
529         Q_WSL   = 0x4f, /*  8 bit       FIFO Write Shadow Level */
530 };
531 #define Q_ADDR(reg, offs) (B8_Q_REGS + (reg) + (offs))
532
533 /*      Q_F                             32 bit  Flag Register */
534 enum {
535         F_ALM_FULL      = 1<<27, /* Rx FIFO: almost full */
536         F_EMPTY         = 1<<27, /* Tx FIFO: empty flag */
537         F_FIFO_EOF      = 1<<26, /* Tag (EOF Flag) bit in FIFO */
538         F_WM_REACHED    = 1<<25, /* Watermark reached */
539         F_M_RX_RAM_DIS  = 1<<24, /* MAC Rx RAM Read Port disable */
540         F_FIFO_LEVEL    = 0x1fL<<16, /* Bit 23..16:     # of Qwords in FIFO */
541         F_WATER_MARK    = 0x0007ffL, /* Bit 10.. 0:     Watermark */
542 };
543
544 /* Queue Prefetch Unit Offsets, use Y2_QADDR() to address (Yukon-2 only)*/
545 enum {
546         Y2_B8_PREF_REGS         = 0x0450,
547
548         PREF_UNIT_CTRL          = 0x00, /* 32 bit       Control register */
549         PREF_UNIT_LAST_IDX      = 0x04, /* 16 bit       Last Index */
550         PREF_UNIT_ADDR_LO       = 0x08, /* 32 bit       List start addr, low part */
551         PREF_UNIT_ADDR_HI       = 0x0c, /* 32 bit       List start addr, high part*/
552         PREF_UNIT_GET_IDX       = 0x10, /* 16 bit       Get Index */
553         PREF_UNIT_PUT_IDX       = 0x14, /* 16 bit       Put Index */
554         PREF_UNIT_FIFO_WP       = 0x20, /*  8 bit       FIFO write pointer */
555         PREF_UNIT_FIFO_RP       = 0x24, /*  8 bit       FIFO read pointer */
556         PREF_UNIT_FIFO_WM       = 0x28, /*  8 bit       FIFO watermark */
557         PREF_UNIT_FIFO_LEV      = 0x2c, /*  8 bit       FIFO level */
558
559         PREF_UNIT_MASK_IDX      = 0x0fff,
560 };
561 #define Y2_QADDR(q,reg)         (Y2_B8_PREF_REGS + (q) + (reg))
562
563 /* RAM Buffer Register Offsets */
564 enum {
565
566         RB_START        = 0x00,/* 32 bit        RAM Buffer Start Address */
567         RB_END  = 0x04,/* 32 bit        RAM Buffer End Address */
568         RB_WP   = 0x08,/* 32 bit        RAM Buffer Write Pointer */
569         RB_RP   = 0x0c,/* 32 bit        RAM Buffer Read Pointer */
570         RB_RX_UTPP      = 0x10,/* 32 bit        Rx Upper Threshold, Pause Packet */
571         RB_RX_LTPP      = 0x14,/* 32 bit        Rx Lower Threshold, Pause Packet */
572         RB_RX_UTHP      = 0x18,/* 32 bit        Rx Upper Threshold, High Prio */
573         RB_RX_LTHP      = 0x1c,/* 32 bit        Rx Lower Threshold, High Prio */
574         /* 0x10 - 0x1f: reserved at Tx RAM Buffer Registers */
575         RB_PC   = 0x20,/* 32 bit        RAM Buffer Packet Counter */
576         RB_LEV  = 0x24,/* 32 bit        RAM Buffer Level Register */
577         RB_CTRL = 0x28,/* 32 bit        RAM Buffer Control Register */
578         RB_TST1 = 0x29,/*  8 bit        RAM Buffer Test Register 1 */
579         RB_TST2 = 0x2a,/*  8 bit        RAM Buffer Test Register 2 */
580 };
581
582 /* Receive and Transmit Queues */
583 enum {
584         Q_R1    = 0x0000,       /* Receive Queue 1 */
585         Q_R2    = 0x0080,       /* Receive Queue 2 */
586         Q_XS1   = 0x0200,       /* Synchronous Transmit Queue 1 */
587         Q_XA1   = 0x0280,       /* Asynchronous Transmit Queue 1 */
588         Q_XS2   = 0x0300,       /* Synchronous Transmit Queue 2 */
589         Q_XA2   = 0x0380,       /* Asynchronous Transmit Queue 2 */
590 };
591
592 /* Different PHY Types */
593 enum {
594         PHY_ADDR_MARV   = 0,
595 };
596
597 #define RB_ADDR(offs, queue) (B16_RAM_REGS + (queue) + (offs))
598
599
600 enum {
601         LNK_SYNC_INI    = 0x0c30,/* 32 bit      Link Sync Cnt Init Value */
602         LNK_SYNC_VAL    = 0x0c34,/* 32 bit      Link Sync Cnt Current Value */
603         LNK_SYNC_CTRL   = 0x0c38,/*  8 bit      Link Sync Cnt Control Register */
604         LNK_SYNC_TST    = 0x0c39,/*  8 bit      Link Sync Cnt Test Register */
605
606         LNK_LED_REG     = 0x0c3c,/*  8 bit      Link LED Register */
607
608 /* Receive GMAC FIFO (YUKON and Yukon-2) */
609
610         RX_GMF_EA       = 0x0c40,/* 32 bit      Rx GMAC FIFO End Address */
611         RX_GMF_AF_THR   = 0x0c44,/* 32 bit      Rx GMAC FIFO Almost Full Thresh. */
612         RX_GMF_CTRL_T   = 0x0c48,/* 32 bit      Rx GMAC FIFO Control/Test */
613         RX_GMF_FL_MSK   = 0x0c4c,/* 32 bit      Rx GMAC FIFO Flush Mask */
614         RX_GMF_FL_THR   = 0x0c50,/* 32 bit      Rx GMAC FIFO Flush Threshold */
615         RX_GMF_TR_THR   = 0x0c54,/* 32 bit      Rx Truncation Threshold (Yukon-2) */
616         RX_GMF_UP_THR   = 0x0c58,/*  8 bit      Rx Upper Pause Thr (Yukon-EC_U) */
617         RX_GMF_LP_THR   = 0x0c5a,/*  8 bit      Rx Lower Pause Thr (Yukon-EC_U) */
618         RX_GMF_VLAN     = 0x0c5c,/* 32 bit      Rx VLAN Type Register (Yukon-2) */
619         RX_GMF_WP       = 0x0c60,/* 32 bit      Rx GMAC FIFO Write Pointer */
620
621         RX_GMF_WLEV     = 0x0c68,/* 32 bit      Rx GMAC FIFO Write Level */
622
623         RX_GMF_RP       = 0x0c70,/* 32 bit      Rx GMAC FIFO Read Pointer */
624
625         RX_GMF_RLEV     = 0x0c78,/* 32 bit      Rx GMAC FIFO Read Level */
626 };
627
628
629 /*      Q_BC                    32 bit  Current Byte Counter */
630
631 /* BMU Control Status Registers */
632 /*      B0_R1_CSR               32 bit  BMU Ctrl/Stat Rx Queue 1 */
633 /*      B0_R2_CSR               32 bit  BMU Ctrl/Stat Rx Queue 2 */
634 /*      B0_XA1_CSR              32 bit  BMU Ctrl/Stat Sync Tx Queue 1 */
635 /*      B0_XS1_CSR              32 bit  BMU Ctrl/Stat Async Tx Queue 1 */
636 /*      B0_XA2_CSR              32 bit  BMU Ctrl/Stat Sync Tx Queue 2 */
637 /*      B0_XS2_CSR              32 bit  BMU Ctrl/Stat Async Tx Queue 2 */
638 /*      Q_CSR                   32 bit  BMU Control/Status Register */
639
640 /* Rx BMU Control / Status Registers (Yukon-2) */
641 enum {
642         BMU_IDLE        = 1<<31, /* BMU Idle State */
643         BMU_RX_TCP_PKT  = 1<<30, /* Rx TCP Packet (when RSS Hash enabled) */
644         BMU_RX_IP_PKT   = 1<<29, /* Rx IP  Packet (when RSS Hash enabled) */
645
646         BMU_ENA_RX_RSS_HASH = 1<<15, /* Enable  Rx RSS Hash */
647         BMU_DIS_RX_RSS_HASH = 1<<14, /* Disable Rx RSS Hash */
648         BMU_ENA_RX_CHKSUM = 1<<13, /* Enable  Rx TCP/IP Checksum Check */
649         BMU_DIS_RX_CHKSUM = 1<<12, /* Disable Rx TCP/IP Checksum Check */
650         BMU_CLR_IRQ_PAR = 1<<11, /* Clear IRQ on Parity errors (Rx) */
651         BMU_CLR_IRQ_TCP = 1<<11, /* Clear IRQ on TCP segment. error (Tx) */
652         BMU_CLR_IRQ_CHK = 1<<10, /* Clear IRQ Check */
653         BMU_STOP        = 1<<9, /* Stop  Rx/Tx Queue */
654         BMU_START       = 1<<8, /* Start Rx/Tx Queue */
655         BMU_FIFO_OP_ON  = 1<<7, /* FIFO Operational On */
656         BMU_FIFO_OP_OFF = 1<<6, /* FIFO Operational Off */
657         BMU_FIFO_ENA    = 1<<5, /* Enable FIFO */
658         BMU_FIFO_RST    = 1<<4, /* Reset  FIFO */
659         BMU_OP_ON       = 1<<3, /* BMU Operational On */
660         BMU_OP_OFF      = 1<<2, /* BMU Operational Off */
661         BMU_RST_CLR     = 1<<1, /* Clear BMU Reset (Enable) */
662         BMU_RST_SET     = 1<<0, /* Set   BMU Reset */
663
664         BMU_CLR_RESET   = BMU_FIFO_RST | BMU_OP_OFF | BMU_RST_CLR,
665         BMU_OPER_INIT   = BMU_CLR_IRQ_PAR | BMU_CLR_IRQ_CHK | BMU_START |
666                           BMU_FIFO_ENA | BMU_OP_ON,
667
668         BMU_WM_DEFAULT = 0x600,
669 };
670
671 /* Tx BMU Control / Status Registers (Yukon-2) */
672                                                                 /* Bit 31: same as for Rx */
673 enum {
674         BMU_TX_IPIDINCR_ON      = 1<<13, /* Enable  IP ID Increment */
675         BMU_TX_IPIDINCR_OFF     = 1<<12, /* Disable IP ID Increment */
676         BMU_TX_CLR_IRQ_TCP      = 1<<11, /* Clear IRQ on TCP segment length mismatch */
677 };
678
679 /* Queue Prefetch Unit Offsets, use Y2_QADDR() to address (Yukon-2 only)*/
680 /* PREF_UNIT_CTRL       32 bit  Prefetch Control register */
681 enum {
682         PREF_UNIT_OP_ON         = 1<<3, /* prefetch unit operational */
683         PREF_UNIT_OP_OFF        = 1<<2, /* prefetch unit not operational */
684         PREF_UNIT_RST_CLR       = 1<<1, /* Clear Prefetch Unit Reset */
685         PREF_UNIT_RST_SET       = 1<<0, /* Set   Prefetch Unit Reset */
686 };
687
688 /* RAM Buffer Register Offsets, use RB_ADDR(Queue, Offs) to access */
689 /*      RB_START                32 bit  RAM Buffer Start Address */
690 /*      RB_END                  32 bit  RAM Buffer End Address */
691 /*      RB_WP                   32 bit  RAM Buffer Write Pointer */
692 /*      RB_RP                   32 bit  RAM Buffer Read Pointer */
693 /*      RB_RX_UTPP              32 bit  Rx Upper Threshold, Pause Pack */
694 /*      RB_RX_LTPP              32 bit  Rx Lower Threshold, Pause Pack */
695 /*      RB_RX_UTHP              32 bit  Rx Upper Threshold, High Prio */
696 /*      RB_RX_LTHP              32 bit  Rx Lower Threshold, High Prio */
697 /*      RB_PC                   32 bit  RAM Buffer Packet Counter */
698 /*      RB_LEV                  32 bit  RAM Buffer Level Register */
699
700 #define RB_MSK  0x0007ffff      /* Bit 18.. 0:  RAM Buffer Pointer Bits */
701 /*      RB_TST2                  8 bit  RAM Buffer Test Register 2 */
702 /*      RB_TST1                  8 bit  RAM Buffer Test Register 1 */
703
704 /*      RB_CTRL                  8 bit  RAM Buffer Control Register */
705 enum {
706         RB_ENA_STFWD    = 1<<5, /* Enable  Store & Forward */
707         RB_DIS_STFWD    = 1<<4, /* Disable Store & Forward */
708         RB_ENA_OP_MD    = 1<<3, /* Enable  Operation Mode */
709         RB_DIS_OP_MD    = 1<<2, /* Disable Operation Mode */
710         RB_RST_CLR      = 1<<1, /* Clear RAM Buf STM Reset */
711         RB_RST_SET      = 1<<0, /* Set   RAM Buf STM Reset */
712 };
713
714
715 /* Transmit GMAC FIFO (YUKON only) */
716 enum {
717         TX_GMF_EA       = 0x0d40,/* 32 bit      Tx GMAC FIFO End Address */
718         TX_GMF_AE_THR   = 0x0d44,/* 32 bit      Tx GMAC FIFO Almost Empty Thresh.*/
719         TX_GMF_CTRL_T   = 0x0d48,/* 32 bit      Tx GMAC FIFO Control/Test */
720
721         TX_GMF_WP       = 0x0d60,/* 32 bit      Tx GMAC FIFO Write Pointer */
722         TX_GMF_WSP      = 0x0d64,/* 32 bit      Tx GMAC FIFO Write Shadow Ptr. */
723         TX_GMF_WLEV     = 0x0d68,/* 32 bit      Tx GMAC FIFO Write Level */
724
725         TX_GMF_RP       = 0x0d70,/* 32 bit      Tx GMAC FIFO Read Pointer */
726         TX_GMF_RSTP     = 0x0d74,/* 32 bit      Tx GMAC FIFO Restart Pointer */
727         TX_GMF_RLEV     = 0x0d78,/* 32 bit      Tx GMAC FIFO Read Level */
728 };
729
730 /* Descriptor Poll Timer Registers */
731 enum {
732         B28_DPT_INI     = 0x0e00,/* 24 bit      Descriptor Poll Timer Init Val */
733         B28_DPT_VAL     = 0x0e04,/* 24 bit      Descriptor Poll Timer Curr Val */
734         B28_DPT_CTRL    = 0x0e08,/*  8 bit      Descriptor Poll Timer Ctrl Reg */
735
736         B28_DPT_TST     = 0x0e0a,/*  8 bit      Descriptor Poll Timer Test Reg */
737 };
738
739 /* Time Stamp Timer Registers (YUKON only) */
740 enum {
741         GMAC_TI_ST_VAL  = 0x0e14,/* 32 bit      Time Stamp Timer Curr Val */
742         GMAC_TI_ST_CTRL = 0x0e18,/*  8 bit      Time Stamp Timer Ctrl Reg */
743         GMAC_TI_ST_TST  = 0x0e1a,/*  8 bit      Time Stamp Timer Test Reg */
744 };
745
746 /* Polling Unit Registers (Yukon-2 only) */
747 enum {
748         POLL_CTRL       = 0x0e20, /* 32 bit     Polling Unit Control Reg */
749         POLL_LAST_IDX   = 0x0e24,/* 16 bit      Polling Unit List Last Index */
750
751         POLL_LIST_ADDR_LO= 0x0e28,/* 32 bit     Poll. List Start Addr (low) */
752         POLL_LIST_ADDR_HI= 0x0e2c,/* 32 bit     Poll. List Start Addr (high) */
753 };
754
755 /* ASF Subsystem Registers (Yukon-2 only) */
756 enum {
757         B28_Y2_SMB_CONFIG  = 0x0e40,/* 32 bit   ASF SMBus Config Register */
758         B28_Y2_SMB_CSD_REG = 0x0e44,/* 32 bit   ASF SMB Control/Status/Data */
759         B28_Y2_ASF_IRQ_V_BASE=0x0e60,/* 32 bit  ASF IRQ Vector Base */
760
761         B28_Y2_ASF_STAT_CMD= 0x0e68,/* 32 bit   ASF Status and Command Reg */
762         B28_Y2_ASF_HOST_COM= 0x0e6c,/* 32 bit   ASF Host Communication Reg */
763         B28_Y2_DATA_REG_1  = 0x0e70,/* 32 bit   ASF/Host Data Register 1 */
764         B28_Y2_DATA_REG_2  = 0x0e74,/* 32 bit   ASF/Host Data Register 2 */
765         B28_Y2_DATA_REG_3  = 0x0e78,/* 32 bit   ASF/Host Data Register 3 */
766         B28_Y2_DATA_REG_4  = 0x0e7c,/* 32 bit   ASF/Host Data Register 4 */
767 };
768
769 /* Status BMU Registers (Yukon-2 only)*/
770 enum {
771         STAT_CTRL       = 0x0e80,/* 32 bit      Status BMU Control Reg */
772         STAT_LAST_IDX   = 0x0e84,/* 16 bit      Status BMU Last Index */
773
774         STAT_LIST_ADDR_LO= 0x0e88,/* 32 bit     Status List Start Addr (low) */
775         STAT_LIST_ADDR_HI= 0x0e8c,/* 32 bit     Status List Start Addr (high) */
776         STAT_TXA1_RIDX  = 0x0e90,/* 16 bit      Status TxA1 Report Index Reg */
777         STAT_TXS1_RIDX  = 0x0e92,/* 16 bit      Status TxS1 Report Index Reg */
778         STAT_TXA2_RIDX  = 0x0e94,/* 16 bit      Status TxA2 Report Index Reg */
779         STAT_TXS2_RIDX  = 0x0e96,/* 16 bit      Status TxS2 Report Index Reg */
780         STAT_TX_IDX_TH  = 0x0e98,/* 16 bit      Status Tx Index Threshold Reg */
781         STAT_PUT_IDX    = 0x0e9c,/* 16 bit      Status Put Index Reg */
782
783 /* FIFO Control/Status Registers (Yukon-2 only)*/
784         STAT_FIFO_WP    = 0x0ea0,/*  8 bit      Status FIFO Write Pointer Reg */
785         STAT_FIFO_RP    = 0x0ea4,/*  8 bit      Status FIFO Read Pointer Reg */
786         STAT_FIFO_RSP   = 0x0ea6,/*  8 bit      Status FIFO Read Shadow Ptr */
787         STAT_FIFO_LEVEL = 0x0ea8,/*  8 bit      Status FIFO Level Reg */
788         STAT_FIFO_SHLVL = 0x0eaa,/*  8 bit      Status FIFO Shadow Level Reg */
789         STAT_FIFO_WM    = 0x0eac,/*  8 bit      Status FIFO Watermark Reg */
790         STAT_FIFO_ISR_WM= 0x0ead,/*  8 bit      Status FIFO ISR Watermark Reg */
791
792 /* Level and ISR Timer Registers (Yukon-2 only)*/
793         STAT_LEV_TIMER_INI= 0x0eb0,/* 32 bit    Level Timer Init. Value Reg */
794         STAT_LEV_TIMER_CNT= 0x0eb4,/* 32 bit    Level Timer Counter Reg */
795         STAT_LEV_TIMER_CTRL= 0x0eb8,/*  8 bit   Level Timer Control Reg */
796         STAT_LEV_TIMER_TEST= 0x0eb9,/*  8 bit   Level Timer Test Reg */
797         STAT_TX_TIMER_INI  = 0x0ec0,/* 32 bit   Tx Timer Init. Value Reg */
798         STAT_TX_TIMER_CNT  = 0x0ec4,/* 32 bit   Tx Timer Counter Reg */
799         STAT_TX_TIMER_CTRL = 0x0ec8,/*  8 bit   Tx Timer Control Reg */
800         STAT_TX_TIMER_TEST = 0x0ec9,/*  8 bit   Tx Timer Test Reg */
801         STAT_ISR_TIMER_INI = 0x0ed0,/* 32 bit   ISR Timer Init. Value Reg */
802         STAT_ISR_TIMER_CNT = 0x0ed4,/* 32 bit   ISR Timer Counter Reg */
803         STAT_ISR_TIMER_CTRL= 0x0ed8,/*  8 bit   ISR Timer Control Reg */
804         STAT_ISR_TIMER_TEST= 0x0ed9,/*  8 bit   ISR Timer Test Reg */
805 };
806
807 enum {
808         LINKLED_OFF          = 0x01,
809         LINKLED_ON           = 0x02,
810         LINKLED_LINKSYNC_OFF = 0x04,
811         LINKLED_LINKSYNC_ON  = 0x08,
812         LINKLED_BLINK_OFF    = 0x10,
813         LINKLED_BLINK_ON     = 0x20,
814 };
815
816 /* GMAC and GPHY Control Registers (YUKON only) */
817 enum {
818         GMAC_CTRL       = 0x0f00,/* 32 bit      GMAC Control Reg */
819         GPHY_CTRL       = 0x0f04,/* 32 bit      GPHY Control Reg */
820         GMAC_IRQ_SRC    = 0x0f08,/*  8 bit      GMAC Interrupt Source Reg */
821         GMAC_IRQ_MSK    = 0x0f0c,/*  8 bit      GMAC Interrupt Mask Reg */
822         GMAC_LINK_CTRL  = 0x0f10,/* 16 bit      Link Control Reg */
823
824 /* Wake-up Frame Pattern Match Control Registers (YUKON only) */
825
826         WOL_REG_OFFS    = 0x20,/* HW-Bug: Address is + 0x20 against spec. */
827
828         WOL_CTRL_STAT   = 0x0f20,/* 16 bit      WOL Control/Status Reg */
829         WOL_MATCH_CTL   = 0x0f22,/*  8 bit      WOL Match Control Reg */
830         WOL_MATCH_RES   = 0x0f23,/*  8 bit      WOL Match Result Reg */
831         WOL_MAC_ADDR    = 0x0f24,/* 32 bit      WOL MAC Address */
832         WOL_PATT_PME    = 0x0f2a,/*  8 bit      WOL PME Match Enable (Yukon-2) */
833         WOL_PATT_ASFM   = 0x0f2b,/*  8 bit      WOL ASF Match Enable (Yukon-2) */
834         WOL_PATT_RPTR   = 0x0f2c,/*  8 bit      WOL Pattern Read Pointer */
835
836 /* WOL Pattern Length Registers (YUKON only) */
837
838         WOL_PATT_LEN_LO = 0x0f30,/* 32 bit      WOL Pattern Length 3..0 */
839         WOL_PATT_LEN_HI = 0x0f34,/* 24 bit      WOL Pattern Length 6..4 */
840
841 /* WOL Pattern Counter Registers (YUKON only) */
842
843
844         WOL_PATT_CNT_0  = 0x0f38,/* 32 bit      WOL Pattern Counter 3..0 */
845         WOL_PATT_CNT_4  = 0x0f3c,/* 24 bit      WOL Pattern Counter 6..4 */
846 };
847
848 enum {
849         WOL_PATT_RAM_1  = 0x1000,/*  WOL Pattern RAM Link 1 */
850         WOL_PATT_RAM_2  = 0x1400,/*  WOL Pattern RAM Link 2 */
851 };
852
853 enum {
854         BASE_GMAC_1     = 0x2800,/* GMAC 1 registers */
855         BASE_GMAC_2     = 0x3800,/* GMAC 2 registers */
856 };
857
858 /*
859  * Marvel-PHY Registers, indirect addressed over GMAC
860  */
861 enum {
862         PHY_MARV_CTRL           = 0x00,/* 16 bit r/w    PHY Control Register */
863         PHY_MARV_STAT           = 0x01,/* 16 bit r/o    PHY Status Register */
864         PHY_MARV_ID0            = 0x02,/* 16 bit r/o    PHY ID0 Register */
865         PHY_MARV_ID1            = 0x03,/* 16 bit r/o    PHY ID1 Register */
866         PHY_MARV_AUNE_ADV       = 0x04,/* 16 bit r/w    Auto-Neg. Advertisement */
867         PHY_MARV_AUNE_LP        = 0x05,/* 16 bit r/o    Link Part Ability Reg */
868         PHY_MARV_AUNE_EXP       = 0x06,/* 16 bit r/o    Auto-Neg. Expansion Reg */
869         PHY_MARV_NEPG           = 0x07,/* 16 bit r/w    Next Page Register */
870         PHY_MARV_NEPG_LP        = 0x08,/* 16 bit r/o    Next Page Link Partner */
871         /* Marvel-specific registers */
872         PHY_MARV_1000T_CTRL     = 0x09,/* 16 bit r/w    1000Base-T Control Reg */
873         PHY_MARV_1000T_STAT     = 0x0a,/* 16 bit r/o    1000Base-T Status Reg */
874         PHY_MARV_EXT_STAT       = 0x0f,/* 16 bit r/o    Extended Status Reg */
875         PHY_MARV_PHY_CTRL       = 0x10,/* 16 bit r/w    PHY Specific Ctrl Reg */
876         PHY_MARV_PHY_STAT       = 0x11,/* 16 bit r/o    PHY Specific Stat Reg */
877         PHY_MARV_INT_MASK       = 0x12,/* 16 bit r/w    Interrupt Mask Reg */
878         PHY_MARV_INT_STAT       = 0x13,/* 16 bit r/o    Interrupt Status Reg */
879         PHY_MARV_EXT_CTRL       = 0x14,/* 16 bit r/w    Ext. PHY Specific Ctrl */
880         PHY_MARV_RXE_CNT        = 0x15,/* 16 bit r/w    Receive Error Counter */
881         PHY_MARV_EXT_ADR        = 0x16,/* 16 bit r/w    Ext. Ad. for Cable Diag. */
882         PHY_MARV_PORT_IRQ       = 0x17,/* 16 bit r/o    Port 0 IRQ (88E1111 only) */
883         PHY_MARV_LED_CTRL       = 0x18,/* 16 bit r/w    LED Control Reg */
884         PHY_MARV_LED_OVER       = 0x19,/* 16 bit r/w    Manual LED Override Reg */
885         PHY_MARV_EXT_CTRL_2     = 0x1a,/* 16 bit r/w    Ext. PHY Specific Ctrl 2 */
886         PHY_MARV_EXT_P_STAT     = 0x1b,/* 16 bit r/w    Ext. PHY Spec. Stat Reg */
887         PHY_MARV_CABLE_DIAG     = 0x1c,/* 16 bit r/o    Cable Diagnostic Reg */
888         PHY_MARV_PAGE_ADDR      = 0x1d,/* 16 bit r/w    Extended Page Address Reg */
889         PHY_MARV_PAGE_DATA      = 0x1e,/* 16 bit r/w    Extended Page Data Reg */
890
891 /* for 10/100 Fast Ethernet PHY (88E3082 only) */
892         PHY_MARV_FE_LED_PAR     = 0x16,/* 16 bit r/w    LED Parallel Select Reg. */
893         PHY_MARV_FE_LED_SER     = 0x17,/* 16 bit r/w    LED Stream Select S. LED */
894         PHY_MARV_FE_VCT_TX      = 0x1a,/* 16 bit r/w    VCT Reg. for TXP/N Pins */
895         PHY_MARV_FE_VCT_RX      = 0x1b,/* 16 bit r/o    VCT Reg. for RXP/N Pins */
896         PHY_MARV_FE_SPEC_2      = 0x1c,/* 16 bit r/w    Specific Control Reg. 2 */
897 };
898
899 enum {
900         PHY_CT_RESET    = 1<<15, /* Bit 15: (sc)        clear all PHY related regs */
901         PHY_CT_LOOP     = 1<<14, /* Bit 14:     enable Loopback over PHY */
902         PHY_CT_SPS_LSB  = 1<<13, /* Bit 13:     Speed select, lower bit */
903         PHY_CT_ANE      = 1<<12, /* Bit 12:     Auto-Negotiation Enabled */
904         PHY_CT_PDOWN    = 1<<11, /* Bit 11:     Power Down Mode */
905         PHY_CT_ISOL     = 1<<10, /* Bit 10:     Isolate Mode */
906         PHY_CT_RE_CFG   = 1<<9, /* Bit  9:      (sc) Restart Auto-Negotiation */
907         PHY_CT_DUP_MD   = 1<<8, /* Bit  8:      Duplex Mode */
908         PHY_CT_COL_TST  = 1<<7, /* Bit  7:      Collision Test enabled */
909         PHY_CT_SPS_MSB  = 1<<6, /* Bit  6:      Speed select, upper bit */
910 };
911
912 enum {
913         PHY_CT_SP1000   = PHY_CT_SPS_MSB, /* enable speed of 1000 Mbps */
914         PHY_CT_SP100    = PHY_CT_SPS_LSB, /* enable speed of  100 Mbps */
915         PHY_CT_SP10     = 0,              /* enable speed of   10 Mbps */
916 };
917
918 enum {
919         PHY_ST_EXT_ST   = 1<<8, /* Bit  8:      Extended Status Present */
920
921         PHY_ST_PRE_SUP  = 1<<6, /* Bit  6:      Preamble Suppression */
922         PHY_ST_AN_OVER  = 1<<5, /* Bit  5:      Auto-Negotiation Over */
923         PHY_ST_REM_FLT  = 1<<4, /* Bit  4:      Remote Fault Condition Occured */
924         PHY_ST_AN_CAP   = 1<<3, /* Bit  3:      Auto-Negotiation Capability */
925         PHY_ST_LSYNC    = 1<<2, /* Bit  2:      Link Synchronized */
926         PHY_ST_JAB_DET  = 1<<1, /* Bit  1:      Jabber Detected */
927         PHY_ST_EXT_REG  = 1<<0, /* Bit  0:      Extended Register available */
928 };
929
930 enum {
931         PHY_I1_OUI_MSK  = 0x3f<<10, /* Bit 15..10:      Organization Unique ID */
932         PHY_I1_MOD_NUM  = 0x3f<<4, /* Bit  9.. 4:       Model Number */
933         PHY_I1_REV_MSK  = 0xf, /* Bit  3.. 0:   Revision Number */
934 };
935
936 /* different Marvell PHY Ids */
937 enum {
938         PHY_MARV_ID0_VAL= 0x0141, /* Marvell Unique Identifier */
939
940         PHY_BCOM_ID1_A1 = 0x6041,
941         PHY_BCOM_ID1_B2 = 0x6043,
942         PHY_BCOM_ID1_C0 = 0x6044,
943         PHY_BCOM_ID1_C5 = 0x6047,
944
945         PHY_MARV_ID1_B0 = 0x0C23, /* Yukon      (PHY 88E1011) */
946         PHY_MARV_ID1_B2 = 0x0C25, /* Yukon-Plus (PHY 88E1011) */
947         PHY_MARV_ID1_C2 = 0x0CC2, /* Yukon-EC   (PHY 88E1111) */
948         PHY_MARV_ID1_Y2 = 0x0C91, /* Yukon-2    (PHY 88E1112) */
949         PHY_MARV_ID1_FE = 0x0C83, /* Yukon-FE   (PHY 88E3082 Rev.A1) */
950         PHY_MARV_ID1_ECU= 0x0CB0, /* Yukon-ECU  (PHY 88E1149 Rev.B2?) */
951 };
952
953 /* Advertisement register bits */
954 enum {
955         PHY_AN_NXT_PG   = 1<<15, /* Bit 15:     Request Next Page */
956         PHY_AN_ACK      = 1<<14, /* Bit 14:     (ro) Acknowledge Received */
957         PHY_AN_RF       = 1<<13, /* Bit 13:     Remote Fault Bits */
958
959         PHY_AN_PAUSE_ASYM = 1<<11,/* Bit 11:    Try for asymmetric */
960         PHY_AN_PAUSE_CAP = 1<<10, /* Bit 10:    Try for pause */
961         PHY_AN_100BASE4 = 1<<9, /* Bit 9:       Try for 100mbps 4k packets */
962         PHY_AN_100FULL  = 1<<8, /* Bit 8:       Try for 100mbps full-duplex */
963         PHY_AN_100HALF  = 1<<7, /* Bit 7:       Try for 100mbps half-duplex */
964         PHY_AN_10FULL   = 1<<6, /* Bit 6:       Try for 10mbps full-duplex */
965         PHY_AN_10HALF   = 1<<5, /* Bit 5:       Try for 10mbps half-duplex */
966         PHY_AN_CSMA     = 1<<0, /* Bit 0:       Only selector supported */
967         PHY_AN_SEL      = 0x1f, /* Bit 4..0:    Selector Field, 00001=Ethernet*/
968         PHY_AN_FULL     = PHY_AN_100FULL | PHY_AN_10FULL | PHY_AN_CSMA,
969         PHY_AN_ALL      = PHY_AN_10HALF | PHY_AN_10FULL |
970                           PHY_AN_100HALF | PHY_AN_100FULL,
971 };
972
973 /*****  PHY_BCOM_1000T_STAT     16 bit r/o      1000Base-T Status Reg *****/
974 /*****  PHY_MARV_1000T_STAT     16 bit r/o      1000Base-T Status Reg *****/
975 enum {
976         PHY_B_1000S_MSF = 1<<15, /* Bit 15:     Master/Slave Fault */
977         PHY_B_1000S_MSR = 1<<14, /* Bit 14:     Master/Slave Result */
978         PHY_B_1000S_LRS = 1<<13, /* Bit 13:     Local Receiver Status */
979         PHY_B_1000S_RRS = 1<<12, /* Bit 12:     Remote Receiver Status */
980         PHY_B_1000S_LP_FD       = 1<<11, /* Bit 11:     Link Partner can FD */
981         PHY_B_1000S_LP_HD       = 1<<10, /* Bit 10:     Link Partner can HD */
982                                                                         /* Bit  9..8:   reserved */
983         PHY_B_1000S_IEC = 0xff, /* Bit  7..0:   Idle Error Count */
984 };
985
986 /** Marvell-Specific */
987 enum {
988         PHY_M_AN_NXT_PG = 1<<15, /* Request Next Page */
989         PHY_M_AN_ACK    = 1<<14, /* (ro)        Acknowledge Received */
990         PHY_M_AN_RF     = 1<<13, /* Remote Fault */
991
992         PHY_M_AN_ASP    = 1<<11, /* Asymmetric Pause */
993         PHY_M_AN_PC     = 1<<10, /* MAC Pause implemented */
994         PHY_M_AN_100_T4 = 1<<9, /* Not cap. 100Base-T4 (always 0) */
995         PHY_M_AN_100_FD = 1<<8, /* Advertise 100Base-TX Full Duplex */
996         PHY_M_AN_100_HD = 1<<7, /* Advertise 100Base-TX Half Duplex */
997         PHY_M_AN_10_FD  = 1<<6, /* Advertise 10Base-TX Full Duplex */
998         PHY_M_AN_10_HD  = 1<<5, /* Advertise 10Base-TX Half Duplex */
999         PHY_M_AN_SEL_MSK =0x1f<<4,      /* Bit  4.. 0: Selector Field Mask */
1000 };
1001
1002 /* special defines for FIBER (88E1011S only) */
1003 enum {
1004         PHY_M_AN_ASP_X  = 1<<8, /* Asymmetric Pause */
1005         PHY_M_AN_PC_X   = 1<<7, /* MAC Pause implemented */
1006         PHY_M_AN_1000X_AHD      = 1<<6, /* Advertise 10000Base-X Half Duplex */
1007         PHY_M_AN_1000X_AFD      = 1<<5, /* Advertise 10000Base-X Full Duplex */
1008 };
1009
1010 /* Pause Bits (PHY_M_AN_ASP_X and PHY_M_AN_PC_X) encoding */
1011 enum {
1012         PHY_M_P_NO_PAUSE_X      = 0<<7,/* Bit  8.. 7:   no Pause Mode */
1013         PHY_M_P_SYM_MD_X        = 1<<7, /* Bit  8.. 7:  symmetric Pause Mode */
1014         PHY_M_P_ASYM_MD_X       = 2<<7,/* Bit  8.. 7:   asymmetric Pause Mode */
1015         PHY_M_P_BOTH_MD_X       = 3<<7,/* Bit  8.. 7:   both Pause Mode */
1016 };
1017
1018 /*****  PHY_MARV_1000T_CTRL     16 bit r/w      1000Base-T Control Reg *****/
1019 enum {
1020         PHY_M_1000C_TEST        = 7<<13,/* Bit 15..13:  Test Modes */
1021         PHY_M_1000C_MSE = 1<<12, /* Manual Master/Slave Enable */
1022         PHY_M_1000C_MSC = 1<<11, /* M/S Configuration (1=Master) */
1023         PHY_M_1000C_MPD = 1<<10, /* Multi-Port Device */
1024         PHY_M_1000C_AFD = 1<<9, /* Advertise Full Duplex */
1025         PHY_M_1000C_AHD = 1<<8, /* Advertise Half Duplex */
1026 };
1027
1028 /*****  PHY_MARV_PHY_CTRL       16 bit r/w      PHY Specific Ctrl Reg *****/
1029 enum {
1030         PHY_M_PC_TX_FFD_MSK     = 3<<14,/* Bit 15..14: Tx FIFO Depth Mask */
1031         PHY_M_PC_RX_FFD_MSK     = 3<<12,/* Bit 13..12: Rx FIFO Depth Mask */
1032         PHY_M_PC_ASS_CRS_TX     = 1<<11, /* Assert CRS on Transmit */
1033         PHY_M_PC_FL_GOOD        = 1<<10, /* Force Link Good */
1034         PHY_M_PC_EN_DET_MSK     = 3<<8,/* Bit  9.. 8: Energy Detect Mask */
1035         PHY_M_PC_ENA_EXT_D      = 1<<7, /* Enable Ext. Distance (10BT) */
1036         PHY_M_PC_MDIX_MSK       = 3<<5,/* Bit  6.. 5: MDI/MDIX Config. Mask */
1037         PHY_M_PC_DIS_125CLK     = 1<<4, /* Disable 125 CLK */
1038         PHY_M_PC_MAC_POW_UP     = 1<<3, /* MAC Power up */
1039         PHY_M_PC_SQE_T_ENA      = 1<<2, /* SQE Test Enabled */
1040         PHY_M_PC_POL_R_DIS      = 1<<1, /* Polarity Reversal Disabled */
1041         PHY_M_PC_DIS_JABBER     = 1<<0, /* Disable Jabber */
1042 };
1043
1044 enum {
1045         PHY_M_PC_EN_DET         = 2<<8, /* Energy Detect (Mode 1) */
1046         PHY_M_PC_EN_DET_PLUS    = 3<<8, /* Energy Detect Plus (Mode 2) */
1047 };
1048
1049 #define PHY_M_PC_MDI_XMODE(x)   (((x)<<5) & PHY_M_PC_MDIX_MSK)
1050
1051 enum {
1052         PHY_M_PC_MAN_MDI        = 0, /* 00 = Manual MDI configuration */
1053         PHY_M_PC_MAN_MDIX       = 1, /* 01 = Manual MDIX configuration */
1054         PHY_M_PC_ENA_AUTO       = 3, /* 11 = Enable Automatic Crossover */
1055 };
1056
1057 /* for 10/100 Fast Ethernet PHY (88E3082 only) */
1058 enum {
1059         PHY_M_PC_ENA_DTE_DT     = 1<<15, /* Enable Data Terminal Equ. (DTE) Detect */
1060         PHY_M_PC_ENA_ENE_DT     = 1<<14, /* Enable Energy Detect (sense & pulse) */
1061         PHY_M_PC_DIS_NLP_CK     = 1<<13, /* Disable Normal Link Puls (NLP) Check */
1062         PHY_M_PC_ENA_LIP_NP     = 1<<12, /* Enable Link Partner Next Page Reg. */
1063         PHY_M_PC_DIS_NLP_GN     = 1<<11, /* Disable Normal Link Puls Generation */
1064
1065         PHY_M_PC_DIS_SCRAMB     = 1<<9, /* Disable Scrambler */
1066         PHY_M_PC_DIS_FEFI       = 1<<8, /* Disable Far End Fault Indic. (FEFI) */
1067
1068         PHY_M_PC_SH_TP_SEL      = 1<<6, /* Shielded Twisted Pair Select */
1069         PHY_M_PC_RX_FD_MSK      = 3<<2,/* Bit  3.. 2: Rx FIFO Depth Mask */
1070 };
1071
1072 /*****  PHY_MARV_PHY_STAT       16 bit r/o      PHY Specific Status Reg *****/
1073 enum {
1074         PHY_M_PS_SPEED_MSK      = 3<<14, /* Bit 15..14: Speed Mask */
1075         PHY_M_PS_SPEED_1000     = 1<<15, /*             10 = 1000 Mbps */
1076         PHY_M_PS_SPEED_100      = 1<<14, /*             01 =  100 Mbps */
1077         PHY_M_PS_SPEED_10       = 0,     /*             00 =   10 Mbps */
1078         PHY_M_PS_FULL_DUP       = 1<<13, /* Full Duplex */
1079         PHY_M_PS_PAGE_REC       = 1<<12, /* Page Received */
1080         PHY_M_PS_SPDUP_RES      = 1<<11, /* Speed & Duplex Resolved */
1081         PHY_M_PS_LINK_UP        = 1<<10, /* Link Up */
1082         PHY_M_PS_CABLE_MSK      = 7<<7,  /* Bit  9.. 7: Cable Length Mask */
1083         PHY_M_PS_MDI_X_STAT     = 1<<6,  /* MDI Crossover Stat (1=MDIX) */
1084         PHY_M_PS_DOWNS_STAT     = 1<<5,  /* Downshift Status (1=downsh.) */
1085         PHY_M_PS_ENDET_STAT     = 1<<4,  /* Energy Detect Status (1=act) */
1086         PHY_M_PS_TX_P_EN        = 1<<3,  /* Tx Pause Enabled */
1087         PHY_M_PS_RX_P_EN        = 1<<2,  /* Rx Pause Enabled */
1088         PHY_M_PS_POL_REV        = 1<<1,  /* Polarity Reversed */
1089         PHY_M_PS_JABBER         = 1<<0,  /* Jabber */
1090 };
1091
1092 #define PHY_M_PS_PAUSE_MSK      (PHY_M_PS_TX_P_EN | PHY_M_PS_RX_P_EN)
1093
1094 /* for 10/100 Fast Ethernet PHY (88E3082 only) */
1095 enum {
1096         PHY_M_PS_DTE_DETECT     = 1<<15, /* Data Terminal Equipment (DTE) Detected */
1097         PHY_M_PS_RES_SPEED      = 1<<14, /* Resolved Speed (1=100 Mbps, 0=10 Mbps */
1098 };
1099
1100 enum {
1101         PHY_M_IS_AN_ERROR       = 1<<15, /* Auto-Negotiation Error */
1102         PHY_M_IS_LSP_CHANGE     = 1<<14, /* Link Speed Changed */
1103         PHY_M_IS_DUP_CHANGE     = 1<<13, /* Duplex Mode Changed */
1104         PHY_M_IS_AN_PR          = 1<<12, /* Page Received */
1105         PHY_M_IS_AN_COMPL       = 1<<11, /* Auto-Negotiation Completed */
1106         PHY_M_IS_LST_CHANGE     = 1<<10, /* Link Status Changed */
1107         PHY_M_IS_SYMB_ERROR     = 1<<9, /* Symbol Error */
1108         PHY_M_IS_FALSE_CARR     = 1<<8, /* False Carrier */
1109         PHY_M_IS_FIFO_ERROR     = 1<<7, /* FIFO Overflow/Underrun Error */
1110         PHY_M_IS_MDI_CHANGE     = 1<<6, /* MDI Crossover Changed */
1111         PHY_M_IS_DOWNSH_DET     = 1<<5, /* Downshift Detected */
1112         PHY_M_IS_END_CHANGE     = 1<<4, /* Energy Detect Changed */
1113
1114         PHY_M_IS_DTE_CHANGE     = 1<<2, /* DTE Power Det. Status Changed */
1115         PHY_M_IS_POL_CHANGE     = 1<<1, /* Polarity Changed */
1116         PHY_M_IS_JABBER         = 1<<0, /* Jabber */
1117
1118         PHY_M_DEF_MSK           = PHY_M_IS_LSP_CHANGE | PHY_M_IS_LST_CHANGE
1119                                  | PHY_M_IS_FIFO_ERROR,
1120         PHY_M_AN_MSK           = PHY_M_IS_AN_ERROR | PHY_M_IS_AN_COMPL,
1121 };
1122
1123
1124 /*****  PHY_MARV_EXT_CTRL       16 bit r/w      Ext. PHY Specific Ctrl *****/
1125 enum {
1126         PHY_M_EC_ENA_BC_EXT = 1<<15, /* Enable Block Carr. Ext. (88E1111 only) */
1127         PHY_M_EC_ENA_LIN_LB = 1<<14, /* Enable Line Loopback (88E1111 only) */
1128
1129         PHY_M_EC_DIS_LINK_P = 1<<12, /* Disable Link Pulses (88E1111 only) */
1130         PHY_M_EC_M_DSC_MSK  = 3<<10, /* Bit 11..10:     Master Downshift Counter */
1131                                         /* (88E1011 only) */
1132         PHY_M_EC_S_DSC_MSK  = 3<<8,/* Bit  9.. 8:       Slave  Downshift Counter */
1133                                        /* (88E1011 only) */
1134         PHY_M_EC_M_DSC_MSK2 = 7<<9,/* Bit 11.. 9:       Master Downshift Counter */
1135                                         /* (88E1111 only) */
1136         PHY_M_EC_DOWN_S_ENA = 1<<8, /* Downshift Enable (88E1111 only) */
1137                                         /* !!! Errata in spec. (1 = disable) */
1138         PHY_M_EC_RX_TIM_CT  = 1<<7, /* RGMII Rx Timing Control*/
1139         PHY_M_EC_MAC_S_MSK  = 7<<4,/* Bit  6.. 4:       Def. MAC interface speed */
1140         PHY_M_EC_FIB_AN_ENA = 1<<3, /* Fiber Auto-Neg. Enable (88E1011S only) */
1141         PHY_M_EC_DTE_D_ENA  = 1<<2, /* DTE Detect Enable (88E1111 only) */
1142         PHY_M_EC_TX_TIM_CT  = 1<<1, /* RGMII Tx Timing Control */
1143         PHY_M_EC_TRANS_DIS  = 1<<0, /* Transmitter Disable (88E1111 only) */};
1144
1145 #define PHY_M_EC_M_DSC(x)       ((x)<<10 & PHY_M_EC_M_DSC_MSK)
1146                                         /* 00=1x; 01=2x; 10=3x; 11=4x */
1147 #define PHY_M_EC_S_DSC(x)       ((x)<<8 & PHY_M_EC_S_DSC_MSK)
1148                                         /* 00=dis; 01=1x; 10=2x; 11=3x */
1149 #define PHY_M_EC_DSC_2(x)       ((x)<<9 & PHY_M_EC_M_DSC_MSK2)
1150                                         /* 000=1x; 001=2x; 010=3x; 011=4x */
1151 #define PHY_M_EC_MAC_S(x)       ((x)<<4 & PHY_M_EC_MAC_S_MSK)
1152                                         /* 01X=0; 110=2.5; 111=25 (MHz) */
1153
1154 /* for Yukon-2 Gigabit Ethernet PHY (88E1112 only) */
1155 enum {
1156         PHY_M_PC_DIS_LINK_Pa    = 1<<15,/* Disable Link Pulses */
1157         PHY_M_PC_DSC_MSK        = 7<<12,/* Bit 14..12:  Downshift Counter */
1158         PHY_M_PC_DOWN_S_ENA     = 1<<11,/* Downshift Enable */
1159 };
1160 /* !!! Errata in spec. (1 = disable) */
1161
1162 #define PHY_M_PC_DSC(x)                 (((x)<<12) & PHY_M_PC_DSC_MSK)
1163                                                                                         /* 100=5x; 101=6x; 110=7x; 111=8x */
1164 enum {
1165         MAC_TX_CLK_0_MHZ        = 2,
1166         MAC_TX_CLK_2_5_MHZ      = 6,
1167         MAC_TX_CLK_25_MHZ       = 7,
1168 };
1169
1170 /*****  PHY_MARV_LED_CTRL       16 bit r/w      LED Control Reg *****/
1171 enum {
1172         PHY_M_LEDC_DIS_LED      = 1<<15, /* Disable LED */
1173         PHY_M_LEDC_PULS_MSK     = 7<<12,/* Bit 14..12: Pulse Stretch Mask */
1174         PHY_M_LEDC_F_INT        = 1<<11, /* Force Interrupt */
1175         PHY_M_LEDC_BL_R_MSK     = 7<<8,/* Bit 10.. 8: Blink Rate Mask */
1176         PHY_M_LEDC_DP_C_LSB     = 1<<7, /* Duplex Control (LSB, 88E1111 only) */
1177         PHY_M_LEDC_TX_C_LSB     = 1<<6, /* Tx Control (LSB, 88E1111 only) */
1178         PHY_M_LEDC_LK_C_MSK     = 7<<3,/* Bit  5.. 3: Link Control Mask */
1179                                         /* (88E1111 only) */
1180 };
1181
1182 enum {
1183         PHY_M_LEDC_LINK_MSK     = 3<<3,/* Bit  4.. 3: Link Control Mask */
1184                                                                         /* (88E1011 only) */
1185         PHY_M_LEDC_DP_CTRL      = 1<<2, /* Duplex Control */
1186         PHY_M_LEDC_DP_C_MSB     = 1<<2, /* Duplex Control (MSB, 88E1111 only) */
1187         PHY_M_LEDC_RX_CTRL      = 1<<1, /* Rx Activity / Link */
1188         PHY_M_LEDC_TX_CTRL      = 1<<0, /* Tx Activity / Link */
1189         PHY_M_LEDC_TX_C_MSB     = 1<<0, /* Tx Control (MSB, 88E1111 only) */
1190 };
1191
1192 #define PHY_M_LED_PULS_DUR(x)   (((x)<<12) & PHY_M_LEDC_PULS_MSK)
1193
1194 /*****  PHY_MARV_PHY_STAT (page 3)16 bit r/w    Polarity Control Reg. *****/
1195 enum {
1196         PHY_M_POLC_LS1M_MSK     = 0xf<<12, /* Bit 15..12: LOS,STAT1 Mix % Mask */
1197         PHY_M_POLC_IS0M_MSK     = 0xf<<8,  /* Bit 11.. 8: INIT,STAT0 Mix % Mask */
1198         PHY_M_POLC_LOS_MSK      = 0x3<<6,  /* Bit  7.. 6: LOS Pol. Ctrl. Mask */
1199         PHY_M_POLC_INIT_MSK     = 0x3<<4,  /* Bit  5.. 4: INIT Pol. Ctrl. Mask */
1200         PHY_M_POLC_STA1_MSK     = 0x3<<2,  /* Bit  3.. 2: STAT1 Pol. Ctrl. Mask */
1201         PHY_M_POLC_STA0_MSK     = 0x3,     /* Bit  1.. 0: STAT0 Pol. Ctrl. Mask */
1202 };
1203
1204 #define PHY_M_POLC_LS1_P_MIX(x) (((x)<<12) & PHY_M_POLC_LS1M_MSK)
1205 #define PHY_M_POLC_IS0_P_MIX(x) (((x)<<8) & PHY_M_POLC_IS0M_MSK)
1206 #define PHY_M_POLC_LOS_CTRL(x)  (((x)<<6) & PHY_M_POLC_LOS_MSK)
1207 #define PHY_M_POLC_INIT_CTRL(x) (((x)<<4) & PHY_M_POLC_INIT_MSK)
1208 #define PHY_M_POLC_STA1_CTRL(x) (((x)<<2) & PHY_M_POLC_STA1_MSK)
1209 #define PHY_M_POLC_STA0_CTRL(x) (((x)<<0) & PHY_M_POLC_STA0_MSK)
1210
1211 enum {
1212         PULS_NO_STR     = 0,/* no pulse stretching */
1213         PULS_21MS       = 1,/* 21 ms to 42 ms */
1214         PULS_42MS       = 2,/* 42 ms to 84 ms */
1215         PULS_84MS       = 3,/* 84 ms to 170 ms */
1216         PULS_170MS      = 4,/* 170 ms to 340 ms */
1217         PULS_340MS      = 5,/* 340 ms to 670 ms */
1218         PULS_670MS      = 6,/* 670 ms to 1.3 s */
1219         PULS_1300MS     = 7,/* 1.3 s to 2.7 s */
1220 };
1221
1222 #define PHY_M_LED_BLINK_RT(x)   (((x)<<8) & PHY_M_LEDC_BL_R_MSK)
1223
1224 enum {
1225         BLINK_42MS      = 0,/* 42 ms */
1226         BLINK_84MS      = 1,/* 84 ms */
1227         BLINK_170MS     = 2,/* 170 ms */
1228         BLINK_340MS     = 3,/* 340 ms */
1229         BLINK_670MS     = 4,/* 670 ms */
1230 };
1231
1232 /*****  PHY_MARV_LED_OVER       16 bit r/w      Manual LED Override Reg *****/
1233 #define PHY_M_LED_MO_SGMII(x)   ((x)<<14) /* Bit 15..14:  SGMII AN Timer */
1234                                                                                 /* Bit 13..12:  reserved */
1235 #define PHY_M_LED_MO_DUP(x)     ((x)<<10) /* Bit 11..10:  Duplex */
1236 #define PHY_M_LED_MO_10(x)      ((x)<<8) /* Bit  9.. 8:  Link 10 */
1237 #define PHY_M_LED_MO_100(x)     ((x)<<6) /* Bit  7.. 6:  Link 100 */
1238 #define PHY_M_LED_MO_1000(x)    ((x)<<4) /* Bit  5.. 4:  Link 1000 */
1239 #define PHY_M_LED_MO_RX(x)      ((x)<<2) /* Bit  3.. 2:  Rx */
1240 #define PHY_M_LED_MO_TX(x)      ((x)<<0) /* Bit  1.. 0:  Tx */
1241
1242 enum {
1243         MO_LED_NORM     = 0,
1244         MO_LED_BLINK    = 1,
1245         MO_LED_OFF      = 2,
1246         MO_LED_ON       = 3,
1247 };
1248
1249 /*****  PHY_MARV_EXT_CTRL_2     16 bit r/w      Ext. PHY Specific Ctrl 2 *****/
1250 enum {
1251         PHY_M_EC2_FI_IMPED      = 1<<6, /* Fiber Input  Impedance */
1252         PHY_M_EC2_FO_IMPED      = 1<<5, /* Fiber Output Impedance */
1253         PHY_M_EC2_FO_M_CLK      = 1<<4, /* Fiber Mode Clock Enable */
1254         PHY_M_EC2_FO_BOOST      = 1<<3, /* Fiber Output Boost */
1255         PHY_M_EC2_FO_AM_MSK     = 7,/* Bit  2.. 0:      Fiber Output Amplitude */
1256 };
1257
1258 /*****  PHY_MARV_EXT_P_STAT 16 bit r/w  Ext. PHY Specific Status *****/
1259 enum {
1260         PHY_M_FC_AUTO_SEL       = 1<<15, /* Fiber/Copper Auto Sel. Dis. */
1261         PHY_M_FC_AN_REG_ACC     = 1<<14, /* Fiber/Copper AN Reg. Access */
1262         PHY_M_FC_RESOLUTION     = 1<<13, /* Fiber/Copper Resolution */
1263         PHY_M_SER_IF_AN_BP      = 1<<12, /* Ser. IF AN Bypass Enable */
1264         PHY_M_SER_IF_BP_ST      = 1<<11, /* Ser. IF AN Bypass Status */
1265         PHY_M_IRQ_POLARITY      = 1<<10, /* IRQ polarity */
1266         PHY_M_DIS_AUT_MED       = 1<<9, /* Disable Aut. Medium Reg. Selection */
1267         /* (88E1111 only) */
1268
1269         PHY_M_UNDOC1            = 1<<7, /* undocumented bit !! */
1270         PHY_M_DTE_POW_STAT      = 1<<4, /* DTE Power Status (88E1111 only) */
1271         PHY_M_MODE_MASK = 0xf, /* Bit  3.. 0: copy of HWCFG MODE[3:0] */
1272 };
1273
1274 /* for 10/100 Fast Ethernet PHY (88E3082 only) */
1275 /*****  PHY_MARV_FE_LED_PAR             16 bit r/w      LED Parallel Select Reg. *****/
1276                                                                         /* Bit 15..12: reserved (used internally) */
1277 enum {
1278         PHY_M_FELP_LED2_MSK = 0xf<<8,   /* Bit 11.. 8: LED2 Mask (LINK) */
1279         PHY_M_FELP_LED1_MSK = 0xf<<4,   /* Bit  7.. 4: LED1 Mask (ACT) */
1280         PHY_M_FELP_LED0_MSK = 0xf, /* Bit  3.. 0: LED0 Mask (SPEED) */
1281 };
1282
1283 #define PHY_M_FELP_LED2_CTRL(x) (((x)<<8) & PHY_M_FELP_LED2_MSK)
1284 #define PHY_M_FELP_LED1_CTRL(x) (((x)<<4) & PHY_M_FELP_LED1_MSK)
1285 #define PHY_M_FELP_LED0_CTRL(x) (((x)<<0) & PHY_M_FELP_LED0_MSK)
1286
1287 enum {
1288         LED_PAR_CTRL_COLX       = 0x00,
1289         LED_PAR_CTRL_ERROR      = 0x01,
1290         LED_PAR_CTRL_DUPLEX     = 0x02,
1291         LED_PAR_CTRL_DP_COL     = 0x03,
1292         LED_PAR_CTRL_SPEED      = 0x04,
1293         LED_PAR_CTRL_LINK       = 0x05,
1294         LED_PAR_CTRL_TX         = 0x06,
1295         LED_PAR_CTRL_RX         = 0x07,
1296         LED_PAR_CTRL_ACT        = 0x08,
1297         LED_PAR_CTRL_LNK_RX     = 0x09,
1298         LED_PAR_CTRL_LNK_AC     = 0x0a,
1299         LED_PAR_CTRL_ACT_BL     = 0x0b,
1300         LED_PAR_CTRL_TX_BL      = 0x0c,
1301         LED_PAR_CTRL_RX_BL      = 0x0d,
1302         LED_PAR_CTRL_COL_BL     = 0x0e,
1303         LED_PAR_CTRL_INACT      = 0x0f
1304 };
1305
1306 /*****,PHY_MARV_FE_SPEC_2               16 bit r/w      Specific Control Reg. 2 *****/
1307 enum {
1308         PHY_M_FESC_DIS_WAIT     = 1<<2, /* Disable TDR Waiting Period */
1309         PHY_M_FESC_ENA_MCLK     = 1<<1, /* Enable MAC Rx Clock in sleep mode */
1310         PHY_M_FESC_SEL_CL_A     = 1<<0, /* Select Class A driver (100B-TX) */
1311 };
1312
1313 /* for Yukon-2 Gigabit Ethernet PHY (88E1112 only) */
1314 /*****  PHY_MARV_PHY_CTRL (page 2)              16 bit r/w      MAC Specific Ctrl *****/
1315 enum {
1316         PHY_M_MAC_MD_MSK        = 7<<7, /* Bit  9.. 7: Mode Select Mask */
1317         PHY_M_MAC_MD_AUTO       = 3,/* Auto Copper/1000Base-X */
1318         PHY_M_MAC_MD_COPPER     = 5,/* Copper only */
1319         PHY_M_MAC_MD_1000BX     = 7,/* 1000Base-X only */
1320 };
1321 #define PHY_M_MAC_MODE_SEL(x)   (((x)<<7) & PHY_M_MAC_MD_MSK)
1322
1323 /*****  PHY_MARV_PHY_CTRL (page 3)              16 bit r/w      LED Control Reg. *****/
1324 enum {
1325         PHY_M_LEDC_LOS_MSK      = 0xf<<12,/* Bit 15..12: LOS LED Ctrl. Mask */
1326         PHY_M_LEDC_INIT_MSK     = 0xf<<8, /* Bit 11.. 8: INIT LED Ctrl. Mask */
1327         PHY_M_LEDC_STA1_MSK     = 0xf<<4,/* Bit  7.. 4: STAT1 LED Ctrl. Mask */
1328         PHY_M_LEDC_STA0_MSK     = 0xf, /* Bit  3.. 0: STAT0 LED Ctrl. Mask */
1329 };
1330
1331 #define PHY_M_LEDC_LOS_CTRL(x)  (((x)<<12) & PHY_M_LEDC_LOS_MSK)
1332 #define PHY_M_LEDC_INIT_CTRL(x) (((x)<<8) & PHY_M_LEDC_INIT_MSK)
1333 #define PHY_M_LEDC_STA1_CTRL(x) (((x)<<4) & PHY_M_LEDC_STA1_MSK)
1334 #define PHY_M_LEDC_STA0_CTRL(x) (((x)<<0) & PHY_M_LEDC_STA0_MSK)
1335
1336 /* GMAC registers  */
1337 /* Port Registers */
1338 enum {
1339         GM_GP_STAT      = 0x0000,       /* 16 bit r/o   General Purpose Status */
1340         GM_GP_CTRL      = 0x0004,       /* 16 bit r/w   General Purpose Control */
1341         GM_TX_CTRL      = 0x0008,       /* 16 bit r/w   Transmit Control Reg. */
1342         GM_RX_CTRL      = 0x000c,       /* 16 bit r/w   Receive Control Reg. */
1343         GM_TX_FLOW_CTRL = 0x0010,       /* 16 bit r/w   Transmit Flow-Control */
1344         GM_TX_PARAM     = 0x0014,       /* 16 bit r/w   Transmit Parameter Reg. */
1345         GM_SERIAL_MODE  = 0x0018,       /* 16 bit r/w   Serial Mode Register */
1346 /* Source Address Registers */
1347         GM_SRC_ADDR_1L  = 0x001c,       /* 16 bit r/w   Source Address 1 (low) */
1348         GM_SRC_ADDR_1M  = 0x0020,       /* 16 bit r/w   Source Address 1 (middle) */
1349         GM_SRC_ADDR_1H  = 0x0024,       /* 16 bit r/w   Source Address 1 (high) */
1350         GM_SRC_ADDR_2L  = 0x0028,       /* 16 bit r/w   Source Address 2 (low) */
1351         GM_SRC_ADDR_2M  = 0x002c,       /* 16 bit r/w   Source Address 2 (middle) */
1352         GM_SRC_ADDR_2H  = 0x0030,       /* 16 bit r/w   Source Address 2 (high) */
1353
1354 /* Multicast Address Hash Registers */
1355         GM_MC_ADDR_H1   = 0x0034,       /* 16 bit r/w   Multicast Address Hash 1 */
1356         GM_MC_ADDR_H2   = 0x0038,       /* 16 bit r/w   Multicast Address Hash 2 */
1357         GM_MC_ADDR_H3   = 0x003c,       /* 16 bit r/w   Multicast Address Hash 3 */
1358         GM_MC_ADDR_H4   = 0x0040,       /* 16 bit r/w   Multicast Address Hash 4 */
1359
1360 /* Interrupt Source Registers */
1361         GM_TX_IRQ_SRC   = 0x0044,       /* 16 bit r/o   Tx Overflow IRQ Source */
1362         GM_RX_IRQ_SRC   = 0x0048,       /* 16 bit r/o   Rx Overflow IRQ Source */
1363         GM_TR_IRQ_SRC   = 0x004c,       /* 16 bit r/o   Tx/Rx Over. IRQ Source */
1364
1365 /* Interrupt Mask Registers */
1366         GM_TX_IRQ_MSK   = 0x0050,       /* 16 bit r/w   Tx Overflow IRQ Mask */
1367         GM_RX_IRQ_MSK   = 0x0054,       /* 16 bit r/w   Rx Overflow IRQ Mask */
1368         GM_TR_IRQ_MSK   = 0x0058,       /* 16 bit r/w   Tx/Rx Over. IRQ Mask */
1369
1370 /* Serial Management Interface (SMI) Registers */
1371         GM_SMI_CTRL     = 0x0080,       /* 16 bit r/w   SMI Control Register */
1372         GM_SMI_DATA     = 0x0084,       /* 16 bit r/w   SMI Data Register */
1373         GM_PHY_ADDR     = 0x0088,       /* 16 bit r/w   GPHY Address Register */
1374 };
1375
1376 /* MIB Counters */
1377 #define GM_MIB_CNT_BASE 0x0100          /* Base Address of MIB Counters */
1378 #define GM_MIB_CNT_SIZE 44              /* Number of MIB Counters */
1379
1380 /*
1381  * MIB Counters base address definitions (low word) -
1382  * use offset 4 for access to high word (32 bit r/o)
1383  */
1384 enum {
1385         GM_RXF_UC_OK  = GM_MIB_CNT_BASE + 0,    /* Unicast Frames Received OK */
1386         GM_RXF_BC_OK    = GM_MIB_CNT_BASE + 8,  /* Broadcast Frames Received OK */
1387         GM_RXF_MPAUSE   = GM_MIB_CNT_BASE + 16, /* Pause MAC Ctrl Frames Received */
1388         GM_RXF_MC_OK    = GM_MIB_CNT_BASE + 24, /* Multicast Frames Received OK */
1389         GM_RXF_FCS_ERR  = GM_MIB_CNT_BASE + 32, /* Rx Frame Check Seq. Error */
1390         /* GM_MIB_CNT_BASE + 40:        reserved */
1391         GM_RXO_OK_LO    = GM_MIB_CNT_BASE + 48, /* Octets Received OK Low */
1392         GM_RXO_OK_HI    = GM_MIB_CNT_BASE + 56, /* Octets Received OK High */
1393         GM_RXO_ERR_LO   = GM_MIB_CNT_BASE + 64, /* Octets Received Invalid Low */
1394         GM_RXO_ERR_HI   = GM_MIB_CNT_BASE + 72, /* Octets Received Invalid High */
1395         GM_RXF_SHT      = GM_MIB_CNT_BASE + 80, /* Frames <64 Byte Received OK */
1396         GM_RXE_FRAG     = GM_MIB_CNT_BASE + 88, /* Frames <64 Byte Received with FCS Err */
1397         GM_RXF_64B      = GM_MIB_CNT_BASE + 96, /* 64 Byte Rx Frame */
1398         GM_RXF_127B     = GM_MIB_CNT_BASE + 104,        /* 65-127 Byte Rx Frame */
1399         GM_RXF_255B     = GM_MIB_CNT_BASE + 112,        /* 128-255 Byte Rx Frame */
1400         GM_RXF_511B     = GM_MIB_CNT_BASE + 120,        /* 256-511 Byte Rx Frame */
1401         GM_RXF_1023B    = GM_MIB_CNT_BASE + 128,        /* 512-1023 Byte Rx Frame */
1402         GM_RXF_1518B    = GM_MIB_CNT_BASE + 136,        /* 1024-1518 Byte Rx Frame */
1403         GM_RXF_MAX_SZ   = GM_MIB_CNT_BASE + 144,        /* 1519-MaxSize Byte Rx Frame */
1404         GM_RXF_LNG_ERR  = GM_MIB_CNT_BASE + 152,        /* Rx Frame too Long Error */
1405         GM_RXF_JAB_PKT  = GM_MIB_CNT_BASE + 160,        /* Rx Jabber Packet Frame */
1406         /* GM_MIB_CNT_BASE + 168:       reserved */
1407         GM_RXE_FIFO_OV  = GM_MIB_CNT_BASE + 176,        /* Rx FIFO overflow Event */
1408         /* GM_MIB_CNT_BASE + 184:       reserved */
1409         GM_TXF_UC_OK    = GM_MIB_CNT_BASE + 192,        /* Unicast Frames Xmitted OK */
1410         GM_TXF_BC_OK    = GM_MIB_CNT_BASE + 200,        /* Broadcast Frames Xmitted OK */
1411         GM_TXF_MPAUSE   = GM_MIB_CNT_BASE + 208,        /* Pause MAC Ctrl Frames Xmitted */
1412         GM_TXF_MC_OK    = GM_MIB_CNT_BASE + 216,        /* Multicast Frames Xmitted OK */
1413         GM_TXO_OK_LO    = GM_MIB_CNT_BASE + 224,        /* Octets Transmitted OK Low */
1414         GM_TXO_OK_HI    = GM_MIB_CNT_BASE + 232,        /* Octets Transmitted OK High */
1415         GM_TXF_64B      = GM_MIB_CNT_BASE + 240,        /* 64 Byte Tx Frame */
1416         GM_TXF_127B     = GM_MIB_CNT_BASE + 248,        /* 65-127 Byte Tx Frame */
1417         GM_TXF_255B     = GM_MIB_CNT_BASE + 256,        /* 128-255 Byte Tx Frame */
1418         GM_TXF_511B     = GM_MIB_CNT_BASE + 264,        /* 256-511 Byte Tx Frame */
1419         GM_TXF_1023B    = GM_MIB_CNT_BASE + 272,        /* 512-1023 Byte Tx Frame */
1420         GM_TXF_1518B    = GM_MIB_CNT_BASE + 280,        /* 1024-1518 Byte Tx Frame */
1421         GM_TXF_MAX_SZ   = GM_MIB_CNT_BASE + 288,        /* 1519-MaxSize Byte Tx Frame */
1422
1423         GM_TXF_COL      = GM_MIB_CNT_BASE + 304,        /* Tx Collision */
1424         GM_TXF_LAT_COL  = GM_MIB_CNT_BASE + 312,        /* Tx Late Collision */
1425         GM_TXF_ABO_COL  = GM_MIB_CNT_BASE + 320,        /* Tx aborted due to Exces. Col. */
1426         GM_TXF_MUL_COL  = GM_MIB_CNT_BASE + 328,        /* Tx Multiple Collision */
1427         GM_TXF_SNG_COL  = GM_MIB_CNT_BASE + 336,        /* Tx Single Collision */
1428         GM_TXE_FIFO_UR  = GM_MIB_CNT_BASE + 344,        /* Tx FIFO Underrun Event */
1429 };
1430
1431 /* GMAC Bit Definitions */
1432 /*      GM_GP_STAT      16 bit r/o      General Purpose Status Register */
1433 enum {
1434         GM_GPSR_SPEED           = 1<<15, /* Bit 15:     Port Speed (1 = 100 Mbps) */
1435         GM_GPSR_DUPLEX          = 1<<14, /* Bit 14:     Duplex Mode (1 = Full) */
1436         GM_GPSR_FC_TX_DIS       = 1<<13, /* Bit 13:     Tx Flow-Control Mode Disabled */
1437         GM_GPSR_LINK_UP         = 1<<12, /* Bit 12:     Link Up Status */
1438         GM_GPSR_PAUSE           = 1<<11, /* Bit 11:     Pause State */
1439         GM_GPSR_TX_ACTIVE       = 1<<10, /* Bit 10:     Tx in Progress */
1440         GM_GPSR_EXC_COL         = 1<<9, /* Bit  9:      Excessive Collisions Occured */
1441         GM_GPSR_LAT_COL         = 1<<8, /* Bit  8:      Late Collisions Occured */
1442
1443         GM_GPSR_PHY_ST_CH       = 1<<5, /* Bit  5:      PHY Status Change */
1444         GM_GPSR_GIG_SPEED       = 1<<4, /* Bit  4:      Gigabit Speed (1 = 1000 Mbps) */
1445         GM_GPSR_PART_MODE       = 1<<3, /* Bit  3:      Partition mode */
1446         GM_GPSR_FC_RX_DIS       = 1<<2, /* Bit  2:      Rx Flow-Control Mode Disabled */
1447         GM_GPSR_PROM_EN         = 1<<1, /* Bit  1:      Promiscuous Mode Enabled */
1448 };
1449
1450 /*      GM_GP_CTRL      16 bit r/w      General Purpose Control Register */
1451 enum {
1452         GM_GPCR_PROM_ENA        = 1<<14,        /* Bit 14:      Enable Promiscuous Mode */
1453         GM_GPCR_FC_TX_DIS       = 1<<13, /* Bit 13:     Disable Tx Flow-Control Mode */
1454         GM_GPCR_TX_ENA          = 1<<12, /* Bit 12:     Enable Transmit */
1455         GM_GPCR_RX_ENA          = 1<<11, /* Bit 11:     Enable Receive */
1456         GM_GPCR_BURST_ENA       = 1<<10, /* Bit 10:     Enable Burst Mode */
1457         GM_GPCR_LOOP_ENA        = 1<<9, /* Bit  9:      Enable MAC Loopback Mode */
1458         GM_GPCR_PART_ENA        = 1<<8, /* Bit  8:      Enable Partition Mode */
1459         GM_GPCR_GIGS_ENA        = 1<<7, /* Bit  7:      Gigabit Speed (1000 Mbps) */
1460         GM_GPCR_FL_PASS         = 1<<6, /* Bit  6:      Force Link Pass */
1461         GM_GPCR_DUP_FULL        = 1<<5, /* Bit  5:      Full Duplex Mode */
1462         GM_GPCR_FC_RX_DIS       = 1<<4, /* Bit  4:      Disable Rx Flow-Control Mode */
1463         GM_GPCR_SPEED_100       = 1<<3,   /* Bit  3:    Port Speed 100 Mbps */
1464         GM_GPCR_AU_DUP_DIS      = 1<<2, /* Bit  2:      Disable Auto-Update Duplex */
1465         GM_GPCR_AU_FCT_DIS      = 1<<1, /* Bit  1:      Disable Auto-Update Flow-C. */
1466         GM_GPCR_AU_SPD_DIS      = 1<<0, /* Bit  0:      Disable Auto-Update Speed */
1467 };
1468
1469 #define GM_GPCR_SPEED_1000      (GM_GPCR_GIGS_ENA | GM_GPCR_SPEED_100)
1470 #define GM_GPCR_AU_ALL_DIS      (GM_GPCR_AU_DUP_DIS | GM_GPCR_AU_FCT_DIS|GM_GPCR_AU_SPD_DIS)
1471
1472 /*      GM_TX_CTRL                      16 bit r/w      Transmit Control Register */
1473 enum {
1474         GM_TXCR_FORCE_JAM       = 1<<15, /* Bit 15:     Force Jam / Flow-Control */
1475         GM_TXCR_CRC_DIS         = 1<<14, /* Bit 14:     Disable insertion of CRC */
1476         GM_TXCR_PAD_DIS         = 1<<13, /* Bit 13:     Disable padding of packets */
1477         GM_TXCR_COL_THR_MSK     = 1<<10, /* Bit 12..10: Collision Threshold */
1478 };
1479
1480 #define TX_COL_THR(x)           (((x)<<10) & GM_TXCR_COL_THR_MSK)
1481 #define TX_COL_DEF              0x04
1482
1483 /*      GM_RX_CTRL                      16 bit r/w      Receive Control Register */
1484 enum {
1485         GM_RXCR_UCF_ENA = 1<<15, /* Bit 15:     Enable Unicast filtering */
1486         GM_RXCR_MCF_ENA = 1<<14, /* Bit 14:     Enable Multicast filtering */
1487         GM_RXCR_CRC_DIS = 1<<13, /* Bit 13:     Remove 4-byte CRC */
1488         GM_RXCR_PASS_FC = 1<<12, /* Bit 12:     Pass FC packets to FIFO */
1489 };
1490
1491 /*      GM_TX_PARAM             16 bit r/w      Transmit Parameter Register */
1492 enum {
1493         GM_TXPA_JAMLEN_MSK      = 0x03<<14,     /* Bit 15..14:  Jam Length */
1494         GM_TXPA_JAMIPG_MSK      = 0x1f<<9,      /* Bit 13..9:   Jam IPG */
1495         GM_TXPA_JAMDAT_MSK      = 0x1f<<4,      /* Bit  8..4:   IPG Jam to Data */
1496         GM_TXPA_BO_LIM_MSK      = 0x0f,         /* Bit  3.. 0: Backoff Limit Mask */
1497
1498         TX_JAM_LEN_DEF          = 0x03,
1499         TX_JAM_IPG_DEF          = 0x0b,
1500         TX_IPG_JAM_DEF          = 0x1c,
1501         TX_BOF_LIM_DEF          = 0x04,
1502 };
1503
1504 #define TX_JAM_LEN_VAL(x)       (((x)<<14) & GM_TXPA_JAMLEN_MSK)
1505 #define TX_JAM_IPG_VAL(x)       (((x)<<9)  & GM_TXPA_JAMIPG_MSK)
1506 #define TX_IPG_JAM_DATA(x)      (((x)<<4)  & GM_TXPA_JAMDAT_MSK)
1507 #define TX_BACK_OFF_LIM(x)      ((x) & GM_TXPA_BO_LIM_MSK)
1508
1509
1510 /*      GM_SERIAL_MODE                  16 bit r/w      Serial Mode Register */
1511 enum {
1512         GM_SMOD_DATABL_MSK      = 0x1f<<11, /* Bit 15..11:      Data Blinder (r/o) */
1513         GM_SMOD_LIMIT_4         = 1<<10, /* Bit 10:     4 consecutive Tx trials */
1514         GM_SMOD_VLAN_ENA        = 1<<9, /* Bit  9:      Enable VLAN  (Max. Frame Len) */
1515         GM_SMOD_JUMBO_ENA       = 1<<8, /* Bit  8:      Enable Jumbo (Max. Frame Len) */
1516          GM_SMOD_IPG_MSK        = 0x1f  /* Bit 4..0:    Inter-Packet Gap (IPG) */
1517 };
1518
1519 #define DATA_BLIND_VAL(x)       (((x)<<11) & GM_SMOD_DATABL_MSK)
1520 #define DATA_BLIND_DEF          0x04
1521
1522 #define IPG_DATA_VAL(x)         (x & GM_SMOD_IPG_MSK)
1523 #define IPG_DATA_DEF            0x1e
1524
1525 /*      GM_SMI_CTRL                     16 bit r/w      SMI Control Register */
1526 enum {
1527         GM_SMI_CT_PHY_A_MSK     = 0x1f<<11,/* Bit 15..11:       PHY Device Address */
1528         GM_SMI_CT_REG_A_MSK     = 0x1f<<6,/* Bit 10.. 6:        PHY Register Address */
1529         GM_SMI_CT_OP_RD         = 1<<5, /* Bit  5:      OpCode Read (0=Write)*/
1530         GM_SMI_CT_RD_VAL        = 1<<4, /* Bit  4:      Read Valid (Read completed) */
1531         GM_SMI_CT_BUSY          = 1<<3, /* Bit  3:      Busy (Operation in progress) */
1532 };
1533
1534 #define GM_SMI_CT_PHY_AD(x)     (((x)<<11) & GM_SMI_CT_PHY_A_MSK)
1535 #define GM_SMI_CT_REG_AD(x)     (((x)<<6) & GM_SMI_CT_REG_A_MSK)
1536
1537 /*      GM_PHY_ADDR                             16 bit r/w      GPHY Address Register */
1538 enum {
1539         GM_PAR_MIB_CLR  = 1<<5, /* Bit  5:      Set MIB Clear Counter Mode */
1540         GM_PAR_MIB_TST  = 1<<4, /* Bit  4:      MIB Load Counter (Test Mode) */
1541 };
1542
1543 /* Receive Frame Status Encoding */
1544 enum {
1545         GMR_FS_LEN      = 0xffff<<16, /* Bit 31..16:    Rx Frame Length */
1546         GMR_FS_VLAN     = 1<<13, /* VLAN Packet */
1547         GMR_FS_JABBER   = 1<<12, /* Jabber Packet */
1548         GMR_FS_UN_SIZE  = 1<<11, /* Undersize Packet */
1549         GMR_FS_MC       = 1<<10, /* Multicast Packet */
1550         GMR_FS_BC       = 1<<9,  /* Broadcast Packet */
1551         GMR_FS_RX_OK    = 1<<8,  /* Receive OK (Good Packet) */
1552         GMR_FS_GOOD_FC  = 1<<7,  /* Good Flow-Control Packet */
1553         GMR_FS_BAD_FC   = 1<<6,  /* Bad  Flow-Control Packet */
1554         GMR_FS_MII_ERR  = 1<<5,  /* MII Error */
1555         GMR_FS_LONG_ERR = 1<<4,  /* Too Long Packet */
1556         GMR_FS_FRAGMENT = 1<<3,  /* Fragment */
1557
1558         GMR_FS_CRC_ERR  = 1<<1,  /* CRC Error */
1559         GMR_FS_RX_FF_OV = 1<<0,  /* Rx FIFO Overflow */
1560
1561         GMR_FS_ANY_ERR  = GMR_FS_RX_FF_OV | GMR_FS_CRC_ERR |
1562                           GMR_FS_FRAGMENT | GMR_FS_LONG_ERR |
1563                           GMR_FS_MII_ERR | GMR_FS_BAD_FC | GMR_FS_GOOD_FC |
1564                           GMR_FS_UN_SIZE | GMR_FS_JABBER,
1565 };
1566
1567 /*      RX_GMF_CTRL_T   32 bit  Rx GMAC FIFO Control/Test */
1568 enum {
1569         RX_TRUNC_ON     = 1<<27,        /* enable  packet truncation */
1570         RX_TRUNC_OFF    = 1<<26,        /* disable packet truncation */
1571         RX_VLAN_STRIP_ON = 1<<25,       /* enable  VLAN stripping */
1572         RX_VLAN_STRIP_OFF = 1<<24,      /* disable VLAN stripping */
1573
1574         GMF_WP_TST_ON   = 1<<14,        /* Write Pointer Test On */
1575         GMF_WP_TST_OFF  = 1<<13,        /* Write Pointer Test Off */
1576         GMF_WP_STEP     = 1<<12,        /* Write Pointer Step/Increment */
1577
1578         GMF_RP_TST_ON   = 1<<10,        /* Read Pointer Test On */
1579         GMF_RP_TST_OFF  = 1<<9,         /* Read Pointer Test Off */
1580         GMF_RP_STEP     = 1<<8,         /* Read Pointer Step/Increment */
1581         GMF_RX_F_FL_ON  = 1<<7,         /* Rx FIFO Flush Mode On */
1582         GMF_RX_F_FL_OFF = 1<<6,         /* Rx FIFO Flush Mode Off */
1583         GMF_CLI_RX_FO   = 1<<5,         /* Clear IRQ Rx FIFO Overrun */
1584         GMF_CLI_RX_C    = 1<<4,         /* Clear IRQ Rx Frame Complete */
1585
1586         GMF_OPER_ON     = 1<<3,         /* Operational Mode On */
1587         GMF_OPER_OFF    = 1<<2,         /* Operational Mode Off */
1588         GMF_RST_CLR     = 1<<1,         /* Clear GMAC FIFO Reset */
1589         GMF_RST_SET     = 1<<0,         /* Set   GMAC FIFO Reset */
1590
1591         RX_GMF_FL_THR_DEF = 0xa,        /* flush threshold (default) */
1592
1593         GMF_RX_CTRL_DEF = GMF_OPER_ON | GMF_RX_F_FL_ON,
1594 };
1595
1596
1597 /*      TX_GMF_CTRL_T   32 bit  Tx GMAC FIFO Control/Test */
1598 enum {
1599         TX_STFW_DIS     = 1<<31,/* Disable Store & Forward (Yukon-EC Ultra) */
1600         TX_STFW_ENA     = 1<<30,/* Enable  Store & Forward (Yukon-EC Ultra) */
1601
1602         TX_VLAN_TAG_ON  = 1<<25,/* enable  VLAN tagging */
1603         TX_VLAN_TAG_OFF = 1<<24,/* disable VLAN tagging */
1604
1605         GMF_WSP_TST_ON  = 1<<18,/* Write Shadow Pointer Test On */
1606         GMF_WSP_TST_OFF = 1<<17,/* Write Shadow Pointer Test Off */
1607         GMF_WSP_STEP    = 1<<16,/* Write Shadow Pointer Step/Increment */
1608
1609         GMF_CLI_TX_FU   = 1<<6, /* Clear IRQ Tx FIFO Underrun */
1610         GMF_CLI_TX_FC   = 1<<5, /* Clear IRQ Tx Frame Complete */
1611         GMF_CLI_TX_PE   = 1<<4, /* Clear IRQ Tx Parity Error */
1612 };
1613
1614 /*      GMAC_TI_ST_CTRL  8 bit  Time Stamp Timer Ctrl Reg (YUKON only) */
1615 enum {
1616         GMT_ST_START    = 1<<2, /* Start Time Stamp Timer */
1617         GMT_ST_STOP     = 1<<1, /* Stop  Time Stamp Timer */
1618         GMT_ST_CLR_IRQ  = 1<<0, /* Clear Time Stamp Timer IRQ */
1619 };
1620
1621 /* B28_Y2_ASF_STAT_CMD          32 bit  ASF Status and Command Reg */
1622 enum {
1623         Y2_ASF_OS_PRES  = 1<<4, /* ASF operation system present */
1624         Y2_ASF_RESET    = 1<<3, /* ASF system in reset state */
1625         Y2_ASF_RUNNING  = 1<<2, /* ASF system operational */
1626         Y2_ASF_CLR_HSTI = 1<<1, /* Clear ASF IRQ */
1627         Y2_ASF_IRQ      = 1<<0, /* Issue an IRQ to ASF system */
1628
1629         Y2_ASF_UC_STATE = 3<<2, /* ASF uC State */
1630         Y2_ASF_CLK_HALT = 0,    /* ASF system clock stopped */
1631 };
1632
1633 /* B28_Y2_ASF_HOST_COM  32 bit  ASF Host Communication Reg */
1634 enum {
1635         Y2_ASF_CLR_ASFI = 1<<1, /* Clear host IRQ */
1636         Y2_ASF_HOST_IRQ = 1<<0, /* Issue an IRQ to HOST system */
1637 };
1638
1639 /*      STAT_CTRL               32 bit  Status BMU control register (Yukon-2 only) */
1640 enum {
1641         SC_STAT_CLR_IRQ = 1<<4, /* Status Burst IRQ clear */
1642         SC_STAT_OP_ON   = 1<<3, /* Operational Mode On */
1643         SC_STAT_OP_OFF  = 1<<2, /* Operational Mode Off */
1644         SC_STAT_RST_CLR = 1<<1, /* Clear Status Unit Reset (Enable) */
1645         SC_STAT_RST_SET = 1<<0, /* Set   Status Unit Reset */
1646 };
1647
1648 /*      GMAC_CTRL               32 bit  GMAC Control Reg (YUKON only) */
1649 enum {
1650         GMC_H_BURST_ON  = 1<<7, /* Half Duplex Burst Mode On */
1651         GMC_H_BURST_OFF = 1<<6, /* Half Duplex Burst Mode Off */
1652         GMC_F_LOOPB_ON  = 1<<5, /* FIFO Loopback On */
1653         GMC_F_LOOPB_OFF = 1<<4, /* FIFO Loopback Off */
1654         GMC_PAUSE_ON    = 1<<3, /* Pause On */
1655         GMC_PAUSE_OFF   = 1<<2, /* Pause Off */
1656         GMC_RST_CLR     = 1<<1, /* Clear GMAC Reset */
1657         GMC_RST_SET     = 1<<0, /* Set   GMAC Reset */
1658 };
1659
1660 /*      GPHY_CTRL               32 bit  GPHY Control Reg (YUKON only) */
1661 enum {
1662         GPC_SEL_BDT     = 1<<28, /* Select Bi-Dir. Transfer for MDC/MDIO */
1663         GPC_INT_POL_HI  = 1<<27, /* IRQ Polarity is Active HIGH */
1664         GPC_75_OHM      = 1<<26, /* Use 75 Ohm Termination instead of 50 */
1665         GPC_DIS_FC      = 1<<25, /* Disable Automatic Fiber/Copper Detection */
1666         GPC_DIS_SLEEP   = 1<<24, /* Disable Energy Detect */
1667         GPC_HWCFG_M_3   = 1<<23, /* HWCFG_MODE[3] */
1668         GPC_HWCFG_M_2   = 1<<22, /* HWCFG_MODE[2] */
1669         GPC_HWCFG_M_1   = 1<<21, /* HWCFG_MODE[1] */
1670         GPC_HWCFG_M_0   = 1<<20, /* HWCFG_MODE[0] */
1671         GPC_ANEG_0      = 1<<19, /* ANEG[0] */
1672         GPC_ENA_XC      = 1<<18, /* Enable MDI crossover */
1673         GPC_DIS_125     = 1<<17, /* Disable 125 MHz clock */
1674         GPC_ANEG_3      = 1<<16, /* ANEG[3] */
1675         GPC_ANEG_2      = 1<<15, /* ANEG[2] */
1676         GPC_ANEG_1      = 1<<14, /* ANEG[1] */
1677         GPC_ENA_PAUSE   = 1<<13, /* Enable Pause (SYM_OR_REM) */
1678         GPC_PHYADDR_4   = 1<<12, /* Bit 4 of Phy Addr */
1679         GPC_PHYADDR_3   = 1<<11, /* Bit 3 of Phy Addr */
1680         GPC_PHYADDR_2   = 1<<10, /* Bit 2 of Phy Addr */
1681         GPC_PHYADDR_1   = 1<<9,  /* Bit 1 of Phy Addr */
1682         GPC_PHYADDR_0   = 1<<8,  /* Bit 0 of Phy Addr */
1683                                                 /* Bits  7..2:  reserved */
1684         GPC_RST_CLR     = 1<<1, /* Clear GPHY Reset */
1685         GPC_RST_SET     = 1<<0, /* Set   GPHY Reset */
1686 };
1687
1688 /*      GMAC_IRQ_SRC     8 bit  GMAC Interrupt Source Reg (YUKON only) */
1689 /*      GMAC_IRQ_MSK     8 bit  GMAC Interrupt Mask   Reg (YUKON only) */
1690 enum {
1691         GM_IS_TX_CO_OV  = 1<<5, /* Transmit Counter Overflow IRQ */
1692         GM_IS_RX_CO_OV  = 1<<4, /* Receive Counter Overflow IRQ */
1693         GM_IS_TX_FF_UR  = 1<<3, /* Transmit FIFO Underrun */
1694         GM_IS_TX_COMPL  = 1<<2, /* Frame Transmission Complete */
1695         GM_IS_RX_FF_OR  = 1<<1, /* Receive FIFO Overrun */
1696         GM_IS_RX_COMPL  = 1<<0, /* Frame Reception Complete */
1697
1698 #define GMAC_DEF_MSK     GM_IS_TX_FF_UR
1699
1700 /*      GMAC_LINK_CTRL  16 bit  GMAC Link Control Reg (YUKON only) */
1701                                                 /* Bits 15.. 2: reserved */
1702         GMLC_RST_CLR    = 1<<1, /* Clear GMAC Link Reset */
1703         GMLC_RST_SET    = 1<<0, /* Set   GMAC Link Reset */
1704
1705
1706 /*      WOL_CTRL_STAT   16 bit  WOL Control/Status Reg */
1707         WOL_CTL_LINK_CHG_OCC            = 1<<15,
1708         WOL_CTL_MAGIC_PKT_OCC           = 1<<14,
1709         WOL_CTL_PATTERN_OCC             = 1<<13,
1710         WOL_CTL_CLEAR_RESULT            = 1<<12,
1711         WOL_CTL_ENA_PME_ON_LINK_CHG     = 1<<11,
1712         WOL_CTL_DIS_PME_ON_LINK_CHG     = 1<<10,
1713         WOL_CTL_ENA_PME_ON_MAGIC_PKT    = 1<<9,
1714         WOL_CTL_DIS_PME_ON_MAGIC_PKT    = 1<<8,
1715         WOL_CTL_ENA_PME_ON_PATTERN      = 1<<7,
1716         WOL_CTL_DIS_PME_ON_PATTERN      = 1<<6,
1717         WOL_CTL_ENA_LINK_CHG_UNIT       = 1<<5,
1718         WOL_CTL_DIS_LINK_CHG_UNIT       = 1<<4,
1719         WOL_CTL_ENA_MAGIC_PKT_UNIT      = 1<<3,
1720         WOL_CTL_DIS_MAGIC_PKT_UNIT      = 1<<2,
1721         WOL_CTL_ENA_PATTERN_UNIT        = 1<<1,
1722         WOL_CTL_DIS_PATTERN_UNIT        = 1<<0,
1723 };
1724
1725 #define WOL_CTL_DEFAULT                         \
1726         (WOL_CTL_DIS_PME_ON_LINK_CHG |  \
1727         WOL_CTL_DIS_PME_ON_PATTERN |    \
1728         WOL_CTL_DIS_PME_ON_MAGIC_PKT |  \
1729         WOL_CTL_DIS_LINK_CHG_UNIT |             \
1730         WOL_CTL_DIS_PATTERN_UNIT |              \
1731         WOL_CTL_DIS_MAGIC_PKT_UNIT)
1732
1733 /*      WOL_MATCH_CTL    8 bit  WOL Match Control Reg */
1734 #define WOL_CTL_PATT_ENA(x)     (1 << (x))
1735
1736
1737 /* Control flags */
1738 enum {
1739         UDPTCP  = 1<<0,
1740         CALSUM  = 1<<1,
1741         WR_SUM  = 1<<2,
1742         INIT_SUM= 1<<3,
1743         LOCK_SUM= 1<<4,
1744         INS_VLAN= 1<<5,
1745         FRC_STAT= 1<<6,
1746         EOP     = 1<<7,
1747 };
1748
1749 enum {
1750         HW_OWNER        = 1<<7,
1751         OP_TCPWRITE     = 0x11,
1752         OP_TCPSTART     = 0x12,
1753         OP_TCPINIT      = 0x14,
1754         OP_TCPLCK       = 0x18,
1755         OP_TCPCHKSUM    = OP_TCPSTART,
1756         OP_TCPIS        = OP_TCPINIT | OP_TCPSTART,
1757         OP_TCPLW        = OP_TCPLCK | OP_TCPWRITE,
1758         OP_TCPLSW       = OP_TCPLCK | OP_TCPSTART | OP_TCPWRITE,
1759         OP_TCPLISW      = OP_TCPLCK | OP_TCPINIT | OP_TCPSTART | OP_TCPWRITE,
1760
1761         OP_ADDR64       = 0x21,
1762         OP_VLAN         = 0x22,
1763         OP_ADDR64VLAN   = OP_ADDR64 | OP_VLAN,
1764         OP_LRGLEN       = 0x24,
1765         OP_LRGLENVLAN   = OP_LRGLEN | OP_VLAN,
1766         OP_BUFFER       = 0x40,
1767         OP_PACKET       = 0x41,
1768         OP_LARGESEND    = 0x43,
1769
1770 /* YUKON-2 STATUS opcodes defines */
1771         OP_RXSTAT       = 0x60,
1772         OP_RXTIMESTAMP  = 0x61,
1773         OP_RXVLAN       = 0x62,
1774         OP_RXCHKS       = 0x64,
1775         OP_RXCHKSVLAN   = OP_RXCHKS | OP_RXVLAN,
1776         OP_RXTIMEVLAN   = OP_RXTIMESTAMP | OP_RXVLAN,
1777         OP_RSS_HASH     = 0x65,
1778         OP_TXINDEXLE    = 0x68,
1779 };
1780
1781 /* Yukon 2 hardware interface
1782  * Not tested on big endian
1783  */
1784 struct sky2_tx_le {
1785         union {
1786                 __le32  addr;
1787                 struct {
1788                         __le16  offset;
1789                         __le16  start;
1790                 } csum  __attribute((packed));
1791                 struct {
1792                         __le16  size;
1793                         __le16  rsvd;
1794                 } tso  __attribute((packed));
1795         } tx;
1796         __le16  length; /* also vlan tag or checksum start */
1797         u8      ctrl;
1798         u8      opcode;
1799 } __attribute((packed));
1800
1801 struct sky2_rx_le {
1802         __le32  addr;
1803         __le16  length;
1804         u8      ctrl;
1805         u8      opcode;
1806 } __attribute((packed));;
1807
1808 struct sky2_status_le {
1809         __le32  status; /* also checksum */
1810         __le16  length; /* also vlan tag */
1811         u8      link;
1812         u8      opcode;
1813 } __attribute((packed));
1814
1815 struct tx_ring_info {
1816         struct sk_buff  *skb;
1817         DECLARE_PCI_UNMAP_ADDR(mapaddr);
1818         u16             idx;
1819 };
1820
1821 struct ring_info {
1822         struct sk_buff  *skb;
1823         dma_addr_t      mapaddr;
1824 };
1825
1826 struct sky2_port {
1827         struct sky2_hw       *hw;
1828         struct net_device    *netdev;
1829         unsigned             port;
1830         u32                  msg_enable;
1831         spinlock_t           phy_lock;
1832
1833         spinlock_t           tx_lock  ____cacheline_aligned_in_smp;
1834         struct tx_ring_info  *tx_ring;
1835         struct sky2_tx_le    *tx_le;
1836         u16                  tx_cons;           /* next le to check */
1837         u16                  tx_prod;           /* next le to use */
1838         u32                  tx_addr64;
1839         u16                  tx_pending;
1840         u16                  tx_last_mss;
1841
1842         struct ring_info     *rx_ring ____cacheline_aligned_in_smp;
1843         struct sky2_rx_le    *rx_le;
1844         u32                  rx_addr64;
1845         u16                  rx_next;           /* next re to check */
1846         u16                  rx_put;            /* next le index to use */
1847         u16                  rx_pending;
1848         u16                  rx_bufsize;
1849 #ifdef SKY2_VLAN_TAG_USED
1850         u16                  rx_tag;
1851         struct vlan_group    *vlgrp;
1852 #endif
1853
1854         dma_addr_t           rx_le_map;
1855         dma_addr_t           tx_le_map;
1856         u32                  advertising;       /* ADVERTISED_ bits */
1857         u16                  speed;     /* SPEED_1000, SPEED_100, ... */
1858         u8                   autoneg;   /* AUTONEG_ENABLE, AUTONEG_DISABLE */
1859         u8                   duplex;    /* DUPLEX_HALF, DUPLEX_FULL */
1860         u8                   rx_pause;
1861         u8                   tx_pause;
1862         u8                   rx_csum;
1863
1864         struct net_device_stats net_stats;
1865
1866 };
1867
1868 struct sky2_hw {
1869         void __iomem         *regs;
1870         struct pci_dev       *pdev;
1871         struct net_device    *dev[2];
1872
1873         int                  pm_cap;
1874         u8                   chip_id;
1875         u8                   chip_rev;
1876         u8                   copper;
1877         u8                   ports;
1878
1879         struct sky2_status_le *st_le;
1880         u32                  st_idx;
1881         dma_addr_t           st_dma;
1882 };
1883
1884 /* Register accessor for memory mapped device */
1885 static inline u32 sky2_read32(const struct sky2_hw *hw, unsigned reg)
1886 {
1887         return readl(hw->regs + reg);
1888 }
1889
1890 static inline u16 sky2_read16(const struct sky2_hw *hw, unsigned reg)
1891 {
1892         return readw(hw->regs + reg);
1893 }
1894
1895 static inline u8 sky2_read8(const struct sky2_hw *hw, unsigned reg)
1896 {
1897         return readb(hw->regs + reg);
1898 }
1899
1900 static inline void sky2_write32(const struct sky2_hw *hw, unsigned reg, u32 val)
1901 {
1902         writel(val, hw->regs + reg);
1903 }
1904
1905 static inline void sky2_write16(const struct sky2_hw *hw, unsigned reg, u16 val)
1906 {
1907         writew(val, hw->regs + reg);
1908 }
1909
1910 static inline void sky2_write8(const struct sky2_hw *hw, unsigned reg, u8 val)
1911 {
1912         writeb(val, hw->regs + reg);
1913 }
1914
1915 /* Yukon PHY related registers */
1916 #define SK_GMAC_REG(port,reg) \
1917         (BASE_GMAC_1 + (port) * (BASE_GMAC_2-BASE_GMAC_1) + (reg))
1918 #define GM_PHY_RETRIES  100
1919
1920 static inline u16 gma_read16(const struct sky2_hw *hw, unsigned port, unsigned reg)
1921 {
1922         return sky2_read16(hw, SK_GMAC_REG(port,reg));
1923 }
1924
1925 static inline u32 gma_read32(struct sky2_hw *hw, unsigned port, unsigned reg)
1926 {
1927         unsigned base = SK_GMAC_REG(port, reg);
1928         return (u32) sky2_read16(hw, base)
1929                 | (u32) sky2_read16(hw, base+4) << 16;
1930 }
1931
1932 static inline void gma_write16(const struct sky2_hw *hw, unsigned port, int r, u16 v)
1933 {
1934         sky2_write16(hw, SK_GMAC_REG(port,r), v);
1935 }
1936
1937 static inline void gma_set_addr(struct sky2_hw *hw, unsigned port, unsigned reg,
1938                                     const u8 *addr)
1939 {
1940         gma_write16(hw, port, reg,  (u16) addr[0] | ((u16) addr[1] << 8));
1941         gma_write16(hw, port, reg+4,(u16) addr[2] | ((u16) addr[3] << 8));
1942         gma_write16(hw, port, reg+8,(u16) addr[4] | ((u16) addr[5] << 8));
1943 }
1944
1945 /* PCI config space access */
1946 static inline u32 sky2_pci_read32(const struct sky2_hw *hw, unsigned reg)
1947 {
1948         return sky2_read32(hw, Y2_CFG_SPC + reg);
1949 }
1950
1951 static inline u16 sky2_pci_read16(const struct sky2_hw *hw, unsigned reg)
1952 {
1953         return sky2_read16(hw, Y2_CFG_SPC + reg);
1954 }
1955
1956 static inline void sky2_pci_write32(struct sky2_hw *hw, unsigned reg, u32 val)
1957 {
1958         sky2_write32(hw, Y2_CFG_SPC + reg, val);
1959 }
1960
1961 static inline void sky2_pci_write16(struct sky2_hw *hw, unsigned reg, u16 val)
1962 {
1963         sky2_write16(hw, Y2_CFG_SPC + reg, val);
1964 }
1965 #endif