sky2: don't do GRO on second port
[linux-2.6.git] / drivers / net / sky2.c
1 /*
2  * New driver for Marvell Yukon 2 chipset.
3  * Based on earlier sk98lin, and skge driver.
4  *
5  * This driver intentionally does not support all the features
6  * of the original driver such as link fail-over and link management because
7  * those should be done at higher levels.
8  *
9  * Copyright (C) 2005 Stephen Hemminger <shemminger@osdl.org>
10  *
11  * This program is free software; you can redistribute it and/or modify
12  * it under the terms of the GNU General Public License as published by
13  * the Free Software Foundation; either version 2 of the License.
14  *
15  * This program is distributed in the hope that it will be useful,
16  * but WITHOUT ANY WARRANTY; without even the implied warranty of
17  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE. See the
18  * GNU General Public License for more details.
19  *
20  * You should have received a copy of the GNU General Public License
21  * along with this program; if not, write to the Free Software
22  * Foundation, Inc., 675 Mass Ave, Cambridge, MA 02139, USA.
23  */
24
25 #define pr_fmt(fmt) KBUILD_MODNAME ": " fmt
26
27 #include <linux/crc32.h>
28 #include <linux/kernel.h>
29 #include <linux/module.h>
30 #include <linux/netdevice.h>
31 #include <linux/dma-mapping.h>
32 #include <linux/etherdevice.h>
33 #include <linux/ethtool.h>
34 #include <linux/pci.h>
35 #include <linux/ip.h>
36 #include <linux/slab.h>
37 #include <net/ip.h>
38 #include <linux/tcp.h>
39 #include <linux/in.h>
40 #include <linux/delay.h>
41 #include <linux/workqueue.h>
42 #include <linux/if_vlan.h>
43 #include <linux/prefetch.h>
44 #include <linux/debugfs.h>
45 #include <linux/mii.h>
46
47 #include <asm/irq.h>
48
49 #if defined(CONFIG_VLAN_8021Q) || defined(CONFIG_VLAN_8021Q_MODULE)
50 #define SKY2_VLAN_TAG_USED 1
51 #endif
52
53 #include "sky2.h"
54
55 #define DRV_NAME                "sky2"
56 #define DRV_VERSION             "1.28"
57
58 /*
59  * The Yukon II chipset takes 64 bit command blocks (called list elements)
60  * that are organized into three (receive, transmit, status) different rings
61  * similar to Tigon3.
62  */
63
64 #define RX_LE_SIZE              1024
65 #define RX_LE_BYTES             (RX_LE_SIZE*sizeof(struct sky2_rx_le))
66 #define RX_MAX_PENDING          (RX_LE_SIZE/6 - 2)
67 #define RX_DEF_PENDING          RX_MAX_PENDING
68
69 /* This is the worst case number of transmit list elements for a single skb:
70    VLAN:GSO + CKSUM + Data + skb_frags * DMA */
71 #define MAX_SKB_TX_LE   (2 + (sizeof(dma_addr_t)/sizeof(u32))*(MAX_SKB_FRAGS+1))
72 #define TX_MIN_PENDING          (MAX_SKB_TX_LE+1)
73 #define TX_MAX_PENDING          1024
74 #define TX_DEF_PENDING          127
75
76 #define TX_WATCHDOG             (5 * HZ)
77 #define NAPI_WEIGHT             64
78 #define PHY_RETRIES             1000
79
80 #define SKY2_EEPROM_MAGIC       0x9955aabb
81
82 #define RING_NEXT(x, s) (((x)+1) & ((s)-1))
83
84 static const u32 default_msg =
85     NETIF_MSG_DRV | NETIF_MSG_PROBE | NETIF_MSG_LINK
86     | NETIF_MSG_TIMER | NETIF_MSG_TX_ERR | NETIF_MSG_RX_ERR
87     | NETIF_MSG_IFUP | NETIF_MSG_IFDOWN;
88
89 static int debug = -1;          /* defaults above */
90 module_param(debug, int, 0);
91 MODULE_PARM_DESC(debug, "Debug level (0=none,...,16=all)");
92
93 static int copybreak __read_mostly = 128;
94 module_param(copybreak, int, 0);
95 MODULE_PARM_DESC(copybreak, "Receive copy threshold");
96
97 static int disable_msi = 0;
98 module_param(disable_msi, int, 0);
99 MODULE_PARM_DESC(disable_msi, "Disable Message Signaled Interrupt (MSI)");
100
101 static DEFINE_PCI_DEVICE_TABLE(sky2_id_table) = {
102         { PCI_DEVICE(PCI_VENDOR_ID_SYSKONNECT, 0x9000) }, /* SK-9Sxx */
103         { PCI_DEVICE(PCI_VENDOR_ID_SYSKONNECT, 0x9E00) }, /* SK-9Exx */
104         { PCI_DEVICE(PCI_VENDOR_ID_SYSKONNECT, 0x9E01) }, /* SK-9E21M */
105         { PCI_DEVICE(PCI_VENDOR_ID_DLINK, 0x4b00) },    /* DGE-560T */
106         { PCI_DEVICE(PCI_VENDOR_ID_DLINK, 0x4001) },    /* DGE-550SX */
107         { PCI_DEVICE(PCI_VENDOR_ID_DLINK, 0x4B02) },    /* DGE-560SX */
108         { PCI_DEVICE(PCI_VENDOR_ID_DLINK, 0x4B03) },    /* DGE-550T */
109         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4340) }, /* 88E8021 */
110         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4341) }, /* 88E8022 */
111         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4342) }, /* 88E8061 */
112         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4343) }, /* 88E8062 */
113         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4344) }, /* 88E8021 */
114         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4345) }, /* 88E8022 */
115         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4346) }, /* 88E8061 */
116         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4347) }, /* 88E8062 */
117         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4350) }, /* 88E8035 */
118         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4351) }, /* 88E8036 */
119         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4352) }, /* 88E8038 */
120         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4353) }, /* 88E8039 */
121         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4354) }, /* 88E8040 */
122         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4355) }, /* 88E8040T */
123         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4356) }, /* 88EC033 */
124         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4357) }, /* 88E8042 */
125         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x435A) }, /* 88E8048 */
126         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4360) }, /* 88E8052 */
127         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4361) }, /* 88E8050 */
128         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4362) }, /* 88E8053 */
129         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4363) }, /* 88E8055 */
130         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4364) }, /* 88E8056 */
131         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4365) }, /* 88E8070 */
132         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4366) }, /* 88EC036 */
133         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4367) }, /* 88EC032 */
134         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4368) }, /* 88EC034 */
135         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4369) }, /* 88EC042 */
136         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x436A) }, /* 88E8058 */
137         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x436B) }, /* 88E8071 */
138         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x436C) }, /* 88E8072 */
139         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x436D) }, /* 88E8055 */
140         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4370) }, /* 88E8075 */
141         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4380) }, /* 88E8057 */
142         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4381) }, /* 88E8059 */
143         { 0 }
144 };
145
146 MODULE_DEVICE_TABLE(pci, sky2_id_table);
147
148 /* Avoid conditionals by using array */
149 static const unsigned txqaddr[] = { Q_XA1, Q_XA2 };
150 static const unsigned rxqaddr[] = { Q_R1, Q_R2 };
151 static const u32 portirq_msk[] = { Y2_IS_PORT_1, Y2_IS_PORT_2 };
152
153 static void sky2_set_multicast(struct net_device *dev);
154
155 /* Access to PHY via serial interconnect */
156 static int gm_phy_write(struct sky2_hw *hw, unsigned port, u16 reg, u16 val)
157 {
158         int i;
159
160         gma_write16(hw, port, GM_SMI_DATA, val);
161         gma_write16(hw, port, GM_SMI_CTRL,
162                     GM_SMI_CT_PHY_AD(PHY_ADDR_MARV) | GM_SMI_CT_REG_AD(reg));
163
164         for (i = 0; i < PHY_RETRIES; i++) {
165                 u16 ctrl = gma_read16(hw, port, GM_SMI_CTRL);
166                 if (ctrl == 0xffff)
167                         goto io_error;
168
169                 if (!(ctrl & GM_SMI_CT_BUSY))
170                         return 0;
171
172                 udelay(10);
173         }
174
175         dev_warn(&hw->pdev->dev, "%s: phy write timeout\n", hw->dev[port]->name);
176         return -ETIMEDOUT;
177
178 io_error:
179         dev_err(&hw->pdev->dev, "%s: phy I/O error\n", hw->dev[port]->name);
180         return -EIO;
181 }
182
183 static int __gm_phy_read(struct sky2_hw *hw, unsigned port, u16 reg, u16 *val)
184 {
185         int i;
186
187         gma_write16(hw, port, GM_SMI_CTRL, GM_SMI_CT_PHY_AD(PHY_ADDR_MARV)
188                     | GM_SMI_CT_REG_AD(reg) | GM_SMI_CT_OP_RD);
189
190         for (i = 0; i < PHY_RETRIES; i++) {
191                 u16 ctrl = gma_read16(hw, port, GM_SMI_CTRL);
192                 if (ctrl == 0xffff)
193                         goto io_error;
194
195                 if (ctrl & GM_SMI_CT_RD_VAL) {
196                         *val = gma_read16(hw, port, GM_SMI_DATA);
197                         return 0;
198                 }
199
200                 udelay(10);
201         }
202
203         dev_warn(&hw->pdev->dev, "%s: phy read timeout\n", hw->dev[port]->name);
204         return -ETIMEDOUT;
205 io_error:
206         dev_err(&hw->pdev->dev, "%s: phy I/O error\n", hw->dev[port]->name);
207         return -EIO;
208 }
209
210 static inline u16 gm_phy_read(struct sky2_hw *hw, unsigned port, u16 reg)
211 {
212         u16 v;
213         __gm_phy_read(hw, port, reg, &v);
214         return v;
215 }
216
217
218 static void sky2_power_on(struct sky2_hw *hw)
219 {
220         /* switch power to VCC (WA for VAUX problem) */
221         sky2_write8(hw, B0_POWER_CTRL,
222                     PC_VAUX_ENA | PC_VCC_ENA | PC_VAUX_OFF | PC_VCC_ON);
223
224         /* disable Core Clock Division, */
225         sky2_write32(hw, B2_Y2_CLK_CTRL, Y2_CLK_DIV_DIS);
226
227         if (hw->chip_id == CHIP_ID_YUKON_XL && hw->chip_rev > CHIP_REV_YU_XL_A1)
228                 /* enable bits are inverted */
229                 sky2_write8(hw, B2_Y2_CLK_GATE,
230                             Y2_PCI_CLK_LNK1_DIS | Y2_COR_CLK_LNK1_DIS |
231                             Y2_CLK_GAT_LNK1_DIS | Y2_PCI_CLK_LNK2_DIS |
232                             Y2_COR_CLK_LNK2_DIS | Y2_CLK_GAT_LNK2_DIS);
233         else
234                 sky2_write8(hw, B2_Y2_CLK_GATE, 0);
235
236         if (hw->flags & SKY2_HW_ADV_POWER_CTL) {
237                 u32 reg;
238
239                 sky2_pci_write32(hw, PCI_DEV_REG3, 0);
240
241                 reg = sky2_pci_read32(hw, PCI_DEV_REG4);
242                 /* set all bits to 0 except bits 15..12 and 8 */
243                 reg &= P_ASPM_CONTROL_MSK;
244                 sky2_pci_write32(hw, PCI_DEV_REG4, reg);
245
246                 reg = sky2_pci_read32(hw, PCI_DEV_REG5);
247                 /* set all bits to 0 except bits 28 & 27 */
248                 reg &= P_CTL_TIM_VMAIN_AV_MSK;
249                 sky2_pci_write32(hw, PCI_DEV_REG5, reg);
250
251                 sky2_pci_write32(hw, PCI_CFG_REG_1, 0);
252
253                 sky2_write16(hw, B0_CTST, Y2_HW_WOL_ON);
254
255                 /* Enable workaround for dev 4.107 on Yukon-Ultra & Extreme */
256                 reg = sky2_read32(hw, B2_GP_IO);
257                 reg |= GLB_GPIO_STAT_RACE_DIS;
258                 sky2_write32(hw, B2_GP_IO, reg);
259
260                 sky2_read32(hw, B2_GP_IO);
261         }
262
263         /* Turn on "driver loaded" LED */
264         sky2_write16(hw, B0_CTST, Y2_LED_STAT_ON);
265 }
266
267 static void sky2_power_aux(struct sky2_hw *hw)
268 {
269         if (hw->chip_id == CHIP_ID_YUKON_XL && hw->chip_rev > CHIP_REV_YU_XL_A1)
270                 sky2_write8(hw, B2_Y2_CLK_GATE, 0);
271         else
272                 /* enable bits are inverted */
273                 sky2_write8(hw, B2_Y2_CLK_GATE,
274                             Y2_PCI_CLK_LNK1_DIS | Y2_COR_CLK_LNK1_DIS |
275                             Y2_CLK_GAT_LNK1_DIS | Y2_PCI_CLK_LNK2_DIS |
276                             Y2_COR_CLK_LNK2_DIS | Y2_CLK_GAT_LNK2_DIS);
277
278         /* switch power to VAUX if supported and PME from D3cold */
279         if ( (sky2_read32(hw, B0_CTST) & Y2_VAUX_AVAIL) &&
280              pci_pme_capable(hw->pdev, PCI_D3cold))
281                 sky2_write8(hw, B0_POWER_CTRL,
282                             (PC_VAUX_ENA | PC_VCC_ENA |
283                              PC_VAUX_ON | PC_VCC_OFF));
284
285         /* turn off "driver loaded LED" */
286         sky2_write16(hw, B0_CTST, Y2_LED_STAT_OFF);
287 }
288
289 static void sky2_gmac_reset(struct sky2_hw *hw, unsigned port)
290 {
291         u16 reg;
292
293         /* disable all GMAC IRQ's */
294         sky2_write8(hw, SK_REG(port, GMAC_IRQ_MSK), 0);
295
296         gma_write16(hw, port, GM_MC_ADDR_H1, 0);        /* clear MC hash */
297         gma_write16(hw, port, GM_MC_ADDR_H2, 0);
298         gma_write16(hw, port, GM_MC_ADDR_H3, 0);
299         gma_write16(hw, port, GM_MC_ADDR_H4, 0);
300
301         reg = gma_read16(hw, port, GM_RX_CTRL);
302         reg |= GM_RXCR_UCF_ENA | GM_RXCR_MCF_ENA;
303         gma_write16(hw, port, GM_RX_CTRL, reg);
304 }
305
306 /* flow control to advertise bits */
307 static const u16 copper_fc_adv[] = {
308         [FC_NONE]       = 0,
309         [FC_TX]         = PHY_M_AN_ASP,
310         [FC_RX]         = PHY_M_AN_PC,
311         [FC_BOTH]       = PHY_M_AN_PC | PHY_M_AN_ASP,
312 };
313
314 /* flow control to advertise bits when using 1000BaseX */
315 static const u16 fiber_fc_adv[] = {
316         [FC_NONE] = PHY_M_P_NO_PAUSE_X,
317         [FC_TX]   = PHY_M_P_ASYM_MD_X,
318         [FC_RX]   = PHY_M_P_SYM_MD_X,
319         [FC_BOTH] = PHY_M_P_BOTH_MD_X,
320 };
321
322 /* flow control to GMA disable bits */
323 static const u16 gm_fc_disable[] = {
324         [FC_NONE] = GM_GPCR_FC_RX_DIS | GM_GPCR_FC_TX_DIS,
325         [FC_TX]   = GM_GPCR_FC_RX_DIS,
326         [FC_RX]   = GM_GPCR_FC_TX_DIS,
327         [FC_BOTH] = 0,
328 };
329
330
331 static void sky2_phy_init(struct sky2_hw *hw, unsigned port)
332 {
333         struct sky2_port *sky2 = netdev_priv(hw->dev[port]);
334         u16 ctrl, ct1000, adv, pg, ledctrl, ledover, reg;
335
336         if ( (sky2->flags & SKY2_FLAG_AUTO_SPEED) &&
337             !(hw->flags & SKY2_HW_NEWER_PHY)) {
338                 u16 ectrl = gm_phy_read(hw, port, PHY_MARV_EXT_CTRL);
339
340                 ectrl &= ~(PHY_M_EC_M_DSC_MSK | PHY_M_EC_S_DSC_MSK |
341                            PHY_M_EC_MAC_S_MSK);
342                 ectrl |= PHY_M_EC_MAC_S(MAC_TX_CLK_25_MHZ);
343
344                 /* on PHY 88E1040 Rev.D0 (and newer) downshift control changed */
345                 if (hw->chip_id == CHIP_ID_YUKON_EC)
346                         /* set downshift counter to 3x and enable downshift */
347                         ectrl |= PHY_M_EC_DSC_2(2) | PHY_M_EC_DOWN_S_ENA;
348                 else
349                         /* set master & slave downshift counter to 1x */
350                         ectrl |= PHY_M_EC_M_DSC(0) | PHY_M_EC_S_DSC(1);
351
352                 gm_phy_write(hw, port, PHY_MARV_EXT_CTRL, ectrl);
353         }
354
355         ctrl = gm_phy_read(hw, port, PHY_MARV_PHY_CTRL);
356         if (sky2_is_copper(hw)) {
357                 if (!(hw->flags & SKY2_HW_GIGABIT)) {
358                         /* enable automatic crossover */
359                         ctrl |= PHY_M_PC_MDI_XMODE(PHY_M_PC_ENA_AUTO) >> 1;
360
361                         if (hw->chip_id == CHIP_ID_YUKON_FE_P &&
362                             hw->chip_rev == CHIP_REV_YU_FE2_A0) {
363                                 u16 spec;
364
365                                 /* Enable Class A driver for FE+ A0 */
366                                 spec = gm_phy_read(hw, port, PHY_MARV_FE_SPEC_2);
367                                 spec |= PHY_M_FESC_SEL_CL_A;
368                                 gm_phy_write(hw, port, PHY_MARV_FE_SPEC_2, spec);
369                         }
370                 } else {
371                         /* disable energy detect */
372                         ctrl &= ~PHY_M_PC_EN_DET_MSK;
373
374                         /* enable automatic crossover */
375                         ctrl |= PHY_M_PC_MDI_XMODE(PHY_M_PC_ENA_AUTO);
376
377                         /* downshift on PHY 88E1112 and 88E1149 is changed */
378                         if ( (sky2->flags & SKY2_FLAG_AUTO_SPEED) &&
379                              (hw->flags & SKY2_HW_NEWER_PHY)) {
380                                 /* set downshift counter to 3x and enable downshift */
381                                 ctrl &= ~PHY_M_PC_DSC_MSK;
382                                 ctrl |= PHY_M_PC_DSC(2) | PHY_M_PC_DOWN_S_ENA;
383                         }
384                 }
385         } else {
386                 /* workaround for deviation #4.88 (CRC errors) */
387                 /* disable Automatic Crossover */
388
389                 ctrl &= ~PHY_M_PC_MDIX_MSK;
390         }
391
392         gm_phy_write(hw, port, PHY_MARV_PHY_CTRL, ctrl);
393
394         /* special setup for PHY 88E1112 Fiber */
395         if (hw->chip_id == CHIP_ID_YUKON_XL && (hw->flags & SKY2_HW_FIBRE_PHY)) {
396                 pg = gm_phy_read(hw, port, PHY_MARV_EXT_ADR);
397
398                 /* Fiber: select 1000BASE-X only mode MAC Specific Ctrl Reg. */
399                 gm_phy_write(hw, port, PHY_MARV_EXT_ADR, 2);
400                 ctrl = gm_phy_read(hw, port, PHY_MARV_PHY_CTRL);
401                 ctrl &= ~PHY_M_MAC_MD_MSK;
402                 ctrl |= PHY_M_MAC_MODE_SEL(PHY_M_MAC_MD_1000BX);
403                 gm_phy_write(hw, port, PHY_MARV_PHY_CTRL, ctrl);
404
405                 if (hw->pmd_type  == 'P') {
406                         /* select page 1 to access Fiber registers */
407                         gm_phy_write(hw, port, PHY_MARV_EXT_ADR, 1);
408
409                         /* for SFP-module set SIGDET polarity to low */
410                         ctrl = gm_phy_read(hw, port, PHY_MARV_PHY_CTRL);
411                         ctrl |= PHY_M_FIB_SIGD_POL;
412                         gm_phy_write(hw, port, PHY_MARV_PHY_CTRL, ctrl);
413                 }
414
415                 gm_phy_write(hw, port, PHY_MARV_EXT_ADR, pg);
416         }
417
418         ctrl = PHY_CT_RESET;
419         ct1000 = 0;
420         adv = PHY_AN_CSMA;
421         reg = 0;
422
423         if (sky2->flags & SKY2_FLAG_AUTO_SPEED) {
424                 if (sky2_is_copper(hw)) {
425                         if (sky2->advertising & ADVERTISED_1000baseT_Full)
426                                 ct1000 |= PHY_M_1000C_AFD;
427                         if (sky2->advertising & ADVERTISED_1000baseT_Half)
428                                 ct1000 |= PHY_M_1000C_AHD;
429                         if (sky2->advertising & ADVERTISED_100baseT_Full)
430                                 adv |= PHY_M_AN_100_FD;
431                         if (sky2->advertising & ADVERTISED_100baseT_Half)
432                                 adv |= PHY_M_AN_100_HD;
433                         if (sky2->advertising & ADVERTISED_10baseT_Full)
434                                 adv |= PHY_M_AN_10_FD;
435                         if (sky2->advertising & ADVERTISED_10baseT_Half)
436                                 adv |= PHY_M_AN_10_HD;
437
438                 } else {        /* special defines for FIBER (88E1040S only) */
439                         if (sky2->advertising & ADVERTISED_1000baseT_Full)
440                                 adv |= PHY_M_AN_1000X_AFD;
441                         if (sky2->advertising & ADVERTISED_1000baseT_Half)
442                                 adv |= PHY_M_AN_1000X_AHD;
443                 }
444
445                 /* Restart Auto-negotiation */
446                 ctrl |= PHY_CT_ANE | PHY_CT_RE_CFG;
447         } else {
448                 /* forced speed/duplex settings */
449                 ct1000 = PHY_M_1000C_MSE;
450
451                 /* Disable auto update for duplex flow control and duplex */
452                 reg |= GM_GPCR_AU_DUP_DIS | GM_GPCR_AU_SPD_DIS;
453
454                 switch (sky2->speed) {
455                 case SPEED_1000:
456                         ctrl |= PHY_CT_SP1000;
457                         reg |= GM_GPCR_SPEED_1000;
458                         break;
459                 case SPEED_100:
460                         ctrl |= PHY_CT_SP100;
461                         reg |= GM_GPCR_SPEED_100;
462                         break;
463                 }
464
465                 if (sky2->duplex == DUPLEX_FULL) {
466                         reg |= GM_GPCR_DUP_FULL;
467                         ctrl |= PHY_CT_DUP_MD;
468                 } else if (sky2->speed < SPEED_1000)
469                         sky2->flow_mode = FC_NONE;
470         }
471
472         if (sky2->flags & SKY2_FLAG_AUTO_PAUSE) {
473                 if (sky2_is_copper(hw))
474                         adv |= copper_fc_adv[sky2->flow_mode];
475                 else
476                         adv |= fiber_fc_adv[sky2->flow_mode];
477         } else {
478                 reg |= GM_GPCR_AU_FCT_DIS;
479                 reg |= gm_fc_disable[sky2->flow_mode];
480
481                 /* Forward pause packets to GMAC? */
482                 if (sky2->flow_mode & FC_RX)
483                         sky2_write8(hw, SK_REG(port, GMAC_CTRL), GMC_PAUSE_ON);
484                 else
485                         sky2_write8(hw, SK_REG(port, GMAC_CTRL), GMC_PAUSE_OFF);
486         }
487
488         gma_write16(hw, port, GM_GP_CTRL, reg);
489
490         if (hw->flags & SKY2_HW_GIGABIT)
491                 gm_phy_write(hw, port, PHY_MARV_1000T_CTRL, ct1000);
492
493         gm_phy_write(hw, port, PHY_MARV_AUNE_ADV, adv);
494         gm_phy_write(hw, port, PHY_MARV_CTRL, ctrl);
495
496         /* Setup Phy LED's */
497         ledctrl = PHY_M_LED_PULS_DUR(PULS_170MS);
498         ledover = 0;
499
500         switch (hw->chip_id) {
501         case CHIP_ID_YUKON_FE:
502                 /* on 88E3082 these bits are at 11..9 (shifted left) */
503                 ledctrl |= PHY_M_LED_BLINK_RT(BLINK_84MS) << 1;
504
505                 ctrl = gm_phy_read(hw, port, PHY_MARV_FE_LED_PAR);
506
507                 /* delete ACT LED control bits */
508                 ctrl &= ~PHY_M_FELP_LED1_MSK;
509                 /* change ACT LED control to blink mode */
510                 ctrl |= PHY_M_FELP_LED1_CTRL(LED_PAR_CTRL_ACT_BL);
511                 gm_phy_write(hw, port, PHY_MARV_FE_LED_PAR, ctrl);
512                 break;
513
514         case CHIP_ID_YUKON_FE_P:
515                 /* Enable Link Partner Next Page */
516                 ctrl = gm_phy_read(hw, port, PHY_MARV_PHY_CTRL);
517                 ctrl |= PHY_M_PC_ENA_LIP_NP;
518
519                 /* disable Energy Detect and enable scrambler */
520                 ctrl &= ~(PHY_M_PC_ENA_ENE_DT | PHY_M_PC_DIS_SCRAMB);
521                 gm_phy_write(hw, port, PHY_MARV_PHY_CTRL, ctrl);
522
523                 /* set LED2 -> ACT, LED1 -> LINK, LED0 -> SPEED */
524                 ctrl = PHY_M_FELP_LED2_CTRL(LED_PAR_CTRL_ACT_BL) |
525                         PHY_M_FELP_LED1_CTRL(LED_PAR_CTRL_LINK) |
526                         PHY_M_FELP_LED0_CTRL(LED_PAR_CTRL_SPEED);
527
528                 gm_phy_write(hw, port, PHY_MARV_FE_LED_PAR, ctrl);
529                 break;
530
531         case CHIP_ID_YUKON_XL:
532                 pg = gm_phy_read(hw, port, PHY_MARV_EXT_ADR);
533
534                 /* select page 3 to access LED control register */
535                 gm_phy_write(hw, port, PHY_MARV_EXT_ADR, 3);
536
537                 /* set LED Function Control register */
538                 gm_phy_write(hw, port, PHY_MARV_PHY_CTRL,
539                              (PHY_M_LEDC_LOS_CTRL(1) |  /* LINK/ACT */
540                               PHY_M_LEDC_INIT_CTRL(7) | /* 10 Mbps */
541                               PHY_M_LEDC_STA1_CTRL(7) | /* 100 Mbps */
542                               PHY_M_LEDC_STA0_CTRL(7)));        /* 1000 Mbps */
543
544                 /* set Polarity Control register */
545                 gm_phy_write(hw, port, PHY_MARV_PHY_STAT,
546                              (PHY_M_POLC_LS1_P_MIX(4) |
547                               PHY_M_POLC_IS0_P_MIX(4) |
548                               PHY_M_POLC_LOS_CTRL(2) |
549                               PHY_M_POLC_INIT_CTRL(2) |
550                               PHY_M_POLC_STA1_CTRL(2) |
551                               PHY_M_POLC_STA0_CTRL(2)));
552
553                 /* restore page register */
554                 gm_phy_write(hw, port, PHY_MARV_EXT_ADR, pg);
555                 break;
556
557         case CHIP_ID_YUKON_EC_U:
558         case CHIP_ID_YUKON_EX:
559         case CHIP_ID_YUKON_SUPR:
560                 pg = gm_phy_read(hw, port, PHY_MARV_EXT_ADR);
561
562                 /* select page 3 to access LED control register */
563                 gm_phy_write(hw, port, PHY_MARV_EXT_ADR, 3);
564
565                 /* set LED Function Control register */
566                 gm_phy_write(hw, port, PHY_MARV_PHY_CTRL,
567                              (PHY_M_LEDC_LOS_CTRL(1) |  /* LINK/ACT */
568                               PHY_M_LEDC_INIT_CTRL(8) | /* 10 Mbps */
569                               PHY_M_LEDC_STA1_CTRL(7) | /* 100 Mbps */
570                               PHY_M_LEDC_STA0_CTRL(7)));/* 1000 Mbps */
571
572                 /* set Blink Rate in LED Timer Control Register */
573                 gm_phy_write(hw, port, PHY_MARV_INT_MASK,
574                              ledctrl | PHY_M_LED_BLINK_RT(BLINK_84MS));
575                 /* restore page register */
576                 gm_phy_write(hw, port, PHY_MARV_EXT_ADR, pg);
577                 break;
578
579         default:
580                 /* set Tx LED (LED_TX) to blink mode on Rx OR Tx activity */
581                 ledctrl |= PHY_M_LED_BLINK_RT(BLINK_84MS) | PHY_M_LEDC_TX_CTRL;
582
583                 /* turn off the Rx LED (LED_RX) */
584                 ledover |= PHY_M_LED_MO_RX(MO_LED_OFF);
585         }
586
587         if (hw->chip_id == CHIP_ID_YUKON_EC_U || hw->chip_id == CHIP_ID_YUKON_UL_2) {
588                 /* apply fixes in PHY AFE */
589                 gm_phy_write(hw, port, PHY_MARV_EXT_ADR, 255);
590
591                 /* increase differential signal amplitude in 10BASE-T */
592                 gm_phy_write(hw, port, 0x18, 0xaa99);
593                 gm_phy_write(hw, port, 0x17, 0x2011);
594
595                 if (hw->chip_id == CHIP_ID_YUKON_EC_U) {
596                         /* fix for IEEE A/B Symmetry failure in 1000BASE-T */
597                         gm_phy_write(hw, port, 0x18, 0xa204);
598                         gm_phy_write(hw, port, 0x17, 0x2002);
599                 }
600
601                 /* set page register to 0 */
602                 gm_phy_write(hw, port, PHY_MARV_EXT_ADR, 0);
603         } else if (hw->chip_id == CHIP_ID_YUKON_FE_P &&
604                    hw->chip_rev == CHIP_REV_YU_FE2_A0) {
605                 /* apply workaround for integrated resistors calibration */
606                 gm_phy_write(hw, port, PHY_MARV_PAGE_ADDR, 17);
607                 gm_phy_write(hw, port, PHY_MARV_PAGE_DATA, 0x3f60);
608         } else if (hw->chip_id == CHIP_ID_YUKON_OPT && hw->chip_rev == 0) {
609                 /* apply fixes in PHY AFE */
610                 gm_phy_write(hw, port, PHY_MARV_EXT_ADR, 0x00ff);
611
612                 /* apply RDAC termination workaround */
613                 gm_phy_write(hw, port, 24, 0x2800);
614                 gm_phy_write(hw, port, 23, 0x2001);
615
616                 /* set page register back to 0 */
617                 gm_phy_write(hw, port, PHY_MARV_EXT_ADR, 0);
618         } else if (hw->chip_id != CHIP_ID_YUKON_EX &&
619                    hw->chip_id < CHIP_ID_YUKON_SUPR) {
620                 /* no effect on Yukon-XL */
621                 gm_phy_write(hw, port, PHY_MARV_LED_CTRL, ledctrl);
622
623                 if (!(sky2->flags & SKY2_FLAG_AUTO_SPEED) ||
624                     sky2->speed == SPEED_100) {
625                         /* turn on 100 Mbps LED (LED_LINK100) */
626                         ledover |= PHY_M_LED_MO_100(MO_LED_ON);
627                 }
628
629                 if (ledover)
630                         gm_phy_write(hw, port, PHY_MARV_LED_OVER, ledover);
631
632         }
633
634         /* Enable phy interrupt on auto-negotiation complete (or link up) */
635         if (sky2->flags & SKY2_FLAG_AUTO_SPEED)
636                 gm_phy_write(hw, port, PHY_MARV_INT_MASK, PHY_M_IS_AN_COMPL);
637         else
638                 gm_phy_write(hw, port, PHY_MARV_INT_MASK, PHY_M_DEF_MSK);
639 }
640
641 static const u32 phy_power[] = { PCI_Y2_PHY1_POWD, PCI_Y2_PHY2_POWD };
642 static const u32 coma_mode[] = { PCI_Y2_PHY1_COMA, PCI_Y2_PHY2_COMA };
643
644 static void sky2_phy_power_up(struct sky2_hw *hw, unsigned port)
645 {
646         u32 reg1;
647
648         sky2_write8(hw, B2_TST_CTRL1, TST_CFG_WRITE_ON);
649         reg1 = sky2_pci_read32(hw, PCI_DEV_REG1);
650         reg1 &= ~phy_power[port];
651
652         if (hw->chip_id == CHIP_ID_YUKON_XL && hw->chip_rev > CHIP_REV_YU_XL_A1)
653                 reg1 |= coma_mode[port];
654
655         sky2_pci_write32(hw, PCI_DEV_REG1, reg1);
656         sky2_write8(hw, B2_TST_CTRL1, TST_CFG_WRITE_OFF);
657         sky2_pci_read32(hw, PCI_DEV_REG1);
658
659         if (hw->chip_id == CHIP_ID_YUKON_FE)
660                 gm_phy_write(hw, port, PHY_MARV_CTRL, PHY_CT_ANE);
661         else if (hw->flags & SKY2_HW_ADV_POWER_CTL)
662                 sky2_write8(hw, SK_REG(port, GPHY_CTRL), GPC_RST_CLR);
663 }
664
665 static void sky2_phy_power_down(struct sky2_hw *hw, unsigned port)
666 {
667         u32 reg1;
668         u16 ctrl;
669
670         /* release GPHY Control reset */
671         sky2_write8(hw, SK_REG(port, GPHY_CTRL), GPC_RST_CLR);
672
673         /* release GMAC reset */
674         sky2_write8(hw, SK_REG(port, GMAC_CTRL), GMC_RST_CLR);
675
676         if (hw->flags & SKY2_HW_NEWER_PHY) {
677                 /* select page 2 to access MAC control register */
678                 gm_phy_write(hw, port, PHY_MARV_EXT_ADR, 2);
679
680                 ctrl = gm_phy_read(hw, port, PHY_MARV_PHY_CTRL);
681                 /* allow GMII Power Down */
682                 ctrl &= ~PHY_M_MAC_GMIF_PUP;
683                 gm_phy_write(hw, port, PHY_MARV_PHY_CTRL, ctrl);
684
685                 /* set page register back to 0 */
686                 gm_phy_write(hw, port, PHY_MARV_EXT_ADR, 0);
687         }
688
689         /* setup General Purpose Control Register */
690         gma_write16(hw, port, GM_GP_CTRL,
691                     GM_GPCR_FL_PASS | GM_GPCR_SPEED_100 |
692                     GM_GPCR_AU_DUP_DIS | GM_GPCR_AU_FCT_DIS |
693                     GM_GPCR_AU_SPD_DIS);
694
695         if (hw->chip_id != CHIP_ID_YUKON_EC) {
696                 if (hw->chip_id == CHIP_ID_YUKON_EC_U) {
697                         /* select page 2 to access MAC control register */
698                         gm_phy_write(hw, port, PHY_MARV_EXT_ADR, 2);
699
700                         ctrl = gm_phy_read(hw, port, PHY_MARV_PHY_CTRL);
701                         /* enable Power Down */
702                         ctrl |= PHY_M_PC_POW_D_ENA;
703                         gm_phy_write(hw, port, PHY_MARV_PHY_CTRL, ctrl);
704
705                         /* set page register back to 0 */
706                         gm_phy_write(hw, port, PHY_MARV_EXT_ADR, 0);
707                 }
708
709                 /* set IEEE compatible Power Down Mode (dev. #4.99) */
710                 gm_phy_write(hw, port, PHY_MARV_CTRL, PHY_CT_PDOWN);
711         }
712
713         sky2_write8(hw, B2_TST_CTRL1, TST_CFG_WRITE_ON);
714         reg1 = sky2_pci_read32(hw, PCI_DEV_REG1);
715         reg1 |= phy_power[port];                /* set PHY to PowerDown/COMA Mode */
716         sky2_pci_write32(hw, PCI_DEV_REG1, reg1);
717         sky2_write8(hw, B2_TST_CTRL1, TST_CFG_WRITE_OFF);
718 }
719
720 /* Enable Rx/Tx */
721 static void sky2_enable_rx_tx(struct sky2_port *sky2)
722 {
723         struct sky2_hw *hw = sky2->hw;
724         unsigned port = sky2->port;
725         u16 reg;
726
727         reg = gma_read16(hw, port, GM_GP_CTRL);
728         reg |= GM_GPCR_RX_ENA | GM_GPCR_TX_ENA;
729         gma_write16(hw, port, GM_GP_CTRL, reg);
730 }
731
732 /* Force a renegotiation */
733 static void sky2_phy_reinit(struct sky2_port *sky2)
734 {
735         spin_lock_bh(&sky2->phy_lock);
736         sky2_phy_init(sky2->hw, sky2->port);
737         sky2_enable_rx_tx(sky2);
738         spin_unlock_bh(&sky2->phy_lock);
739 }
740
741 /* Put device in state to listen for Wake On Lan */
742 static void sky2_wol_init(struct sky2_port *sky2)
743 {
744         struct sky2_hw *hw = sky2->hw;
745         unsigned port = sky2->port;
746         enum flow_control save_mode;
747         u16 ctrl;
748
749         /* Bring hardware out of reset */
750         sky2_write16(hw, B0_CTST, CS_RST_CLR);
751         sky2_write16(hw, SK_REG(port, GMAC_LINK_CTRL), GMLC_RST_CLR);
752
753         sky2_write8(hw, SK_REG(port, GPHY_CTRL), GPC_RST_CLR);
754         sky2_write8(hw, SK_REG(port, GMAC_CTRL), GMC_RST_CLR);
755
756         /* Force to 10/100
757          * sky2_reset will re-enable on resume
758          */
759         save_mode = sky2->flow_mode;
760         ctrl = sky2->advertising;
761
762         sky2->advertising &= ~(ADVERTISED_1000baseT_Half|ADVERTISED_1000baseT_Full);
763         sky2->flow_mode = FC_NONE;
764
765         spin_lock_bh(&sky2->phy_lock);
766         sky2_phy_power_up(hw, port);
767         sky2_phy_init(hw, port);
768         spin_unlock_bh(&sky2->phy_lock);
769
770         sky2->flow_mode = save_mode;
771         sky2->advertising = ctrl;
772
773         /* Set GMAC to no flow control and auto update for speed/duplex */
774         gma_write16(hw, port, GM_GP_CTRL,
775                     GM_GPCR_FC_TX_DIS|GM_GPCR_TX_ENA|GM_GPCR_RX_ENA|
776                     GM_GPCR_DUP_FULL|GM_GPCR_FC_RX_DIS|GM_GPCR_AU_FCT_DIS);
777
778         /* Set WOL address */
779         memcpy_toio(hw->regs + WOL_REGS(port, WOL_MAC_ADDR),
780                     sky2->netdev->dev_addr, ETH_ALEN);
781
782         /* Turn on appropriate WOL control bits */
783         sky2_write16(hw, WOL_REGS(port, WOL_CTRL_STAT), WOL_CTL_CLEAR_RESULT);
784         ctrl = 0;
785         if (sky2->wol & WAKE_PHY)
786                 ctrl |= WOL_CTL_ENA_PME_ON_LINK_CHG|WOL_CTL_ENA_LINK_CHG_UNIT;
787         else
788                 ctrl |= WOL_CTL_DIS_PME_ON_LINK_CHG|WOL_CTL_DIS_LINK_CHG_UNIT;
789
790         if (sky2->wol & WAKE_MAGIC)
791                 ctrl |= WOL_CTL_ENA_PME_ON_MAGIC_PKT|WOL_CTL_ENA_MAGIC_PKT_UNIT;
792         else
793                 ctrl |= WOL_CTL_DIS_PME_ON_MAGIC_PKT|WOL_CTL_DIS_MAGIC_PKT_UNIT;
794
795         ctrl |= WOL_CTL_DIS_PME_ON_PATTERN|WOL_CTL_DIS_PATTERN_UNIT;
796         sky2_write16(hw, WOL_REGS(port, WOL_CTRL_STAT), ctrl);
797
798         /* Disable PiG firmware */
799         sky2_write16(hw, B0_CTST, Y2_HW_WOL_OFF);
800
801         /* block receiver */
802         sky2_write8(hw, SK_REG(port, RX_GMF_CTRL_T), GMF_RST_SET);
803 }
804
805 static void sky2_set_tx_stfwd(struct sky2_hw *hw, unsigned port)
806 {
807         struct net_device *dev = hw->dev[port];
808
809         if ( (hw->chip_id == CHIP_ID_YUKON_EX &&
810               hw->chip_rev != CHIP_REV_YU_EX_A0) ||
811              hw->chip_id >= CHIP_ID_YUKON_FE_P) {
812                 /* Yukon-Extreme B0 and further Extreme devices */
813                 sky2_write32(hw, SK_REG(port, TX_GMF_CTRL_T), TX_STFW_ENA);
814         } else if (dev->mtu > ETH_DATA_LEN) {
815                 /* set Tx GMAC FIFO Almost Empty Threshold */
816                 sky2_write32(hw, SK_REG(port, TX_GMF_AE_THR),
817                              (ECU_JUMBO_WM << 16) | ECU_AE_THR);
818
819                 sky2_write32(hw, SK_REG(port, TX_GMF_CTRL_T), TX_STFW_DIS);
820         } else
821                 sky2_write32(hw, SK_REG(port, TX_GMF_CTRL_T), TX_STFW_ENA);
822 }
823
824 static void sky2_mac_init(struct sky2_hw *hw, unsigned port)
825 {
826         struct sky2_port *sky2 = netdev_priv(hw->dev[port]);
827         u16 reg;
828         u32 rx_reg;
829         int i;
830         const u8 *addr = hw->dev[port]->dev_addr;
831
832         sky2_write8(hw, SK_REG(port, GPHY_CTRL), GPC_RST_SET);
833         sky2_write8(hw, SK_REG(port, GPHY_CTRL), GPC_RST_CLR);
834
835         sky2_write8(hw, SK_REG(port, GMAC_CTRL), GMC_RST_CLR);
836
837         if (hw->chip_id == CHIP_ID_YUKON_XL &&
838             hw->chip_rev == CHIP_REV_YU_XL_A0 &&
839             port == 1) {
840                 /* WA DEV_472 -- looks like crossed wires on port 2 */
841                 /* clear GMAC 1 Control reset */
842                 sky2_write8(hw, SK_REG(0, GMAC_CTRL), GMC_RST_CLR);
843                 do {
844                         sky2_write8(hw, SK_REG(1, GMAC_CTRL), GMC_RST_SET);
845                         sky2_write8(hw, SK_REG(1, GMAC_CTRL), GMC_RST_CLR);
846                 } while (gm_phy_read(hw, 1, PHY_MARV_ID0) != PHY_MARV_ID0_VAL ||
847                          gm_phy_read(hw, 1, PHY_MARV_ID1) != PHY_MARV_ID1_Y2 ||
848                          gm_phy_read(hw, 1, PHY_MARV_INT_MASK) != 0);
849         }
850
851         sky2_read16(hw, SK_REG(port, GMAC_IRQ_SRC));
852
853         /* Enable Transmit FIFO Underrun */
854         sky2_write8(hw, SK_REG(port, GMAC_IRQ_MSK), GMAC_DEF_MSK);
855
856         spin_lock_bh(&sky2->phy_lock);
857         sky2_phy_power_up(hw, port);
858         sky2_phy_init(hw, port);
859         spin_unlock_bh(&sky2->phy_lock);
860
861         /* MIB clear */
862         reg = gma_read16(hw, port, GM_PHY_ADDR);
863         gma_write16(hw, port, GM_PHY_ADDR, reg | GM_PAR_MIB_CLR);
864
865         for (i = GM_MIB_CNT_BASE; i <= GM_MIB_CNT_END; i += 4)
866                 gma_read16(hw, port, i);
867         gma_write16(hw, port, GM_PHY_ADDR, reg);
868
869         /* transmit control */
870         gma_write16(hw, port, GM_TX_CTRL, TX_COL_THR(TX_COL_DEF));
871
872         /* receive control reg: unicast + multicast + no FCS  */
873         gma_write16(hw, port, GM_RX_CTRL,
874                     GM_RXCR_UCF_ENA | GM_RXCR_CRC_DIS | GM_RXCR_MCF_ENA);
875
876         /* transmit flow control */
877         gma_write16(hw, port, GM_TX_FLOW_CTRL, 0xffff);
878
879         /* transmit parameter */
880         gma_write16(hw, port, GM_TX_PARAM,
881                     TX_JAM_LEN_VAL(TX_JAM_LEN_DEF) |
882                     TX_JAM_IPG_VAL(TX_JAM_IPG_DEF) |
883                     TX_IPG_JAM_DATA(TX_IPG_JAM_DEF) |
884                     TX_BACK_OFF_LIM(TX_BOF_LIM_DEF));
885
886         /* serial mode register */
887         reg = DATA_BLIND_VAL(DATA_BLIND_DEF) |
888                 GM_SMOD_VLAN_ENA | IPG_DATA_VAL(IPG_DATA_DEF);
889
890         if (hw->dev[port]->mtu > ETH_DATA_LEN)
891                 reg |= GM_SMOD_JUMBO_ENA;
892
893         if (hw->chip_id == CHIP_ID_YUKON_EC_U &&
894             hw->chip_rev == CHIP_REV_YU_EC_U_B1)
895                 reg |= GM_NEW_FLOW_CTRL;
896
897         gma_write16(hw, port, GM_SERIAL_MODE, reg);
898
899         /* virtual address for data */
900         gma_set_addr(hw, port, GM_SRC_ADDR_2L, addr);
901
902         /* physical address: used for pause frames */
903         gma_set_addr(hw, port, GM_SRC_ADDR_1L, addr);
904
905         /* ignore counter overflows */
906         gma_write16(hw, port, GM_TX_IRQ_MSK, 0);
907         gma_write16(hw, port, GM_RX_IRQ_MSK, 0);
908         gma_write16(hw, port, GM_TR_IRQ_MSK, 0);
909
910         /* Configure Rx MAC FIFO */
911         sky2_write8(hw, SK_REG(port, RX_GMF_CTRL_T), GMF_RST_CLR);
912         rx_reg = GMF_OPER_ON | GMF_RX_F_FL_ON;
913         if (hw->chip_id == CHIP_ID_YUKON_EX ||
914             hw->chip_id == CHIP_ID_YUKON_FE_P)
915                 rx_reg |= GMF_RX_OVER_ON;
916
917         sky2_write32(hw, SK_REG(port, RX_GMF_CTRL_T), rx_reg);
918
919         if (hw->chip_id == CHIP_ID_YUKON_XL) {
920                 /* Hardware errata - clear flush mask */
921                 sky2_write16(hw, SK_REG(port, RX_GMF_FL_MSK), 0);
922         } else {
923                 /* Flush Rx MAC FIFO on any flow control or error */
924                 sky2_write16(hw, SK_REG(port, RX_GMF_FL_MSK), GMR_FS_ANY_ERR);
925         }
926
927         /* Set threshold to 0xa (64 bytes) + 1 to workaround pause bug  */
928         reg = RX_GMF_FL_THR_DEF + 1;
929         /* Another magic mystery workaround from sk98lin */
930         if (hw->chip_id == CHIP_ID_YUKON_FE_P &&
931             hw->chip_rev == CHIP_REV_YU_FE2_A0)
932                 reg = 0x178;
933         sky2_write16(hw, SK_REG(port, RX_GMF_FL_THR), reg);
934
935         /* Configure Tx MAC FIFO */
936         sky2_write8(hw, SK_REG(port, TX_GMF_CTRL_T), GMF_RST_CLR);
937         sky2_write16(hw, SK_REG(port, TX_GMF_CTRL_T), GMF_OPER_ON);
938
939         /* On chips without ram buffer, pause is controled by MAC level */
940         if (!(hw->flags & SKY2_HW_RAM_BUFFER)) {
941                 /* Pause threshold is scaled by 8 in bytes */
942                 if (hw->chip_id == CHIP_ID_YUKON_FE_P &&
943                     hw->chip_rev == CHIP_REV_YU_FE2_A0)
944                         reg = 1568 / 8;
945                 else
946                         reg = 1024 / 8;
947                 sky2_write16(hw, SK_REG(port, RX_GMF_UP_THR), reg);
948                 sky2_write16(hw, SK_REG(port, RX_GMF_LP_THR), 768 / 8);
949
950                 sky2_set_tx_stfwd(hw, port);
951         }
952
953         if (hw->chip_id == CHIP_ID_YUKON_FE_P &&
954             hw->chip_rev == CHIP_REV_YU_FE2_A0) {
955                 /* disable dynamic watermark */
956                 reg = sky2_read16(hw, SK_REG(port, TX_GMF_EA));
957                 reg &= ~TX_DYN_WM_ENA;
958                 sky2_write16(hw, SK_REG(port, TX_GMF_EA), reg);
959         }
960 }
961
962 /* Assign Ram Buffer allocation to queue */
963 static void sky2_ramset(struct sky2_hw *hw, u16 q, u32 start, u32 space)
964 {
965         u32 end;
966
967         /* convert from K bytes to qwords used for hw register */
968         start *= 1024/8;
969         space *= 1024/8;
970         end = start + space - 1;
971
972         sky2_write8(hw, RB_ADDR(q, RB_CTRL), RB_RST_CLR);
973         sky2_write32(hw, RB_ADDR(q, RB_START), start);
974         sky2_write32(hw, RB_ADDR(q, RB_END), end);
975         sky2_write32(hw, RB_ADDR(q, RB_WP), start);
976         sky2_write32(hw, RB_ADDR(q, RB_RP), start);
977
978         if (q == Q_R1 || q == Q_R2) {
979                 u32 tp = space - space/4;
980
981                 /* On receive queue's set the thresholds
982                  * give receiver priority when > 3/4 full
983                  * send pause when down to 2K
984                  */
985                 sky2_write32(hw, RB_ADDR(q, RB_RX_UTHP), tp);
986                 sky2_write32(hw, RB_ADDR(q, RB_RX_LTHP), space/2);
987
988                 tp = space - 2048/8;
989                 sky2_write32(hw, RB_ADDR(q, RB_RX_UTPP), tp);
990                 sky2_write32(hw, RB_ADDR(q, RB_RX_LTPP), space/4);
991         } else {
992                 /* Enable store & forward on Tx queue's because
993                  * Tx FIFO is only 1K on Yukon
994                  */
995                 sky2_write8(hw, RB_ADDR(q, RB_CTRL), RB_ENA_STFWD);
996         }
997
998         sky2_write8(hw, RB_ADDR(q, RB_CTRL), RB_ENA_OP_MD);
999         sky2_read8(hw, RB_ADDR(q, RB_CTRL));
1000 }
1001
1002 /* Setup Bus Memory Interface */
1003 static void sky2_qset(struct sky2_hw *hw, u16 q)
1004 {
1005         sky2_write32(hw, Q_ADDR(q, Q_CSR), BMU_CLR_RESET);
1006         sky2_write32(hw, Q_ADDR(q, Q_CSR), BMU_OPER_INIT);
1007         sky2_write32(hw, Q_ADDR(q, Q_CSR), BMU_FIFO_OP_ON);
1008         sky2_write32(hw, Q_ADDR(q, Q_WM),  BMU_WM_DEFAULT);
1009 }
1010
1011 /* Setup prefetch unit registers. This is the interface between
1012  * hardware and driver list elements
1013  */
1014 static void sky2_prefetch_init(struct sky2_hw *hw, u32 qaddr,
1015                                dma_addr_t addr, u32 last)
1016 {
1017         sky2_write32(hw, Y2_QADDR(qaddr, PREF_UNIT_CTRL), PREF_UNIT_RST_SET);
1018         sky2_write32(hw, Y2_QADDR(qaddr, PREF_UNIT_CTRL), PREF_UNIT_RST_CLR);
1019         sky2_write32(hw, Y2_QADDR(qaddr, PREF_UNIT_ADDR_HI), upper_32_bits(addr));
1020         sky2_write32(hw, Y2_QADDR(qaddr, PREF_UNIT_ADDR_LO), lower_32_bits(addr));
1021         sky2_write16(hw, Y2_QADDR(qaddr, PREF_UNIT_LAST_IDX), last);
1022         sky2_write32(hw, Y2_QADDR(qaddr, PREF_UNIT_CTRL), PREF_UNIT_OP_ON);
1023
1024         sky2_read32(hw, Y2_QADDR(qaddr, PREF_UNIT_CTRL));
1025 }
1026
1027 static inline struct sky2_tx_le *get_tx_le(struct sky2_port *sky2, u16 *slot)
1028 {
1029         struct sky2_tx_le *le = sky2->tx_le + *slot;
1030
1031         *slot = RING_NEXT(*slot, sky2->tx_ring_size);
1032         le->ctrl = 0;
1033         return le;
1034 }
1035
1036 static void tx_init(struct sky2_port *sky2)
1037 {
1038         struct sky2_tx_le *le;
1039
1040         sky2->tx_prod = sky2->tx_cons = 0;
1041         sky2->tx_tcpsum = 0;
1042         sky2->tx_last_mss = 0;
1043
1044         le = get_tx_le(sky2, &sky2->tx_prod);
1045         le->addr = 0;
1046         le->opcode = OP_ADDR64 | HW_OWNER;
1047         sky2->tx_last_upper = 0;
1048 }
1049
1050 /* Update chip's next pointer */
1051 static inline void sky2_put_idx(struct sky2_hw *hw, unsigned q, u16 idx)
1052 {
1053         /* Make sure write' to descriptors are complete before we tell hardware */
1054         wmb();
1055         sky2_write16(hw, Y2_QADDR(q, PREF_UNIT_PUT_IDX), idx);
1056
1057         /* Synchronize I/O on since next processor may write to tail */
1058         mmiowb();
1059 }
1060
1061
1062 static inline struct sky2_rx_le *sky2_next_rx(struct sky2_port *sky2)
1063 {
1064         struct sky2_rx_le *le = sky2->rx_le + sky2->rx_put;
1065         sky2->rx_put = RING_NEXT(sky2->rx_put, RX_LE_SIZE);
1066         le->ctrl = 0;
1067         return le;
1068 }
1069
1070 static unsigned sky2_get_rx_threshold(struct sky2_port *sky2)
1071 {
1072         unsigned size;
1073
1074         /* Space needed for frame data + headers rounded up */
1075         size = roundup(sky2->netdev->mtu + ETH_HLEN + VLAN_HLEN, 8);
1076
1077         /* Stopping point for hardware truncation */
1078         return (size - 8) / sizeof(u32);
1079 }
1080
1081 static unsigned sky2_get_rx_data_size(struct sky2_port *sky2)
1082 {
1083         struct rx_ring_info *re;
1084         unsigned size;
1085
1086         /* Space needed for frame data + headers rounded up */
1087         size = roundup(sky2->netdev->mtu + ETH_HLEN + VLAN_HLEN, 8);
1088
1089         sky2->rx_nfrags = size >> PAGE_SHIFT;
1090         BUG_ON(sky2->rx_nfrags > ARRAY_SIZE(re->frag_addr));
1091
1092         /* Compute residue after pages */
1093         size -= sky2->rx_nfrags << PAGE_SHIFT;
1094
1095         /* Optimize to handle small packets and headers */
1096         if (size < copybreak)
1097                 size = copybreak;
1098         if (size < ETH_HLEN)
1099                 size = ETH_HLEN;
1100
1101         return size;
1102 }
1103
1104 /* Build description to hardware for one receive segment */
1105 static void sky2_rx_add(struct sky2_port *sky2, u8 op,
1106                         dma_addr_t map, unsigned len)
1107 {
1108         struct sky2_rx_le *le;
1109
1110         if (sizeof(dma_addr_t) > sizeof(u32)) {
1111                 le = sky2_next_rx(sky2);
1112                 le->addr = cpu_to_le32(upper_32_bits(map));
1113                 le->opcode = OP_ADDR64 | HW_OWNER;
1114         }
1115
1116         le = sky2_next_rx(sky2);
1117         le->addr = cpu_to_le32(lower_32_bits(map));
1118         le->length = cpu_to_le16(len);
1119         le->opcode = op | HW_OWNER;
1120 }
1121
1122 /* Build description to hardware for one possibly fragmented skb */
1123 static void sky2_rx_submit(struct sky2_port *sky2,
1124                            const struct rx_ring_info *re)
1125 {
1126         int i;
1127
1128         sky2_rx_add(sky2, OP_PACKET, re->data_addr, sky2->rx_data_size);
1129
1130         for (i = 0; i < skb_shinfo(re->skb)->nr_frags; i++)
1131                 sky2_rx_add(sky2, OP_BUFFER, re->frag_addr[i], PAGE_SIZE);
1132 }
1133
1134
1135 static int sky2_rx_map_skb(struct pci_dev *pdev, struct rx_ring_info *re,
1136                             unsigned size)
1137 {
1138         struct sk_buff *skb = re->skb;
1139         int i;
1140
1141         re->data_addr = pci_map_single(pdev, skb->data, size, PCI_DMA_FROMDEVICE);
1142         if (pci_dma_mapping_error(pdev, re->data_addr))
1143                 goto mapping_error;
1144
1145         dma_unmap_len_set(re, data_size, size);
1146
1147         for (i = 0; i < skb_shinfo(skb)->nr_frags; i++) {
1148                 skb_frag_t *frag = &skb_shinfo(skb)->frags[i];
1149
1150                 re->frag_addr[i] = pci_map_page(pdev, frag->page,
1151                                                 frag->page_offset,
1152                                                 frag->size,
1153                                                 PCI_DMA_FROMDEVICE);
1154
1155                 if (pci_dma_mapping_error(pdev, re->frag_addr[i]))
1156                         goto map_page_error;
1157         }
1158         return 0;
1159
1160 map_page_error:
1161         while (--i >= 0) {
1162                 pci_unmap_page(pdev, re->frag_addr[i],
1163                                skb_shinfo(skb)->frags[i].size,
1164                                PCI_DMA_FROMDEVICE);
1165         }
1166
1167         pci_unmap_single(pdev, re->data_addr, dma_unmap_len(re, data_size),
1168                          PCI_DMA_FROMDEVICE);
1169
1170 mapping_error:
1171         if (net_ratelimit())
1172                 dev_warn(&pdev->dev, "%s: rx mapping error\n",
1173                          skb->dev->name);
1174         return -EIO;
1175 }
1176
1177 static void sky2_rx_unmap_skb(struct pci_dev *pdev, struct rx_ring_info *re)
1178 {
1179         struct sk_buff *skb = re->skb;
1180         int i;
1181
1182         pci_unmap_single(pdev, re->data_addr, dma_unmap_len(re, data_size),
1183                          PCI_DMA_FROMDEVICE);
1184
1185         for (i = 0; i < skb_shinfo(skb)->nr_frags; i++)
1186                 pci_unmap_page(pdev, re->frag_addr[i],
1187                                skb_shinfo(skb)->frags[i].size,
1188                                PCI_DMA_FROMDEVICE);
1189 }
1190
1191 /* Tell chip where to start receive checksum.
1192  * Actually has two checksums, but set both same to avoid possible byte
1193  * order problems.
1194  */
1195 static void rx_set_checksum(struct sky2_port *sky2)
1196 {
1197         struct sky2_rx_le *le = sky2_next_rx(sky2);
1198
1199         le->addr = cpu_to_le32((ETH_HLEN << 16) | ETH_HLEN);
1200         le->ctrl = 0;
1201         le->opcode = OP_TCPSTART | HW_OWNER;
1202
1203         sky2_write32(sky2->hw,
1204                      Q_ADDR(rxqaddr[sky2->port], Q_CSR),
1205                      (sky2->flags & SKY2_FLAG_RX_CHECKSUM)
1206                      ? BMU_ENA_RX_CHKSUM : BMU_DIS_RX_CHKSUM);
1207 }
1208
1209 /* Enable/disable receive hash calculation (RSS) */
1210 static void rx_set_rss(struct net_device *dev)
1211 {
1212         struct sky2_port *sky2 = netdev_priv(dev);
1213         struct sky2_hw *hw = sky2->hw;
1214         int i, nkeys = 4;
1215
1216         /* Supports IPv6 and other modes */
1217         if (hw->flags & SKY2_HW_NEW_LE) {
1218                 nkeys = 10;
1219                 sky2_write32(hw, SK_REG(sky2->port, RSS_CFG), HASH_ALL);
1220         }
1221
1222         /* Program RSS initial values */
1223         if (dev->features & NETIF_F_RXHASH) {
1224                 u32 key[nkeys];
1225
1226                 get_random_bytes(key, nkeys * sizeof(u32));
1227                 for (i = 0; i < nkeys; i++)
1228                         sky2_write32(hw, SK_REG(sky2->port, RSS_KEY + i * 4),
1229                                      key[i]);
1230
1231                 /* Need to turn on (undocumented) flag to make hashing work  */
1232                 sky2_write32(hw, SK_REG(sky2->port, RX_GMF_CTRL_T),
1233                              RX_STFW_ENA);
1234
1235                 sky2_write32(hw, Q_ADDR(rxqaddr[sky2->port], Q_CSR),
1236                              BMU_ENA_RX_RSS_HASH);
1237         } else
1238                 sky2_write32(hw, Q_ADDR(rxqaddr[sky2->port], Q_CSR),
1239                              BMU_DIS_RX_RSS_HASH);
1240 }
1241
1242 /*
1243  * The RX Stop command will not work for Yukon-2 if the BMU does not
1244  * reach the end of packet and since we can't make sure that we have
1245  * incoming data, we must reset the BMU while it is not doing a DMA
1246  * transfer. Since it is possible that the RX path is still active,
1247  * the RX RAM buffer will be stopped first, so any possible incoming
1248  * data will not trigger a DMA. After the RAM buffer is stopped, the
1249  * BMU is polled until any DMA in progress is ended and only then it
1250  * will be reset.
1251  */
1252 static void sky2_rx_stop(struct sky2_port *sky2)
1253 {
1254         struct sky2_hw *hw = sky2->hw;
1255         unsigned rxq = rxqaddr[sky2->port];
1256         int i;
1257
1258         /* disable the RAM Buffer receive queue */
1259         sky2_write8(hw, RB_ADDR(rxq, RB_CTRL), RB_DIS_OP_MD);
1260
1261         for (i = 0; i < 0xffff; i++)
1262                 if (sky2_read8(hw, RB_ADDR(rxq, Q_RSL))
1263                     == sky2_read8(hw, RB_ADDR(rxq, Q_RL)))
1264                         goto stopped;
1265
1266         netdev_warn(sky2->netdev, "receiver stop failed\n");
1267 stopped:
1268         sky2_write32(hw, Q_ADDR(rxq, Q_CSR), BMU_RST_SET | BMU_FIFO_RST);
1269
1270         /* reset the Rx prefetch unit */
1271         sky2_write32(hw, Y2_QADDR(rxq, PREF_UNIT_CTRL), PREF_UNIT_RST_SET);
1272         mmiowb();
1273 }
1274
1275 /* Clean out receive buffer area, assumes receiver hardware stopped */
1276 static void sky2_rx_clean(struct sky2_port *sky2)
1277 {
1278         unsigned i;
1279
1280         memset(sky2->rx_le, 0, RX_LE_BYTES);
1281         for (i = 0; i < sky2->rx_pending; i++) {
1282                 struct rx_ring_info *re = sky2->rx_ring + i;
1283
1284                 if (re->skb) {
1285                         sky2_rx_unmap_skb(sky2->hw->pdev, re);
1286                         kfree_skb(re->skb);
1287                         re->skb = NULL;
1288                 }
1289         }
1290 }
1291
1292 /* Basic MII support */
1293 static int sky2_ioctl(struct net_device *dev, struct ifreq *ifr, int cmd)
1294 {
1295         struct mii_ioctl_data *data = if_mii(ifr);
1296         struct sky2_port *sky2 = netdev_priv(dev);
1297         struct sky2_hw *hw = sky2->hw;
1298         int err = -EOPNOTSUPP;
1299
1300         if (!netif_running(dev))
1301                 return -ENODEV; /* Phy still in reset */
1302
1303         switch (cmd) {
1304         case SIOCGMIIPHY:
1305                 data->phy_id = PHY_ADDR_MARV;
1306
1307                 /* fallthru */
1308         case SIOCGMIIREG: {
1309                 u16 val = 0;
1310
1311                 spin_lock_bh(&sky2->phy_lock);
1312                 err = __gm_phy_read(hw, sky2->port, data->reg_num & 0x1f, &val);
1313                 spin_unlock_bh(&sky2->phy_lock);
1314
1315                 data->val_out = val;
1316                 break;
1317         }
1318
1319         case SIOCSMIIREG:
1320                 spin_lock_bh(&sky2->phy_lock);
1321                 err = gm_phy_write(hw, sky2->port, data->reg_num & 0x1f,
1322                                    data->val_in);
1323                 spin_unlock_bh(&sky2->phy_lock);
1324                 break;
1325         }
1326         return err;
1327 }
1328
1329 #ifdef SKY2_VLAN_TAG_USED
1330 static void sky2_set_vlan_mode(struct sky2_hw *hw, u16 port, bool onoff)
1331 {
1332         if (onoff) {
1333                 sky2_write32(hw, SK_REG(port, RX_GMF_CTRL_T),
1334                              RX_VLAN_STRIP_ON);
1335                 sky2_write32(hw, SK_REG(port, TX_GMF_CTRL_T),
1336                              TX_VLAN_TAG_ON);
1337         } else {
1338                 sky2_write32(hw, SK_REG(port, RX_GMF_CTRL_T),
1339                              RX_VLAN_STRIP_OFF);
1340                 sky2_write32(hw, SK_REG(port, TX_GMF_CTRL_T),
1341                              TX_VLAN_TAG_OFF);
1342         }
1343 }
1344
1345 static void sky2_vlan_rx_register(struct net_device *dev, struct vlan_group *grp)
1346 {
1347         struct sky2_port *sky2 = netdev_priv(dev);
1348         struct sky2_hw *hw = sky2->hw;
1349         u16 port = sky2->port;
1350
1351         netif_tx_lock_bh(dev);
1352         napi_disable(&hw->napi);
1353
1354         sky2->vlgrp = grp;
1355         sky2_set_vlan_mode(hw, port, grp != NULL);
1356
1357         sky2_read32(hw, B0_Y2_SP_LISR);
1358         napi_enable(&hw->napi);
1359         netif_tx_unlock_bh(dev);
1360 }
1361 #endif
1362
1363 /* Amount of required worst case padding in rx buffer */
1364 static inline unsigned sky2_rx_pad(const struct sky2_hw *hw)
1365 {
1366         return (hw->flags & SKY2_HW_RAM_BUFFER) ? 8 : 2;
1367 }
1368
1369 /*
1370  * Allocate an skb for receiving. If the MTU is large enough
1371  * make the skb non-linear with a fragment list of pages.
1372  */
1373 static struct sk_buff *sky2_rx_alloc(struct sky2_port *sky2)
1374 {
1375         struct sk_buff *skb;
1376         int i;
1377
1378         skb = netdev_alloc_skb(sky2->netdev,
1379                                sky2->rx_data_size + sky2_rx_pad(sky2->hw));
1380         if (!skb)
1381                 goto nomem;
1382
1383         if (sky2->hw->flags & SKY2_HW_RAM_BUFFER) {
1384                 unsigned char *start;
1385                 /*
1386                  * Workaround for a bug in FIFO that cause hang
1387                  * if the FIFO if the receive buffer is not 64 byte aligned.
1388                  * The buffer returned from netdev_alloc_skb is
1389                  * aligned except if slab debugging is enabled.
1390                  */
1391                 start = PTR_ALIGN(skb->data, 8);
1392                 skb_reserve(skb, start - skb->data);
1393         } else
1394                 skb_reserve(skb, NET_IP_ALIGN);
1395
1396         for (i = 0; i < sky2->rx_nfrags; i++) {
1397                 struct page *page = alloc_page(GFP_ATOMIC);
1398
1399                 if (!page)
1400                         goto free_partial;
1401                 skb_fill_page_desc(skb, i, page, 0, PAGE_SIZE);
1402         }
1403
1404         return skb;
1405 free_partial:
1406         kfree_skb(skb);
1407 nomem:
1408         return NULL;
1409 }
1410
1411 static inline void sky2_rx_update(struct sky2_port *sky2, unsigned rxq)
1412 {
1413         sky2_put_idx(sky2->hw, rxq, sky2->rx_put);
1414 }
1415
1416 static int sky2_alloc_rx_skbs(struct sky2_port *sky2)
1417 {
1418         struct sky2_hw *hw = sky2->hw;
1419         unsigned i;
1420
1421         sky2->rx_data_size = sky2_get_rx_data_size(sky2);
1422
1423         /* Fill Rx ring */
1424         for (i = 0; i < sky2->rx_pending; i++) {
1425                 struct rx_ring_info *re = sky2->rx_ring + i;
1426
1427                 re->skb = sky2_rx_alloc(sky2);
1428                 if (!re->skb)
1429                         return -ENOMEM;
1430
1431                 if (sky2_rx_map_skb(hw->pdev, re, sky2->rx_data_size)) {
1432                         dev_kfree_skb(re->skb);
1433                         re->skb = NULL;
1434                         return -ENOMEM;
1435                 }
1436         }
1437         return 0;
1438 }
1439
1440 /*
1441  * Setup receiver buffer pool.
1442  * Normal case this ends up creating one list element for skb
1443  * in the receive ring. Worst case if using large MTU and each
1444  * allocation falls on a different 64 bit region, that results
1445  * in 6 list elements per ring entry.
1446  * One element is used for checksum enable/disable, and one
1447  * extra to avoid wrap.
1448  */
1449 static void sky2_rx_start(struct sky2_port *sky2)
1450 {
1451         struct sky2_hw *hw = sky2->hw;
1452         struct rx_ring_info *re;
1453         unsigned rxq = rxqaddr[sky2->port];
1454         unsigned i, thresh;
1455
1456         sky2->rx_put = sky2->rx_next = 0;
1457         sky2_qset(hw, rxq);
1458
1459         /* On PCI express lowering the watermark gives better performance */
1460         if (pci_find_capability(hw->pdev, PCI_CAP_ID_EXP))
1461                 sky2_write32(hw, Q_ADDR(rxq, Q_WM), BMU_WM_PEX);
1462
1463         /* These chips have no ram buffer?
1464          * MAC Rx RAM Read is controlled by hardware */
1465         if (hw->chip_id == CHIP_ID_YUKON_EC_U &&
1466             hw->chip_rev > CHIP_REV_YU_EC_U_A0)
1467                 sky2_write32(hw, Q_ADDR(rxq, Q_TEST), F_M_RX_RAM_DIS);
1468
1469         sky2_prefetch_init(hw, rxq, sky2->rx_le_map, RX_LE_SIZE - 1);
1470
1471         if (!(hw->flags & SKY2_HW_NEW_LE))
1472                 rx_set_checksum(sky2);
1473
1474         if (!(hw->flags & SKY2_HW_RSS_BROKEN))
1475                 rx_set_rss(sky2->netdev);
1476
1477         /* submit Rx ring */
1478         for (i = 0; i < sky2->rx_pending; i++) {
1479                 re = sky2->rx_ring + i;
1480                 sky2_rx_submit(sky2, re);
1481         }
1482
1483         /*
1484          * The receiver hangs if it receives frames larger than the
1485          * packet buffer. As a workaround, truncate oversize frames, but
1486          * the register is limited to 9 bits, so if you do frames > 2052
1487          * you better get the MTU right!
1488          */
1489         thresh = sky2_get_rx_threshold(sky2);
1490         if (thresh > 0x1ff)
1491                 sky2_write32(hw, SK_REG(sky2->port, RX_GMF_CTRL_T), RX_TRUNC_OFF);
1492         else {
1493                 sky2_write16(hw, SK_REG(sky2->port, RX_GMF_TR_THR), thresh);
1494                 sky2_write32(hw, SK_REG(sky2->port, RX_GMF_CTRL_T), RX_TRUNC_ON);
1495         }
1496
1497         /* Tell chip about available buffers */
1498         sky2_rx_update(sky2, rxq);
1499
1500         if (hw->chip_id == CHIP_ID_YUKON_EX ||
1501             hw->chip_id == CHIP_ID_YUKON_SUPR) {
1502                 /*
1503                  * Disable flushing of non ASF packets;
1504                  * must be done after initializing the BMUs;
1505                  * drivers without ASF support should do this too, otherwise
1506                  * it may happen that they cannot run on ASF devices;
1507                  * remember that the MAC FIFO isn't reset during initialization.
1508                  */
1509                 sky2_write32(hw, SK_REG(sky2->port, RX_GMF_CTRL_T), RX_MACSEC_FLUSH_OFF);
1510         }
1511
1512         if (hw->chip_id >= CHIP_ID_YUKON_SUPR) {
1513                 /* Enable RX Home Address & Routing Header checksum fix */
1514                 sky2_write16(hw, SK_REG(sky2->port, RX_GMF_FL_CTRL),
1515                              RX_IPV6_SA_MOB_ENA | RX_IPV6_DA_MOB_ENA);
1516
1517                 /* Enable TX Home Address & Routing Header checksum fix */
1518                 sky2_write32(hw, Q_ADDR(txqaddr[sky2->port], Q_TEST),
1519                              TBMU_TEST_HOME_ADD_FIX_EN | TBMU_TEST_ROUTING_ADD_FIX_EN);
1520         }
1521 }
1522
1523 static int sky2_alloc_buffers(struct sky2_port *sky2)
1524 {
1525         struct sky2_hw *hw = sky2->hw;
1526
1527         /* must be power of 2 */
1528         sky2->tx_le = pci_alloc_consistent(hw->pdev,
1529                                            sky2->tx_ring_size *
1530                                            sizeof(struct sky2_tx_le),
1531                                            &sky2->tx_le_map);
1532         if (!sky2->tx_le)
1533                 goto nomem;
1534
1535         sky2->tx_ring = kcalloc(sky2->tx_ring_size, sizeof(struct tx_ring_info),
1536                                 GFP_KERNEL);
1537         if (!sky2->tx_ring)
1538                 goto nomem;
1539
1540         sky2->rx_le = pci_alloc_consistent(hw->pdev, RX_LE_BYTES,
1541                                            &sky2->rx_le_map);
1542         if (!sky2->rx_le)
1543                 goto nomem;
1544         memset(sky2->rx_le, 0, RX_LE_BYTES);
1545
1546         sky2->rx_ring = kcalloc(sky2->rx_pending, sizeof(struct rx_ring_info),
1547                                 GFP_KERNEL);
1548         if (!sky2->rx_ring)
1549                 goto nomem;
1550
1551         return sky2_alloc_rx_skbs(sky2);
1552 nomem:
1553         return -ENOMEM;
1554 }
1555
1556 static void sky2_free_buffers(struct sky2_port *sky2)
1557 {
1558         struct sky2_hw *hw = sky2->hw;
1559
1560         sky2_rx_clean(sky2);
1561
1562         if (sky2->rx_le) {
1563                 pci_free_consistent(hw->pdev, RX_LE_BYTES,
1564                                     sky2->rx_le, sky2->rx_le_map);
1565                 sky2->rx_le = NULL;
1566         }
1567         if (sky2->tx_le) {
1568                 pci_free_consistent(hw->pdev,
1569                                     sky2->tx_ring_size * sizeof(struct sky2_tx_le),
1570                                     sky2->tx_le, sky2->tx_le_map);
1571                 sky2->tx_le = NULL;
1572         }
1573         kfree(sky2->tx_ring);
1574         kfree(sky2->rx_ring);
1575
1576         sky2->tx_ring = NULL;
1577         sky2->rx_ring = NULL;
1578 }
1579
1580 static void sky2_hw_up(struct sky2_port *sky2)
1581 {
1582         struct sky2_hw *hw = sky2->hw;
1583         unsigned port = sky2->port;
1584         u32 ramsize;
1585         int cap;
1586         struct net_device *otherdev = hw->dev[sky2->port^1];
1587
1588         tx_init(sky2);
1589
1590         /*
1591          * On dual port PCI-X card, there is an problem where status
1592          * can be received out of order due to split transactions
1593          */
1594         if (otherdev && netif_running(otherdev) &&
1595             (cap = pci_find_capability(hw->pdev, PCI_CAP_ID_PCIX))) {
1596                 u16 cmd;
1597
1598                 cmd = sky2_pci_read16(hw, cap + PCI_X_CMD);
1599                 cmd &= ~PCI_X_CMD_MAX_SPLIT;
1600                 sky2_pci_write16(hw, cap + PCI_X_CMD, cmd);
1601         }
1602
1603         sky2_mac_init(hw, port);
1604
1605         /* Register is number of 4K blocks on internal RAM buffer. */
1606         ramsize = sky2_read8(hw, B2_E_0) * 4;
1607         if (ramsize > 0) {
1608                 u32 rxspace;
1609
1610                 netdev_dbg(sky2->netdev, "ram buffer %dK\n", ramsize);
1611                 if (ramsize < 16)
1612                         rxspace = ramsize / 2;
1613                 else
1614                         rxspace = 8 + (2*(ramsize - 16))/3;
1615
1616                 sky2_ramset(hw, rxqaddr[port], 0, rxspace);
1617                 sky2_ramset(hw, txqaddr[port], rxspace, ramsize - rxspace);
1618
1619                 /* Make sure SyncQ is disabled */
1620                 sky2_write8(hw, RB_ADDR(port == 0 ? Q_XS1 : Q_XS2, RB_CTRL),
1621                             RB_RST_SET);
1622         }
1623
1624         sky2_qset(hw, txqaddr[port]);
1625
1626         /* This is copied from sk98lin 10.0.5.3; no one tells me about erratta's */
1627         if (hw->chip_id == CHIP_ID_YUKON_EX && hw->chip_rev == CHIP_REV_YU_EX_B0)
1628                 sky2_write32(hw, Q_ADDR(txqaddr[port], Q_TEST), F_TX_CHK_AUTO_OFF);
1629
1630         /* Set almost empty threshold */
1631         if (hw->chip_id == CHIP_ID_YUKON_EC_U &&
1632             hw->chip_rev == CHIP_REV_YU_EC_U_A0)
1633                 sky2_write16(hw, Q_ADDR(txqaddr[port], Q_AL), ECU_TXFF_LEV);
1634
1635         sky2_prefetch_init(hw, txqaddr[port], sky2->tx_le_map,
1636                            sky2->tx_ring_size - 1);
1637
1638 #ifdef SKY2_VLAN_TAG_USED
1639         sky2_set_vlan_mode(hw, port, sky2->vlgrp != NULL);
1640 #endif
1641
1642         sky2_rx_start(sky2);
1643 }
1644
1645 /* Bring up network interface. */
1646 static int sky2_up(struct net_device *dev)
1647 {
1648         struct sky2_port *sky2 = netdev_priv(dev);
1649         struct sky2_hw *hw = sky2->hw;
1650         unsigned port = sky2->port;
1651         u32 imask;
1652         int err;
1653
1654         netif_carrier_off(dev);
1655
1656         err = sky2_alloc_buffers(sky2);
1657         if (err)
1658                 goto err_out;
1659
1660         sky2_hw_up(sky2);
1661
1662         /* Enable interrupts from phy/mac for port */
1663         imask = sky2_read32(hw, B0_IMSK);
1664         imask |= portirq_msk[port];
1665         sky2_write32(hw, B0_IMSK, imask);
1666         sky2_read32(hw, B0_IMSK);
1667
1668         netif_info(sky2, ifup, dev, "enabling interface\n");
1669
1670         return 0;
1671
1672 err_out:
1673         sky2_free_buffers(sky2);
1674         return err;
1675 }
1676
1677 /* Modular subtraction in ring */
1678 static inline int tx_inuse(const struct sky2_port *sky2)
1679 {
1680         return (sky2->tx_prod - sky2->tx_cons) & (sky2->tx_ring_size - 1);
1681 }
1682
1683 /* Number of list elements available for next tx */
1684 static inline int tx_avail(const struct sky2_port *sky2)
1685 {
1686         return sky2->tx_pending - tx_inuse(sky2);
1687 }
1688
1689 /* Estimate of number of transmit list elements required */
1690 static unsigned tx_le_req(const struct sk_buff *skb)
1691 {
1692         unsigned count;
1693
1694         count = (skb_shinfo(skb)->nr_frags + 1)
1695                 * (sizeof(dma_addr_t) / sizeof(u32));
1696
1697         if (skb_is_gso(skb))
1698                 ++count;
1699         else if (sizeof(dma_addr_t) == sizeof(u32))
1700                 ++count;        /* possible vlan */
1701
1702         if (skb->ip_summed == CHECKSUM_PARTIAL)
1703                 ++count;
1704
1705         return count;
1706 }
1707
1708 static void sky2_tx_unmap(struct pci_dev *pdev, struct tx_ring_info *re)
1709 {
1710         if (re->flags & TX_MAP_SINGLE)
1711                 pci_unmap_single(pdev, dma_unmap_addr(re, mapaddr),
1712                                  dma_unmap_len(re, maplen),
1713                                  PCI_DMA_TODEVICE);
1714         else if (re->flags & TX_MAP_PAGE)
1715                 pci_unmap_page(pdev, dma_unmap_addr(re, mapaddr),
1716                                dma_unmap_len(re, maplen),
1717                                PCI_DMA_TODEVICE);
1718         re->flags = 0;
1719 }
1720
1721 /*
1722  * Put one packet in ring for transmit.
1723  * A single packet can generate multiple list elements, and
1724  * the number of ring elements will probably be less than the number
1725  * of list elements used.
1726  */
1727 static netdev_tx_t sky2_xmit_frame(struct sk_buff *skb,
1728                                    struct net_device *dev)
1729 {
1730         struct sky2_port *sky2 = netdev_priv(dev);
1731         struct sky2_hw *hw = sky2->hw;
1732         struct sky2_tx_le *le = NULL;
1733         struct tx_ring_info *re;
1734         unsigned i, len;
1735         dma_addr_t mapping;
1736         u32 upper;
1737         u16 slot;
1738         u16 mss;
1739         u8 ctrl;
1740
1741         if (unlikely(tx_avail(sky2) < tx_le_req(skb)))
1742                 return NETDEV_TX_BUSY;
1743
1744         len = skb_headlen(skb);
1745         mapping = pci_map_single(hw->pdev, skb->data, len, PCI_DMA_TODEVICE);
1746
1747         if (pci_dma_mapping_error(hw->pdev, mapping))
1748                 goto mapping_error;
1749
1750         slot = sky2->tx_prod;
1751         netif_printk(sky2, tx_queued, KERN_DEBUG, dev,
1752                      "tx queued, slot %u, len %d\n", slot, skb->len);
1753
1754         /* Send high bits if needed */
1755         upper = upper_32_bits(mapping);
1756         if (upper != sky2->tx_last_upper) {
1757                 le = get_tx_le(sky2, &slot);
1758                 le->addr = cpu_to_le32(upper);
1759                 sky2->tx_last_upper = upper;
1760                 le->opcode = OP_ADDR64 | HW_OWNER;
1761         }
1762
1763         /* Check for TCP Segmentation Offload */
1764         mss = skb_shinfo(skb)->gso_size;
1765         if (mss != 0) {
1766
1767                 if (!(hw->flags & SKY2_HW_NEW_LE))
1768                         mss += ETH_HLEN + ip_hdrlen(skb) + tcp_hdrlen(skb);
1769
1770                 if (mss != sky2->tx_last_mss) {
1771                         le = get_tx_le(sky2, &slot);
1772                         le->addr = cpu_to_le32(mss);
1773
1774                         if (hw->flags & SKY2_HW_NEW_LE)
1775                                 le->opcode = OP_MSS | HW_OWNER;
1776                         else
1777                                 le->opcode = OP_LRGLEN | HW_OWNER;
1778                         sky2->tx_last_mss = mss;
1779                 }
1780         }
1781
1782         ctrl = 0;
1783 #ifdef SKY2_VLAN_TAG_USED
1784         /* Add VLAN tag, can piggyback on LRGLEN or ADDR64 */
1785         if (sky2->vlgrp && vlan_tx_tag_present(skb)) {
1786                 if (!le) {
1787                         le = get_tx_le(sky2, &slot);
1788                         le->addr = 0;
1789                         le->opcode = OP_VLAN|HW_OWNER;
1790                 } else
1791                         le->opcode |= OP_VLAN;
1792                 le->length = cpu_to_be16(vlan_tx_tag_get(skb));
1793                 ctrl |= INS_VLAN;
1794         }
1795 #endif
1796
1797         /* Handle TCP checksum offload */
1798         if (skb->ip_summed == CHECKSUM_PARTIAL) {
1799                 /* On Yukon EX (some versions) encoding change. */
1800                 if (hw->flags & SKY2_HW_AUTO_TX_SUM)
1801                         ctrl |= CALSUM; /* auto checksum */
1802                 else {
1803                         const unsigned offset = skb_transport_offset(skb);
1804                         u32 tcpsum;
1805
1806                         tcpsum = offset << 16;                  /* sum start */
1807                         tcpsum |= offset + skb->csum_offset;    /* sum write */
1808
1809                         ctrl |= CALSUM | WR_SUM | INIT_SUM | LOCK_SUM;
1810                         if (ip_hdr(skb)->protocol == IPPROTO_UDP)
1811                                 ctrl |= UDPTCP;
1812
1813                         if (tcpsum != sky2->tx_tcpsum) {
1814                                 sky2->tx_tcpsum = tcpsum;
1815
1816                                 le = get_tx_le(sky2, &slot);
1817                                 le->addr = cpu_to_le32(tcpsum);
1818                                 le->length = 0; /* initial checksum value */
1819                                 le->ctrl = 1;   /* one packet */
1820                                 le->opcode = OP_TCPLISW | HW_OWNER;
1821                         }
1822                 }
1823         }
1824
1825         re = sky2->tx_ring + slot;
1826         re->flags = TX_MAP_SINGLE;
1827         dma_unmap_addr_set(re, mapaddr, mapping);
1828         dma_unmap_len_set(re, maplen, len);
1829
1830         le = get_tx_le(sky2, &slot);
1831         le->addr = cpu_to_le32(lower_32_bits(mapping));
1832         le->length = cpu_to_le16(len);
1833         le->ctrl = ctrl;
1834         le->opcode = mss ? (OP_LARGESEND | HW_OWNER) : (OP_PACKET | HW_OWNER);
1835
1836
1837         for (i = 0; i < skb_shinfo(skb)->nr_frags; i++) {
1838                 const skb_frag_t *frag = &skb_shinfo(skb)->frags[i];
1839
1840                 mapping = pci_map_page(hw->pdev, frag->page, frag->page_offset,
1841                                        frag->size, PCI_DMA_TODEVICE);
1842
1843                 if (pci_dma_mapping_error(hw->pdev, mapping))
1844                         goto mapping_unwind;
1845
1846                 upper = upper_32_bits(mapping);
1847                 if (upper != sky2->tx_last_upper) {
1848                         le = get_tx_le(sky2, &slot);
1849                         le->addr = cpu_to_le32(upper);
1850                         sky2->tx_last_upper = upper;
1851                         le->opcode = OP_ADDR64 | HW_OWNER;
1852                 }
1853
1854                 re = sky2->tx_ring + slot;
1855                 re->flags = TX_MAP_PAGE;
1856                 dma_unmap_addr_set(re, mapaddr, mapping);
1857                 dma_unmap_len_set(re, maplen, frag->size);
1858
1859                 le = get_tx_le(sky2, &slot);
1860                 le->addr = cpu_to_le32(lower_32_bits(mapping));
1861                 le->length = cpu_to_le16(frag->size);
1862                 le->ctrl = ctrl;
1863                 le->opcode = OP_BUFFER | HW_OWNER;
1864         }
1865
1866         re->skb = skb;
1867         le->ctrl |= EOP;
1868
1869         sky2->tx_prod = slot;
1870
1871         if (tx_avail(sky2) <= MAX_SKB_TX_LE)
1872                 netif_stop_queue(dev);
1873
1874         sky2_put_idx(hw, txqaddr[sky2->port], sky2->tx_prod);
1875
1876         return NETDEV_TX_OK;
1877
1878 mapping_unwind:
1879         for (i = sky2->tx_prod; i != slot; i = RING_NEXT(i, sky2->tx_ring_size)) {
1880                 re = sky2->tx_ring + i;
1881
1882                 sky2_tx_unmap(hw->pdev, re);
1883         }
1884
1885 mapping_error:
1886         if (net_ratelimit())
1887                 dev_warn(&hw->pdev->dev, "%s: tx mapping error\n", dev->name);
1888         dev_kfree_skb(skb);
1889         return NETDEV_TX_OK;
1890 }
1891
1892 /*
1893  * Free ring elements from starting at tx_cons until "done"
1894  *
1895  * NB:
1896  *  1. The hardware will tell us about partial completion of multi-part
1897  *     buffers so make sure not to free skb to early.
1898  *  2. This may run in parallel start_xmit because the it only
1899  *     looks at the tail of the queue of FIFO (tx_cons), not
1900  *     the head (tx_prod)
1901  */
1902 static void sky2_tx_complete(struct sky2_port *sky2, u16 done)
1903 {
1904         struct net_device *dev = sky2->netdev;
1905         unsigned idx;
1906
1907         BUG_ON(done >= sky2->tx_ring_size);
1908
1909         for (idx = sky2->tx_cons; idx != done;
1910              idx = RING_NEXT(idx, sky2->tx_ring_size)) {
1911                 struct tx_ring_info *re = sky2->tx_ring + idx;
1912                 struct sk_buff *skb = re->skb;
1913
1914                 sky2_tx_unmap(sky2->hw->pdev, re);
1915
1916                 if (skb) {
1917                         netif_printk(sky2, tx_done, KERN_DEBUG, dev,
1918                                      "tx done %u\n", idx);
1919
1920                         dev->stats.tx_packets++;
1921                         dev->stats.tx_bytes += skb->len;
1922
1923                         re->skb = NULL;
1924                         dev_kfree_skb_any(skb);
1925
1926                         sky2->tx_next = RING_NEXT(idx, sky2->tx_ring_size);
1927                 }
1928         }
1929
1930         sky2->tx_cons = idx;
1931         smp_mb();
1932 }
1933
1934 static void sky2_tx_reset(struct sky2_hw *hw, unsigned port)
1935 {
1936         /* Disable Force Sync bit and Enable Alloc bit */
1937         sky2_write8(hw, SK_REG(port, TXA_CTRL),
1938                     TXA_DIS_FSYNC | TXA_DIS_ALLOC | TXA_STOP_RC);
1939
1940         /* Stop Interval Timer and Limit Counter of Tx Arbiter */
1941         sky2_write32(hw, SK_REG(port, TXA_ITI_INI), 0L);
1942         sky2_write32(hw, SK_REG(port, TXA_LIM_INI), 0L);
1943
1944         /* Reset the PCI FIFO of the async Tx queue */
1945         sky2_write32(hw, Q_ADDR(txqaddr[port], Q_CSR),
1946                      BMU_RST_SET | BMU_FIFO_RST);
1947
1948         /* Reset the Tx prefetch units */
1949         sky2_write32(hw, Y2_QADDR(txqaddr[port], PREF_UNIT_CTRL),
1950                      PREF_UNIT_RST_SET);
1951
1952         sky2_write32(hw, RB_ADDR(txqaddr[port], RB_CTRL), RB_RST_SET);
1953         sky2_write8(hw, SK_REG(port, TX_GMF_CTRL_T), GMF_RST_SET);
1954 }
1955
1956 static void sky2_hw_down(struct sky2_port *sky2)
1957 {
1958         struct sky2_hw *hw = sky2->hw;
1959         unsigned port = sky2->port;
1960         u16 ctrl;
1961
1962         /* Force flow control off */
1963         sky2_write8(hw, SK_REG(port, GMAC_CTRL), GMC_PAUSE_OFF);
1964
1965         /* Stop transmitter */
1966         sky2_write32(hw, Q_ADDR(txqaddr[port], Q_CSR), BMU_STOP);
1967         sky2_read32(hw, Q_ADDR(txqaddr[port], Q_CSR));
1968
1969         sky2_write32(hw, RB_ADDR(txqaddr[port], RB_CTRL),
1970                      RB_RST_SET | RB_DIS_OP_MD);
1971
1972         ctrl = gma_read16(hw, port, GM_GP_CTRL);
1973         ctrl &= ~(GM_GPCR_TX_ENA | GM_GPCR_RX_ENA);
1974         gma_write16(hw, port, GM_GP_CTRL, ctrl);
1975
1976         sky2_write8(hw, SK_REG(port, GPHY_CTRL), GPC_RST_SET);
1977
1978         /* Workaround shared GMAC reset */
1979         if (!(hw->chip_id == CHIP_ID_YUKON_XL && hw->chip_rev == 0 &&
1980               port == 0 && hw->dev[1] && netif_running(hw->dev[1])))
1981                 sky2_write8(hw, SK_REG(port, GMAC_CTRL), GMC_RST_SET);
1982
1983         sky2_write8(hw, SK_REG(port, RX_GMF_CTRL_T), GMF_RST_SET);
1984
1985         /* Force any delayed status interrrupt and NAPI */
1986         sky2_write32(hw, STAT_LEV_TIMER_CNT, 0);
1987         sky2_write32(hw, STAT_TX_TIMER_CNT, 0);
1988         sky2_write32(hw, STAT_ISR_TIMER_CNT, 0);
1989         sky2_read8(hw, STAT_ISR_TIMER_CTRL);
1990
1991         sky2_rx_stop(sky2);
1992
1993         spin_lock_bh(&sky2->phy_lock);
1994         sky2_phy_power_down(hw, port);
1995         spin_unlock_bh(&sky2->phy_lock);
1996
1997         sky2_tx_reset(hw, port);
1998
1999         /* Free any pending frames stuck in HW queue */
2000         sky2_tx_complete(sky2, sky2->tx_prod);
2001 }
2002
2003 /* Network shutdown */
2004 static int sky2_down(struct net_device *dev)
2005 {
2006         struct sky2_port *sky2 = netdev_priv(dev);
2007         struct sky2_hw *hw = sky2->hw;
2008
2009         /* Never really got started! */
2010         if (!sky2->tx_le)
2011                 return 0;
2012
2013         netif_info(sky2, ifdown, dev, "disabling interface\n");
2014
2015         /* Disable port IRQ */
2016         sky2_write32(hw, B0_IMSK,
2017                      sky2_read32(hw, B0_IMSK) & ~portirq_msk[sky2->port]);
2018         sky2_read32(hw, B0_IMSK);
2019
2020         synchronize_irq(hw->pdev->irq);
2021         napi_synchronize(&hw->napi);
2022
2023         sky2_hw_down(sky2);
2024
2025         sky2_free_buffers(sky2);
2026
2027         return 0;
2028 }
2029
2030 static u16 sky2_phy_speed(const struct sky2_hw *hw, u16 aux)
2031 {
2032         if (hw->flags & SKY2_HW_FIBRE_PHY)
2033                 return SPEED_1000;
2034
2035         if (!(hw->flags & SKY2_HW_GIGABIT)) {
2036                 if (aux & PHY_M_PS_SPEED_100)
2037                         return SPEED_100;
2038                 else
2039                         return SPEED_10;
2040         }
2041
2042         switch (aux & PHY_M_PS_SPEED_MSK) {
2043         case PHY_M_PS_SPEED_1000:
2044                 return SPEED_1000;
2045         case PHY_M_PS_SPEED_100:
2046                 return SPEED_100;
2047         default:
2048                 return SPEED_10;
2049         }
2050 }
2051
2052 static void sky2_link_up(struct sky2_port *sky2)
2053 {
2054         struct sky2_hw *hw = sky2->hw;
2055         unsigned port = sky2->port;
2056         static const char *fc_name[] = {
2057                 [FC_NONE]       = "none",
2058                 [FC_TX]         = "tx",
2059                 [FC_RX]         = "rx",
2060                 [FC_BOTH]       = "both",
2061         };
2062
2063         sky2_enable_rx_tx(sky2);
2064
2065         gm_phy_write(hw, port, PHY_MARV_INT_MASK, PHY_M_DEF_MSK);
2066
2067         netif_carrier_on(sky2->netdev);
2068
2069         mod_timer(&hw->watchdog_timer, jiffies + 1);
2070
2071         /* Turn on link LED */
2072         sky2_write8(hw, SK_REG(port, LNK_LED_REG),
2073                     LINKLED_ON | LINKLED_BLINK_OFF | LINKLED_LINKSYNC_OFF);
2074
2075         netif_info(sky2, link, sky2->netdev,
2076                    "Link is up at %d Mbps, %s duplex, flow control %s\n",
2077                    sky2->speed,
2078                    sky2->duplex == DUPLEX_FULL ? "full" : "half",
2079                    fc_name[sky2->flow_status]);
2080 }
2081
2082 static void sky2_link_down(struct sky2_port *sky2)
2083 {
2084         struct sky2_hw *hw = sky2->hw;
2085         unsigned port = sky2->port;
2086         u16 reg;
2087
2088         gm_phy_write(hw, port, PHY_MARV_INT_MASK, 0);
2089
2090         reg = gma_read16(hw, port, GM_GP_CTRL);
2091         reg &= ~(GM_GPCR_RX_ENA | GM_GPCR_TX_ENA);
2092         gma_write16(hw, port, GM_GP_CTRL, reg);
2093
2094         netif_carrier_off(sky2->netdev);
2095
2096         /* Turn off link LED */
2097         sky2_write8(hw, SK_REG(port, LNK_LED_REG), LINKLED_OFF);
2098
2099         netif_info(sky2, link, sky2->netdev, "Link is down\n");
2100
2101         sky2_phy_init(hw, port);
2102 }
2103
2104 static enum flow_control sky2_flow(int rx, int tx)
2105 {
2106         if (rx)
2107                 return tx ? FC_BOTH : FC_RX;
2108         else
2109                 return tx ? FC_TX : FC_NONE;
2110 }
2111
2112 static int sky2_autoneg_done(struct sky2_port *sky2, u16 aux)
2113 {
2114         struct sky2_hw *hw = sky2->hw;
2115         unsigned port = sky2->port;
2116         u16 advert, lpa;
2117
2118         advert = gm_phy_read(hw, port, PHY_MARV_AUNE_ADV);
2119         lpa = gm_phy_read(hw, port, PHY_MARV_AUNE_LP);
2120         if (lpa & PHY_M_AN_RF) {
2121                 netdev_err(sky2->netdev, "remote fault\n");
2122                 return -1;
2123         }
2124
2125         if (!(aux & PHY_M_PS_SPDUP_RES)) {
2126                 netdev_err(sky2->netdev, "speed/duplex mismatch\n");
2127                 return -1;
2128         }
2129
2130         sky2->speed = sky2_phy_speed(hw, aux);
2131         sky2->duplex = (aux & PHY_M_PS_FULL_DUP) ? DUPLEX_FULL : DUPLEX_HALF;
2132
2133         /* Since the pause result bits seem to in different positions on
2134          * different chips. look at registers.
2135          */
2136         if (hw->flags & SKY2_HW_FIBRE_PHY) {
2137                 /* Shift for bits in fiber PHY */
2138                 advert &= ~(ADVERTISE_PAUSE_CAP|ADVERTISE_PAUSE_ASYM);
2139                 lpa &= ~(LPA_PAUSE_CAP|LPA_PAUSE_ASYM);
2140
2141                 if (advert & ADVERTISE_1000XPAUSE)
2142                         advert |= ADVERTISE_PAUSE_CAP;
2143                 if (advert & ADVERTISE_1000XPSE_ASYM)
2144                         advert |= ADVERTISE_PAUSE_ASYM;
2145                 if (lpa & LPA_1000XPAUSE)
2146                         lpa |= LPA_PAUSE_CAP;
2147                 if (lpa & LPA_1000XPAUSE_ASYM)
2148                         lpa |= LPA_PAUSE_ASYM;
2149         }
2150
2151         sky2->flow_status = FC_NONE;
2152         if (advert & ADVERTISE_PAUSE_CAP) {
2153                 if (lpa & LPA_PAUSE_CAP)
2154                         sky2->flow_status = FC_BOTH;
2155                 else if (advert & ADVERTISE_PAUSE_ASYM)
2156                         sky2->flow_status = FC_RX;
2157         } else if (advert & ADVERTISE_PAUSE_ASYM) {
2158                 if ((lpa & LPA_PAUSE_CAP) && (lpa & LPA_PAUSE_ASYM))
2159                         sky2->flow_status = FC_TX;
2160         }
2161
2162         if (sky2->duplex == DUPLEX_HALF && sky2->speed < SPEED_1000 &&
2163             !(hw->chip_id == CHIP_ID_YUKON_EC_U || hw->chip_id == CHIP_ID_YUKON_EX))
2164                 sky2->flow_status = FC_NONE;
2165
2166         if (sky2->flow_status & FC_TX)
2167                 sky2_write8(hw, SK_REG(port, GMAC_CTRL), GMC_PAUSE_ON);
2168         else
2169                 sky2_write8(hw, SK_REG(port, GMAC_CTRL), GMC_PAUSE_OFF);
2170
2171         return 0;
2172 }
2173
2174 /* Interrupt from PHY */
2175 static void sky2_phy_intr(struct sky2_hw *hw, unsigned port)
2176 {
2177         struct net_device *dev = hw->dev[port];
2178         struct sky2_port *sky2 = netdev_priv(dev);
2179         u16 istatus, phystat;
2180
2181         if (!netif_running(dev))
2182                 return;
2183
2184         spin_lock(&sky2->phy_lock);
2185         istatus = gm_phy_read(hw, port, PHY_MARV_INT_STAT);
2186         phystat = gm_phy_read(hw, port, PHY_MARV_PHY_STAT);
2187
2188         netif_info(sky2, intr, sky2->netdev, "phy interrupt status 0x%x 0x%x\n",
2189                    istatus, phystat);
2190
2191         if (istatus & PHY_M_IS_AN_COMPL) {
2192                 if (sky2_autoneg_done(sky2, phystat) == 0 &&
2193                     !netif_carrier_ok(dev))
2194                         sky2_link_up(sky2);
2195                 goto out;
2196         }
2197
2198         if (istatus & PHY_M_IS_LSP_CHANGE)
2199                 sky2->speed = sky2_phy_speed(hw, phystat);
2200
2201         if (istatus & PHY_M_IS_DUP_CHANGE)
2202                 sky2->duplex =
2203                     (phystat & PHY_M_PS_FULL_DUP) ? DUPLEX_FULL : DUPLEX_HALF;
2204
2205         if (istatus & PHY_M_IS_LST_CHANGE) {
2206                 if (phystat & PHY_M_PS_LINK_UP)
2207                         sky2_link_up(sky2);
2208                 else
2209                         sky2_link_down(sky2);
2210         }
2211 out:
2212         spin_unlock(&sky2->phy_lock);
2213 }
2214
2215 /* Special quick link interrupt (Yukon-2 Optima only) */
2216 static void sky2_qlink_intr(struct sky2_hw *hw)
2217 {
2218         struct sky2_port *sky2 = netdev_priv(hw->dev[0]);
2219         u32 imask;
2220         u16 phy;
2221
2222         /* disable irq */
2223         imask = sky2_read32(hw, B0_IMSK);
2224         imask &= ~Y2_IS_PHY_QLNK;
2225         sky2_write32(hw, B0_IMSK, imask);
2226
2227         /* reset PHY Link Detect */
2228         phy = sky2_pci_read16(hw, PSM_CONFIG_REG4);
2229         sky2_write8(hw, B2_TST_CTRL1, TST_CFG_WRITE_ON);
2230         sky2_pci_write16(hw, PSM_CONFIG_REG4, phy | 1);
2231         sky2_write8(hw, B2_TST_CTRL1, TST_CFG_WRITE_OFF);
2232
2233         sky2_link_up(sky2);
2234 }
2235
2236 /* Transmit timeout is only called if we are running, carrier is up
2237  * and tx queue is full (stopped).
2238  */
2239 static void sky2_tx_timeout(struct net_device *dev)
2240 {
2241         struct sky2_port *sky2 = netdev_priv(dev);
2242         struct sky2_hw *hw = sky2->hw;
2243
2244         netif_err(sky2, timer, dev, "tx timeout\n");
2245
2246         netdev_printk(KERN_DEBUG, dev, "transmit ring %u .. %u report=%u done=%u\n",
2247                       sky2->tx_cons, sky2->tx_prod,
2248                       sky2_read16(hw, sky2->port == 0 ? STAT_TXA1_RIDX : STAT_TXA2_RIDX),
2249                       sky2_read16(hw, Q_ADDR(txqaddr[sky2->port], Q_DONE)));
2250
2251         /* can't restart safely under softirq */
2252         schedule_work(&hw->restart_work);
2253 }
2254
2255 static int sky2_change_mtu(struct net_device *dev, int new_mtu)
2256 {
2257         struct sky2_port *sky2 = netdev_priv(dev);
2258         struct sky2_hw *hw = sky2->hw;
2259         unsigned port = sky2->port;
2260         int err;
2261         u16 ctl, mode;
2262         u32 imask;
2263
2264         /* MTU size outside the spec */
2265         if (new_mtu < ETH_ZLEN || new_mtu > ETH_JUMBO_MTU)
2266                 return -EINVAL;
2267
2268         /* MTU > 1500 on yukon FE and FE+ not allowed */
2269         if (new_mtu > ETH_DATA_LEN &&
2270             (hw->chip_id == CHIP_ID_YUKON_FE ||
2271              hw->chip_id == CHIP_ID_YUKON_FE_P))
2272                 return -EINVAL;
2273
2274         /* TSO, etc on Yukon Ultra and MTU > 1500 not supported */
2275         if (new_mtu > ETH_DATA_LEN && hw->chip_id == CHIP_ID_YUKON_EC_U)
2276                 dev->features &= ~(NETIF_F_TSO|NETIF_F_SG|NETIF_F_ALL_CSUM);
2277
2278         if (!netif_running(dev)) {
2279                 dev->mtu = new_mtu;
2280                 return 0;
2281         }
2282
2283         imask = sky2_read32(hw, B0_IMSK);
2284         sky2_write32(hw, B0_IMSK, 0);
2285
2286         dev->trans_start = jiffies;     /* prevent tx timeout */
2287         napi_disable(&hw->napi);
2288         netif_tx_disable(dev);
2289
2290         synchronize_irq(hw->pdev->irq);
2291
2292         if (!(hw->flags & SKY2_HW_RAM_BUFFER))
2293                 sky2_set_tx_stfwd(hw, port);
2294
2295         ctl = gma_read16(hw, port, GM_GP_CTRL);
2296         gma_write16(hw, port, GM_GP_CTRL, ctl & ~GM_GPCR_RX_ENA);
2297         sky2_rx_stop(sky2);
2298         sky2_rx_clean(sky2);
2299
2300         dev->mtu = new_mtu;
2301
2302         mode = DATA_BLIND_VAL(DATA_BLIND_DEF) |
2303                 GM_SMOD_VLAN_ENA | IPG_DATA_VAL(IPG_DATA_DEF);
2304
2305         if (dev->mtu > ETH_DATA_LEN)
2306                 mode |= GM_SMOD_JUMBO_ENA;
2307
2308         gma_write16(hw, port, GM_SERIAL_MODE, mode);
2309
2310         sky2_write8(hw, RB_ADDR(rxqaddr[port], RB_CTRL), RB_ENA_OP_MD);
2311
2312         err = sky2_alloc_rx_skbs(sky2);
2313         if (!err)
2314                 sky2_rx_start(sky2);
2315         else
2316                 sky2_rx_clean(sky2);
2317         sky2_write32(hw, B0_IMSK, imask);
2318
2319         sky2_read32(hw, B0_Y2_SP_LISR);
2320         napi_enable(&hw->napi);
2321
2322         if (err)
2323                 dev_close(dev);
2324         else {
2325                 gma_write16(hw, port, GM_GP_CTRL, ctl);
2326
2327                 netif_wake_queue(dev);
2328         }
2329
2330         return err;
2331 }
2332
2333 /* For small just reuse existing skb for next receive */
2334 static struct sk_buff *receive_copy(struct sky2_port *sky2,
2335                                     const struct rx_ring_info *re,
2336                                     unsigned length)
2337 {
2338         struct sk_buff *skb;
2339
2340         skb = netdev_alloc_skb_ip_align(sky2->netdev, length);
2341         if (likely(skb)) {
2342                 pci_dma_sync_single_for_cpu(sky2->hw->pdev, re->data_addr,
2343                                             length, PCI_DMA_FROMDEVICE);
2344                 skb_copy_from_linear_data(re->skb, skb->data, length);
2345                 skb->ip_summed = re->skb->ip_summed;
2346                 skb->csum = re->skb->csum;
2347                 pci_dma_sync_single_for_device(sky2->hw->pdev, re->data_addr,
2348                                                length, PCI_DMA_FROMDEVICE);
2349                 re->skb->ip_summed = CHECKSUM_NONE;
2350                 skb_put(skb, length);
2351         }
2352         return skb;
2353 }
2354
2355 /* Adjust length of skb with fragments to match received data */
2356 static void skb_put_frags(struct sk_buff *skb, unsigned int hdr_space,
2357                           unsigned int length)
2358 {
2359         int i, num_frags;
2360         unsigned int size;
2361
2362         /* put header into skb */
2363         size = min(length, hdr_space);
2364         skb->tail += size;
2365         skb->len += size;
2366         length -= size;
2367
2368         num_frags = skb_shinfo(skb)->nr_frags;
2369         for (i = 0; i < num_frags; i++) {
2370                 skb_frag_t *frag = &skb_shinfo(skb)->frags[i];
2371
2372                 if (length == 0) {
2373                         /* don't need this page */
2374                         __free_page(frag->page);
2375                         --skb_shinfo(skb)->nr_frags;
2376                 } else {
2377                         size = min(length, (unsigned) PAGE_SIZE);
2378
2379                         frag->size = size;
2380                         skb->data_len += size;
2381                         skb->truesize += size;
2382                         skb->len += size;
2383                         length -= size;
2384                 }
2385         }
2386 }
2387
2388 /* Normal packet - take skb from ring element and put in a new one  */
2389 static struct sk_buff *receive_new(struct sky2_port *sky2,
2390                                    struct rx_ring_info *re,
2391                                    unsigned int length)
2392 {
2393         struct sk_buff *skb;
2394         struct rx_ring_info nre;
2395         unsigned hdr_space = sky2->rx_data_size;
2396
2397         nre.skb = sky2_rx_alloc(sky2);
2398         if (unlikely(!nre.skb))
2399                 goto nobuf;
2400
2401         if (sky2_rx_map_skb(sky2->hw->pdev, &nre, hdr_space))
2402                 goto nomap;
2403
2404         skb = re->skb;
2405         sky2_rx_unmap_skb(sky2->hw->pdev, re);
2406         prefetch(skb->data);
2407         *re = nre;
2408
2409         if (skb_shinfo(skb)->nr_frags)
2410                 skb_put_frags(skb, hdr_space, length);
2411         else
2412                 skb_put(skb, length);
2413         return skb;
2414
2415 nomap:
2416         dev_kfree_skb(nre.skb);
2417 nobuf:
2418         return NULL;
2419 }
2420
2421 /*
2422  * Receive one packet.
2423  * For larger packets, get new buffer.
2424  */
2425 static struct sk_buff *sky2_receive(struct net_device *dev,
2426                                     u16 length, u32 status)
2427 {
2428         struct sky2_port *sky2 = netdev_priv(dev);
2429         struct rx_ring_info *re = sky2->rx_ring + sky2->rx_next;
2430         struct sk_buff *skb = NULL;
2431         u16 count = (status & GMR_FS_LEN) >> 16;
2432
2433 #ifdef SKY2_VLAN_TAG_USED
2434         /* Account for vlan tag */
2435         if (sky2->vlgrp && (status & GMR_FS_VLAN))
2436                 count -= VLAN_HLEN;
2437 #endif
2438
2439         netif_printk(sky2, rx_status, KERN_DEBUG, dev,
2440                      "rx slot %u status 0x%x len %d\n",
2441                      sky2->rx_next, status, length);
2442
2443         sky2->rx_next = (sky2->rx_next + 1) % sky2->rx_pending;
2444         prefetch(sky2->rx_ring + sky2->rx_next);
2445
2446         /* This chip has hardware problems that generates bogus status.
2447          * So do only marginal checking and expect higher level protocols
2448          * to handle crap frames.
2449          */
2450         if (sky2->hw->chip_id == CHIP_ID_YUKON_FE_P &&
2451             sky2->hw->chip_rev == CHIP_REV_YU_FE2_A0 &&
2452             length != count)
2453                 goto okay;
2454
2455         if (status & GMR_FS_ANY_ERR)
2456                 goto error;
2457
2458         if (!(status & GMR_FS_RX_OK))
2459                 goto resubmit;
2460
2461         /* if length reported by DMA does not match PHY, packet was truncated */
2462         if (length != count)
2463                 goto len_error;
2464
2465 okay:
2466         if (length < copybreak)
2467                 skb = receive_copy(sky2, re, length);
2468         else
2469                 skb = receive_new(sky2, re, length);
2470
2471         dev->stats.rx_dropped += (skb == NULL);
2472
2473 resubmit:
2474         sky2_rx_submit(sky2, re);
2475
2476         return skb;
2477
2478 len_error:
2479         /* Truncation of overlength packets
2480            causes PHY length to not match MAC length */
2481         ++dev->stats.rx_length_errors;
2482         if (net_ratelimit())
2483                 netif_info(sky2, rx_err, dev,
2484                            "rx length error: status %#x length %d\n",
2485                            status, length);
2486         goto resubmit;
2487
2488 error:
2489         ++dev->stats.rx_errors;
2490         if (status & GMR_FS_RX_FF_OV) {
2491                 dev->stats.rx_over_errors++;
2492                 goto resubmit;
2493         }
2494
2495         if (net_ratelimit())
2496                 netif_info(sky2, rx_err, dev,
2497                            "rx error, status 0x%x length %d\n", status, length);
2498
2499         if (status & (GMR_FS_LONG_ERR | GMR_FS_UN_SIZE))
2500                 dev->stats.rx_length_errors++;
2501         if (status & GMR_FS_FRAGMENT)
2502                 dev->stats.rx_frame_errors++;
2503         if (status & GMR_FS_CRC_ERR)
2504                 dev->stats.rx_crc_errors++;
2505
2506         goto resubmit;
2507 }
2508
2509 /* Transmit complete */
2510 static inline void sky2_tx_done(struct net_device *dev, u16 last)
2511 {
2512         struct sky2_port *sky2 = netdev_priv(dev);
2513
2514         if (netif_running(dev)) {
2515                 sky2_tx_complete(sky2, last);
2516
2517                 /* Wake unless it's detached, and called e.g. from sky2_down() */
2518                 if (tx_avail(sky2) > MAX_SKB_TX_LE + 4)
2519                         netif_wake_queue(dev);
2520         }
2521 }
2522
2523 static inline void sky2_skb_rx(struct napi_struct *napi,
2524                                const struct sky2_port *sky2,
2525                                u32 status, struct sk_buff *skb)
2526 {
2527 #ifdef SKY2_VLAN_TAG_USED
2528         if (sky2->vlgrp && (status & GMR_FS_VLAN)) {
2529                 u16 vlan_tag = be16_to_cpu(sky2->rx_tag);
2530
2531                 if (skb->ip_summed == CHECKSUM_NONE ||
2532                     sky2->netdev != napi->dev)
2533                         vlan_hwaccel_receive_skb(skb, sky2->vlgrp, vlan_tag);
2534                 else
2535                         vlan_gro_receive(napi, sky2->vlgrp, vlan_tag, skb);
2536                 return;
2537         }
2538 #endif
2539         if (skb->ip_summed == CHECKSUM_NONE ||
2540             sky2->netdev != napi->dev)
2541                 netif_receive_skb(skb);
2542         else
2543                 napi_gro_receive(napi, skb);
2544 }
2545
2546 static inline void sky2_rx_done(struct sky2_hw *hw, unsigned port,
2547                                 unsigned packets, unsigned bytes)
2548 {
2549         if (packets) {
2550                 struct net_device *dev = hw->dev[port];
2551
2552                 dev->stats.rx_packets += packets;
2553                 dev->stats.rx_bytes += bytes;
2554                 dev->last_rx = jiffies;
2555                 sky2_rx_update(netdev_priv(dev), rxqaddr[port]);
2556         }
2557 }
2558
2559 static void sky2_rx_checksum(struct sky2_port *sky2, u32 status)
2560 {
2561         /* If this happens then driver assuming wrong format for chip type */
2562         BUG_ON(sky2->hw->flags & SKY2_HW_NEW_LE);
2563
2564         /* Both checksum counters are programmed to start at
2565          * the same offset, so unless there is a problem they
2566          * should match. This failure is an early indication that
2567          * hardware receive checksumming won't work.
2568          */
2569         if (likely((u16)(status >> 16) == (u16)status)) {
2570                 struct sk_buff *skb = sky2->rx_ring[sky2->rx_next].skb;
2571                 skb->ip_summed = CHECKSUM_COMPLETE;
2572                 skb->csum = le16_to_cpu(status);
2573         } else {
2574                 dev_notice(&sky2->hw->pdev->dev,
2575                            "%s: receive checksum problem (status = %#x)\n",
2576                            sky2->netdev->name, status);
2577
2578                 /* Disable checksum offload */
2579                 sky2->flags &= ~SKY2_FLAG_RX_CHECKSUM;
2580                 sky2_write32(sky2->hw, Q_ADDR(rxqaddr[sky2->port], Q_CSR),
2581                              BMU_DIS_RX_CHKSUM);
2582         }
2583 }
2584
2585 static void sky2_rx_hash(struct sky2_port *sky2, u32 status)
2586 {
2587         struct sk_buff *skb;
2588
2589         skb = sky2->rx_ring[sky2->rx_next].skb;
2590         skb->rxhash = le32_to_cpu(status);
2591 }
2592
2593 /* Process status response ring */
2594 static int sky2_status_intr(struct sky2_hw *hw, int to_do, u16 idx)
2595 {
2596         int work_done = 0;
2597         unsigned int total_bytes[2] = { 0 };
2598         unsigned int total_packets[2] = { 0 };
2599
2600         rmb();
2601         do {
2602                 struct sky2_port *sky2;
2603                 struct sky2_status_le *le  = hw->st_le + hw->st_idx;
2604                 unsigned port;
2605                 struct net_device *dev;
2606                 struct sk_buff *skb;
2607                 u32 status;
2608                 u16 length;
2609                 u8 opcode = le->opcode;
2610
2611                 if (!(opcode & HW_OWNER))
2612                         break;
2613
2614                 hw->st_idx = RING_NEXT(hw->st_idx, hw->st_size);
2615
2616                 port = le->css & CSS_LINK_BIT;
2617                 dev = hw->dev[port];
2618                 sky2 = netdev_priv(dev);
2619                 length = le16_to_cpu(le->length);
2620                 status = le32_to_cpu(le->status);
2621
2622                 le->opcode = 0;
2623                 switch (opcode & ~HW_OWNER) {
2624                 case OP_RXSTAT:
2625                         total_packets[port]++;
2626                         total_bytes[port] += length;
2627
2628                         skb = sky2_receive(dev, length, status);
2629                         if (!skb)
2630                                 break;
2631
2632                         /* This chip reports checksum status differently */
2633                         if (hw->flags & SKY2_HW_NEW_LE) {
2634                                 if ((sky2->flags & SKY2_FLAG_RX_CHECKSUM) &&
2635                                     (le->css & (CSS_ISIPV4 | CSS_ISIPV6)) &&
2636                                     (le->css & CSS_TCPUDPCSOK))
2637                                         skb->ip_summed = CHECKSUM_UNNECESSARY;
2638                                 else
2639                                         skb->ip_summed = CHECKSUM_NONE;
2640                         }
2641
2642                         skb->protocol = eth_type_trans(skb, dev);
2643
2644                         sky2_skb_rx(&hw->napi, sky2, status, skb);
2645
2646                         /* Stop after net poll weight */
2647                         if (++work_done >= to_do)
2648                                 goto exit_loop;
2649                         break;
2650
2651 #ifdef SKY2_VLAN_TAG_USED
2652                 case OP_RXVLAN:
2653                         sky2->rx_tag = length;
2654                         break;
2655
2656                 case OP_RXCHKSVLAN:
2657                         sky2->rx_tag = length;
2658                         /* fall through */
2659 #endif
2660                 case OP_RXCHKS:
2661                         if (likely(sky2->flags & SKY2_FLAG_RX_CHECKSUM))
2662                                 sky2_rx_checksum(sky2, status);
2663                         break;
2664
2665                 case OP_RSS_HASH:
2666                         sky2_rx_hash(sky2, status);
2667                         break;
2668
2669                 case OP_TXINDEXLE:
2670                         /* TX index reports status for both ports */
2671                         sky2_tx_done(hw->dev[0], status & 0xfff);
2672                         if (hw->dev[1])
2673                                 sky2_tx_done(hw->dev[1],
2674                                      ((status >> 24) & 0xff)
2675                                              | (u16)(length & 0xf) << 8);
2676                         break;
2677
2678                 default:
2679                         if (net_ratelimit())
2680                                 pr_warning("unknown status opcode 0x%x\n", opcode);
2681                 }
2682         } while (hw->st_idx != idx);
2683
2684         /* Fully processed status ring so clear irq */
2685         sky2_write32(hw, STAT_CTRL, SC_STAT_CLR_IRQ);
2686
2687 exit_loop:
2688         sky2_rx_done(hw, 0, total_packets[0], total_bytes[0]);
2689         sky2_rx_done(hw, 1, total_packets[1], total_bytes[1]);
2690
2691         return work_done;
2692 }
2693
2694 static void sky2_hw_error(struct sky2_hw *hw, unsigned port, u32 status)
2695 {
2696         struct net_device *dev = hw->dev[port];
2697
2698         if (net_ratelimit())
2699                 netdev_info(dev, "hw error interrupt status 0x%x\n", status);
2700
2701         if (status & Y2_IS_PAR_RD1) {
2702                 if (net_ratelimit())
2703                         netdev_err(dev, "ram data read parity error\n");
2704                 /* Clear IRQ */
2705                 sky2_write16(hw, RAM_BUFFER(port, B3_RI_CTRL), RI_CLR_RD_PERR);
2706         }
2707
2708         if (status & Y2_IS_PAR_WR1) {
2709                 if (net_ratelimit())
2710                         netdev_err(dev, "ram data write parity error\n");
2711
2712                 sky2_write16(hw, RAM_BUFFER(port, B3_RI_CTRL), RI_CLR_WR_PERR);
2713         }
2714
2715         if (status & Y2_IS_PAR_MAC1) {
2716                 if (net_ratelimit())
2717                         netdev_err(dev, "MAC parity error\n");
2718                 sky2_write8(hw, SK_REG(port, TX_GMF_CTRL_T), GMF_CLI_TX_PE);
2719         }
2720
2721         if (status & Y2_IS_PAR_RX1) {
2722                 if (net_ratelimit())
2723                         netdev_err(dev, "RX parity error\n");
2724                 sky2_write32(hw, Q_ADDR(rxqaddr[port], Q_CSR), BMU_CLR_IRQ_PAR);
2725         }
2726
2727         if (status & Y2_IS_TCP_TXA1) {
2728                 if (net_ratelimit())
2729                         netdev_err(dev, "TCP segmentation error\n");
2730                 sky2_write32(hw, Q_ADDR(txqaddr[port], Q_CSR), BMU_CLR_IRQ_TCP);
2731         }
2732 }
2733
2734 static void sky2_hw_intr(struct sky2_hw *hw)
2735 {
2736         struct pci_dev *pdev = hw->pdev;
2737         u32 status = sky2_read32(hw, B0_HWE_ISRC);
2738         u32 hwmsk = sky2_read32(hw, B0_HWE_IMSK);
2739
2740         status &= hwmsk;
2741
2742         if (status & Y2_IS_TIST_OV)
2743                 sky2_write8(hw, GMAC_TI_ST_CTRL, GMT_ST_CLR_IRQ);
2744
2745         if (status & (Y2_IS_MST_ERR | Y2_IS_IRQ_STAT)) {
2746                 u16 pci_err;
2747
2748                 sky2_write8(hw, B2_TST_CTRL1, TST_CFG_WRITE_ON);
2749                 pci_err = sky2_pci_read16(hw, PCI_STATUS);
2750                 if (net_ratelimit())
2751                         dev_err(&pdev->dev, "PCI hardware error (0x%x)\n",
2752                                 pci_err);
2753
2754                 sky2_pci_write16(hw, PCI_STATUS,
2755                                       pci_err | PCI_STATUS_ERROR_BITS);
2756                 sky2_write8(hw, B2_TST_CTRL1, TST_CFG_WRITE_OFF);
2757         }
2758
2759         if (status & Y2_IS_PCI_EXP) {
2760                 /* PCI-Express uncorrectable Error occurred */
2761                 u32 err;
2762
2763                 sky2_write8(hw, B2_TST_CTRL1, TST_CFG_WRITE_ON);
2764                 err = sky2_read32(hw, Y2_CFG_AER + PCI_ERR_UNCOR_STATUS);
2765                 sky2_write32(hw, Y2_CFG_AER + PCI_ERR_UNCOR_STATUS,
2766                              0xfffffffful);
2767                 if (net_ratelimit())
2768                         dev_err(&pdev->dev, "PCI Express error (0x%x)\n", err);
2769
2770                 sky2_read32(hw, Y2_CFG_AER + PCI_ERR_UNCOR_STATUS);
2771                 sky2_write8(hw, B2_TST_CTRL1, TST_CFG_WRITE_OFF);
2772         }
2773
2774         if (status & Y2_HWE_L1_MASK)
2775                 sky2_hw_error(hw, 0, status);
2776         status >>= 8;
2777         if (status & Y2_HWE_L1_MASK)
2778                 sky2_hw_error(hw, 1, status);
2779 }
2780
2781 static void sky2_mac_intr(struct sky2_hw *hw, unsigned port)
2782 {
2783         struct net_device *dev = hw->dev[port];
2784         struct sky2_port *sky2 = netdev_priv(dev);
2785         u8 status = sky2_read8(hw, SK_REG(port, GMAC_IRQ_SRC));
2786
2787         netif_info(sky2, intr, dev, "mac interrupt status 0x%x\n", status);
2788
2789         if (status & GM_IS_RX_CO_OV)
2790                 gma_read16(hw, port, GM_RX_IRQ_SRC);
2791
2792         if (status & GM_IS_TX_CO_OV)
2793                 gma_read16(hw, port, GM_TX_IRQ_SRC);
2794
2795         if (status & GM_IS_RX_FF_OR) {
2796                 ++dev->stats.rx_fifo_errors;
2797                 sky2_write8(hw, SK_REG(port, RX_GMF_CTRL_T), GMF_CLI_RX_FO);
2798         }
2799
2800         if (status & GM_IS_TX_FF_UR) {
2801                 ++dev->stats.tx_fifo_errors;
2802                 sky2_write8(hw, SK_REG(port, TX_GMF_CTRL_T), GMF_CLI_TX_FU);
2803         }
2804 }
2805
2806 /* This should never happen it is a bug. */
2807 static void sky2_le_error(struct sky2_hw *hw, unsigned port, u16 q)
2808 {
2809         struct net_device *dev = hw->dev[port];
2810         u16 idx = sky2_read16(hw, Y2_QADDR(q, PREF_UNIT_GET_IDX));
2811
2812         dev_err(&hw->pdev->dev, "%s: descriptor error q=%#x get=%u put=%u\n",
2813                 dev->name, (unsigned) q, (unsigned) idx,
2814                 (unsigned) sky2_read16(hw, Y2_QADDR(q, PREF_UNIT_PUT_IDX)));
2815
2816         sky2_write32(hw, Q_ADDR(q, Q_CSR), BMU_CLR_IRQ_CHK);
2817 }
2818
2819 static int sky2_rx_hung(struct net_device *dev)
2820 {
2821         struct sky2_port *sky2 = netdev_priv(dev);
2822         struct sky2_hw *hw = sky2->hw;
2823         unsigned port = sky2->port;
2824         unsigned rxq = rxqaddr[port];
2825         u32 mac_rp = sky2_read32(hw, SK_REG(port, RX_GMF_RP));
2826         u8 mac_lev = sky2_read8(hw, SK_REG(port, RX_GMF_RLEV));
2827         u8 fifo_rp = sky2_read8(hw, Q_ADDR(rxq, Q_RP));
2828         u8 fifo_lev = sky2_read8(hw, Q_ADDR(rxq, Q_RL));
2829
2830         /* If idle and MAC or PCI is stuck */
2831         if (sky2->check.last == dev->last_rx &&
2832             ((mac_rp == sky2->check.mac_rp &&
2833               mac_lev != 0 && mac_lev >= sky2->check.mac_lev) ||
2834              /* Check if the PCI RX hang */
2835              (fifo_rp == sky2->check.fifo_rp &&
2836               fifo_lev != 0 && fifo_lev >= sky2->check.fifo_lev))) {
2837                 netdev_printk(KERN_DEBUG, dev,
2838                               "hung mac %d:%d fifo %d (%d:%d)\n",
2839                               mac_lev, mac_rp, fifo_lev,
2840                               fifo_rp, sky2_read8(hw, Q_ADDR(rxq, Q_WP)));
2841                 return 1;
2842         } else {
2843                 sky2->check.last = dev->last_rx;
2844                 sky2->check.mac_rp = mac_rp;
2845                 sky2->check.mac_lev = mac_lev;
2846                 sky2->check.fifo_rp = fifo_rp;
2847                 sky2->check.fifo_lev = fifo_lev;
2848                 return 0;
2849         }
2850 }
2851
2852 static void sky2_watchdog(unsigned long arg)
2853 {
2854         struct sky2_hw *hw = (struct sky2_hw *) arg;
2855
2856         /* Check for lost IRQ once a second */
2857         if (sky2_read32(hw, B0_ISRC)) {
2858                 napi_schedule(&hw->napi);
2859         } else {
2860                 int i, active = 0;
2861
2862                 for (i = 0; i < hw->ports; i++) {
2863                         struct net_device *dev = hw->dev[i];
2864                         if (!netif_running(dev))
2865                                 continue;
2866                         ++active;
2867
2868                         /* For chips with Rx FIFO, check if stuck */
2869                         if ((hw->flags & SKY2_HW_RAM_BUFFER) &&
2870                              sky2_rx_hung(dev)) {
2871                                 netdev_info(dev, "receiver hang detected\n");
2872                                 schedule_work(&hw->restart_work);
2873                                 return;
2874                         }
2875                 }
2876
2877                 if (active == 0)
2878                         return;
2879         }
2880
2881         mod_timer(&hw->watchdog_timer, round_jiffies(jiffies + HZ));
2882 }
2883
2884 /* Hardware/software error handling */
2885 static void sky2_err_intr(struct sky2_hw *hw, u32 status)
2886 {
2887         if (net_ratelimit())
2888                 dev_warn(&hw->pdev->dev, "error interrupt status=%#x\n", status);
2889
2890         if (status & Y2_IS_HW_ERR)
2891                 sky2_hw_intr(hw);
2892
2893         if (status & Y2_IS_IRQ_MAC1)
2894                 sky2_mac_intr(hw, 0);
2895
2896         if (status & Y2_IS_IRQ_MAC2)
2897                 sky2_mac_intr(hw, 1);
2898
2899         if (status & Y2_IS_CHK_RX1)
2900                 sky2_le_error(hw, 0, Q_R1);
2901
2902         if (status & Y2_IS_CHK_RX2)
2903                 sky2_le_error(hw, 1, Q_R2);
2904
2905         if (status & Y2_IS_CHK_TXA1)
2906                 sky2_le_error(hw, 0, Q_XA1);
2907
2908         if (status & Y2_IS_CHK_TXA2)
2909                 sky2_le_error(hw, 1, Q_XA2);
2910 }
2911
2912 static int sky2_poll(struct napi_struct *napi, int work_limit)
2913 {
2914         struct sky2_hw *hw = container_of(napi, struct sky2_hw, napi);
2915         u32 status = sky2_read32(hw, B0_Y2_SP_EISR);
2916         int work_done = 0;
2917         u16 idx;
2918
2919         if (unlikely(status & Y2_IS_ERROR))
2920                 sky2_err_intr(hw, status);
2921
2922         if (status & Y2_IS_IRQ_PHY1)
2923                 sky2_phy_intr(hw, 0);
2924
2925         if (status & Y2_IS_IRQ_PHY2)
2926                 sky2_phy_intr(hw, 1);
2927
2928         if (status & Y2_IS_PHY_QLNK)
2929                 sky2_qlink_intr(hw);
2930
2931         while ((idx = sky2_read16(hw, STAT_PUT_IDX)) != hw->st_idx) {
2932                 work_done += sky2_status_intr(hw, work_limit - work_done, idx);
2933
2934                 if (work_done >= work_limit)
2935                         goto done;
2936         }
2937
2938         napi_complete(napi);
2939         sky2_read32(hw, B0_Y2_SP_LISR);
2940 done:
2941
2942         return work_done;
2943 }
2944
2945 static irqreturn_t sky2_intr(int irq, void *dev_id)
2946 {
2947         struct sky2_hw *hw = dev_id;
2948         u32 status;
2949
2950         /* Reading this mask interrupts as side effect */
2951         status = sky2_read32(hw, B0_Y2_SP_ISRC2);
2952         if (status == 0 || status == ~0)
2953                 return IRQ_NONE;
2954
2955         prefetch(&hw->st_le[hw->st_idx]);
2956
2957         napi_schedule(&hw->napi);
2958
2959         return IRQ_HANDLED;
2960 }
2961
2962 #ifdef CONFIG_NET_POLL_CONTROLLER
2963 static void sky2_netpoll(struct net_device *dev)
2964 {
2965         struct sky2_port *sky2 = netdev_priv(dev);
2966
2967         napi_schedule(&sky2->hw->napi);
2968 }
2969 #endif
2970
2971 /* Chip internal frequency for clock calculations */
2972 static u32 sky2_mhz(const struct sky2_hw *hw)
2973 {
2974         switch (hw->chip_id) {
2975         case CHIP_ID_YUKON_EC:
2976         case CHIP_ID_YUKON_EC_U:
2977         case CHIP_ID_YUKON_EX:
2978         case CHIP_ID_YUKON_SUPR:
2979         case CHIP_ID_YUKON_UL_2:
2980         case CHIP_ID_YUKON_OPT:
2981                 return 125;
2982
2983         case CHIP_ID_YUKON_FE:
2984                 return 100;
2985
2986         case CHIP_ID_YUKON_FE_P:
2987                 return 50;
2988
2989         case CHIP_ID_YUKON_XL:
2990                 return 156;
2991
2992         default:
2993                 BUG();
2994         }
2995 }
2996
2997 static inline u32 sky2_us2clk(const struct sky2_hw *hw, u32 us)
2998 {
2999         return sky2_mhz(hw) * us;
3000 }
3001
3002 static inline u32 sky2_clk2us(const struct sky2_hw *hw, u32 clk)
3003 {
3004         return clk / sky2_mhz(hw);
3005 }
3006
3007
3008 static int __devinit sky2_init(struct sky2_hw *hw)
3009 {
3010         u8 t8;
3011
3012         /* Enable all clocks and check for bad PCI access */
3013         sky2_pci_write32(hw, PCI_DEV_REG3, 0);
3014
3015         sky2_write8(hw, B0_CTST, CS_RST_CLR);
3016
3017         hw->chip_id = sky2_read8(hw, B2_CHIP_ID);
3018         hw->chip_rev = (sky2_read8(hw, B2_MAC_CFG) & CFG_CHIP_R_MSK) >> 4;
3019
3020         switch (hw->chip_id) {
3021         case CHIP_ID_YUKON_XL:
3022                 hw->flags = SKY2_HW_GIGABIT | SKY2_HW_NEWER_PHY;
3023                 if (hw->chip_rev < CHIP_REV_YU_XL_A2)
3024                         hw->flags |= SKY2_HW_RSS_BROKEN;
3025                 break;
3026
3027         case CHIP_ID_YUKON_EC_U:
3028                 hw->flags = SKY2_HW_GIGABIT
3029                         | SKY2_HW_NEWER_PHY
3030                         | SKY2_HW_ADV_POWER_CTL;
3031                 break;
3032
3033         case CHIP_ID_YUKON_EX:
3034                 hw->flags = SKY2_HW_GIGABIT
3035                         | SKY2_HW_NEWER_PHY
3036                         | SKY2_HW_NEW_LE
3037                         | SKY2_HW_ADV_POWER_CTL;
3038
3039                 /* New transmit checksum */
3040                 if (hw->chip_rev != CHIP_REV_YU_EX_B0)
3041                         hw->flags |= SKY2_HW_AUTO_TX_SUM;
3042                 break;
3043
3044         case CHIP_ID_YUKON_EC:
3045                 /* This rev is really old, and requires untested workarounds */
3046                 if (hw->chip_rev == CHIP_REV_YU_EC_A1) {
3047                         dev_err(&hw->pdev->dev, "unsupported revision Yukon-EC rev A1\n");
3048                         return -EOPNOTSUPP;
3049                 }
3050                 hw->flags = SKY2_HW_GIGABIT | SKY2_HW_RSS_BROKEN;
3051                 break;
3052
3053         case CHIP_ID_YUKON_FE:
3054                 hw->flags = SKY2_HW_RSS_BROKEN;
3055                 break;
3056
3057         case CHIP_ID_YUKON_FE_P:
3058                 hw->flags = SKY2_HW_NEWER_PHY
3059                         | SKY2_HW_NEW_LE
3060                         | SKY2_HW_AUTO_TX_SUM
3061                         | SKY2_HW_ADV_POWER_CTL;
3062                 break;
3063
3064         case CHIP_ID_YUKON_SUPR:
3065                 hw->flags = SKY2_HW_GIGABIT
3066                         | SKY2_HW_NEWER_PHY
3067                         | SKY2_HW_NEW_LE
3068                         | SKY2_HW_AUTO_TX_SUM
3069                         | SKY2_HW_ADV_POWER_CTL;
3070                 break;
3071
3072         case CHIP_ID_YUKON_UL_2:
3073                 hw->flags = SKY2_HW_GIGABIT
3074                         | SKY2_HW_ADV_POWER_CTL;
3075                 break;
3076
3077         case CHIP_ID_YUKON_OPT:
3078                 hw->flags = SKY2_HW_GIGABIT
3079                         | SKY2_HW_NEW_LE
3080                         | SKY2_HW_ADV_POWER_CTL;
3081                 break;
3082
3083         default:
3084                 dev_err(&hw->pdev->dev, "unsupported chip type 0x%x\n",
3085                         hw->chip_id);
3086                 return -EOPNOTSUPP;
3087         }
3088
3089         hw->pmd_type = sky2_read8(hw, B2_PMD_TYP);
3090         if (hw->pmd_type == 'L' || hw->pmd_type == 'S' || hw->pmd_type == 'P')
3091                 hw->flags |= SKY2_HW_FIBRE_PHY;
3092
3093         hw->ports = 1;
3094         t8 = sky2_read8(hw, B2_Y2_HW_RES);
3095         if ((t8 & CFG_DUAL_MAC_MSK) == CFG_DUAL_MAC_MSK) {
3096                 if (!(sky2_read8(hw, B2_Y2_CLK_GATE) & Y2_STATUS_LNK2_INAC))
3097                         ++hw->ports;
3098         }
3099
3100         if (sky2_read8(hw, B2_E_0))
3101                 hw->flags |= SKY2_HW_RAM_BUFFER;
3102
3103         return 0;
3104 }
3105
3106 static void sky2_reset(struct sky2_hw *hw)
3107 {
3108         struct pci_dev *pdev = hw->pdev;
3109         u16 status;
3110         int i, cap;
3111         u32 hwe_mask = Y2_HWE_ALL_MASK;
3112
3113         /* disable ASF */
3114         if (hw->chip_id == CHIP_ID_YUKON_EX
3115             || hw->chip_id == CHIP_ID_YUKON_SUPR) {
3116                 sky2_write32(hw, CPU_WDOG, 0);
3117                 status = sky2_read16(hw, HCU_CCSR);
3118                 status &= ~(HCU_CCSR_AHB_RST | HCU_CCSR_CPU_RST_MODE |
3119                             HCU_CCSR_UC_STATE_MSK);
3120                 /*
3121                  * CPU clock divider shouldn't be used because
3122                  * - ASF firmware may malfunction
3123                  * - Yukon-Supreme: Parallel FLASH doesn't support divided clocks
3124                  */
3125                 status &= ~HCU_CCSR_CPU_CLK_DIVIDE_MSK;
3126                 sky2_write16(hw, HCU_CCSR, status);
3127                 sky2_write32(hw, CPU_WDOG, 0);
3128         } else
3129                 sky2_write8(hw, B28_Y2_ASF_STAT_CMD, Y2_ASF_RESET);
3130         sky2_write16(hw, B0_CTST, Y2_ASF_DISABLE);
3131
3132         /* do a SW reset */
3133         sky2_write8(hw, B0_CTST, CS_RST_SET);
3134         sky2_write8(hw, B0_CTST, CS_RST_CLR);
3135
3136         /* allow writes to PCI config */
3137         sky2_write8(hw, B2_TST_CTRL1, TST_CFG_WRITE_ON);
3138
3139         /* clear PCI errors, if any */
3140         status = sky2_pci_read16(hw, PCI_STATUS);
3141         status |= PCI_STATUS_ERROR_BITS;
3142         sky2_pci_write16(hw, PCI_STATUS, status);
3143
3144         sky2_write8(hw, B0_CTST, CS_MRST_CLR);
3145
3146         cap = pci_find_capability(pdev, PCI_CAP_ID_EXP);
3147         if (cap) {
3148                 sky2_write32(hw, Y2_CFG_AER + PCI_ERR_UNCOR_STATUS,
3149                              0xfffffffful);
3150
3151                 /* If error bit is stuck on ignore it */
3152                 if (sky2_read32(hw, B0_HWE_ISRC) & Y2_IS_PCI_EXP)
3153                         dev_info(&pdev->dev, "ignoring stuck error report bit\n");
3154                 else
3155                         hwe_mask |= Y2_IS_PCI_EXP;
3156         }
3157
3158         sky2_power_on(hw);
3159         sky2_write8(hw, B2_TST_CTRL1, TST_CFG_WRITE_OFF);
3160
3161         for (i = 0; i < hw->ports; i++) {
3162                 sky2_write8(hw, SK_REG(i, GMAC_LINK_CTRL), GMLC_RST_SET);
3163                 sky2_write8(hw, SK_REG(i, GMAC_LINK_CTRL), GMLC_RST_CLR);
3164
3165                 if (hw->chip_id == CHIP_ID_YUKON_EX ||
3166                     hw->chip_id == CHIP_ID_YUKON_SUPR)
3167                         sky2_write16(hw, SK_REG(i, GMAC_CTRL),
3168                                      GMC_BYP_MACSECRX_ON | GMC_BYP_MACSECTX_ON
3169                                      | GMC_BYP_RETR_ON);
3170
3171         }
3172
3173         if (hw->chip_id == CHIP_ID_YUKON_SUPR && hw->chip_rev > CHIP_REV_YU_SU_B0) {
3174                 /* enable MACSec clock gating */
3175                 sky2_pci_write32(hw, PCI_DEV_REG3, P_CLK_MACSEC_DIS);
3176         }
3177
3178         if (hw->chip_id == CHIP_ID_YUKON_OPT) {
3179                 u16 reg;
3180                 u32 msk;
3181
3182                 if (hw->chip_rev == 0) {
3183                         /* disable PCI-E PHY power down (set PHY reg 0x80, bit 7 */
3184                         sky2_write32(hw, Y2_PEX_PHY_DATA, (0x80UL << 16) | (1 << 7));
3185
3186                         /* set PHY Link Detect Timer to 1.1 second (11x 100ms) */
3187                         reg = 10;
3188                 } else {
3189                         /* set PHY Link Detect Timer to 0.4 second (4x 100ms) */
3190                         reg = 3;
3191                 }
3192
3193                 reg <<= PSM_CONFIG_REG4_TIMER_PHY_LINK_DETECT_BASE;
3194
3195                 /* reset PHY Link Detect */
3196                 sky2_write8(hw, B2_TST_CTRL1, TST_CFG_WRITE_ON);
3197                 sky2_pci_write16(hw, PSM_CONFIG_REG4,
3198                                  reg | PSM_CONFIG_REG4_RST_PHY_LINK_DETECT);
3199                 sky2_pci_write16(hw, PSM_CONFIG_REG4, reg);
3200
3201
3202                 /* enable PHY Quick Link */
3203                 msk = sky2_read32(hw, B0_IMSK);
3204                 msk |= Y2_IS_PHY_QLNK;
3205                 sky2_write32(hw, B0_IMSK, msk);
3206
3207                 /* check if PSMv2 was running before */
3208                 reg = sky2_pci_read16(hw, PSM_CONFIG_REG3);
3209                 if (reg & PCI_EXP_LNKCTL_ASPMC) {
3210                         cap = pci_find_capability(pdev, PCI_CAP_ID_EXP);
3211                         /* restore the PCIe Link Control register */
3212                         sky2_pci_write16(hw, cap + PCI_EXP_LNKCTL, reg);
3213                 }
3214                 sky2_write8(hw, B2_TST_CTRL1, TST_CFG_WRITE_OFF);
3215
3216                 /* re-enable PEX PM in PEX PHY debug reg. 8 (clear bit 12) */
3217                 sky2_write32(hw, Y2_PEX_PHY_DATA, PEX_DB_ACCESS | (0x08UL << 16));
3218         }
3219
3220         /* Clear I2C IRQ noise */
3221         sky2_write32(hw, B2_I2C_IRQ, 1);
3222
3223         /* turn off hardware timer (unused) */
3224         sky2_write8(hw, B2_TI_CTRL, TIM_STOP);
3225         sky2_write8(hw, B2_TI_CTRL, TIM_CLR_IRQ);
3226
3227         /* Turn off descriptor polling */
3228         sky2_write32(hw, B28_DPT_CTRL, DPT_STOP);
3229
3230         /* Turn off receive timestamp */
3231         sky2_write8(hw, GMAC_TI_ST_CTRL, GMT_ST_STOP);
3232         sky2_write8(hw, GMAC_TI_ST_CTRL, GMT_ST_CLR_IRQ);
3233
3234         /* enable the Tx Arbiters */
3235         for (i = 0; i < hw->ports; i++)
3236                 sky2_write8(hw, SK_REG(i, TXA_CTRL), TXA_ENA_ARB);
3237
3238         /* Initialize ram interface */
3239         for (i = 0; i < hw->ports; i++) {
3240                 sky2_write8(hw, RAM_BUFFER(i, B3_RI_CTRL), RI_RST_CLR);
3241
3242                 sky2_write8(hw, RAM_BUFFER(i, B3_RI_WTO_R1), SK_RI_TO_53);
3243                 sky2_write8(hw, RAM_BUFFER(i, B3_RI_WTO_XA1), SK_RI_TO_53);
3244                 sky2_write8(hw, RAM_BUFFER(i, B3_RI_WTO_XS1), SK_RI_TO_53);
3245                 sky2_write8(hw, RAM_BUFFER(i, B3_RI_RTO_R1), SK_RI_TO_53);
3246                 sky2_write8(hw, RAM_BUFFER(i, B3_RI_RTO_XA1), SK_RI_TO_53);
3247                 sky2_write8(hw, RAM_BUFFER(i, B3_RI_RTO_XS1), SK_RI_TO_53);
3248                 sky2_write8(hw, RAM_BUFFER(i, B3_RI_WTO_R2), SK_RI_TO_53);
3249                 sky2_write8(hw, RAM_BUFFER(i, B3_RI_WTO_XA2), SK_RI_TO_53);
3250                 sky2_write8(hw, RAM_BUFFER(i, B3_RI_WTO_XS2), SK_RI_TO_53);
3251                 sky2_write8(hw, RAM_BUFFER(i, B3_RI_RTO_R2), SK_RI_TO_53);
3252                 sky2_write8(hw, RAM_BUFFER(i, B3_RI_RTO_XA2), SK_RI_TO_53);
3253                 sky2_write8(hw, RAM_BUFFER(i, B3_RI_RTO_XS2), SK_RI_TO_53);
3254         }
3255
3256         sky2_write32(hw, B0_HWE_IMSK, hwe_mask);
3257
3258         for (i = 0; i < hw->ports; i++)
3259                 sky2_gmac_reset(hw, i);
3260
3261         memset(hw->st_le, 0, hw->st_size * sizeof(struct sky2_status_le));
3262         hw->st_idx = 0;
3263
3264         sky2_write32(hw, STAT_CTRL, SC_STAT_RST_SET);
3265         sky2_write32(hw, STAT_CTRL, SC_STAT_RST_CLR);
3266
3267         sky2_write32(hw, STAT_LIST_ADDR_LO, hw->st_dma);
3268         sky2_write32(hw, STAT_LIST_ADDR_HI, (u64) hw->st_dma >> 32);
3269
3270         /* Set the list last index */
3271         sky2_write16(hw, STAT_LAST_IDX, hw->st_size - 1);
3272
3273         sky2_write16(hw, STAT_TX_IDX_TH, 10);
3274         sky2_write8(hw, STAT_FIFO_WM, 16);
3275
3276         /* set Status-FIFO ISR watermark */
3277         if (hw->chip_id == CHIP_ID_YUKON_XL && hw->chip_rev == 0)
3278                 sky2_write8(hw, STAT_FIFO_ISR_WM, 4);
3279         else
3280                 sky2_write8(hw, STAT_FIFO_ISR_WM, 16);
3281
3282         sky2_write32(hw, STAT_TX_TIMER_INI, sky2_us2clk(hw, 1000));
3283         sky2_write32(hw, STAT_ISR_TIMER_INI, sky2_us2clk(hw, 20));
3284         sky2_write32(hw, STAT_LEV_TIMER_INI, sky2_us2clk(hw, 100));
3285
3286         /* enable status unit */
3287         sky2_write32(hw, STAT_CTRL, SC_STAT_OP_ON);
3288
3289         sky2_write8(hw, STAT_TX_TIMER_CTRL, TIM_START);
3290         sky2_write8(hw, STAT_LEV_TIMER_CTRL, TIM_START);
3291         sky2_write8(hw, STAT_ISR_TIMER_CTRL, TIM_START);
3292 }
3293
3294 /* Take device down (offline).
3295  * Equivalent to doing dev_stop() but this does not
3296  * inform upper layers of the transistion.
3297  */
3298 static void sky2_detach(struct net_device *dev)
3299 {
3300         if (netif_running(dev)) {
3301                 netif_tx_lock(dev);
3302                 netif_device_detach(dev);       /* stop txq */
3303                 netif_tx_unlock(dev);
3304                 sky2_down(dev);
3305         }
3306 }
3307
3308 /* Bring device back after doing sky2_detach */
3309 static int sky2_reattach(struct net_device *dev)
3310 {
3311         int err = 0;
3312
3313         if (netif_running(dev)) {
3314                 err = sky2_up(dev);
3315                 if (err) {
3316                         netdev_info(dev, "could not restart %d\n", err);
3317                         dev_close(dev);
3318                 } else {
3319                         netif_device_attach(dev);
3320                         sky2_set_multicast(dev);
3321                 }
3322         }
3323
3324         return err;
3325 }
3326
3327 static void sky2_all_down(struct sky2_hw *hw)
3328 {
3329         int i;
3330
3331         sky2_read32(hw, B0_IMSK);
3332         sky2_write32(hw, B0_IMSK, 0);
3333         synchronize_irq(hw->pdev->irq);
3334         napi_disable(&hw->napi);
3335
3336         for (i = 0; i < hw->ports; i++) {
3337                 struct net_device *dev = hw->dev[i];
3338                 struct sky2_port *sky2 = netdev_priv(dev);
3339
3340                 if (!netif_running(dev))
3341                         continue;
3342
3343                 netif_carrier_off(dev);
3344                 netif_tx_disable(dev);
3345                 sky2_hw_down(sky2);
3346         }
3347 }
3348
3349 static void sky2_all_up(struct sky2_hw *hw)
3350 {
3351         u32 imask = Y2_IS_BASE;
3352         int i;
3353
3354         for (i = 0; i < hw->ports; i++) {
3355                 struct net_device *dev = hw->dev[i];
3356                 struct sky2_port *sky2 = netdev_priv(dev);
3357
3358                 if (!netif_running(dev))
3359                         continue;
3360
3361                 sky2_hw_up(sky2);
3362                 sky2_set_multicast(dev);
3363                 imask |= portirq_msk[i];
3364                 netif_wake_queue(dev);
3365         }
3366
3367         sky2_write32(hw, B0_IMSK, imask);
3368         sky2_read32(hw, B0_IMSK);
3369
3370         sky2_read32(hw, B0_Y2_SP_LISR);
3371         napi_enable(&hw->napi);
3372 }
3373
3374 static void sky2_restart(struct work_struct *work)
3375 {
3376         struct sky2_hw *hw = container_of(work, struct sky2_hw, restart_work);
3377
3378         rtnl_lock();
3379
3380         sky2_all_down(hw);
3381         sky2_reset(hw);
3382         sky2_all_up(hw);
3383
3384         rtnl_unlock();
3385 }
3386
3387 static inline u8 sky2_wol_supported(const struct sky2_hw *hw)
3388 {
3389         return sky2_is_copper(hw) ? (WAKE_PHY | WAKE_MAGIC) : 0;
3390 }
3391
3392 static void sky2_get_wol(struct net_device *dev, struct ethtool_wolinfo *wol)
3393 {
3394         const struct sky2_port *sky2 = netdev_priv(dev);
3395
3396         wol->supported = sky2_wol_supported(sky2->hw);
3397         wol->wolopts = sky2->wol;
3398 }
3399
3400 static int sky2_set_wol(struct net_device *dev, struct ethtool_wolinfo *wol)
3401 {
3402         struct sky2_port *sky2 = netdev_priv(dev);
3403         struct sky2_hw *hw = sky2->hw;
3404
3405         if ((wol->wolopts & ~sky2_wol_supported(sky2->hw)) ||
3406             !device_can_wakeup(&hw->pdev->dev))
3407                 return -EOPNOTSUPP;
3408
3409         sky2->wol = wol->wolopts;
3410         return 0;
3411 }
3412
3413 static u32 sky2_supported_modes(const struct sky2_hw *hw)
3414 {
3415         if (sky2_is_copper(hw)) {
3416                 u32 modes = SUPPORTED_10baseT_Half
3417                         | SUPPORTED_10baseT_Full
3418                         | SUPPORTED_100baseT_Half
3419                         | SUPPORTED_100baseT_Full
3420                         | SUPPORTED_Autoneg | SUPPORTED_TP;
3421
3422                 if (hw->flags & SKY2_HW_GIGABIT)
3423                         modes |= SUPPORTED_1000baseT_Half
3424                                 | SUPPORTED_1000baseT_Full;
3425                 return modes;
3426         } else
3427                 return  SUPPORTED_1000baseT_Half
3428                         | SUPPORTED_1000baseT_Full
3429                         | SUPPORTED_Autoneg
3430                         | SUPPORTED_FIBRE;
3431 }
3432
3433 static int sky2_get_settings(struct net_device *dev, struct ethtool_cmd *ecmd)
3434 {
3435         struct sky2_port *sky2 = netdev_priv(dev);
3436         struct sky2_hw *hw = sky2->hw;
3437
3438         ecmd->transceiver = XCVR_INTERNAL;
3439         ecmd->supported = sky2_supported_modes(hw);
3440         ecmd->phy_address = PHY_ADDR_MARV;
3441         if (sky2_is_copper(hw)) {
3442                 ecmd->port = PORT_TP;
3443                 ecmd->speed = sky2->speed;
3444         } else {
3445                 ecmd->speed = SPEED_1000;
3446                 ecmd->port = PORT_FIBRE;
3447         }
3448
3449         ecmd->advertising = sky2->advertising;
3450         ecmd->autoneg = (sky2->flags & SKY2_FLAG_AUTO_SPEED)
3451                 ? AUTONEG_ENABLE : AUTONEG_DISABLE;
3452         ecmd->duplex = sky2->duplex;
3453         return 0;
3454 }
3455
3456 static int sky2_set_settings(struct net_device *dev, struct ethtool_cmd *ecmd)
3457 {
3458         struct sky2_port *sky2 = netdev_priv(dev);
3459         const struct sky2_hw *hw = sky2->hw;
3460         u32 supported = sky2_supported_modes(hw);
3461
3462         if (ecmd->autoneg == AUTONEG_ENABLE) {
3463                 sky2->flags |= SKY2_FLAG_AUTO_SPEED;
3464                 ecmd->advertising = supported;
3465                 sky2->duplex = -1;
3466                 sky2->speed = -1;
3467         } else {
3468                 u32 setting;
3469
3470                 switch (ecmd->speed) {
3471                 case SPEED_1000:
3472                         if (ecmd->duplex == DUPLEX_FULL)
3473                                 setting = SUPPORTED_1000baseT_Full;
3474                         else if (ecmd->duplex == DUPLEX_HALF)
3475                                 setting = SUPPORTED_1000baseT_Half;
3476                         else
3477                                 return -EINVAL;
3478                         break;
3479                 case SPEED_100:
3480                         if (ecmd->duplex == DUPLEX_FULL)
3481                                 setting = SUPPORTED_100baseT_Full;
3482                         else if (ecmd->duplex == DUPLEX_HALF)
3483                                 setting = SUPPORTED_100baseT_Half;
3484                         else
3485                                 return -EINVAL;
3486                         break;
3487
3488                 case SPEED_10:
3489                         if (ecmd->duplex == DUPLEX_FULL)
3490                                 setting = SUPPORTED_10baseT_Full;
3491                         else if (ecmd->duplex == DUPLEX_HALF)
3492                                 setting = SUPPORTED_10baseT_Half;
3493                         else
3494                                 return -EINVAL;
3495                         break;
3496                 default:
3497                         return -EINVAL;
3498                 }
3499
3500                 if ((setting & supported) == 0)
3501                         return -EINVAL;
3502
3503                 sky2->speed = ecmd->speed;
3504                 sky2->duplex = ecmd->duplex;
3505                 sky2->flags &= ~SKY2_FLAG_AUTO_SPEED;
3506         }
3507
3508         sky2->advertising = ecmd->advertising;
3509
3510         if (netif_running(dev)) {
3511                 sky2_phy_reinit(sky2);
3512                 sky2_set_multicast(dev);
3513         }
3514
3515         return 0;
3516 }
3517
3518 static void sky2_get_drvinfo(struct net_device *dev,
3519                              struct ethtool_drvinfo *info)
3520 {
3521         struct sky2_port *sky2 = netdev_priv(dev);
3522
3523         strcpy(info->driver, DRV_NAME);
3524         strcpy(info->version, DRV_VERSION);
3525         strcpy(info->fw_version, "N/A");
3526         strcpy(info->bus_info, pci_name(sky2->hw->pdev));
3527 }
3528
3529 static const struct sky2_stat {
3530         char name[ETH_GSTRING_LEN];
3531         u16 offset;
3532 } sky2_stats[] = {
3533         { "tx_bytes",      GM_TXO_OK_HI },
3534         { "rx_bytes",      GM_RXO_OK_HI },
3535         { "tx_broadcast",  GM_TXF_BC_OK },
3536         { "rx_broadcast",  GM_RXF_BC_OK },
3537         { "tx_multicast",  GM_TXF_MC_OK },
3538         { "rx_multicast",  GM_RXF_MC_OK },
3539         { "tx_unicast",    GM_TXF_UC_OK },
3540         { "rx_unicast",    GM_RXF_UC_OK },
3541         { "tx_mac_pause",  GM_TXF_MPAUSE },
3542         { "rx_mac_pause",  GM_RXF_MPAUSE },
3543         { "collisions",    GM_TXF_COL },
3544         { "late_collision",GM_TXF_LAT_COL },
3545         { "aborted",       GM_TXF_ABO_COL },
3546         { "single_collisions", GM_TXF_SNG_COL },
3547         { "multi_collisions", GM_TXF_MUL_COL },
3548
3549         { "rx_short",      GM_RXF_SHT },
3550         { "rx_runt",       GM_RXE_FRAG },
3551         { "rx_64_byte_packets", GM_RXF_64B },
3552         { "rx_65_to_127_byte_packets", GM_RXF_127B },
3553         { "rx_128_to_255_byte_packets", GM_RXF_255B },
3554         { "rx_256_to_511_byte_packets", GM_RXF_511B },
3555         { "rx_512_to_1023_byte_packets", GM_RXF_1023B },
3556         { "rx_1024_to_1518_byte_packets", GM_RXF_1518B },
3557         { "rx_1518_to_max_byte_packets", GM_RXF_MAX_SZ },
3558         { "rx_too_long",   GM_RXF_LNG_ERR },
3559         { "rx_fifo_overflow", GM_RXE_FIFO_OV },
3560         { "rx_jabber",     GM_RXF_JAB_PKT },
3561         { "rx_fcs_error",   GM_RXF_FCS_ERR },
3562
3563         { "tx_64_byte_packets", GM_TXF_64B },
3564         { "tx_65_to_127_byte_packets", GM_TXF_127B },
3565         { "tx_128_to_255_byte_packets", GM_TXF_255B },
3566         { "tx_256_to_511_byte_packets", GM_TXF_511B },
3567         { "tx_512_to_1023_byte_packets", GM_TXF_1023B },
3568         { "tx_1024_to_1518_byte_packets", GM_TXF_1518B },
3569         { "tx_1519_to_max_byte_packets", GM_TXF_MAX_SZ },
3570         { "tx_fifo_underrun", GM_TXE_FIFO_UR },
3571 };
3572
3573 static u32 sky2_get_rx_csum(struct net_device *dev)
3574 {
3575         struct sky2_port *sky2 = netdev_priv(dev);
3576
3577         return !!(sky2->flags & SKY2_FLAG_RX_CHECKSUM);
3578 }
3579
3580 static int sky2_set_rx_csum(struct net_device *dev, u32 data)
3581 {
3582         struct sky2_port *sky2 = netdev_priv(dev);
3583
3584         if (data)
3585                 sky2->flags |= SKY2_FLAG_RX_CHECKSUM;
3586         else
3587                 sky2->flags &= ~SKY2_FLAG_RX_CHECKSUM;
3588
3589         sky2_write32(sky2->hw, Q_ADDR(rxqaddr[sky2->port], Q_CSR),
3590                      data ? BMU_ENA_RX_CHKSUM : BMU_DIS_RX_CHKSUM);
3591
3592         return 0;
3593 }
3594
3595 static u32 sky2_get_msglevel(struct net_device *netdev)
3596 {
3597         struct sky2_port *sky2 = netdev_priv(netdev);
3598         return sky2->msg_enable;
3599 }
3600
3601 static int sky2_nway_reset(struct net_device *dev)
3602 {
3603         struct sky2_port *sky2 = netdev_priv(dev);
3604
3605         if (!netif_running(dev) || !(sky2->flags & SKY2_FLAG_AUTO_SPEED))
3606                 return -EINVAL;
3607
3608         sky2_phy_reinit(sky2);
3609         sky2_set_multicast(dev);
3610
3611         return 0;
3612 }
3613
3614 static void sky2_phy_stats(struct sky2_port *sky2, u64 * data, unsigned count)
3615 {
3616         struct sky2_hw *hw = sky2->hw;
3617         unsigned port = sky2->port;
3618         int i;
3619
3620         data[0] = (u64) gma_read32(hw, port, GM_TXO_OK_HI) << 32
3621             | (u64) gma_read32(hw, port, GM_TXO_OK_LO);
3622         data[1] = (u64) gma_read32(hw, port, GM_RXO_OK_HI) << 32
3623             | (u64) gma_read32(hw, port, GM_RXO_OK_LO);
3624
3625         for (i = 2; i < count; i++)
3626                 data[i] = (u64) gma_read32(hw, port, sky2_stats[i].offset);
3627 }
3628
3629 static void sky2_set_msglevel(struct net_device *netdev, u32 value)
3630 {
3631         struct sky2_port *sky2 = netdev_priv(netdev);
3632         sky2->msg_enable = value;
3633 }
3634
3635 static int sky2_get_sset_count(struct net_device *dev, int sset)
3636 {
3637         switch (sset) {
3638         case ETH_SS_STATS:
3639                 return ARRAY_SIZE(sky2_stats);
3640         default:
3641                 return -EOPNOTSUPP;
3642         }
3643 }
3644
3645 static void sky2_get_ethtool_stats(struct net_device *dev,
3646                                    struct ethtool_stats *stats, u64 * data)
3647 {
3648         struct sky2_port *sky2 = netdev_priv(dev);
3649
3650         sky2_phy_stats(sky2, data, ARRAY_SIZE(sky2_stats));
3651 }
3652
3653 static void sky2_get_strings(struct net_device *dev, u32 stringset, u8 * data)
3654 {
3655         int i;
3656
3657         switch (stringset) {
3658         case ETH_SS_STATS:
3659                 for (i = 0; i < ARRAY_SIZE(sky2_stats); i++)
3660                         memcpy(data + i * ETH_GSTRING_LEN,
3661                                sky2_stats[i].name, ETH_GSTRING_LEN);
3662                 break;
3663         }
3664 }
3665
3666 static int sky2_set_mac_address(struct net_device *dev, void *p)
3667 {
3668         struct sky2_port *sky2 = netdev_priv(dev);
3669         struct sky2_hw *hw = sky2->hw;
3670         unsigned port = sky2->port;
3671         const struct sockaddr *addr = p;
3672
3673         if (!is_valid_ether_addr(addr->sa_data))
3674                 return -EADDRNOTAVAIL;
3675
3676         memcpy(dev->dev_addr, addr->sa_data, ETH_ALEN);
3677         memcpy_toio(hw->regs + B2_MAC_1 + port * 8,
3678                     dev->dev_addr, ETH_ALEN);
3679         memcpy_toio(hw->regs + B2_MAC_2 + port * 8,
3680                     dev->dev_addr, ETH_ALEN);
3681
3682         /* virtual address for data */
3683         gma_set_addr(hw, port, GM_SRC_ADDR_2L, dev->dev_addr);
3684
3685         /* physical address: used for pause frames */
3686         gma_set_addr(hw, port, GM_SRC_ADDR_1L, dev->dev_addr);
3687
3688         return 0;
3689 }
3690
3691 static inline void sky2_add_filter(u8 filter[8], const u8 *addr)
3692 {
3693         u32 bit;
3694
3695         bit = ether_crc(ETH_ALEN, addr) & 63;
3696         filter[bit >> 3] |= 1 << (bit & 7);
3697 }
3698
3699 static void sky2_set_multicast(struct net_device *dev)
3700 {
3701         struct sky2_port *sky2 = netdev_priv(dev);
3702         struct sky2_hw *hw = sky2->hw;
3703         unsigned port = sky2->port;
3704         struct netdev_hw_addr *ha;
3705         u16 reg;
3706         u8 filter[8];
3707         int rx_pause;
3708         static const u8 pause_mc_addr[ETH_ALEN] = { 0x1, 0x80, 0xc2, 0x0, 0x0, 0x1 };
3709
3710         rx_pause = (sky2->flow_status == FC_RX || sky2->flow_status == FC_BOTH);
3711         memset(filter, 0, sizeof(filter));
3712
3713         reg = gma_read16(hw, port, GM_RX_CTRL);
3714         reg |= GM_RXCR_UCF_ENA;
3715
3716         if (dev->flags & IFF_PROMISC)   /* promiscuous */
3717                 reg &= ~(GM_RXCR_UCF_ENA | GM_RXCR_MCF_ENA);
3718         else if (dev->flags & IFF_ALLMULTI)
3719                 memset(filter, 0xff, sizeof(filter));
3720         else if (netdev_mc_empty(dev) && !rx_pause)
3721                 reg &= ~GM_RXCR_MCF_ENA;
3722         else {
3723                 reg |= GM_RXCR_MCF_ENA;
3724
3725                 if (rx_pause)
3726                         sky2_add_filter(filter, pause_mc_addr);
3727
3728                 netdev_for_each_mc_addr(ha, dev)
3729                         sky2_add_filter(filter, ha->addr);
3730         }
3731
3732         gma_write16(hw, port, GM_MC_ADDR_H1,
3733                     (u16) filter[0] | ((u16) filter[1] << 8));
3734         gma_write16(hw, port, GM_MC_ADDR_H2,
3735                     (u16) filter[2] | ((u16) filter[3] << 8));
3736         gma_write16(hw, port, GM_MC_ADDR_H3,
3737                     (u16) filter[4] | ((u16) filter[5] << 8));
3738         gma_write16(hw, port, GM_MC_ADDR_H4,
3739                     (u16) filter[6] | ((u16) filter[7] << 8));
3740
3741         gma_write16(hw, port, GM_RX_CTRL, reg);
3742 }
3743
3744 /* Can have one global because blinking is controlled by
3745  * ethtool and that is always under RTNL mutex
3746  */
3747 static void sky2_led(struct sky2_port *sky2, enum led_mode mode)
3748 {
3749         struct sky2_hw *hw = sky2->hw;
3750         unsigned port = sky2->port;
3751
3752         spin_lock_bh(&sky2->phy_lock);
3753         if (hw->chip_id == CHIP_ID_YUKON_EC_U ||
3754             hw->chip_id == CHIP_ID_YUKON_EX ||
3755             hw->chip_id == CHIP_ID_YUKON_SUPR) {
3756                 u16 pg;
3757                 pg = gm_phy_read(hw, port, PHY_MARV_EXT_ADR);
3758                 gm_phy_write(hw, port, PHY_MARV_EXT_ADR, 3);
3759
3760                 switch (mode) {
3761                 case MO_LED_OFF:
3762                         gm_phy_write(hw, port, PHY_MARV_PHY_CTRL,
3763                                      PHY_M_LEDC_LOS_CTRL(8) |
3764                                      PHY_M_LEDC_INIT_CTRL(8) |
3765                                      PHY_M_LEDC_STA1_CTRL(8) |
3766                                      PHY_M_LEDC_STA0_CTRL(8));
3767                         break;
3768                 case MO_LED_ON:
3769                         gm_phy_write(hw, port, PHY_MARV_PHY_CTRL,
3770                                      PHY_M_LEDC_LOS_CTRL(9) |
3771                                      PHY_M_LEDC_INIT_CTRL(9) |
3772                                      PHY_M_LEDC_STA1_CTRL(9) |
3773                                      PHY_M_LEDC_STA0_CTRL(9));
3774                         break;
3775                 case MO_LED_BLINK:
3776                         gm_phy_write(hw, port, PHY_MARV_PHY_CTRL,
3777                                      PHY_M_LEDC_LOS_CTRL(0xa) |
3778                                      PHY_M_LEDC_INIT_CTRL(0xa) |
3779                                      PHY_M_LEDC_STA1_CTRL(0xa) |
3780                                      PHY_M_LEDC_STA0_CTRL(0xa));
3781                         break;
3782                 case MO_LED_NORM:
3783                         gm_phy_write(hw, port, PHY_MARV_PHY_CTRL,
3784                                      PHY_M_LEDC_LOS_CTRL(1) |
3785                                      PHY_M_LEDC_INIT_CTRL(8) |
3786                                      PHY_M_LEDC_STA1_CTRL(7) |
3787                                      PHY_M_LEDC_STA0_CTRL(7));
3788                 }
3789
3790                 gm_phy_write(hw, port, PHY_MARV_EXT_ADR, pg);
3791         } else
3792                 gm_phy_write(hw, port, PHY_MARV_LED_OVER,
3793                                      PHY_M_LED_MO_DUP(mode) |
3794                                      PHY_M_LED_MO_10(mode) |
3795                                      PHY_M_LED_MO_100(mode) |
3796                                      PHY_M_LED_MO_1000(mode) |
3797                                      PHY_M_LED_MO_RX(mode) |
3798                                      PHY_M_LED_MO_TX(mode));
3799
3800         spin_unlock_bh(&sky2->phy_lock);
3801 }
3802
3803 /* blink LED's for finding board */
3804 static int sky2_phys_id(struct net_device *dev, u32 data)
3805 {
3806         struct sky2_port *sky2 = netdev_priv(dev);
3807         unsigned int i;
3808
3809         if (data == 0)
3810                 data = UINT_MAX;
3811
3812         for (i = 0; i < data; i++) {
3813                 sky2_led(sky2, MO_LED_ON);
3814                 if (msleep_interruptible(500))
3815                         break;
3816                 sky2_led(sky2, MO_LED_OFF);
3817                 if (msleep_interruptible(500))
3818                         break;
3819         }
3820         sky2_led(sky2, MO_LED_NORM);
3821
3822         return 0;
3823 }
3824
3825 static void sky2_get_pauseparam(struct net_device *dev,
3826                                 struct ethtool_pauseparam *ecmd)
3827 {
3828         struct sky2_port *sky2 = netdev_priv(dev);
3829
3830         switch (sky2->flow_mode) {
3831         case FC_NONE:
3832                 ecmd->tx_pause = ecmd->rx_pause = 0;
3833                 break;
3834         case FC_TX:
3835                 ecmd->tx_pause = 1, ecmd->rx_pause = 0;
3836                 break;
3837         case FC_RX:
3838                 ecmd->tx_pause = 0, ecmd->rx_pause = 1;
3839                 break;
3840         case FC_BOTH:
3841                 ecmd->tx_pause = ecmd->rx_pause = 1;
3842         }
3843
3844         ecmd->autoneg = (sky2->flags & SKY2_FLAG_AUTO_PAUSE)
3845                 ? AUTONEG_ENABLE : AUTONEG_DISABLE;
3846 }
3847
3848 static int sky2_set_pauseparam(struct net_device *dev,
3849                                struct ethtool_pauseparam *ecmd)
3850 {
3851         struct sky2_port *sky2 = netdev_priv(dev);
3852
3853         if (ecmd->autoneg == AUTONEG_ENABLE)
3854                 sky2->flags |= SKY2_FLAG_AUTO_PAUSE;
3855         else
3856                 sky2->flags &= ~SKY2_FLAG_AUTO_PAUSE;
3857
3858         sky2->flow_mode = sky2_flow(ecmd->rx_pause, ecmd->tx_pause);
3859
3860         if (netif_running(dev))
3861                 sky2_phy_reinit(sky2);
3862
3863         return 0;
3864 }
3865
3866 static int sky2_get_coalesce(struct net_device *dev,
3867                              struct ethtool_coalesce *ecmd)
3868 {
3869         struct sky2_port *sky2 = netdev_priv(dev);
3870         struct sky2_hw *hw = sky2->hw;
3871
3872         if (sky2_read8(hw, STAT_TX_TIMER_CTRL) == TIM_STOP)
3873                 ecmd->tx_coalesce_usecs = 0;
3874         else {
3875                 u32 clks = sky2_read32(hw, STAT_TX_TIMER_INI);
3876                 ecmd->tx_coalesce_usecs = sky2_clk2us(hw, clks);
3877         }
3878         ecmd->tx_max_coalesced_frames = sky2_read16(hw, STAT_TX_IDX_TH);
3879
3880         if (sky2_read8(hw, STAT_LEV_TIMER_CTRL) == TIM_STOP)
3881                 ecmd->rx_coalesce_usecs = 0;
3882         else {
3883                 u32 clks = sky2_read32(hw, STAT_LEV_TIMER_INI);
3884                 ecmd->rx_coalesce_usecs = sky2_clk2us(hw, clks);
3885         }
3886         ecmd->rx_max_coalesced_frames = sky2_read8(hw, STAT_FIFO_WM);
3887
3888         if (sky2_read8(hw, STAT_ISR_TIMER_CTRL) == TIM_STOP)
3889                 ecmd->rx_coalesce_usecs_irq = 0;
3890         else {
3891                 u32 clks = sky2_read32(hw, STAT_ISR_TIMER_INI);
3892                 ecmd->rx_coalesce_usecs_irq = sky2_clk2us(hw, clks);
3893         }
3894
3895         ecmd->rx_max_coalesced_frames_irq = sky2_read8(hw, STAT_FIFO_ISR_WM);
3896
3897         return 0;
3898 }
3899
3900 /* Note: this affect both ports */
3901 static int sky2_set_coalesce(struct net_device *dev,
3902                              struct ethtool_coalesce *ecmd)
3903 {
3904         struct sky2_port *sky2 = netdev_priv(dev);
3905         struct sky2_hw *hw = sky2->hw;
3906         const u32 tmax = sky2_clk2us(hw, 0x0ffffff);
3907
3908         if (ecmd->tx_coalesce_usecs > tmax ||
3909             ecmd->rx_coalesce_usecs > tmax ||
3910             ecmd->rx_coalesce_usecs_irq > tmax)
3911                 return -EINVAL;
3912
3913         if (ecmd->tx_max_coalesced_frames >= sky2->tx_ring_size-1)
3914                 return -EINVAL;
3915         if (ecmd->rx_max_coalesced_frames > RX_MAX_PENDING)
3916                 return -EINVAL;
3917         if (ecmd->rx_max_coalesced_frames_irq > RX_MAX_PENDING)
3918                 return -EINVAL;
3919
3920         if (ecmd->tx_coalesce_usecs == 0)
3921                 sky2_write8(hw, STAT_TX_TIMER_CTRL, TIM_STOP);
3922         else {
3923                 sky2_write32(hw, STAT_TX_TIMER_INI,
3924                              sky2_us2clk(hw, ecmd->tx_coalesce_usecs));
3925                 sky2_write8(hw, STAT_TX_TIMER_CTRL, TIM_START);
3926         }
3927         sky2_write16(hw, STAT_TX_IDX_TH, ecmd->tx_max_coalesced_frames);
3928
3929         if (ecmd->rx_coalesce_usecs == 0)
3930                 sky2_write8(hw, STAT_LEV_TIMER_CTRL, TIM_STOP);
3931         else {
3932                 sky2_write32(hw, STAT_LEV_TIMER_INI,
3933                              sky2_us2clk(hw, ecmd->rx_coalesce_usecs));
3934                 sky2_write8(hw, STAT_LEV_TIMER_CTRL, TIM_START);
3935         }
3936         sky2_write8(hw, STAT_FIFO_WM, ecmd->rx_max_coalesced_frames);
3937
3938         if (ecmd->rx_coalesce_usecs_irq == 0)
3939                 sky2_write8(hw, STAT_ISR_TIMER_CTRL, TIM_STOP);
3940         else {
3941                 sky2_write32(hw, STAT_ISR_TIMER_INI,
3942                              sky2_us2clk(hw, ecmd->rx_coalesce_usecs_irq));
3943                 sky2_write8(hw, STAT_ISR_TIMER_CTRL, TIM_START);
3944         }
3945         sky2_write8(hw, STAT_FIFO_ISR_WM, ecmd->rx_max_coalesced_frames_irq);
3946         return 0;
3947 }
3948
3949 static void sky2_get_ringparam(struct net_device *dev,
3950                                struct ethtool_ringparam *ering)
3951 {
3952         struct sky2_port *sky2 = netdev_priv(dev);
3953
3954         ering->rx_max_pending = RX_MAX_PENDING;
3955         ering->rx_mini_max_pending = 0;
3956         ering->rx_jumbo_max_pending = 0;
3957         ering->tx_max_pending = TX_MAX_PENDING;
3958
3959         ering->rx_pending = sky2->rx_pending;
3960         ering->rx_mini_pending = 0;
3961         ering->rx_jumbo_pending = 0;
3962         ering->tx_pending = sky2->tx_pending;
3963 }
3964
3965 static int sky2_set_ringparam(struct net_device *dev,
3966                               struct ethtool_ringparam *ering)
3967 {
3968         struct sky2_port *sky2 = netdev_priv(dev);
3969
3970         if (ering->rx_pending > RX_MAX_PENDING ||
3971             ering->rx_pending < 8 ||
3972             ering->tx_pending < TX_MIN_PENDING ||
3973             ering->tx_pending > TX_MAX_PENDING)
3974                 return -EINVAL;
3975
3976         sky2_detach(dev);
3977
3978         sky2->rx_pending = ering->rx_pending;
3979         sky2->tx_pending = ering->tx_pending;
3980         sky2->tx_ring_size = roundup_pow_of_two(sky2->tx_pending+1);
3981
3982         return sky2_reattach(dev);
3983 }
3984
3985 static int sky2_get_regs_len(struct net_device *dev)
3986 {
3987         return 0x4000;
3988 }
3989
3990 static int sky2_reg_access_ok(struct sky2_hw *hw, unsigned int b)
3991 {
3992         /* This complicated switch statement is to make sure and
3993          * only access regions that are unreserved.
3994          * Some blocks are only valid on dual port cards.
3995          */
3996         switch (b) {
3997         /* second port */
3998         case 5:         /* Tx Arbiter 2 */
3999         case 9:         /* RX2 */
4000         case 14 ... 15: /* TX2 */
4001         case 17: case 19: /* Ram Buffer 2 */
4002         case 22 ... 23: /* Tx Ram Buffer 2 */
4003         case 25:        /* Rx MAC Fifo 1 */
4004         case 27:        /* Tx MAC Fifo 2 */
4005         case 31:        /* GPHY 2 */
4006         case 40 ... 47: /* Pattern Ram 2 */
4007         case 52: case 54: /* TCP Segmentation 2 */
4008         case 112 ... 116: /* GMAC 2 */
4009                 return hw->ports > 1;
4010
4011         case 0:         /* Control */
4012         case 2:         /* Mac address */
4013         case 4:         /* Tx Arbiter 1 */
4014         case 7:         /* PCI express reg */
4015         case 8:         /* RX1 */
4016         case 12 ... 13: /* TX1 */
4017         case 16: case 18:/* Rx Ram Buffer 1 */
4018         case 20 ... 21: /* Tx Ram Buffer 1 */
4019         case 24:        /* Rx MAC Fifo 1 */
4020         case 26:        /* Tx MAC Fifo 1 */
4021         case 28 ... 29: /* Descriptor and status unit */
4022         case 30:        /* GPHY 1*/
4023         case 32 ... 39: /* Pattern Ram 1 */
4024         case 48: case 50: /* TCP Segmentation 1 */
4025         case 56 ... 60: /* PCI space */
4026         case 80 ... 84: /* GMAC 1 */
4027                 return 1;
4028
4029         default:
4030                 return 0;
4031         }
4032 }
4033
4034 /*
4035  * Returns copy of control register region
4036  * Note: ethtool_get_regs always provides full size (16k) buffer
4037  */
4038 static void sky2_get_regs(struct net_device *dev, struct ethtool_regs *regs,
4039                           void *p)
4040 {
4041         const struct sky2_port *sky2 = netdev_priv(dev);
4042         const void __iomem *io = sky2->hw->regs;
4043         unsigned int b;
4044
4045         regs->version = 1;
4046
4047         for (b = 0; b < 128; b++) {
4048                 /* skip poisonous diagnostic ram region in block 3 */
4049                 if (b == 3)
4050                         memcpy_fromio(p + 0x10, io + 0x10, 128 - 0x10);
4051                 else if (sky2_reg_access_ok(sky2->hw, b))
4052                         memcpy_fromio(p, io, 128);
4053                 else
4054                         memset(p, 0, 128);
4055
4056                 p += 128;
4057                 io += 128;
4058         }
4059 }
4060
4061 /* In order to do Jumbo packets on these chips, need to turn off the
4062  * transmit store/forward. Therefore checksum offload won't work.
4063  */
4064 static int no_tx_offload(struct net_device *dev)
4065 {
4066         const struct sky2_port *sky2 = netdev_priv(dev);
4067         const struct sky2_hw *hw = sky2->hw;
4068
4069         return dev->mtu > ETH_DATA_LEN && hw->chip_id == CHIP_ID_YUKON_EC_U;
4070 }
4071
4072 static int sky2_set_tx_csum(struct net_device *dev, u32 data)
4073 {
4074         if (data && no_tx_offload(dev))
4075                 return -EINVAL;
4076
4077         return ethtool_op_set_tx_csum(dev, data);
4078 }
4079
4080
4081 static int sky2_set_tso(struct net_device *dev, u32 data)
4082 {
4083         if (data && no_tx_offload(dev))
4084                 return -EINVAL;
4085
4086         return ethtool_op_set_tso(dev, data);
4087 }
4088
4089 static int sky2_get_eeprom_len(struct net_device *dev)
4090 {
4091         struct sky2_port *sky2 = netdev_priv(dev);
4092         struct sky2_hw *hw = sky2->hw;
4093         u16 reg2;
4094
4095         reg2 = sky2_pci_read16(hw, PCI_DEV_REG2);
4096         return 1 << ( ((reg2 & PCI_VPD_ROM_SZ) >> 14) + 8);
4097 }
4098
4099 static int sky2_vpd_wait(const struct sky2_hw *hw, int cap, u16 busy)
4100 {
4101         unsigned long start = jiffies;
4102
4103         while ( (sky2_pci_read16(hw, cap + PCI_VPD_ADDR) & PCI_VPD_ADDR_F) == busy) {
4104                 /* Can take up to 10.6 ms for write */
4105                 if (time_after(jiffies, start + HZ/4)) {
4106                         dev_err(&hw->pdev->dev, "VPD cycle timed out\n");
4107                         return -ETIMEDOUT;
4108                 }
4109                 mdelay(1);
4110         }
4111
4112         return 0;
4113 }
4114
4115 static int sky2_vpd_read(struct sky2_hw *hw, int cap, void *data,
4116                          u16 offset, size_t length)
4117 {
4118         int rc = 0;
4119
4120         while (length > 0) {
4121                 u32 val;
4122
4123                 sky2_pci_write16(hw, cap + PCI_VPD_ADDR, offset);
4124                 rc = sky2_vpd_wait(hw, cap, 0);
4125                 if (rc)
4126                         break;
4127
4128                 val = sky2_pci_read32(hw, cap + PCI_VPD_DATA);
4129
4130                 memcpy(data, &val, min(sizeof(val), length));
4131                 offset += sizeof(u32);
4132                 data += sizeof(u32);
4133                 length -= sizeof(u32);
4134         }
4135
4136         return rc;
4137 }
4138
4139 static int sky2_vpd_write(struct sky2_hw *hw, int cap, const void *data,
4140                           u16 offset, unsigned int length)
4141 {
4142         unsigned int i;
4143         int rc = 0;
4144
4145         for (i = 0; i < length; i += sizeof(u32)) {
4146                 u32 val = *(u32 *)(data + i);
4147
4148                 sky2_pci_write32(hw, cap + PCI_VPD_DATA, val);
4149                 sky2_pci_write32(hw, cap + PCI_VPD_ADDR, offset | PCI_VPD_ADDR_F);
4150
4151                 rc = sky2_vpd_wait(hw, cap, PCI_VPD_ADDR_F);
4152                 if (rc)
4153                         break;
4154         }
4155         return rc;
4156 }
4157
4158 static int sky2_get_eeprom(struct net_device *dev, struct ethtool_eeprom *eeprom,
4159                            u8 *data)
4160 {
4161         struct sky2_port *sky2 = netdev_priv(dev);
4162         int cap = pci_find_capability(sky2->hw->pdev, PCI_CAP_ID_VPD);
4163
4164         if (!cap)
4165                 return -EINVAL;
4166
4167         eeprom->magic = SKY2_EEPROM_MAGIC;
4168
4169         return sky2_vpd_read(sky2->hw, cap, data, eeprom->offset, eeprom->len);
4170 }
4171
4172 static int sky2_set_eeprom(struct net_device *dev, struct ethtool_eeprom *eeprom,
4173                            u8 *data)
4174 {
4175         struct sky2_port *sky2 = netdev_priv(dev);
4176         int cap = pci_find_capability(sky2->hw->pdev, PCI_CAP_ID_VPD);
4177
4178         if (!cap)
4179                 return -EINVAL;
4180
4181         if (eeprom->magic != SKY2_EEPROM_MAGIC)
4182                 return -EINVAL;
4183
4184         /* Partial writes not supported */
4185         if ((eeprom->offset & 3) || (eeprom->len & 3))
4186                 return -EINVAL;
4187
4188         return sky2_vpd_write(sky2->hw, cap, data, eeprom->offset, eeprom->len);
4189 }
4190
4191 static int sky2_set_flags(struct net_device *dev, u32 data)
4192 {
4193         struct sky2_port *sky2 = netdev_priv(dev);
4194         u32 supported =
4195                 (sky2->hw->flags & SKY2_HW_RSS_BROKEN) ? 0 : ETH_FLAG_RXHASH;
4196         int rc;
4197
4198         rc = ethtool_op_set_flags(dev, data, supported);
4199         if (rc)
4200                 return rc;
4201
4202         rx_set_rss(dev);
4203
4204         return 0;
4205 }
4206
4207 static const struct ethtool_ops sky2_ethtool_ops = {
4208         .get_settings   = sky2_get_settings,
4209         .set_settings   = sky2_set_settings,
4210         .get_drvinfo    = sky2_get_drvinfo,
4211         .get_wol        = sky2_get_wol,
4212         .set_wol        = sky2_set_wol,
4213         .get_msglevel   = sky2_get_msglevel,
4214         .set_msglevel   = sky2_set_msglevel,
4215         .nway_reset     = sky2_nway_reset,
4216         .get_regs_len   = sky2_get_regs_len,
4217         .get_regs       = sky2_get_regs,
4218         .get_link       = ethtool_op_get_link,
4219         .get_eeprom_len = sky2_get_eeprom_len,
4220         .get_eeprom     = sky2_get_eeprom,
4221         .set_eeprom     = sky2_set_eeprom,
4222         .set_sg         = ethtool_op_set_sg,
4223         .set_tx_csum    = sky2_set_tx_csum,
4224         .set_tso        = sky2_set_tso,
4225         .get_rx_csum    = sky2_get_rx_csum,
4226         .set_rx_csum    = sky2_set_rx_csum,
4227         .get_strings    = sky2_get_strings,
4228         .get_coalesce   = sky2_get_coalesce,
4229         .set_coalesce   = sky2_set_coalesce,
4230         .get_ringparam  = sky2_get_ringparam,
4231         .set_ringparam  = sky2_set_ringparam,
4232         .get_pauseparam = sky2_get_pauseparam,
4233         .set_pauseparam = sky2_set_pauseparam,
4234         .phys_id        = sky2_phys_id,
4235         .get_sset_count = sky2_get_sset_count,
4236         .get_ethtool_stats = sky2_get_ethtool_stats,
4237         .set_flags      = sky2_set_flags,
4238 };
4239
4240 #ifdef CONFIG_SKY2_DEBUG
4241
4242 static struct dentry *sky2_debug;
4243
4244
4245 /*
4246  * Read and parse the first part of Vital Product Data
4247  */
4248 #define VPD_SIZE        128
4249 #define VPD_MAGIC       0x82
4250
4251 static const struct vpd_tag {
4252         char tag[2];
4253         char *label;
4254 } vpd_tags[] = {
4255         { "PN", "Part Number" },
4256         { "EC", "Engineering Level" },
4257         { "MN", "Manufacturer" },
4258         { "SN", "Serial Number" },
4259         { "YA", "Asset Tag" },
4260         { "VL", "First Error Log Message" },
4261         { "VF", "Second Error Log Message" },
4262         { "VB", "Boot Agent ROM Configuration" },
4263         { "VE", "EFI UNDI Configuration" },
4264 };
4265
4266 static void sky2_show_vpd(struct seq_file *seq, struct sky2_hw *hw)
4267 {
4268         size_t vpd_size;
4269         loff_t offs;
4270         u8 len;
4271         unsigned char *buf;
4272         u16 reg2;
4273
4274         reg2 = sky2_pci_read16(hw, PCI_DEV_REG2);
4275         vpd_size = 1 << ( ((reg2 & PCI_VPD_ROM_SZ) >> 14) + 8);
4276
4277         seq_printf(seq, "%s Product Data\n", pci_name(hw->pdev));
4278         buf = kmalloc(vpd_size, GFP_KERNEL);
4279         if (!buf) {
4280                 seq_puts(seq, "no memory!\n");
4281                 return;
4282         }
4283
4284         if (pci_read_vpd(hw->pdev, 0, vpd_size, buf) < 0) {
4285                 seq_puts(seq, "VPD read failed\n");
4286                 goto out;
4287         }
4288
4289         if (buf[0] != VPD_MAGIC) {
4290                 seq_printf(seq, "VPD tag mismatch: %#x\n", buf[0]);
4291                 goto out;
4292         }
4293         len = buf[1];
4294         if (len == 0 || len > vpd_size - 4) {
4295                 seq_printf(seq, "Invalid id length: %d\n", len);
4296                 goto out;
4297         }
4298
4299         seq_printf(seq, "%.*s\n", len, buf + 3);
4300         offs = len + 3;
4301
4302         while (offs < vpd_size - 4) {
4303                 int i;
4304
4305                 if (!memcmp("RW", buf + offs, 2))       /* end marker */
4306                         break;
4307                 len = buf[offs + 2];
4308                 if (offs + len + 3 >= vpd_size)
4309                         break;
4310
4311                 for (i = 0; i < ARRAY_SIZE(vpd_tags); i++) {
4312                         if (!memcmp(vpd_tags[i].tag, buf + offs, 2)) {
4313                                 seq_printf(seq, " %s: %.*s\n",
4314                                            vpd_tags[i].label, len, buf + offs + 3);
4315                                 break;
4316                         }
4317                 }
4318                 offs += len + 3;
4319         }
4320 out:
4321         kfree(buf);
4322 }
4323
4324 static int sky2_debug_show(struct seq_file *seq, void *v)
4325 {
4326         struct net_device *dev = seq->private;
4327         const struct sky2_port *sky2 = netdev_priv(dev);
4328         struct sky2_hw *hw = sky2->hw;
4329         unsigned port = sky2->port;
4330         unsigned idx, last;
4331         int sop;
4332
4333         sky2_show_vpd(seq, hw);
4334
4335         seq_printf(seq, "\nIRQ src=%x mask=%x control=%x\n",
4336                    sky2_read32(hw, B0_ISRC),
4337                    sky2_read32(hw, B0_IMSK),
4338                    sky2_read32(hw, B0_Y2_SP_ICR));
4339
4340         if (!netif_running(dev)) {
4341                 seq_printf(seq, "network not running\n");
4342                 return 0;
4343         }
4344
4345         napi_disable(&hw->napi);
4346         last = sky2_read16(hw, STAT_PUT_IDX);
4347
4348         seq_printf(seq, "Status ring %u\n", hw->st_size);
4349         if (hw->st_idx == last)
4350                 seq_puts(seq, "Status ring (empty)\n");
4351         else {
4352                 seq_puts(seq, "Status ring\n");
4353                 for (idx = hw->st_idx; idx != last && idx < hw->st_size;
4354                      idx = RING_NEXT(idx, hw->st_size)) {
4355                         const struct sky2_status_le *le = hw->st_le + idx;
4356                         seq_printf(seq, "[%d] %#x %d %#x\n",
4357                                    idx, le->opcode, le->length, le->status);
4358                 }
4359                 seq_puts(seq, "\n");
4360         }
4361
4362         seq_printf(seq, "Tx ring pending=%u...%u report=%d done=%d\n",
4363                    sky2->tx_cons, sky2->tx_prod,
4364                    sky2_read16(hw, port == 0 ? STAT_TXA1_RIDX : STAT_TXA2_RIDX),
4365                    sky2_read16(hw, Q_ADDR(txqaddr[port], Q_DONE)));
4366
4367         /* Dump contents of tx ring */
4368         sop = 1;
4369         for (idx = sky2->tx_next; idx != sky2->tx_prod && idx < sky2->tx_ring_size;
4370              idx = RING_NEXT(idx, sky2->tx_ring_size)) {
4371                 const struct sky2_tx_le *le = sky2->tx_le + idx;
4372                 u32 a = le32_to_cpu(le->addr);
4373
4374                 if (sop)
4375                         seq_printf(seq, "%u:", idx);
4376                 sop = 0;
4377
4378                 switch (le->opcode & ~HW_OWNER) {
4379                 case OP_ADDR64:
4380                         seq_printf(seq, " %#x:", a);
4381                         break;
4382                 case OP_LRGLEN:
4383                         seq_printf(seq, " mtu=%d", a);
4384                         break;
4385                 case OP_VLAN:
4386                         seq_printf(seq, " vlan=%d", be16_to_cpu(le->length));
4387                         break;
4388                 case OP_TCPLISW:
4389                         seq_printf(seq, " csum=%#x", a);
4390                         break;
4391                 case OP_LARGESEND:
4392                         seq_printf(seq, " tso=%#x(%d)", a, le16_to_cpu(le->length));
4393                         break;
4394                 case OP_PACKET:
4395                         seq_printf(seq, " %#x(%d)", a, le16_to_cpu(le->length));
4396                         break;
4397                 case OP_BUFFER:
4398                         seq_printf(seq, " frag=%#x(%d)", a, le16_to_cpu(le->length));
4399                         break;
4400                 default:
4401                         seq_printf(seq, " op=%#x,%#x(%d)", le->opcode,
4402                                    a, le16_to_cpu(le->length));
4403                 }
4404
4405                 if (le->ctrl & EOP) {
4406                         seq_putc(seq, '\n');
4407                         sop = 1;
4408                 }
4409         }
4410
4411         seq_printf(seq, "\nRx ring hw get=%d put=%d last=%d\n",
4412                    sky2_read16(hw, Y2_QADDR(rxqaddr[port], PREF_UNIT_GET_IDX)),
4413                    sky2_read16(hw, Y2_QADDR(rxqaddr[port], PREF_UNIT_PUT_IDX)),
4414                    sky2_read16(hw, Y2_QADDR(rxqaddr[port], PREF_UNIT_LAST_IDX)));
4415
4416         sky2_read32(hw, B0_Y2_SP_LISR);
4417         napi_enable(&hw->napi);
4418         return 0;
4419 }
4420
4421 static int sky2_debug_open(struct inode *inode, struct file *file)
4422 {
4423         return single_open(file, sky2_debug_show, inode->i_private);
4424 }
4425
4426 static const struct file_operations sky2_debug_fops = {
4427         .owner          = THIS_MODULE,
4428         .open           = sky2_debug_open,
4429         .read           = seq_read,
4430         .llseek         = seq_lseek,
4431         .release        = single_release,
4432 };
4433
4434 /*
4435  * Use network device events to create/remove/rename
4436  * debugfs file entries
4437  */
4438 static int sky2_device_event(struct notifier_block *unused,
4439                              unsigned long event, void *ptr)
4440 {
4441         struct net_device *dev = ptr;
4442         struct sky2_port *sky2 = netdev_priv(dev);
4443
4444         if (dev->netdev_ops->ndo_open != sky2_up || !sky2_debug)
4445                 return NOTIFY_DONE;
4446
4447         switch (event) {
4448         case NETDEV_CHANGENAME:
4449                 if (sky2->debugfs) {
4450                         sky2->debugfs = debugfs_rename(sky2_debug, sky2->debugfs,
4451                                                        sky2_debug, dev->name);
4452                 }
4453                 break;
4454
4455         case NETDEV_GOING_DOWN:
4456                 if (sky2->debugfs) {
4457                         netdev_printk(KERN_DEBUG, dev, "remove debugfs\n");
4458                         debugfs_remove(sky2->debugfs);
4459                         sky2->debugfs = NULL;
4460                 }
4461                 break;
4462
4463         case NETDEV_UP:
4464                 sky2->debugfs = debugfs_create_file(dev->name, S_IRUGO,
4465                                                     sky2_debug, dev,
4466                                                     &sky2_debug_fops);
4467                 if (IS_ERR(sky2->debugfs))
4468                         sky2->debugfs = NULL;
4469         }
4470
4471         return NOTIFY_DONE;
4472 }
4473
4474 static struct notifier_block sky2_notifier = {
4475         .notifier_call = sky2_device_event,
4476 };
4477
4478
4479 static __init void sky2_debug_init(void)
4480 {
4481         struct dentry *ent;
4482
4483         ent = debugfs_create_dir("sky2", NULL);
4484         if (!ent || IS_ERR(ent))
4485                 return;
4486
4487         sky2_debug = ent;
4488         register_netdevice_notifier(&sky2_notifier);
4489 }
4490
4491 static __exit void sky2_debug_cleanup(void)
4492 {
4493         if (sky2_debug) {
4494                 unregister_netdevice_notifier(&sky2_notifier);
4495                 debugfs_remove(sky2_debug);
4496                 sky2_debug = NULL;
4497         }
4498 }
4499
4500 #else
4501 #define sky2_debug_init()
4502 #define sky2_debug_cleanup()
4503 #endif
4504
4505 /* Two copies of network device operations to handle special case of
4506    not allowing netpoll on second port */
4507 static const struct net_device_ops sky2_netdev_ops[2] = {
4508   {
4509         .ndo_open               = sky2_up,
4510         .ndo_stop               = sky2_down,
4511         .ndo_start_xmit         = sky2_xmit_frame,
4512         .ndo_do_ioctl           = sky2_ioctl,
4513         .ndo_validate_addr      = eth_validate_addr,
4514         .ndo_set_mac_address    = sky2_set_mac_address,
4515         .ndo_set_multicast_list = sky2_set_multicast,
4516         .ndo_change_mtu         = sky2_change_mtu,
4517         .ndo_tx_timeout         = sky2_tx_timeout,
4518 #ifdef SKY2_VLAN_TAG_USED
4519         .ndo_vlan_rx_register   = sky2_vlan_rx_register,
4520 #endif
4521 #ifdef CONFIG_NET_POLL_CONTROLLER
4522         .ndo_poll_controller    = sky2_netpoll,
4523 #endif
4524   },
4525   {
4526         .ndo_open               = sky2_up,
4527         .ndo_stop               = sky2_down,
4528         .ndo_start_xmit         = sky2_xmit_frame,
4529         .ndo_do_ioctl           = sky2_ioctl,
4530         .ndo_validate_addr      = eth_validate_addr,
4531         .ndo_set_mac_address    = sky2_set_mac_address,
4532         .ndo_set_multicast_list = sky2_set_multicast,
4533         .ndo_change_mtu         = sky2_change_mtu,
4534         .ndo_tx_timeout         = sky2_tx_timeout,
4535 #ifdef SKY2_VLAN_TAG_USED
4536         .ndo_vlan_rx_register   = sky2_vlan_rx_register,
4537 #endif
4538   },
4539 };
4540
4541 /* Initialize network device */
4542 static __devinit struct net_device *sky2_init_netdev(struct sky2_hw *hw,
4543                                                      unsigned port,
4544                                                      int highmem, int wol)
4545 {
4546         struct sky2_port *sky2;
4547         struct net_device *dev = alloc_etherdev(sizeof(*sky2));
4548
4549         if (!dev) {
4550                 dev_err(&hw->pdev->dev, "etherdev alloc failed\n");
4551                 return NULL;
4552         }
4553
4554         SET_NETDEV_DEV(dev, &hw->pdev->dev);
4555         dev->irq = hw->pdev->irq;
4556         SET_ETHTOOL_OPS(dev, &sky2_ethtool_ops);
4557         dev->watchdog_timeo = TX_WATCHDOG;
4558         dev->netdev_ops = &sky2_netdev_ops[port];
4559
4560         sky2 = netdev_priv(dev);
4561         sky2->netdev = dev;
4562         sky2->hw = hw;
4563         sky2->msg_enable = netif_msg_init(debug, default_msg);
4564
4565         /* Auto speed and flow control */
4566         sky2->flags = SKY2_FLAG_AUTO_SPEED | SKY2_FLAG_AUTO_PAUSE;
4567         if (hw->chip_id != CHIP_ID_YUKON_XL)
4568                 sky2->flags |= SKY2_FLAG_RX_CHECKSUM;
4569
4570         sky2->flow_mode = FC_BOTH;
4571
4572         sky2->duplex = -1;
4573         sky2->speed = -1;
4574         sky2->advertising = sky2_supported_modes(hw);
4575         sky2->wol = wol;
4576
4577         spin_lock_init(&sky2->phy_lock);
4578
4579         sky2->tx_pending = TX_DEF_PENDING;
4580         sky2->tx_ring_size = roundup_pow_of_two(TX_DEF_PENDING+1);
4581         sky2->rx_pending = RX_DEF_PENDING;
4582
4583         hw->dev[port] = dev;
4584
4585         sky2->port = port;
4586
4587         dev->features |= NETIF_F_TSO | NETIF_F_IP_CSUM | NETIF_F_SG;
4588         if (highmem)
4589                 dev->features |= NETIF_F_HIGHDMA;
4590
4591         /* Enable receive hashing unless hardware is known broken */
4592         if (!(hw->flags & SKY2_HW_RSS_BROKEN))
4593                 dev->features |= NETIF_F_RXHASH;
4594
4595 #ifdef SKY2_VLAN_TAG_USED
4596         /* The workaround for FE+ status conflicts with VLAN tag detection. */
4597         if (!(sky2->hw->chip_id == CHIP_ID_YUKON_FE_P &&
4598               sky2->hw->chip_rev == CHIP_REV_YU_FE2_A0)) {
4599                 dev->features |= NETIF_F_HW_VLAN_TX | NETIF_F_HW_VLAN_RX;
4600         }
4601 #endif
4602
4603         /* read the mac address */
4604         memcpy_fromio(dev->dev_addr, hw->regs + B2_MAC_1 + port * 8, ETH_ALEN);
4605         memcpy(dev->perm_addr, dev->dev_addr, dev->addr_len);
4606
4607         return dev;
4608 }
4609
4610 static void __devinit sky2_show_addr(struct net_device *dev)
4611 {
4612         const struct sky2_port *sky2 = netdev_priv(dev);
4613
4614         netif_info(sky2, probe, dev, "addr %pM\n", dev->dev_addr);
4615 }
4616
4617 /* Handle software interrupt used during MSI test */
4618 static irqreturn_t __devinit sky2_test_intr(int irq, void *dev_id)
4619 {
4620         struct sky2_hw *hw = dev_id;
4621         u32 status = sky2_read32(hw, B0_Y2_SP_ISRC2);
4622
4623         if (status == 0)
4624                 return IRQ_NONE;
4625
4626         if (status & Y2_IS_IRQ_SW) {
4627                 hw->flags |= SKY2_HW_USE_MSI;
4628                 wake_up(&hw->msi_wait);
4629                 sky2_write8(hw, B0_CTST, CS_CL_SW_IRQ);
4630         }
4631         sky2_write32(hw, B0_Y2_SP_ICR, 2);
4632
4633         return IRQ_HANDLED;
4634 }
4635
4636 /* Test interrupt path by forcing a a software IRQ */
4637 static int __devinit sky2_test_msi(struct sky2_hw *hw)
4638 {
4639         struct pci_dev *pdev = hw->pdev;
4640         int err;
4641
4642         init_waitqueue_head(&hw->msi_wait);
4643
4644         sky2_write32(hw, B0_IMSK, Y2_IS_IRQ_SW);
4645
4646         err = request_irq(pdev->irq, sky2_test_intr, 0, DRV_NAME, hw);
4647         if (err) {
4648                 dev_err(&pdev->dev, "cannot assign irq %d\n", pdev->irq);
4649                 return err;
4650         }
4651
4652         sky2_write8(hw, B0_CTST, CS_ST_SW_IRQ);
4653         sky2_read8(hw, B0_CTST);
4654
4655         wait_event_timeout(hw->msi_wait, (hw->flags & SKY2_HW_USE_MSI), HZ/10);
4656
4657         if (!(hw->flags & SKY2_HW_USE_MSI)) {
4658                 /* MSI test failed, go back to INTx mode */
4659                 dev_info(&pdev->dev, "No interrupt generated using MSI, "
4660                          "switching to INTx mode.\n");
4661
4662                 err = -EOPNOTSUPP;
4663                 sky2_write8(hw, B0_CTST, CS_CL_SW_IRQ);
4664         }
4665
4666         sky2_write32(hw, B0_IMSK, 0);
4667         sky2_read32(hw, B0_IMSK);
4668
4669         free_irq(pdev->irq, hw);
4670
4671         return err;
4672 }
4673
4674 /* This driver supports yukon2 chipset only */
4675 static const char *sky2_name(u8 chipid, char *buf, int sz)
4676 {
4677         const char *name[] = {
4678                 "XL",           /* 0xb3 */
4679                 "EC Ultra",     /* 0xb4 */
4680                 "Extreme",      /* 0xb5 */
4681                 "EC",           /* 0xb6 */
4682                 "FE",           /* 0xb7 */
4683                 "FE+",          /* 0xb8 */
4684                 "Supreme",      /* 0xb9 */
4685                 "UL 2",         /* 0xba */
4686                 "Unknown",      /* 0xbb */
4687                 "Optima",       /* 0xbc */
4688         };
4689
4690         if (chipid >= CHIP_ID_YUKON_XL && chipid <= CHIP_ID_YUKON_OPT)
4691                 strncpy(buf, name[chipid - CHIP_ID_YUKON_XL], sz);
4692         else
4693                 snprintf(buf, sz, "(chip %#x)", chipid);
4694         return buf;
4695 }
4696
4697 static int __devinit sky2_probe(struct pci_dev *pdev,
4698                                 const struct pci_device_id *ent)
4699 {
4700         struct net_device *dev;
4701         struct sky2_hw *hw;
4702         int err, using_dac = 0, wol_default;
4703         u32 reg;
4704         char buf1[16];
4705
4706         err = pci_enable_device(pdev);
4707         if (err) {
4708                 dev_err(&pdev->dev, "cannot enable PCI device\n");
4709                 goto err_out;
4710         }
4711
4712         /* Get configuration information
4713          * Note: only regular PCI config access once to test for HW issues
4714          *       other PCI access through shared memory for speed and to
4715          *       avoid MMCONFIG problems.
4716          */
4717         err = pci_read_config_dword(pdev, PCI_DEV_REG2, &reg);
4718         if (err) {
4719                 dev_err(&pdev->dev, "PCI read config failed\n");
4720                 goto err_out;
4721         }
4722
4723         if (~reg == 0) {
4724                 dev_err(&pdev->dev, "PCI configuration read error\n");
4725                 goto err_out;
4726         }
4727
4728         err = pci_request_regions(pdev, DRV_NAME);
4729         if (err) {
4730                 dev_err(&pdev->dev, "cannot obtain PCI resources\n");
4731                 goto err_out_disable;
4732         }
4733
4734         pci_set_master(pdev);
4735
4736         if (sizeof(dma_addr_t) > sizeof(u32) &&
4737             !(err = pci_set_dma_mask(pdev, DMA_BIT_MASK(64)))) {
4738                 using_dac = 1;
4739                 err = pci_set_consistent_dma_mask(pdev, DMA_BIT_MASK(64));
4740                 if (err < 0) {
4741                         dev_err(&pdev->dev, "unable to obtain 64 bit DMA "
4742                                 "for consistent allocations\n");
4743                         goto err_out_free_regions;
4744                 }
4745         } else {
4746                 err = pci_set_dma_mask(pdev, DMA_BIT_MASK(32));
4747                 if (err) {
4748                         dev_err(&pdev->dev, "no usable DMA configuration\n");
4749                         goto err_out_free_regions;
4750                 }
4751         }
4752
4753
4754 #ifdef __BIG_ENDIAN
4755         /* The sk98lin vendor driver uses hardware byte swapping but
4756          * this driver uses software swapping.
4757          */
4758         reg &= ~PCI_REV_DESC;
4759         err = pci_write_config_dword(pdev, PCI_DEV_REG2, reg);
4760         if (err) {
4761                 dev_err(&pdev->dev, "PCI write config failed\n");
4762                 goto err_out_free_regions;
4763         }
4764 #endif
4765
4766         wol_default = device_may_wakeup(&pdev->dev) ? WAKE_MAGIC : 0;
4767
4768         err = -ENOMEM;
4769
4770         hw = kzalloc(sizeof(*hw) + strlen(DRV_NAME "@pci:")
4771                      + strlen(pci_name(pdev)) + 1, GFP_KERNEL);
4772         if (!hw) {
4773                 dev_err(&pdev->dev, "cannot allocate hardware struct\n");
4774                 goto err_out_free_regions;
4775         }
4776
4777         hw->pdev = pdev;
4778         sprintf(hw->irq_name, DRV_NAME "@pci:%s", pci_name(pdev));
4779
4780         hw->regs = ioremap_nocache(pci_resource_start(pdev, 0), 0x4000);
4781         if (!hw->regs) {
4782                 dev_err(&pdev->dev, "cannot map device registers\n");
4783                 goto err_out_free_hw;
4784         }
4785
4786         err = sky2_init(hw);
4787         if (err)
4788                 goto err_out_iounmap;
4789
4790         /* ring for status responses */
4791         hw->st_size = hw->ports * roundup_pow_of_two(3*RX_MAX_PENDING + TX_MAX_PENDING);
4792         hw->st_le = pci_alloc_consistent(pdev, hw->st_size * sizeof(struct sky2_status_le),
4793                                          &hw->st_dma);
4794         if (!hw->st_le)
4795                 goto err_out_reset;
4796
4797         dev_info(&pdev->dev, "Yukon-2 %s chip revision %d\n",
4798                  sky2_name(hw->chip_id, buf1, sizeof(buf1)), hw->chip_rev);
4799
4800         sky2_reset(hw);
4801
4802         dev = sky2_init_netdev(hw, 0, using_dac, wol_default);
4803         if (!dev) {
4804                 err = -ENOMEM;
4805                 goto err_out_free_pci;
4806         }
4807
4808         if (!disable_msi && pci_enable_msi(pdev) == 0) {
4809                 err = sky2_test_msi(hw);
4810                 if (err == -EOPNOTSUPP)
4811                         pci_disable_msi(pdev);
4812                 else if (err)
4813                         goto err_out_free_netdev;
4814         }
4815
4816         err = register_netdev(dev);
4817         if (err) {
4818                 dev_err(&pdev->dev, "cannot register net device\n");
4819                 goto err_out_free_netdev;
4820         }
4821
4822         netif_carrier_off(dev);
4823
4824         netif_napi_add(dev, &hw->napi, sky2_poll, NAPI_WEIGHT);
4825
4826         err = request_irq(pdev->irq, sky2_intr,
4827                           (hw->flags & SKY2_HW_USE_MSI) ? 0 : IRQF_SHARED,
4828                           hw->irq_name, hw);
4829         if (err) {
4830                 dev_err(&pdev->dev, "cannot assign irq %d\n", pdev->irq);
4831                 goto err_out_unregister;
4832         }
4833         sky2_write32(hw, B0_IMSK, Y2_IS_BASE);
4834         napi_enable(&hw->napi);
4835
4836         sky2_show_addr(dev);
4837
4838         if (hw->ports > 1) {
4839                 struct net_device *dev1;
4840
4841                 err = -ENOMEM;
4842                 dev1 = sky2_init_netdev(hw, 1, using_dac, wol_default);
4843                 if (dev1 && (err = register_netdev(dev1)) == 0)
4844                         sky2_show_addr(dev1);
4845                 else {
4846                         dev_warn(&pdev->dev,
4847                                  "register of second port failed (%d)\n", err);
4848                         hw->dev[1] = NULL;
4849                         hw->ports = 1;
4850                         if (dev1)
4851                                 free_netdev(dev1);
4852                 }
4853         }
4854
4855         setup_timer(&hw->watchdog_timer, sky2_watchdog, (unsigned long) hw);
4856         INIT_WORK(&hw->restart_work, sky2_restart);
4857
4858         pci_set_drvdata(pdev, hw);
4859         pdev->d3_delay = 150;
4860
4861         return 0;
4862
4863 err_out_unregister:
4864         if (hw->flags & SKY2_HW_USE_MSI)
4865                 pci_disable_msi(pdev);
4866         unregister_netdev(dev);
4867 err_out_free_netdev:
4868         free_netdev(dev);
4869 err_out_free_pci:
4870         pci_free_consistent(pdev, hw->st_size * sizeof(struct sky2_status_le),
4871                             hw->st_le, hw->st_dma);
4872 err_out_reset:
4873         sky2_write8(hw, B0_CTST, CS_RST_SET);
4874 err_out_iounmap:
4875         iounmap(hw->regs);
4876 err_out_free_hw:
4877         kfree(hw);
4878 err_out_free_regions:
4879         pci_release_regions(pdev);
4880 err_out_disable:
4881         pci_disable_device(pdev);
4882 err_out:
4883         pci_set_drvdata(pdev, NULL);
4884         return err;
4885 }
4886
4887 static void __devexit sky2_remove(struct pci_dev *pdev)
4888 {
4889         struct sky2_hw *hw = pci_get_drvdata(pdev);
4890         int i;
4891
4892         if (!hw)
4893                 return;
4894
4895         del_timer_sync(&hw->watchdog_timer);
4896         cancel_work_sync(&hw->restart_work);
4897
4898         for (i = hw->ports-1; i >= 0; --i)
4899                 unregister_netdev(hw->dev[i]);
4900
4901         sky2_write32(hw, B0_IMSK, 0);
4902
4903         sky2_power_aux(hw);
4904
4905         sky2_write8(hw, B0_CTST, CS_RST_SET);
4906         sky2_read8(hw, B0_CTST);
4907
4908         free_irq(pdev->irq, hw);
4909         if (hw->flags & SKY2_HW_USE_MSI)
4910                 pci_disable_msi(pdev);
4911         pci_free_consistent(pdev, hw->st_size * sizeof(struct sky2_status_le),
4912                             hw->st_le, hw->st_dma);
4913         pci_release_regions(pdev);
4914         pci_disable_device(pdev);
4915
4916         for (i = hw->ports-1; i >= 0; --i)
4917                 free_netdev(hw->dev[i]);
4918
4919         iounmap(hw->regs);
4920         kfree(hw);
4921
4922         pci_set_drvdata(pdev, NULL);
4923 }
4924
4925 static int sky2_suspend(struct pci_dev *pdev, pm_message_t state)
4926 {
4927         struct sky2_hw *hw = pci_get_drvdata(pdev);
4928         int i, wol = 0;
4929
4930         if (!hw)
4931                 return 0;
4932
4933         del_timer_sync(&hw->watchdog_timer);
4934         cancel_work_sync(&hw->restart_work);
4935
4936         rtnl_lock();
4937
4938         sky2_all_down(hw);
4939         for (i = 0; i < hw->ports; i++) {
4940                 struct net_device *dev = hw->dev[i];
4941                 struct sky2_port *sky2 = netdev_priv(dev);
4942
4943                 if (sky2->wol)
4944                         sky2_wol_init(sky2);
4945
4946                 wol |= sky2->wol;
4947         }
4948
4949         device_set_wakeup_enable(&pdev->dev, wol != 0);
4950
4951         sky2_power_aux(hw);
4952         rtnl_unlock();
4953
4954         pci_save_state(pdev);
4955         pci_enable_wake(pdev, pci_choose_state(pdev, state), wol);
4956         pci_set_power_state(pdev, pci_choose_state(pdev, state));
4957
4958         return 0;
4959 }
4960
4961 #ifdef CONFIG_PM
4962 static int sky2_resume(struct pci_dev *pdev)
4963 {
4964         struct sky2_hw *hw = pci_get_drvdata(pdev);
4965         int err;
4966
4967         if (!hw)
4968                 return 0;
4969
4970         err = pci_set_power_state(pdev, PCI_D0);
4971         if (err)
4972                 goto out;
4973
4974         err = pci_restore_state(pdev);
4975         if (err)
4976                 goto out;
4977
4978         pci_enable_wake(pdev, PCI_D0, 0);
4979
4980         /* Re-enable all clocks */
4981         err = pci_write_config_dword(pdev, PCI_DEV_REG3, 0);
4982         if (err) {
4983                 dev_err(&pdev->dev, "PCI write config failed\n");
4984                 goto out;
4985         }
4986
4987         rtnl_lock();
4988         sky2_reset(hw);
4989         sky2_all_up(hw);
4990         rtnl_unlock();
4991
4992         return 0;
4993 out:
4994
4995         dev_err(&pdev->dev, "resume failed (%d)\n", err);
4996         pci_disable_device(pdev);
4997         return err;
4998 }
4999 #endif
5000
5001 static void sky2_shutdown(struct pci_dev *pdev)
5002 {
5003         sky2_suspend(pdev, PMSG_SUSPEND);
5004 }
5005
5006 static struct pci_driver sky2_driver = {
5007         .name = DRV_NAME,
5008         .id_table = sky2_id_table,
5009         .probe = sky2_probe,
5010         .remove = __devexit_p(sky2_remove),
5011 #ifdef CONFIG_PM
5012         .suspend = sky2_suspend,
5013         .resume = sky2_resume,
5014 #endif
5015         .shutdown = sky2_shutdown,
5016 };
5017
5018 static int __init sky2_init_module(void)
5019 {
5020         pr_info("driver version " DRV_VERSION "\n");
5021
5022         sky2_debug_init();
5023         return pci_register_driver(&sky2_driver);
5024 }
5025
5026 static void __exit sky2_cleanup_module(void)
5027 {
5028         pci_unregister_driver(&sky2_driver);
5029         sky2_debug_cleanup();
5030 }
5031
5032 module_init(sky2_init_module);
5033 module_exit(sky2_cleanup_module);
5034
5035 MODULE_DESCRIPTION("Marvell Yukon 2 Gigabit Ethernet driver");
5036 MODULE_AUTHOR("Stephen Hemminger <shemminger@linux-foundation.org>");
5037 MODULE_LICENSE("GPL");
5038 MODULE_VERSION(DRV_VERSION);