Merge branch 'master' of master.kernel.org:/pub/scm/linux/kernel/git/davem/net-2.6
[linux-2.6.git] / drivers / net / sky2.c
1 /*
2  * New driver for Marvell Yukon 2 chipset.
3  * Based on earlier sk98lin, and skge driver.
4  *
5  * This driver intentionally does not support all the features
6  * of the original driver such as link fail-over and link management because
7  * those should be done at higher levels.
8  *
9  * Copyright (C) 2005 Stephen Hemminger <shemminger@osdl.org>
10  *
11  * This program is free software; you can redistribute it and/or modify
12  * it under the terms of the GNU General Public License as published by
13  * the Free Software Foundation; either version 2 of the License.
14  *
15  * This program is distributed in the hope that it will be useful,
16  * but WITHOUT ANY WARRANTY; without even the implied warranty of
17  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE. See the
18  * GNU General Public License for more details.
19  *
20  * You should have received a copy of the GNU General Public License
21  * along with this program; if not, write to the Free Software
22  * Foundation, Inc., 675 Mass Ave, Cambridge, MA 02139, USA.
23  */
24
25 #include <linux/crc32.h>
26 #include <linux/kernel.h>
27 #include <linux/module.h>
28 #include <linux/netdevice.h>
29 #include <linux/dma-mapping.h>
30 #include <linux/etherdevice.h>
31 #include <linux/ethtool.h>
32 #include <linux/pci.h>
33 #include <linux/ip.h>
34 #include <net/ip.h>
35 #include <linux/tcp.h>
36 #include <linux/in.h>
37 #include <linux/delay.h>
38 #include <linux/workqueue.h>
39 #include <linux/if_vlan.h>
40 #include <linux/prefetch.h>
41 #include <linux/debugfs.h>
42 #include <linux/mii.h>
43
44 #include <asm/irq.h>
45
46 #if defined(CONFIG_VLAN_8021Q) || defined(CONFIG_VLAN_8021Q_MODULE)
47 #define SKY2_VLAN_TAG_USED 1
48 #endif
49
50 #include "sky2.h"
51
52 #define DRV_NAME                "sky2"
53 #define DRV_VERSION             "1.26"
54 #define PFX                     DRV_NAME " "
55
56 /*
57  * The Yukon II chipset takes 64 bit command blocks (called list elements)
58  * that are organized into three (receive, transmit, status) different rings
59  * similar to Tigon3.
60  */
61
62 #define RX_LE_SIZE              1024
63 #define RX_LE_BYTES             (RX_LE_SIZE*sizeof(struct sky2_rx_le))
64 #define RX_MAX_PENDING          (RX_LE_SIZE/6 - 2)
65 #define RX_DEF_PENDING          RX_MAX_PENDING
66
67 /* This is the worst case number of transmit list elements for a single skb:
68    VLAN:GSO + CKSUM + Data + skb_frags * DMA */
69 #define MAX_SKB_TX_LE   (2 + (sizeof(dma_addr_t)/sizeof(u32))*(MAX_SKB_FRAGS+1))
70 #define TX_MIN_PENDING          (MAX_SKB_TX_LE+1)
71 #define TX_MAX_PENDING          4096
72 #define TX_DEF_PENDING          127
73
74 #define STATUS_RING_SIZE        2048    /* 2 ports * (TX + 2*RX) */
75 #define STATUS_LE_BYTES         (STATUS_RING_SIZE*sizeof(struct sky2_status_le))
76 #define TX_WATCHDOG             (5 * HZ)
77 #define NAPI_WEIGHT             64
78 #define PHY_RETRIES             1000
79
80 #define SKY2_EEPROM_MAGIC       0x9955aabb
81
82
83 #define RING_NEXT(x,s)  (((x)+1) & ((s)-1))
84
85 static const u32 default_msg =
86     NETIF_MSG_DRV | NETIF_MSG_PROBE | NETIF_MSG_LINK
87     | NETIF_MSG_TIMER | NETIF_MSG_TX_ERR | NETIF_MSG_RX_ERR
88     | NETIF_MSG_IFUP | NETIF_MSG_IFDOWN;
89
90 static int debug = -1;          /* defaults above */
91 module_param(debug, int, 0);
92 MODULE_PARM_DESC(debug, "Debug level (0=none,...,16=all)");
93
94 static int copybreak __read_mostly = 128;
95 module_param(copybreak, int, 0);
96 MODULE_PARM_DESC(copybreak, "Receive copy threshold");
97
98 static int disable_msi = 0;
99 module_param(disable_msi, int, 0);
100 MODULE_PARM_DESC(disable_msi, "Disable Message Signaled Interrupt (MSI)");
101
102 static DEFINE_PCI_DEVICE_TABLE(sky2_id_table) = {
103         { PCI_DEVICE(PCI_VENDOR_ID_SYSKONNECT, 0x9000) }, /* SK-9Sxx */
104         { PCI_DEVICE(PCI_VENDOR_ID_SYSKONNECT, 0x9E00) }, /* SK-9Exx */
105         { PCI_DEVICE(PCI_VENDOR_ID_SYSKONNECT, 0x9E01) }, /* SK-9E21M */
106         { PCI_DEVICE(PCI_VENDOR_ID_DLINK, 0x4b00) },    /* DGE-560T */
107         { PCI_DEVICE(PCI_VENDOR_ID_DLINK, 0x4001) },    /* DGE-550SX */
108         { PCI_DEVICE(PCI_VENDOR_ID_DLINK, 0x4B02) },    /* DGE-560SX */
109         { PCI_DEVICE(PCI_VENDOR_ID_DLINK, 0x4B03) },    /* DGE-550T */
110         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4340) }, /* 88E8021 */
111         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4341) }, /* 88E8022 */
112         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4342) }, /* 88E8061 */
113         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4343) }, /* 88E8062 */
114         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4344) }, /* 88E8021 */
115         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4345) }, /* 88E8022 */
116         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4346) }, /* 88E8061 */
117         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4347) }, /* 88E8062 */
118         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4350) }, /* 88E8035 */
119         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4351) }, /* 88E8036 */
120         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4352) }, /* 88E8038 */
121         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4353) }, /* 88E8039 */
122         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4354) }, /* 88E8040 */
123         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4355) }, /* 88E8040T */
124         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4356) }, /* 88EC033 */
125         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4357) }, /* 88E8042 */
126         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x435A) }, /* 88E8048 */
127         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4360) }, /* 88E8052 */
128         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4361) }, /* 88E8050 */
129         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4362) }, /* 88E8053 */
130         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4363) }, /* 88E8055 */
131         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4364) }, /* 88E8056 */
132         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4365) }, /* 88E8070 */
133         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4366) }, /* 88EC036 */
134         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4367) }, /* 88EC032 */
135         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4368) }, /* 88EC034 */
136         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4369) }, /* 88EC042 */
137         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x436A) }, /* 88E8058 */
138         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x436B) }, /* 88E8071 */
139         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x436C) }, /* 88E8072 */
140         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x436D) }, /* 88E8055 */
141         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4370) }, /* 88E8075 */
142         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4380) }, /* 88E8057 */
143         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4381) }, /* 88E8059 */
144         { 0 }
145 };
146
147 MODULE_DEVICE_TABLE(pci, sky2_id_table);
148
149 /* Avoid conditionals by using array */
150 static const unsigned txqaddr[] = { Q_XA1, Q_XA2 };
151 static const unsigned rxqaddr[] = { Q_R1, Q_R2 };
152 static const u32 portirq_msk[] = { Y2_IS_PORT_1, Y2_IS_PORT_2 };
153
154 static void sky2_set_multicast(struct net_device *dev);
155
156 /* Access to PHY via serial interconnect */
157 static int gm_phy_write(struct sky2_hw *hw, unsigned port, u16 reg, u16 val)
158 {
159         int i;
160
161         gma_write16(hw, port, GM_SMI_DATA, val);
162         gma_write16(hw, port, GM_SMI_CTRL,
163                     GM_SMI_CT_PHY_AD(PHY_ADDR_MARV) | GM_SMI_CT_REG_AD(reg));
164
165         for (i = 0; i < PHY_RETRIES; i++) {
166                 u16 ctrl = gma_read16(hw, port, GM_SMI_CTRL);
167                 if (ctrl == 0xffff)
168                         goto io_error;
169
170                 if (!(ctrl & GM_SMI_CT_BUSY))
171                         return 0;
172
173                 udelay(10);
174         }
175
176         dev_warn(&hw->pdev->dev,"%s: phy write timeout\n", hw->dev[port]->name);
177         return -ETIMEDOUT;
178
179 io_error:
180         dev_err(&hw->pdev->dev, "%s: phy I/O error\n", hw->dev[port]->name);
181         return -EIO;
182 }
183
184 static int __gm_phy_read(struct sky2_hw *hw, unsigned port, u16 reg, u16 *val)
185 {
186         int i;
187
188         gma_write16(hw, port, GM_SMI_CTRL, GM_SMI_CT_PHY_AD(PHY_ADDR_MARV)
189                     | GM_SMI_CT_REG_AD(reg) | GM_SMI_CT_OP_RD);
190
191         for (i = 0; i < PHY_RETRIES; i++) {
192                 u16 ctrl = gma_read16(hw, port, GM_SMI_CTRL);
193                 if (ctrl == 0xffff)
194                         goto io_error;
195
196                 if (ctrl & GM_SMI_CT_RD_VAL) {
197                         *val = gma_read16(hw, port, GM_SMI_DATA);
198                         return 0;
199                 }
200
201                 udelay(10);
202         }
203
204         dev_warn(&hw->pdev->dev, "%s: phy read timeout\n", hw->dev[port]->name);
205         return -ETIMEDOUT;
206 io_error:
207         dev_err(&hw->pdev->dev, "%s: phy I/O error\n", hw->dev[port]->name);
208         return -EIO;
209 }
210
211 static inline u16 gm_phy_read(struct sky2_hw *hw, unsigned port, u16 reg)
212 {
213         u16 v;
214         __gm_phy_read(hw, port, reg, &v);
215         return v;
216 }
217
218
219 static void sky2_power_on(struct sky2_hw *hw)
220 {
221         /* switch power to VCC (WA for VAUX problem) */
222         sky2_write8(hw, B0_POWER_CTRL,
223                     PC_VAUX_ENA | PC_VCC_ENA | PC_VAUX_OFF | PC_VCC_ON);
224
225         /* disable Core Clock Division, */
226         sky2_write32(hw, B2_Y2_CLK_CTRL, Y2_CLK_DIV_DIS);
227
228         if (hw->chip_id == CHIP_ID_YUKON_XL && hw->chip_rev > 1)
229                 /* enable bits are inverted */
230                 sky2_write8(hw, B2_Y2_CLK_GATE,
231                             Y2_PCI_CLK_LNK1_DIS | Y2_COR_CLK_LNK1_DIS |
232                             Y2_CLK_GAT_LNK1_DIS | Y2_PCI_CLK_LNK2_DIS |
233                             Y2_COR_CLK_LNK2_DIS | Y2_CLK_GAT_LNK2_DIS);
234         else
235                 sky2_write8(hw, B2_Y2_CLK_GATE, 0);
236
237         if (hw->flags & SKY2_HW_ADV_POWER_CTL) {
238                 u32 reg;
239
240                 sky2_pci_write32(hw, PCI_DEV_REG3, 0);
241
242                 reg = sky2_pci_read32(hw, PCI_DEV_REG4);
243                 /* set all bits to 0 except bits 15..12 and 8 */
244                 reg &= P_ASPM_CONTROL_MSK;
245                 sky2_pci_write32(hw, PCI_DEV_REG4, reg);
246
247                 reg = sky2_pci_read32(hw, PCI_DEV_REG5);
248                 /* set all bits to 0 except bits 28 & 27 */
249                 reg &= P_CTL_TIM_VMAIN_AV_MSK;
250                 sky2_pci_write32(hw, PCI_DEV_REG5, reg);
251
252                 sky2_pci_write32(hw, PCI_CFG_REG_1, 0);
253
254                 /* Enable workaround for dev 4.107 on Yukon-Ultra & Extreme */
255                 reg = sky2_read32(hw, B2_GP_IO);
256                 reg |= GLB_GPIO_STAT_RACE_DIS;
257                 sky2_write32(hw, B2_GP_IO, reg);
258
259                 sky2_read32(hw, B2_GP_IO);
260         }
261
262         /* Turn on "driver loaded" LED */
263         sky2_write16(hw, B0_CTST, Y2_LED_STAT_ON);
264 }
265
266 static void sky2_power_aux(struct sky2_hw *hw)
267 {
268         if (hw->chip_id == CHIP_ID_YUKON_XL && hw->chip_rev > 1)
269                 sky2_write8(hw, B2_Y2_CLK_GATE, 0);
270         else
271                 /* enable bits are inverted */
272                 sky2_write8(hw, B2_Y2_CLK_GATE,
273                             Y2_PCI_CLK_LNK1_DIS | Y2_COR_CLK_LNK1_DIS |
274                             Y2_CLK_GAT_LNK1_DIS | Y2_PCI_CLK_LNK2_DIS |
275                             Y2_COR_CLK_LNK2_DIS | Y2_CLK_GAT_LNK2_DIS);
276
277         /* switch power to VAUX if supported and PME from D3cold */
278         if ( (sky2_read32(hw, B0_CTST) & Y2_VAUX_AVAIL) &&
279              pci_pme_capable(hw->pdev, PCI_D3cold))
280                 sky2_write8(hw, B0_POWER_CTRL,
281                             (PC_VAUX_ENA | PC_VCC_ENA |
282                              PC_VAUX_ON | PC_VCC_OFF));
283
284         /* turn off "driver loaded LED" */
285         sky2_write16(hw, B0_CTST, Y2_LED_STAT_OFF);
286 }
287
288 static void sky2_gmac_reset(struct sky2_hw *hw, unsigned port)
289 {
290         u16 reg;
291
292         /* disable all GMAC IRQ's */
293         sky2_write8(hw, SK_REG(port, GMAC_IRQ_MSK), 0);
294
295         gma_write16(hw, port, GM_MC_ADDR_H1, 0);        /* clear MC hash */
296         gma_write16(hw, port, GM_MC_ADDR_H2, 0);
297         gma_write16(hw, port, GM_MC_ADDR_H3, 0);
298         gma_write16(hw, port, GM_MC_ADDR_H4, 0);
299
300         reg = gma_read16(hw, port, GM_RX_CTRL);
301         reg |= GM_RXCR_UCF_ENA | GM_RXCR_MCF_ENA;
302         gma_write16(hw, port, GM_RX_CTRL, reg);
303 }
304
305 /* flow control to advertise bits */
306 static const u16 copper_fc_adv[] = {
307         [FC_NONE]       = 0,
308         [FC_TX]         = PHY_M_AN_ASP,
309         [FC_RX]         = PHY_M_AN_PC,
310         [FC_BOTH]       = PHY_M_AN_PC | PHY_M_AN_ASP,
311 };
312
313 /* flow control to advertise bits when using 1000BaseX */
314 static const u16 fiber_fc_adv[] = {
315         [FC_NONE] = PHY_M_P_NO_PAUSE_X,
316         [FC_TX]   = PHY_M_P_ASYM_MD_X,
317         [FC_RX]   = PHY_M_P_SYM_MD_X,
318         [FC_BOTH] = PHY_M_P_BOTH_MD_X,
319 };
320
321 /* flow control to GMA disable bits */
322 static const u16 gm_fc_disable[] = {
323         [FC_NONE] = GM_GPCR_FC_RX_DIS | GM_GPCR_FC_TX_DIS,
324         [FC_TX]   = GM_GPCR_FC_RX_DIS,
325         [FC_RX]   = GM_GPCR_FC_TX_DIS,
326         [FC_BOTH] = 0,
327 };
328
329
330 static void sky2_phy_init(struct sky2_hw *hw, unsigned port)
331 {
332         struct sky2_port *sky2 = netdev_priv(hw->dev[port]);
333         u16 ctrl, ct1000, adv, pg, ledctrl, ledover, reg;
334
335         if ( (sky2->flags & SKY2_FLAG_AUTO_SPEED) &&
336             !(hw->flags & SKY2_HW_NEWER_PHY)) {
337                 u16 ectrl = gm_phy_read(hw, port, PHY_MARV_EXT_CTRL);
338
339                 ectrl &= ~(PHY_M_EC_M_DSC_MSK | PHY_M_EC_S_DSC_MSK |
340                            PHY_M_EC_MAC_S_MSK);
341                 ectrl |= PHY_M_EC_MAC_S(MAC_TX_CLK_25_MHZ);
342
343                 /* on PHY 88E1040 Rev.D0 (and newer) downshift control changed */
344                 if (hw->chip_id == CHIP_ID_YUKON_EC)
345                         /* set downshift counter to 3x and enable downshift */
346                         ectrl |= PHY_M_EC_DSC_2(2) | PHY_M_EC_DOWN_S_ENA;
347                 else
348                         /* set master & slave downshift counter to 1x */
349                         ectrl |= PHY_M_EC_M_DSC(0) | PHY_M_EC_S_DSC(1);
350
351                 gm_phy_write(hw, port, PHY_MARV_EXT_CTRL, ectrl);
352         }
353
354         ctrl = gm_phy_read(hw, port, PHY_MARV_PHY_CTRL);
355         if (sky2_is_copper(hw)) {
356                 if (!(hw->flags & SKY2_HW_GIGABIT)) {
357                         /* enable automatic crossover */
358                         ctrl |= PHY_M_PC_MDI_XMODE(PHY_M_PC_ENA_AUTO) >> 1;
359
360                         if (hw->chip_id == CHIP_ID_YUKON_FE_P &&
361                             hw->chip_rev == CHIP_REV_YU_FE2_A0) {
362                                 u16 spec;
363
364                                 /* Enable Class A driver for FE+ A0 */
365                                 spec = gm_phy_read(hw, port, PHY_MARV_FE_SPEC_2);
366                                 spec |= PHY_M_FESC_SEL_CL_A;
367                                 gm_phy_write(hw, port, PHY_MARV_FE_SPEC_2, spec);
368                         }
369                 } else {
370                         /* disable energy detect */
371                         ctrl &= ~PHY_M_PC_EN_DET_MSK;
372
373                         /* enable automatic crossover */
374                         ctrl |= PHY_M_PC_MDI_XMODE(PHY_M_PC_ENA_AUTO);
375
376                         /* downshift on PHY 88E1112 and 88E1149 is changed */
377                         if ( (sky2->flags & SKY2_FLAG_AUTO_SPEED) &&
378                              (hw->flags & SKY2_HW_NEWER_PHY)) {
379                                 /* set downshift counter to 3x and enable downshift */
380                                 ctrl &= ~PHY_M_PC_DSC_MSK;
381                                 ctrl |= PHY_M_PC_DSC(2) | PHY_M_PC_DOWN_S_ENA;
382                         }
383                 }
384         } else {
385                 /* workaround for deviation #4.88 (CRC errors) */
386                 /* disable Automatic Crossover */
387
388                 ctrl &= ~PHY_M_PC_MDIX_MSK;
389         }
390
391         gm_phy_write(hw, port, PHY_MARV_PHY_CTRL, ctrl);
392
393         /* special setup for PHY 88E1112 Fiber */
394         if (hw->chip_id == CHIP_ID_YUKON_XL && (hw->flags & SKY2_HW_FIBRE_PHY)) {
395                 pg = gm_phy_read(hw, port, PHY_MARV_EXT_ADR);
396
397                 /* Fiber: select 1000BASE-X only mode MAC Specific Ctrl Reg. */
398                 gm_phy_write(hw, port, PHY_MARV_EXT_ADR, 2);
399                 ctrl = gm_phy_read(hw, port, PHY_MARV_PHY_CTRL);
400                 ctrl &= ~PHY_M_MAC_MD_MSK;
401                 ctrl |= PHY_M_MAC_MODE_SEL(PHY_M_MAC_MD_1000BX);
402                 gm_phy_write(hw, port, PHY_MARV_PHY_CTRL, ctrl);
403
404                 if (hw->pmd_type  == 'P') {
405                         /* select page 1 to access Fiber registers */
406                         gm_phy_write(hw, port, PHY_MARV_EXT_ADR, 1);
407
408                         /* for SFP-module set SIGDET polarity to low */
409                         ctrl = gm_phy_read(hw, port, PHY_MARV_PHY_CTRL);
410                         ctrl |= PHY_M_FIB_SIGD_POL;
411                         gm_phy_write(hw, port, PHY_MARV_PHY_CTRL, ctrl);
412                 }
413
414                 gm_phy_write(hw, port, PHY_MARV_EXT_ADR, pg);
415         }
416
417         ctrl = PHY_CT_RESET;
418         ct1000 = 0;
419         adv = PHY_AN_CSMA;
420         reg = 0;
421
422         if (sky2->flags & SKY2_FLAG_AUTO_SPEED) {
423                 if (sky2_is_copper(hw)) {
424                         if (sky2->advertising & ADVERTISED_1000baseT_Full)
425                                 ct1000 |= PHY_M_1000C_AFD;
426                         if (sky2->advertising & ADVERTISED_1000baseT_Half)
427                                 ct1000 |= PHY_M_1000C_AHD;
428                         if (sky2->advertising & ADVERTISED_100baseT_Full)
429                                 adv |= PHY_M_AN_100_FD;
430                         if (sky2->advertising & ADVERTISED_100baseT_Half)
431                                 adv |= PHY_M_AN_100_HD;
432                         if (sky2->advertising & ADVERTISED_10baseT_Full)
433                                 adv |= PHY_M_AN_10_FD;
434                         if (sky2->advertising & ADVERTISED_10baseT_Half)
435                                 adv |= PHY_M_AN_10_HD;
436
437                 } else {        /* special defines for FIBER (88E1040S only) */
438                         if (sky2->advertising & ADVERTISED_1000baseT_Full)
439                                 adv |= PHY_M_AN_1000X_AFD;
440                         if (sky2->advertising & ADVERTISED_1000baseT_Half)
441                                 adv |= PHY_M_AN_1000X_AHD;
442                 }
443
444                 /* Restart Auto-negotiation */
445                 ctrl |= PHY_CT_ANE | PHY_CT_RE_CFG;
446         } else {
447                 /* forced speed/duplex settings */
448                 ct1000 = PHY_M_1000C_MSE;
449
450                 /* Disable auto update for duplex flow control and duplex */
451                 reg |= GM_GPCR_AU_DUP_DIS | GM_GPCR_AU_SPD_DIS;
452
453                 switch (sky2->speed) {
454                 case SPEED_1000:
455                         ctrl |= PHY_CT_SP1000;
456                         reg |= GM_GPCR_SPEED_1000;
457                         break;
458                 case SPEED_100:
459                         ctrl |= PHY_CT_SP100;
460                         reg |= GM_GPCR_SPEED_100;
461                         break;
462                 }
463
464                 if (sky2->duplex == DUPLEX_FULL) {
465                         reg |= GM_GPCR_DUP_FULL;
466                         ctrl |= PHY_CT_DUP_MD;
467                 } else if (sky2->speed < SPEED_1000)
468                         sky2->flow_mode = FC_NONE;
469         }
470
471         if (sky2->flags & SKY2_FLAG_AUTO_PAUSE) {
472                 if (sky2_is_copper(hw))
473                         adv |= copper_fc_adv[sky2->flow_mode];
474                 else
475                         adv |= fiber_fc_adv[sky2->flow_mode];
476         } else {
477                 reg |= GM_GPCR_AU_FCT_DIS;
478                 reg |= gm_fc_disable[sky2->flow_mode];
479
480                 /* Forward pause packets to GMAC? */
481                 if (sky2->flow_mode & FC_RX)
482                         sky2_write8(hw, SK_REG(port, GMAC_CTRL), GMC_PAUSE_ON);
483                 else
484                         sky2_write8(hw, SK_REG(port, GMAC_CTRL), GMC_PAUSE_OFF);
485         }
486
487         gma_write16(hw, port, GM_GP_CTRL, reg);
488
489         if (hw->flags & SKY2_HW_GIGABIT)
490                 gm_phy_write(hw, port, PHY_MARV_1000T_CTRL, ct1000);
491
492         gm_phy_write(hw, port, PHY_MARV_AUNE_ADV, adv);
493         gm_phy_write(hw, port, PHY_MARV_CTRL, ctrl);
494
495         /* Setup Phy LED's */
496         ledctrl = PHY_M_LED_PULS_DUR(PULS_170MS);
497         ledover = 0;
498
499         switch (hw->chip_id) {
500         case CHIP_ID_YUKON_FE:
501                 /* on 88E3082 these bits are at 11..9 (shifted left) */
502                 ledctrl |= PHY_M_LED_BLINK_RT(BLINK_84MS) << 1;
503
504                 ctrl = gm_phy_read(hw, port, PHY_MARV_FE_LED_PAR);
505
506                 /* delete ACT LED control bits */
507                 ctrl &= ~PHY_M_FELP_LED1_MSK;
508                 /* change ACT LED control to blink mode */
509                 ctrl |= PHY_M_FELP_LED1_CTRL(LED_PAR_CTRL_ACT_BL);
510                 gm_phy_write(hw, port, PHY_MARV_FE_LED_PAR, ctrl);
511                 break;
512
513         case CHIP_ID_YUKON_FE_P:
514                 /* Enable Link Partner Next Page */
515                 ctrl = gm_phy_read(hw, port, PHY_MARV_PHY_CTRL);
516                 ctrl |= PHY_M_PC_ENA_LIP_NP;
517
518                 /* disable Energy Detect and enable scrambler */
519                 ctrl &= ~(PHY_M_PC_ENA_ENE_DT | PHY_M_PC_DIS_SCRAMB);
520                 gm_phy_write(hw, port, PHY_MARV_PHY_CTRL, ctrl);
521
522                 /* set LED2 -> ACT, LED1 -> LINK, LED0 -> SPEED */
523                 ctrl = PHY_M_FELP_LED2_CTRL(LED_PAR_CTRL_ACT_BL) |
524                         PHY_M_FELP_LED1_CTRL(LED_PAR_CTRL_LINK) |
525                         PHY_M_FELP_LED0_CTRL(LED_PAR_CTRL_SPEED);
526
527                 gm_phy_write(hw, port, PHY_MARV_FE_LED_PAR, ctrl);
528                 break;
529
530         case CHIP_ID_YUKON_XL:
531                 pg = gm_phy_read(hw, port, PHY_MARV_EXT_ADR);
532
533                 /* select page 3 to access LED control register */
534                 gm_phy_write(hw, port, PHY_MARV_EXT_ADR, 3);
535
536                 /* set LED Function Control register */
537                 gm_phy_write(hw, port, PHY_MARV_PHY_CTRL,
538                              (PHY_M_LEDC_LOS_CTRL(1) |  /* LINK/ACT */
539                               PHY_M_LEDC_INIT_CTRL(7) | /* 10 Mbps */
540                               PHY_M_LEDC_STA1_CTRL(7) | /* 100 Mbps */
541                               PHY_M_LEDC_STA0_CTRL(7)));        /* 1000 Mbps */
542
543                 /* set Polarity Control register */
544                 gm_phy_write(hw, port, PHY_MARV_PHY_STAT,
545                              (PHY_M_POLC_LS1_P_MIX(4) |
546                               PHY_M_POLC_IS0_P_MIX(4) |
547                               PHY_M_POLC_LOS_CTRL(2) |
548                               PHY_M_POLC_INIT_CTRL(2) |
549                               PHY_M_POLC_STA1_CTRL(2) |
550                               PHY_M_POLC_STA0_CTRL(2)));
551
552                 /* restore page register */
553                 gm_phy_write(hw, port, PHY_MARV_EXT_ADR, pg);
554                 break;
555
556         case CHIP_ID_YUKON_EC_U:
557         case CHIP_ID_YUKON_EX:
558         case CHIP_ID_YUKON_SUPR:
559                 pg = gm_phy_read(hw, port, PHY_MARV_EXT_ADR);
560
561                 /* select page 3 to access LED control register */
562                 gm_phy_write(hw, port, PHY_MARV_EXT_ADR, 3);
563
564                 /* set LED Function Control register */
565                 gm_phy_write(hw, port, PHY_MARV_PHY_CTRL,
566                              (PHY_M_LEDC_LOS_CTRL(1) |  /* LINK/ACT */
567                               PHY_M_LEDC_INIT_CTRL(8) | /* 10 Mbps */
568                               PHY_M_LEDC_STA1_CTRL(7) | /* 100 Mbps */
569                               PHY_M_LEDC_STA0_CTRL(7)));/* 1000 Mbps */
570
571                 /* set Blink Rate in LED Timer Control Register */
572                 gm_phy_write(hw, port, PHY_MARV_INT_MASK,
573                              ledctrl | PHY_M_LED_BLINK_RT(BLINK_84MS));
574                 /* restore page register */
575                 gm_phy_write(hw, port, PHY_MARV_EXT_ADR, pg);
576                 break;
577
578         default:
579                 /* set Tx LED (LED_TX) to blink mode on Rx OR Tx activity */
580                 ledctrl |= PHY_M_LED_BLINK_RT(BLINK_84MS) | PHY_M_LEDC_TX_CTRL;
581
582                 /* turn off the Rx LED (LED_RX) */
583                 ledover |= PHY_M_LED_MO_RX(MO_LED_OFF);
584         }
585
586         if (hw->chip_id == CHIP_ID_YUKON_EC_U || hw->chip_id == CHIP_ID_YUKON_UL_2) {
587                 /* apply fixes in PHY AFE */
588                 gm_phy_write(hw, port, PHY_MARV_EXT_ADR, 255);
589
590                 /* increase differential signal amplitude in 10BASE-T */
591                 gm_phy_write(hw, port, 0x18, 0xaa99);
592                 gm_phy_write(hw, port, 0x17, 0x2011);
593
594                 if (hw->chip_id == CHIP_ID_YUKON_EC_U) {
595                         /* fix for IEEE A/B Symmetry failure in 1000BASE-T */
596                         gm_phy_write(hw, port, 0x18, 0xa204);
597                         gm_phy_write(hw, port, 0x17, 0x2002);
598                 }
599
600                 /* set page register to 0 */
601                 gm_phy_write(hw, port, PHY_MARV_EXT_ADR, 0);
602         } else if (hw->chip_id == CHIP_ID_YUKON_FE_P &&
603                    hw->chip_rev == CHIP_REV_YU_FE2_A0) {
604                 /* apply workaround for integrated resistors calibration */
605                 gm_phy_write(hw, port, PHY_MARV_PAGE_ADDR, 17);
606                 gm_phy_write(hw, port, PHY_MARV_PAGE_DATA, 0x3f60);
607         } else if (hw->chip_id == CHIP_ID_YUKON_OPT && hw->chip_rev == 0) {
608                 /* apply fixes in PHY AFE */
609                 gm_phy_write(hw, port, PHY_MARV_EXT_ADR, 0x00ff);
610
611                 /* apply RDAC termination workaround */
612                 gm_phy_write(hw, port, 24, 0x2800);
613                 gm_phy_write(hw, port, 23, 0x2001);
614
615                 /* set page register back to 0 */
616                 gm_phy_write(hw, port, PHY_MARV_EXT_ADR, 0);
617         } else if (hw->chip_id != CHIP_ID_YUKON_EX &&
618                    hw->chip_id < CHIP_ID_YUKON_SUPR) {
619                 /* no effect on Yukon-XL */
620                 gm_phy_write(hw, port, PHY_MARV_LED_CTRL, ledctrl);
621
622                 if (!(sky2->flags & SKY2_FLAG_AUTO_SPEED) ||
623                     sky2->speed == SPEED_100) {
624                         /* turn on 100 Mbps LED (LED_LINK100) */
625                         ledover |= PHY_M_LED_MO_100(MO_LED_ON);
626                 }
627
628                 if (ledover)
629                         gm_phy_write(hw, port, PHY_MARV_LED_OVER, ledover);
630
631         }
632
633         /* Enable phy interrupt on auto-negotiation complete (or link up) */
634         if (sky2->flags & SKY2_FLAG_AUTO_SPEED)
635                 gm_phy_write(hw, port, PHY_MARV_INT_MASK, PHY_M_IS_AN_COMPL);
636         else
637                 gm_phy_write(hw, port, PHY_MARV_INT_MASK, PHY_M_DEF_MSK);
638 }
639
640 static const u32 phy_power[] = { PCI_Y2_PHY1_POWD, PCI_Y2_PHY2_POWD };
641 static const u32 coma_mode[] = { PCI_Y2_PHY1_COMA, PCI_Y2_PHY2_COMA };
642
643 static void sky2_phy_power_up(struct sky2_hw *hw, unsigned port)
644 {
645         u32 reg1;
646
647         sky2_write8(hw, B2_TST_CTRL1, TST_CFG_WRITE_ON);
648         reg1 = sky2_pci_read32(hw, PCI_DEV_REG1);
649         reg1 &= ~phy_power[port];
650
651         if (hw->chip_id == CHIP_ID_YUKON_XL && hw->chip_rev > 1)
652                 reg1 |= coma_mode[port];
653
654         sky2_pci_write32(hw, PCI_DEV_REG1, reg1);
655         sky2_write8(hw, B2_TST_CTRL1, TST_CFG_WRITE_OFF);
656         sky2_pci_read32(hw, PCI_DEV_REG1);
657
658         if (hw->chip_id == CHIP_ID_YUKON_FE)
659                 gm_phy_write(hw, port, PHY_MARV_CTRL, PHY_CT_ANE);
660         else if (hw->flags & SKY2_HW_ADV_POWER_CTL)
661                 sky2_write8(hw, SK_REG(port, GPHY_CTRL), GPC_RST_CLR);
662 }
663
664 static void sky2_phy_power_down(struct sky2_hw *hw, unsigned port)
665 {
666         u32 reg1;
667         u16 ctrl;
668
669         /* release GPHY Control reset */
670         sky2_write8(hw, SK_REG(port, GPHY_CTRL), GPC_RST_CLR);
671
672         /* release GMAC reset */
673         sky2_write8(hw, SK_REG(port, GMAC_CTRL), GMC_RST_CLR);
674
675         if (hw->flags & SKY2_HW_NEWER_PHY) {
676                 /* select page 2 to access MAC control register */
677                 gm_phy_write(hw, port, PHY_MARV_EXT_ADR, 2);
678
679                 ctrl = gm_phy_read(hw, port, PHY_MARV_PHY_CTRL);
680                 /* allow GMII Power Down */
681                 ctrl &= ~PHY_M_MAC_GMIF_PUP;
682                 gm_phy_write(hw, port, PHY_MARV_PHY_CTRL, ctrl);
683
684                 /* set page register back to 0 */
685                 gm_phy_write(hw, port, PHY_MARV_EXT_ADR, 0);
686         }
687
688         /* setup General Purpose Control Register */
689         gma_write16(hw, port, GM_GP_CTRL,
690                     GM_GPCR_FL_PASS | GM_GPCR_SPEED_100 |
691                     GM_GPCR_AU_DUP_DIS | GM_GPCR_AU_FCT_DIS |
692                     GM_GPCR_AU_SPD_DIS);
693
694         if (hw->chip_id != CHIP_ID_YUKON_EC) {
695                 if (hw->chip_id == CHIP_ID_YUKON_EC_U) {
696                         /* select page 2 to access MAC control register */
697                         gm_phy_write(hw, port, PHY_MARV_EXT_ADR, 2);
698
699                         ctrl = gm_phy_read(hw, port, PHY_MARV_PHY_CTRL);
700                         /* enable Power Down */
701                         ctrl |= PHY_M_PC_POW_D_ENA;
702                         gm_phy_write(hw, port, PHY_MARV_PHY_CTRL, ctrl);
703
704                         /* set page register back to 0 */
705                         gm_phy_write(hw, port, PHY_MARV_EXT_ADR, 0);
706                 }
707
708                 /* set IEEE compatible Power Down Mode (dev. #4.99) */
709                 gm_phy_write(hw, port, PHY_MARV_CTRL, PHY_CT_PDOWN);
710         }
711
712         sky2_write8(hw, B2_TST_CTRL1, TST_CFG_WRITE_ON);
713         reg1 = sky2_pci_read32(hw, PCI_DEV_REG1);
714         reg1 |= phy_power[port];                /* set PHY to PowerDown/COMA Mode */
715         sky2_pci_write32(hw, PCI_DEV_REG1, reg1);
716         sky2_write8(hw, B2_TST_CTRL1, TST_CFG_WRITE_OFF);
717 }
718
719 /* Force a renegotiation */
720 static void sky2_phy_reinit(struct sky2_port *sky2)
721 {
722         spin_lock_bh(&sky2->phy_lock);
723         sky2_phy_init(sky2->hw, sky2->port);
724         spin_unlock_bh(&sky2->phy_lock);
725 }
726
727 /* Put device in state to listen for Wake On Lan */
728 static void sky2_wol_init(struct sky2_port *sky2)
729 {
730         struct sky2_hw *hw = sky2->hw;
731         unsigned port = sky2->port;
732         enum flow_control save_mode;
733         u16 ctrl;
734         u32 reg1;
735
736         /* Bring hardware out of reset */
737         sky2_write16(hw, B0_CTST, CS_RST_CLR);
738         sky2_write16(hw, SK_REG(port, GMAC_LINK_CTRL), GMLC_RST_CLR);
739
740         sky2_write8(hw, SK_REG(port, GPHY_CTRL), GPC_RST_CLR);
741         sky2_write8(hw, SK_REG(port, GMAC_CTRL), GMC_RST_CLR);
742
743         /* Force to 10/100
744          * sky2_reset will re-enable on resume
745          */
746         save_mode = sky2->flow_mode;
747         ctrl = sky2->advertising;
748
749         sky2->advertising &= ~(ADVERTISED_1000baseT_Half|ADVERTISED_1000baseT_Full);
750         sky2->flow_mode = FC_NONE;
751
752         spin_lock_bh(&sky2->phy_lock);
753         sky2_phy_power_up(hw, port);
754         sky2_phy_init(hw, port);
755         spin_unlock_bh(&sky2->phy_lock);
756
757         sky2->flow_mode = save_mode;
758         sky2->advertising = ctrl;
759
760         /* Set GMAC to no flow control and auto update for speed/duplex */
761         gma_write16(hw, port, GM_GP_CTRL,
762                     GM_GPCR_FC_TX_DIS|GM_GPCR_TX_ENA|GM_GPCR_RX_ENA|
763                     GM_GPCR_DUP_FULL|GM_GPCR_FC_RX_DIS|GM_GPCR_AU_FCT_DIS);
764
765         /* Set WOL address */
766         memcpy_toio(hw->regs + WOL_REGS(port, WOL_MAC_ADDR),
767                     sky2->netdev->dev_addr, ETH_ALEN);
768
769         /* Turn on appropriate WOL control bits */
770         sky2_write16(hw, WOL_REGS(port, WOL_CTRL_STAT), WOL_CTL_CLEAR_RESULT);
771         ctrl = 0;
772         if (sky2->wol & WAKE_PHY)
773                 ctrl |= WOL_CTL_ENA_PME_ON_LINK_CHG|WOL_CTL_ENA_LINK_CHG_UNIT;
774         else
775                 ctrl |= WOL_CTL_DIS_PME_ON_LINK_CHG|WOL_CTL_DIS_LINK_CHG_UNIT;
776
777         if (sky2->wol & WAKE_MAGIC)
778                 ctrl |= WOL_CTL_ENA_PME_ON_MAGIC_PKT|WOL_CTL_ENA_MAGIC_PKT_UNIT;
779         else
780                 ctrl |= WOL_CTL_DIS_PME_ON_MAGIC_PKT|WOL_CTL_DIS_MAGIC_PKT_UNIT;
781
782         ctrl |= WOL_CTL_DIS_PME_ON_PATTERN|WOL_CTL_DIS_PATTERN_UNIT;
783         sky2_write16(hw, WOL_REGS(port, WOL_CTRL_STAT), ctrl);
784
785         /* Turn on legacy PCI-Express PME mode */
786         reg1 = sky2_pci_read32(hw, PCI_DEV_REG1);
787         reg1 |= PCI_Y2_PME_LEGACY;
788         sky2_pci_write32(hw, PCI_DEV_REG1, reg1);
789
790         /* block receiver */
791         sky2_write8(hw, SK_REG(port, RX_GMF_CTRL_T), GMF_RST_SET);
792
793 }
794
795 static void sky2_set_tx_stfwd(struct sky2_hw *hw, unsigned port)
796 {
797         struct net_device *dev = hw->dev[port];
798
799         if ( (hw->chip_id == CHIP_ID_YUKON_EX &&
800               hw->chip_rev != CHIP_REV_YU_EX_A0) ||
801              hw->chip_id >= CHIP_ID_YUKON_FE_P) {
802                 /* Yukon-Extreme B0 and further Extreme devices */
803                 /* enable Store & Forward mode for TX */
804
805                 if (dev->mtu <= ETH_DATA_LEN)
806                         sky2_write32(hw, SK_REG(port, TX_GMF_CTRL_T),
807                                      TX_JUMBO_DIS | TX_STFW_ENA);
808
809                 else
810                         sky2_write32(hw, SK_REG(port, TX_GMF_CTRL_T),
811                                      TX_JUMBO_ENA| TX_STFW_ENA);
812         } else {
813                 if (dev->mtu <= ETH_DATA_LEN)
814                         sky2_write32(hw, SK_REG(port, TX_GMF_CTRL_T), TX_STFW_ENA);
815                 else {
816                         /* set Tx GMAC FIFO Almost Empty Threshold */
817                         sky2_write32(hw, SK_REG(port, TX_GMF_AE_THR),
818                                      (ECU_JUMBO_WM << 16) | ECU_AE_THR);
819
820                         sky2_write32(hw, SK_REG(port, TX_GMF_CTRL_T), TX_STFW_DIS);
821
822                         /* Can't do offload because of lack of store/forward */
823                         dev->features &= ~(NETIF_F_TSO | NETIF_F_SG | NETIF_F_ALL_CSUM);
824                 }
825         }
826 }
827
828 static void sky2_mac_init(struct sky2_hw *hw, unsigned port)
829 {
830         struct sky2_port *sky2 = netdev_priv(hw->dev[port]);
831         u16 reg;
832         u32 rx_reg;
833         int i;
834         const u8 *addr = hw->dev[port]->dev_addr;
835
836         sky2_write8(hw, SK_REG(port, GPHY_CTRL), GPC_RST_SET);
837         sky2_write8(hw, SK_REG(port, GPHY_CTRL), GPC_RST_CLR);
838
839         sky2_write8(hw, SK_REG(port, GMAC_CTRL), GMC_RST_CLR);
840
841         if (hw->chip_id == CHIP_ID_YUKON_XL && hw->chip_rev == 0 && port == 1) {
842                 /* WA DEV_472 -- looks like crossed wires on port 2 */
843                 /* clear GMAC 1 Control reset */
844                 sky2_write8(hw, SK_REG(0, GMAC_CTRL), GMC_RST_CLR);
845                 do {
846                         sky2_write8(hw, SK_REG(1, GMAC_CTRL), GMC_RST_SET);
847                         sky2_write8(hw, SK_REG(1, GMAC_CTRL), GMC_RST_CLR);
848                 } while (gm_phy_read(hw, 1, PHY_MARV_ID0) != PHY_MARV_ID0_VAL ||
849                          gm_phy_read(hw, 1, PHY_MARV_ID1) != PHY_MARV_ID1_Y2 ||
850                          gm_phy_read(hw, 1, PHY_MARV_INT_MASK) != 0);
851         }
852
853         sky2_read16(hw, SK_REG(port, GMAC_IRQ_SRC));
854
855         /* Enable Transmit FIFO Underrun */
856         sky2_write8(hw, SK_REG(port, GMAC_IRQ_MSK), GMAC_DEF_MSK);
857
858         spin_lock_bh(&sky2->phy_lock);
859         sky2_phy_power_up(hw, port);
860         sky2_phy_init(hw, port);
861         spin_unlock_bh(&sky2->phy_lock);
862
863         /* MIB clear */
864         reg = gma_read16(hw, port, GM_PHY_ADDR);
865         gma_write16(hw, port, GM_PHY_ADDR, reg | GM_PAR_MIB_CLR);
866
867         for (i = GM_MIB_CNT_BASE; i <= GM_MIB_CNT_END; i += 4)
868                 gma_read16(hw, port, i);
869         gma_write16(hw, port, GM_PHY_ADDR, reg);
870
871         /* transmit control */
872         gma_write16(hw, port, GM_TX_CTRL, TX_COL_THR(TX_COL_DEF));
873
874         /* receive control reg: unicast + multicast + no FCS  */
875         gma_write16(hw, port, GM_RX_CTRL,
876                     GM_RXCR_UCF_ENA | GM_RXCR_CRC_DIS | GM_RXCR_MCF_ENA);
877
878         /* transmit flow control */
879         gma_write16(hw, port, GM_TX_FLOW_CTRL, 0xffff);
880
881         /* transmit parameter */
882         gma_write16(hw, port, GM_TX_PARAM,
883                     TX_JAM_LEN_VAL(TX_JAM_LEN_DEF) |
884                     TX_JAM_IPG_VAL(TX_JAM_IPG_DEF) |
885                     TX_IPG_JAM_DATA(TX_IPG_JAM_DEF) |
886                     TX_BACK_OFF_LIM(TX_BOF_LIM_DEF));
887
888         /* serial mode register */
889         reg = DATA_BLIND_VAL(DATA_BLIND_DEF) |
890                 GM_SMOD_VLAN_ENA | IPG_DATA_VAL(IPG_DATA_DEF);
891
892         if (hw->dev[port]->mtu > ETH_DATA_LEN)
893                 reg |= GM_SMOD_JUMBO_ENA;
894
895         gma_write16(hw, port, GM_SERIAL_MODE, reg);
896
897         /* virtual address for data */
898         gma_set_addr(hw, port, GM_SRC_ADDR_2L, addr);
899
900         /* physical address: used for pause frames */
901         gma_set_addr(hw, port, GM_SRC_ADDR_1L, addr);
902
903         /* ignore counter overflows */
904         gma_write16(hw, port, GM_TX_IRQ_MSK, 0);
905         gma_write16(hw, port, GM_RX_IRQ_MSK, 0);
906         gma_write16(hw, port, GM_TR_IRQ_MSK, 0);
907
908         /* Configure Rx MAC FIFO */
909         sky2_write8(hw, SK_REG(port, RX_GMF_CTRL_T), GMF_RST_CLR);
910         rx_reg = GMF_OPER_ON | GMF_RX_F_FL_ON;
911         if (hw->chip_id == CHIP_ID_YUKON_EX ||
912             hw->chip_id == CHIP_ID_YUKON_FE_P)
913                 rx_reg |= GMF_RX_OVER_ON;
914
915         sky2_write32(hw, SK_REG(port, RX_GMF_CTRL_T), rx_reg);
916
917         if (hw->chip_id == CHIP_ID_YUKON_XL) {
918                 /* Hardware errata - clear flush mask */
919                 sky2_write16(hw, SK_REG(port, RX_GMF_FL_MSK), 0);
920         } else {
921                 /* Flush Rx MAC FIFO on any flow control or error */
922                 sky2_write16(hw, SK_REG(port, RX_GMF_FL_MSK), GMR_FS_ANY_ERR);
923         }
924
925         /* Set threshold to 0xa (64 bytes) + 1 to workaround pause bug  */
926         reg = RX_GMF_FL_THR_DEF + 1;
927         /* Another magic mystery workaround from sk98lin */
928         if (hw->chip_id == CHIP_ID_YUKON_FE_P &&
929             hw->chip_rev == CHIP_REV_YU_FE2_A0)
930                 reg = 0x178;
931         sky2_write16(hw, SK_REG(port, RX_GMF_FL_THR), reg);
932
933         /* Configure Tx MAC FIFO */
934         sky2_write8(hw, SK_REG(port, TX_GMF_CTRL_T), GMF_RST_CLR);
935         sky2_write16(hw, SK_REG(port, TX_GMF_CTRL_T), GMF_OPER_ON);
936
937         /* On chips without ram buffer, pause is controled by MAC level */
938         if (!(hw->flags & SKY2_HW_RAM_BUFFER)) {
939                 /* Pause threshold is scaled by 8 in bytes */
940                 if (hw->chip_id == CHIP_ID_YUKON_FE_P &&
941                     hw->chip_rev == CHIP_REV_YU_FE2_A0)
942                         reg = 1568 / 8;
943                 else
944                         reg = 1024 / 8;
945                 sky2_write16(hw, SK_REG(port, RX_GMF_UP_THR), reg);
946                 sky2_write16(hw, SK_REG(port, RX_GMF_LP_THR), 768 / 8);
947
948                 sky2_set_tx_stfwd(hw, port);
949         }
950
951         if (hw->chip_id == CHIP_ID_YUKON_FE_P &&
952             hw->chip_rev == CHIP_REV_YU_FE2_A0) {
953                 /* disable dynamic watermark */
954                 reg = sky2_read16(hw, SK_REG(port, TX_GMF_EA));
955                 reg &= ~TX_DYN_WM_ENA;
956                 sky2_write16(hw, SK_REG(port, TX_GMF_EA), reg);
957         }
958 }
959
960 /* Assign Ram Buffer allocation to queue */
961 static void sky2_ramset(struct sky2_hw *hw, u16 q, u32 start, u32 space)
962 {
963         u32 end;
964
965         /* convert from K bytes to qwords used for hw register */
966         start *= 1024/8;
967         space *= 1024/8;
968         end = start + space - 1;
969
970         sky2_write8(hw, RB_ADDR(q, RB_CTRL), RB_RST_CLR);
971         sky2_write32(hw, RB_ADDR(q, RB_START), start);
972         sky2_write32(hw, RB_ADDR(q, RB_END), end);
973         sky2_write32(hw, RB_ADDR(q, RB_WP), start);
974         sky2_write32(hw, RB_ADDR(q, RB_RP), start);
975
976         if (q == Q_R1 || q == Q_R2) {
977                 u32 tp = space - space/4;
978
979                 /* On receive queue's set the thresholds
980                  * give receiver priority when > 3/4 full
981                  * send pause when down to 2K
982                  */
983                 sky2_write32(hw, RB_ADDR(q, RB_RX_UTHP), tp);
984                 sky2_write32(hw, RB_ADDR(q, RB_RX_LTHP), space/2);
985
986                 tp = space - 2048/8;
987                 sky2_write32(hw, RB_ADDR(q, RB_RX_UTPP), tp);
988                 sky2_write32(hw, RB_ADDR(q, RB_RX_LTPP), space/4);
989         } else {
990                 /* Enable store & forward on Tx queue's because
991                  * Tx FIFO is only 1K on Yukon
992                  */
993                 sky2_write8(hw, RB_ADDR(q, RB_CTRL), RB_ENA_STFWD);
994         }
995
996         sky2_write8(hw, RB_ADDR(q, RB_CTRL), RB_ENA_OP_MD);
997         sky2_read8(hw, RB_ADDR(q, RB_CTRL));
998 }
999
1000 /* Setup Bus Memory Interface */
1001 static void sky2_qset(struct sky2_hw *hw, u16 q)
1002 {
1003         sky2_write32(hw, Q_ADDR(q, Q_CSR), BMU_CLR_RESET);
1004         sky2_write32(hw, Q_ADDR(q, Q_CSR), BMU_OPER_INIT);
1005         sky2_write32(hw, Q_ADDR(q, Q_CSR), BMU_FIFO_OP_ON);
1006         sky2_write32(hw, Q_ADDR(q, Q_WM),  BMU_WM_DEFAULT);
1007 }
1008
1009 /* Setup prefetch unit registers. This is the interface between
1010  * hardware and driver list elements
1011  */
1012 static void sky2_prefetch_init(struct sky2_hw *hw, u32 qaddr,
1013                                dma_addr_t addr, u32 last)
1014 {
1015         sky2_write32(hw, Y2_QADDR(qaddr, PREF_UNIT_CTRL), PREF_UNIT_RST_SET);
1016         sky2_write32(hw, Y2_QADDR(qaddr, PREF_UNIT_CTRL), PREF_UNIT_RST_CLR);
1017         sky2_write32(hw, Y2_QADDR(qaddr, PREF_UNIT_ADDR_HI), upper_32_bits(addr));
1018         sky2_write32(hw, Y2_QADDR(qaddr, PREF_UNIT_ADDR_LO), lower_32_bits(addr));
1019         sky2_write16(hw, Y2_QADDR(qaddr, PREF_UNIT_LAST_IDX), last);
1020         sky2_write32(hw, Y2_QADDR(qaddr, PREF_UNIT_CTRL), PREF_UNIT_OP_ON);
1021
1022         sky2_read32(hw, Y2_QADDR(qaddr, PREF_UNIT_CTRL));
1023 }
1024
1025 static inline struct sky2_tx_le *get_tx_le(struct sky2_port *sky2, u16 *slot)
1026 {
1027         struct sky2_tx_le *le = sky2->tx_le + *slot;
1028         struct tx_ring_info *re = sky2->tx_ring + *slot;
1029
1030         *slot = RING_NEXT(*slot, sky2->tx_ring_size);
1031         re->flags = 0;
1032         re->skb = NULL;
1033         le->ctrl = 0;
1034         return le;
1035 }
1036
1037 static void tx_init(struct sky2_port *sky2)
1038 {
1039         struct sky2_tx_le *le;
1040
1041         sky2->tx_prod = sky2->tx_cons = 0;
1042         sky2->tx_tcpsum = 0;
1043         sky2->tx_last_mss = 0;
1044
1045         le = get_tx_le(sky2, &sky2->tx_prod);
1046         le->addr = 0;
1047         le->opcode = OP_ADDR64 | HW_OWNER;
1048         sky2->tx_last_upper = 0;
1049 }
1050
1051 /* Update chip's next pointer */
1052 static inline void sky2_put_idx(struct sky2_hw *hw, unsigned q, u16 idx)
1053 {
1054         /* Make sure write' to descriptors are complete before we tell hardware */
1055         wmb();
1056         sky2_write16(hw, Y2_QADDR(q, PREF_UNIT_PUT_IDX), idx);
1057
1058         /* Synchronize I/O on since next processor may write to tail */
1059         mmiowb();
1060 }
1061
1062
1063 static inline struct sky2_rx_le *sky2_next_rx(struct sky2_port *sky2)
1064 {
1065         struct sky2_rx_le *le = sky2->rx_le + sky2->rx_put;
1066         sky2->rx_put = RING_NEXT(sky2->rx_put, RX_LE_SIZE);
1067         le->ctrl = 0;
1068         return le;
1069 }
1070
1071 /* Build description to hardware for one receive segment */
1072 static void sky2_rx_add(struct sky2_port *sky2,  u8 op,
1073                         dma_addr_t map, unsigned len)
1074 {
1075         struct sky2_rx_le *le;
1076
1077         if (sizeof(dma_addr_t) > sizeof(u32)) {
1078                 le = sky2_next_rx(sky2);
1079                 le->addr = cpu_to_le32(upper_32_bits(map));
1080                 le->opcode = OP_ADDR64 | HW_OWNER;
1081         }
1082
1083         le = sky2_next_rx(sky2);
1084         le->addr = cpu_to_le32(lower_32_bits(map));
1085         le->length = cpu_to_le16(len);
1086         le->opcode = op | HW_OWNER;
1087 }
1088
1089 /* Build description to hardware for one possibly fragmented skb */
1090 static void sky2_rx_submit(struct sky2_port *sky2,
1091                            const struct rx_ring_info *re)
1092 {
1093         int i;
1094
1095         sky2_rx_add(sky2, OP_PACKET, re->data_addr, sky2->rx_data_size);
1096
1097         for (i = 0; i < skb_shinfo(re->skb)->nr_frags; i++)
1098                 sky2_rx_add(sky2, OP_BUFFER, re->frag_addr[i], PAGE_SIZE);
1099 }
1100
1101
1102 static int sky2_rx_map_skb(struct pci_dev *pdev, struct rx_ring_info *re,
1103                             unsigned size)
1104 {
1105         struct sk_buff *skb = re->skb;
1106         int i;
1107
1108         re->data_addr = pci_map_single(pdev, skb->data, size, PCI_DMA_FROMDEVICE);
1109         if (unlikely(pci_dma_mapping_error(pdev, re->data_addr)))
1110                 return -EIO;
1111
1112         pci_unmap_len_set(re, data_size, size);
1113
1114         for (i = 0; i < skb_shinfo(skb)->nr_frags; i++)
1115                 re->frag_addr[i] = pci_map_page(pdev,
1116                                                 skb_shinfo(skb)->frags[i].page,
1117                                                 skb_shinfo(skb)->frags[i].page_offset,
1118                                                 skb_shinfo(skb)->frags[i].size,
1119                                                 PCI_DMA_FROMDEVICE);
1120         return 0;
1121 }
1122
1123 static void sky2_rx_unmap_skb(struct pci_dev *pdev, struct rx_ring_info *re)
1124 {
1125         struct sk_buff *skb = re->skb;
1126         int i;
1127
1128         pci_unmap_single(pdev, re->data_addr, pci_unmap_len(re, data_size),
1129                          PCI_DMA_FROMDEVICE);
1130
1131         for (i = 0; i < skb_shinfo(skb)->nr_frags; i++)
1132                 pci_unmap_page(pdev, re->frag_addr[i],
1133                                skb_shinfo(skb)->frags[i].size,
1134                                PCI_DMA_FROMDEVICE);
1135 }
1136
1137 /* Tell chip where to start receive checksum.
1138  * Actually has two checksums, but set both same to avoid possible byte
1139  * order problems.
1140  */
1141 static void rx_set_checksum(struct sky2_port *sky2)
1142 {
1143         struct sky2_rx_le *le = sky2_next_rx(sky2);
1144
1145         le->addr = cpu_to_le32((ETH_HLEN << 16) | ETH_HLEN);
1146         le->ctrl = 0;
1147         le->opcode = OP_TCPSTART | HW_OWNER;
1148
1149         sky2_write32(sky2->hw,
1150                      Q_ADDR(rxqaddr[sky2->port], Q_CSR),
1151                      (sky2->flags & SKY2_FLAG_RX_CHECKSUM)
1152                      ? BMU_ENA_RX_CHKSUM : BMU_DIS_RX_CHKSUM);
1153 }
1154
1155 /*
1156  * The RX Stop command will not work for Yukon-2 if the BMU does not
1157  * reach the end of packet and since we can't make sure that we have
1158  * incoming data, we must reset the BMU while it is not doing a DMA
1159  * transfer. Since it is possible that the RX path is still active,
1160  * the RX RAM buffer will be stopped first, so any possible incoming
1161  * data will not trigger a DMA. After the RAM buffer is stopped, the
1162  * BMU is polled until any DMA in progress is ended and only then it
1163  * will be reset.
1164  */
1165 static void sky2_rx_stop(struct sky2_port *sky2)
1166 {
1167         struct sky2_hw *hw = sky2->hw;
1168         unsigned rxq = rxqaddr[sky2->port];
1169         int i;
1170
1171         /* disable the RAM Buffer receive queue */
1172         sky2_write8(hw, RB_ADDR(rxq, RB_CTRL), RB_DIS_OP_MD);
1173
1174         for (i = 0; i < 0xffff; i++)
1175                 if (sky2_read8(hw, RB_ADDR(rxq, Q_RSL))
1176                     == sky2_read8(hw, RB_ADDR(rxq, Q_RL)))
1177                         goto stopped;
1178
1179         printk(KERN_WARNING PFX "%s: receiver stop failed\n",
1180                sky2->netdev->name);
1181 stopped:
1182         sky2_write32(hw, Q_ADDR(rxq, Q_CSR), BMU_RST_SET | BMU_FIFO_RST);
1183
1184         /* reset the Rx prefetch unit */
1185         sky2_write32(hw, Y2_QADDR(rxq, PREF_UNIT_CTRL), PREF_UNIT_RST_SET);
1186         mmiowb();
1187 }
1188
1189 /* Clean out receive buffer area, assumes receiver hardware stopped */
1190 static void sky2_rx_clean(struct sky2_port *sky2)
1191 {
1192         unsigned i;
1193
1194         memset(sky2->rx_le, 0, RX_LE_BYTES);
1195         for (i = 0; i < sky2->rx_pending; i++) {
1196                 struct rx_ring_info *re = sky2->rx_ring + i;
1197
1198                 if (re->skb) {
1199                         sky2_rx_unmap_skb(sky2->hw->pdev, re);
1200                         kfree_skb(re->skb);
1201                         re->skb = NULL;
1202                 }
1203         }
1204 }
1205
1206 /* Basic MII support */
1207 static int sky2_ioctl(struct net_device *dev, struct ifreq *ifr, int cmd)
1208 {
1209         struct mii_ioctl_data *data = if_mii(ifr);
1210         struct sky2_port *sky2 = netdev_priv(dev);
1211         struct sky2_hw *hw = sky2->hw;
1212         int err = -EOPNOTSUPP;
1213
1214         if (!netif_running(dev))
1215                 return -ENODEV; /* Phy still in reset */
1216
1217         switch (cmd) {
1218         case SIOCGMIIPHY:
1219                 data->phy_id = PHY_ADDR_MARV;
1220
1221                 /* fallthru */
1222         case SIOCGMIIREG: {
1223                 u16 val = 0;
1224
1225                 spin_lock_bh(&sky2->phy_lock);
1226                 err = __gm_phy_read(hw, sky2->port, data->reg_num & 0x1f, &val);
1227                 spin_unlock_bh(&sky2->phy_lock);
1228
1229                 data->val_out = val;
1230                 break;
1231         }
1232
1233         case SIOCSMIIREG:
1234                 spin_lock_bh(&sky2->phy_lock);
1235                 err = gm_phy_write(hw, sky2->port, data->reg_num & 0x1f,
1236                                    data->val_in);
1237                 spin_unlock_bh(&sky2->phy_lock);
1238                 break;
1239         }
1240         return err;
1241 }
1242
1243 #ifdef SKY2_VLAN_TAG_USED
1244 static void sky2_set_vlan_mode(struct sky2_hw *hw, u16 port, bool onoff)
1245 {
1246         if (onoff) {
1247                 sky2_write32(hw, SK_REG(port, RX_GMF_CTRL_T),
1248                              RX_VLAN_STRIP_ON);
1249                 sky2_write32(hw, SK_REG(port, TX_GMF_CTRL_T),
1250                              TX_VLAN_TAG_ON);
1251         } else {
1252                 sky2_write32(hw, SK_REG(port, RX_GMF_CTRL_T),
1253                              RX_VLAN_STRIP_OFF);
1254                 sky2_write32(hw, SK_REG(port, TX_GMF_CTRL_T),
1255                              TX_VLAN_TAG_OFF);
1256         }
1257 }
1258
1259 static void sky2_vlan_rx_register(struct net_device *dev, struct vlan_group *grp)
1260 {
1261         struct sky2_port *sky2 = netdev_priv(dev);
1262         struct sky2_hw *hw = sky2->hw;
1263         u16 port = sky2->port;
1264
1265         netif_tx_lock_bh(dev);
1266         napi_disable(&hw->napi);
1267
1268         sky2->vlgrp = grp;
1269         sky2_set_vlan_mode(hw, port, grp != NULL);
1270
1271         sky2_read32(hw, B0_Y2_SP_LISR);
1272         napi_enable(&hw->napi);
1273         netif_tx_unlock_bh(dev);
1274 }
1275 #endif
1276
1277 /* Amount of required worst case padding in rx buffer */
1278 static inline unsigned sky2_rx_pad(const struct sky2_hw *hw)
1279 {
1280         return (hw->flags & SKY2_HW_RAM_BUFFER) ? 8 : 2;
1281 }
1282
1283 /*
1284  * Allocate an skb for receiving. If the MTU is large enough
1285  * make the skb non-linear with a fragment list of pages.
1286  */
1287 static struct sk_buff *sky2_rx_alloc(struct sky2_port *sky2)
1288 {
1289         struct sk_buff *skb;
1290         int i;
1291
1292         skb = netdev_alloc_skb(sky2->netdev,
1293                                sky2->rx_data_size + sky2_rx_pad(sky2->hw));
1294         if (!skb)
1295                 goto nomem;
1296
1297         if (sky2->hw->flags & SKY2_HW_RAM_BUFFER) {
1298                 unsigned char *start;
1299                 /*
1300                  * Workaround for a bug in FIFO that cause hang
1301                  * if the FIFO if the receive buffer is not 64 byte aligned.
1302                  * The buffer returned from netdev_alloc_skb is
1303                  * aligned except if slab debugging is enabled.
1304                  */
1305                 start = PTR_ALIGN(skb->data, 8);
1306                 skb_reserve(skb, start - skb->data);
1307         } else
1308                 skb_reserve(skb, NET_IP_ALIGN);
1309
1310         for (i = 0; i < sky2->rx_nfrags; i++) {
1311                 struct page *page = alloc_page(GFP_ATOMIC);
1312
1313                 if (!page)
1314                         goto free_partial;
1315                 skb_fill_page_desc(skb, i, page, 0, PAGE_SIZE);
1316         }
1317
1318         return skb;
1319 free_partial:
1320         kfree_skb(skb);
1321 nomem:
1322         return NULL;
1323 }
1324
1325 static inline void sky2_rx_update(struct sky2_port *sky2, unsigned rxq)
1326 {
1327         sky2_put_idx(sky2->hw, rxq, sky2->rx_put);
1328 }
1329
1330 /*
1331  * Allocate and setup receiver buffer pool.
1332  * Normal case this ends up creating one list element for skb
1333  * in the receive ring. Worst case if using large MTU and each
1334  * allocation falls on a different 64 bit region, that results
1335  * in 6 list elements per ring entry.
1336  * One element is used for checksum enable/disable, and one
1337  * extra to avoid wrap.
1338  */
1339 static int sky2_rx_start(struct sky2_port *sky2)
1340 {
1341         struct sky2_hw *hw = sky2->hw;
1342         struct rx_ring_info *re;
1343         unsigned rxq = rxqaddr[sky2->port];
1344         unsigned i, size, thresh;
1345
1346         sky2->rx_put = sky2->rx_next = 0;
1347         sky2_qset(hw, rxq);
1348
1349         /* On PCI express lowering the watermark gives better performance */
1350         if (pci_find_capability(hw->pdev, PCI_CAP_ID_EXP))
1351                 sky2_write32(hw, Q_ADDR(rxq, Q_WM), BMU_WM_PEX);
1352
1353         /* These chips have no ram buffer?
1354          * MAC Rx RAM Read is controlled by hardware */
1355         if (hw->chip_id == CHIP_ID_YUKON_EC_U &&
1356             (hw->chip_rev == CHIP_REV_YU_EC_U_A1 ||
1357              hw->chip_rev == CHIP_REV_YU_EC_U_B0))
1358                 sky2_write32(hw, Q_ADDR(rxq, Q_TEST), F_M_RX_RAM_DIS);
1359
1360         sky2_prefetch_init(hw, rxq, sky2->rx_le_map, RX_LE_SIZE - 1);
1361
1362         if (!(hw->flags & SKY2_HW_NEW_LE))
1363                 rx_set_checksum(sky2);
1364
1365         /* Space needed for frame data + headers rounded up */
1366         size = roundup(sky2->netdev->mtu + ETH_HLEN + VLAN_HLEN, 8);
1367
1368         /* Stopping point for hardware truncation */
1369         thresh = (size - 8) / sizeof(u32);
1370
1371         sky2->rx_nfrags = size >> PAGE_SHIFT;
1372         BUG_ON(sky2->rx_nfrags > ARRAY_SIZE(re->frag_addr));
1373
1374         /* Compute residue after pages */
1375         size -= sky2->rx_nfrags << PAGE_SHIFT;
1376
1377         /* Optimize to handle small packets and headers */
1378         if (size < copybreak)
1379                 size = copybreak;
1380         if (size < ETH_HLEN)
1381                 size = ETH_HLEN;
1382
1383         sky2->rx_data_size = size;
1384
1385         /* Fill Rx ring */
1386         for (i = 0; i < sky2->rx_pending; i++) {
1387                 re = sky2->rx_ring + i;
1388
1389                 re->skb = sky2_rx_alloc(sky2);
1390                 if (!re->skb)
1391                         goto nomem;
1392
1393                 if (sky2_rx_map_skb(hw->pdev, re, sky2->rx_data_size)) {
1394                         dev_kfree_skb(re->skb);
1395                         re->skb = NULL;
1396                         goto nomem;
1397                 }
1398
1399                 sky2_rx_submit(sky2, re);
1400         }
1401
1402         /*
1403          * The receiver hangs if it receives frames larger than the
1404          * packet buffer. As a workaround, truncate oversize frames, but
1405          * the register is limited to 9 bits, so if you do frames > 2052
1406          * you better get the MTU right!
1407          */
1408         if (thresh > 0x1ff)
1409                 sky2_write32(hw, SK_REG(sky2->port, RX_GMF_CTRL_T), RX_TRUNC_OFF);
1410         else {
1411                 sky2_write16(hw, SK_REG(sky2->port, RX_GMF_TR_THR), thresh);
1412                 sky2_write32(hw, SK_REG(sky2->port, RX_GMF_CTRL_T), RX_TRUNC_ON);
1413         }
1414
1415         /* Tell chip about available buffers */
1416         sky2_rx_update(sky2, rxq);
1417
1418         if (hw->chip_id == CHIP_ID_YUKON_EX ||
1419             hw->chip_id == CHIP_ID_YUKON_SUPR) {
1420                 /*
1421                  * Disable flushing of non ASF packets;
1422                  * must be done after initializing the BMUs;
1423                  * drivers without ASF support should do this too, otherwise
1424                  * it may happen that they cannot run on ASF devices;
1425                  * remember that the MAC FIFO isn't reset during initialization.
1426                  */
1427                 sky2_write32(hw, SK_REG(sky2->port, RX_GMF_CTRL_T), RX_MACSEC_FLUSH_OFF);
1428         }
1429
1430         if (hw->chip_id >= CHIP_ID_YUKON_SUPR) {
1431                 /* Enable RX Home Address & Routing Header checksum fix */
1432                 sky2_write16(hw, SK_REG(sky2->port, RX_GMF_FL_CTRL),
1433                              RX_IPV6_SA_MOB_ENA | RX_IPV6_DA_MOB_ENA);
1434
1435                 /* Enable TX Home Address & Routing Header checksum fix */
1436                 sky2_write32(hw, Q_ADDR(txqaddr[sky2->port], Q_TEST),
1437                              TBMU_TEST_HOME_ADD_FIX_EN | TBMU_TEST_ROUTING_ADD_FIX_EN);
1438         }
1439
1440
1441
1442         return 0;
1443 nomem:
1444         sky2_rx_clean(sky2);
1445         return -ENOMEM;
1446 }
1447
1448 static int sky2_alloc_buffers(struct sky2_port *sky2)
1449 {
1450         struct sky2_hw *hw = sky2->hw;
1451
1452         /* must be power of 2 */
1453         sky2->tx_le = pci_alloc_consistent(hw->pdev,
1454                                            sky2->tx_ring_size *
1455                                            sizeof(struct sky2_tx_le),
1456                                            &sky2->tx_le_map);
1457         if (!sky2->tx_le)
1458                 goto nomem;
1459
1460         sky2->tx_ring = kcalloc(sky2->tx_ring_size, sizeof(struct tx_ring_info),
1461                                 GFP_KERNEL);
1462         if (!sky2->tx_ring)
1463                 goto nomem;
1464
1465         sky2->rx_le = pci_alloc_consistent(hw->pdev, RX_LE_BYTES,
1466                                            &sky2->rx_le_map);
1467         if (!sky2->rx_le)
1468                 goto nomem;
1469         memset(sky2->rx_le, 0, RX_LE_BYTES);
1470
1471         sky2->rx_ring = kcalloc(sky2->rx_pending, sizeof(struct rx_ring_info),
1472                                 GFP_KERNEL);
1473         if (!sky2->rx_ring)
1474                 goto nomem;
1475
1476         return 0;
1477 nomem:
1478         return -ENOMEM;
1479 }
1480
1481 static void sky2_free_buffers(struct sky2_port *sky2)
1482 {
1483         struct sky2_hw *hw = sky2->hw;
1484
1485         if (sky2->rx_le) {
1486                 pci_free_consistent(hw->pdev, RX_LE_BYTES,
1487                                     sky2->rx_le, sky2->rx_le_map);
1488                 sky2->rx_le = NULL;
1489         }
1490         if (sky2->tx_le) {
1491                 pci_free_consistent(hw->pdev,
1492                                     sky2->tx_ring_size * sizeof(struct sky2_tx_le),
1493                                     sky2->tx_le, sky2->tx_le_map);
1494                 sky2->tx_le = NULL;
1495         }
1496         kfree(sky2->tx_ring);
1497         kfree(sky2->rx_ring);
1498
1499         sky2->tx_ring = NULL;
1500         sky2->rx_ring = NULL;
1501 }
1502
1503 /* Bring up network interface. */
1504 static int sky2_up(struct net_device *dev)
1505 {
1506         struct sky2_port *sky2 = netdev_priv(dev);
1507         struct sky2_hw *hw = sky2->hw;
1508         unsigned port = sky2->port;
1509         u32 imask, ramsize;
1510         int cap, err;
1511         struct net_device *otherdev = hw->dev[sky2->port^1];
1512
1513         /*
1514          * On dual port PCI-X card, there is an problem where status
1515          * can be received out of order due to split transactions
1516          */
1517         if (otherdev && netif_running(otherdev) &&
1518             (cap = pci_find_capability(hw->pdev, PCI_CAP_ID_PCIX))) {
1519                 u16 cmd;
1520
1521                 cmd = sky2_pci_read16(hw, cap + PCI_X_CMD);
1522                 cmd &= ~PCI_X_CMD_MAX_SPLIT;
1523                 sky2_pci_write16(hw, cap + PCI_X_CMD, cmd);
1524
1525         }
1526
1527         netif_carrier_off(dev);
1528
1529         err = sky2_alloc_buffers(sky2);
1530         if (err)
1531                 goto err_out;
1532
1533         tx_init(sky2);
1534
1535         sky2_mac_init(hw, port);
1536
1537         /* Register is number of 4K blocks on internal RAM buffer. */
1538         ramsize = sky2_read8(hw, B2_E_0) * 4;
1539         if (ramsize > 0) {
1540                 u32 rxspace;
1541
1542                 pr_debug(PFX "%s: ram buffer %dK\n", dev->name, ramsize);
1543                 if (ramsize < 16)
1544                         rxspace = ramsize / 2;
1545                 else
1546                         rxspace = 8 + (2*(ramsize - 16))/3;
1547
1548                 sky2_ramset(hw, rxqaddr[port], 0, rxspace);
1549                 sky2_ramset(hw, txqaddr[port], rxspace, ramsize - rxspace);
1550
1551                 /* Make sure SyncQ is disabled */
1552                 sky2_write8(hw, RB_ADDR(port == 0 ? Q_XS1 : Q_XS2, RB_CTRL),
1553                             RB_RST_SET);
1554         }
1555
1556         sky2_qset(hw, txqaddr[port]);
1557
1558         /* This is copied from sk98lin 10.0.5.3; no one tells me about erratta's */
1559         if (hw->chip_id == CHIP_ID_YUKON_EX && hw->chip_rev == CHIP_REV_YU_EX_B0)
1560                 sky2_write32(hw, Q_ADDR(txqaddr[port], Q_TEST), F_TX_CHK_AUTO_OFF);
1561
1562         /* Set almost empty threshold */
1563         if (hw->chip_id == CHIP_ID_YUKON_EC_U &&
1564             hw->chip_rev == CHIP_REV_YU_EC_U_A0)
1565                 sky2_write16(hw, Q_ADDR(txqaddr[port], Q_AL), ECU_TXFF_LEV);
1566
1567         sky2_prefetch_init(hw, txqaddr[port], sky2->tx_le_map,
1568                            sky2->tx_ring_size - 1);
1569
1570 #ifdef SKY2_VLAN_TAG_USED
1571         sky2_set_vlan_mode(hw, port, sky2->vlgrp != NULL);
1572 #endif
1573
1574         err = sky2_rx_start(sky2);
1575         if (err)
1576                 goto err_out;
1577
1578         /* Enable interrupts from phy/mac for port */
1579         imask = sky2_read32(hw, B0_IMSK);
1580         imask |= portirq_msk[port];
1581         sky2_write32(hw, B0_IMSK, imask);
1582         sky2_read32(hw, B0_IMSK);
1583
1584         if (netif_msg_ifup(sky2))
1585                 printk(KERN_INFO PFX "%s: enabling interface\n", dev->name);
1586
1587         return 0;
1588
1589 err_out:
1590         sky2_free_buffers(sky2);
1591         return err;
1592 }
1593
1594 /* Modular subtraction in ring */
1595 static inline int tx_inuse(const struct sky2_port *sky2)
1596 {
1597         return (sky2->tx_prod - sky2->tx_cons) & (sky2->tx_ring_size - 1);
1598 }
1599
1600 /* Number of list elements available for next tx */
1601 static inline int tx_avail(const struct sky2_port *sky2)
1602 {
1603         return sky2->tx_pending - tx_inuse(sky2);
1604 }
1605
1606 /* Estimate of number of transmit list elements required */
1607 static unsigned tx_le_req(const struct sk_buff *skb)
1608 {
1609         unsigned count;
1610
1611         count = (skb_shinfo(skb)->nr_frags + 1)
1612                 * (sizeof(dma_addr_t) / sizeof(u32));
1613
1614         if (skb_is_gso(skb))
1615                 ++count;
1616         else if (sizeof(dma_addr_t) == sizeof(u32))
1617                 ++count;        /* possible vlan */
1618
1619         if (skb->ip_summed == CHECKSUM_PARTIAL)
1620                 ++count;
1621
1622         return count;
1623 }
1624
1625 static void sky2_tx_unmap(struct pci_dev *pdev,
1626                           const struct tx_ring_info *re)
1627 {
1628         if (re->flags & TX_MAP_SINGLE)
1629                 pci_unmap_single(pdev, pci_unmap_addr(re, mapaddr),
1630                                  pci_unmap_len(re, maplen),
1631                                  PCI_DMA_TODEVICE);
1632         else if (re->flags & TX_MAP_PAGE)
1633                 pci_unmap_page(pdev, pci_unmap_addr(re, mapaddr),
1634                                pci_unmap_len(re, maplen),
1635                                PCI_DMA_TODEVICE);
1636 }
1637
1638 /*
1639  * Put one packet in ring for transmit.
1640  * A single packet can generate multiple list elements, and
1641  * the number of ring elements will probably be less than the number
1642  * of list elements used.
1643  */
1644 static netdev_tx_t sky2_xmit_frame(struct sk_buff *skb,
1645                                    struct net_device *dev)
1646 {
1647         struct sky2_port *sky2 = netdev_priv(dev);
1648         struct sky2_hw *hw = sky2->hw;
1649         struct sky2_tx_le *le = NULL;
1650         struct tx_ring_info *re;
1651         unsigned i, len;
1652         dma_addr_t mapping;
1653         u32 upper;
1654         u16 slot;
1655         u16 mss;
1656         u8 ctrl;
1657
1658         if (unlikely(tx_avail(sky2) < tx_le_req(skb)))
1659                 return NETDEV_TX_BUSY;
1660
1661         len = skb_headlen(skb);
1662         mapping = pci_map_single(hw->pdev, skb->data, len, PCI_DMA_TODEVICE);
1663
1664         if (pci_dma_mapping_error(hw->pdev, mapping))
1665                 goto mapping_error;
1666
1667         slot = sky2->tx_prod;
1668         if (unlikely(netif_msg_tx_queued(sky2)))
1669                 printk(KERN_DEBUG "%s: tx queued, slot %u, len %d\n",
1670                        dev->name, slot, skb->len);
1671
1672         /* Send high bits if needed */
1673         upper = upper_32_bits(mapping);
1674         if (upper != sky2->tx_last_upper) {
1675                 le = get_tx_le(sky2, &slot);
1676                 le->addr = cpu_to_le32(upper);
1677                 sky2->tx_last_upper = upper;
1678                 le->opcode = OP_ADDR64 | HW_OWNER;
1679         }
1680
1681         /* Check for TCP Segmentation Offload */
1682         mss = skb_shinfo(skb)->gso_size;
1683         if (mss != 0) {
1684
1685                 if (!(hw->flags & SKY2_HW_NEW_LE))
1686                         mss += ETH_HLEN + ip_hdrlen(skb) + tcp_hdrlen(skb);
1687
1688                 if (mss != sky2->tx_last_mss) {
1689                         le = get_tx_le(sky2, &slot);
1690                         le->addr = cpu_to_le32(mss);
1691
1692                         if (hw->flags & SKY2_HW_NEW_LE)
1693                                 le->opcode = OP_MSS | HW_OWNER;
1694                         else
1695                                 le->opcode = OP_LRGLEN | HW_OWNER;
1696                         sky2->tx_last_mss = mss;
1697                 }
1698         }
1699
1700         ctrl = 0;
1701 #ifdef SKY2_VLAN_TAG_USED
1702         /* Add VLAN tag, can piggyback on LRGLEN or ADDR64 */
1703         if (sky2->vlgrp && vlan_tx_tag_present(skb)) {
1704                 if (!le) {
1705                         le = get_tx_le(sky2, &slot);
1706                         le->addr = 0;
1707                         le->opcode = OP_VLAN|HW_OWNER;
1708                 } else
1709                         le->opcode |= OP_VLAN;
1710                 le->length = cpu_to_be16(vlan_tx_tag_get(skb));
1711                 ctrl |= INS_VLAN;
1712         }
1713 #endif
1714
1715         /* Handle TCP checksum offload */
1716         if (skb->ip_summed == CHECKSUM_PARTIAL) {
1717                 /* On Yukon EX (some versions) encoding change. */
1718                 if (hw->flags & SKY2_HW_AUTO_TX_SUM)
1719                         ctrl |= CALSUM; /* auto checksum */
1720                 else {
1721                         const unsigned offset = skb_transport_offset(skb);
1722                         u32 tcpsum;
1723
1724                         tcpsum = offset << 16;                  /* sum start */
1725                         tcpsum |= offset + skb->csum_offset;    /* sum write */
1726
1727                         ctrl |= CALSUM | WR_SUM | INIT_SUM | LOCK_SUM;
1728                         if (ip_hdr(skb)->protocol == IPPROTO_UDP)
1729                                 ctrl |= UDPTCP;
1730
1731                         if (tcpsum != sky2->tx_tcpsum) {
1732                                 sky2->tx_tcpsum = tcpsum;
1733
1734                                 le = get_tx_le(sky2, &slot);
1735                                 le->addr = cpu_to_le32(tcpsum);
1736                                 le->length = 0; /* initial checksum value */
1737                                 le->ctrl = 1;   /* one packet */
1738                                 le->opcode = OP_TCPLISW | HW_OWNER;
1739                         }
1740                 }
1741         }
1742
1743         re = sky2->tx_ring + slot;
1744         re->flags = TX_MAP_SINGLE;
1745         pci_unmap_addr_set(re, mapaddr, mapping);
1746         pci_unmap_len_set(re, maplen, len);
1747
1748         le = get_tx_le(sky2, &slot);
1749         le->addr = cpu_to_le32(lower_32_bits(mapping));
1750         le->length = cpu_to_le16(len);
1751         le->ctrl = ctrl;
1752         le->opcode = mss ? (OP_LARGESEND | HW_OWNER) : (OP_PACKET | HW_OWNER);
1753
1754
1755         for (i = 0; i < skb_shinfo(skb)->nr_frags; i++) {
1756                 const skb_frag_t *frag = &skb_shinfo(skb)->frags[i];
1757
1758                 mapping = pci_map_page(hw->pdev, frag->page, frag->page_offset,
1759                                        frag->size, PCI_DMA_TODEVICE);
1760
1761                 if (pci_dma_mapping_error(hw->pdev, mapping))
1762                         goto mapping_unwind;
1763
1764                 upper = upper_32_bits(mapping);
1765                 if (upper != sky2->tx_last_upper) {
1766                         le = get_tx_le(sky2, &slot);
1767                         le->addr = cpu_to_le32(upper);
1768                         sky2->tx_last_upper = upper;
1769                         le->opcode = OP_ADDR64 | HW_OWNER;
1770                 }
1771
1772                 re = sky2->tx_ring + slot;
1773                 re->flags = TX_MAP_PAGE;
1774                 pci_unmap_addr_set(re, mapaddr, mapping);
1775                 pci_unmap_len_set(re, maplen, frag->size);
1776
1777                 le = get_tx_le(sky2, &slot);
1778                 le->addr = cpu_to_le32(lower_32_bits(mapping));
1779                 le->length = cpu_to_le16(frag->size);
1780                 le->ctrl = ctrl;
1781                 le->opcode = OP_BUFFER | HW_OWNER;
1782         }
1783
1784         re->skb = skb;
1785         le->ctrl |= EOP;
1786
1787         sky2->tx_prod = slot;
1788
1789         if (tx_avail(sky2) <= MAX_SKB_TX_LE)
1790                 netif_stop_queue(dev);
1791
1792         sky2_put_idx(hw, txqaddr[sky2->port], sky2->tx_prod);
1793
1794         return NETDEV_TX_OK;
1795
1796 mapping_unwind:
1797         for (i = sky2->tx_prod; i != slot; i = RING_NEXT(i, sky2->tx_ring_size)) {
1798                 re = sky2->tx_ring + i;
1799
1800                 sky2_tx_unmap(hw->pdev, re);
1801         }
1802
1803 mapping_error:
1804         if (net_ratelimit())
1805                 dev_warn(&hw->pdev->dev, "%s: tx mapping error\n", dev->name);
1806         dev_kfree_skb(skb);
1807         return NETDEV_TX_OK;
1808 }
1809
1810 /*
1811  * Free ring elements from starting at tx_cons until "done"
1812  *
1813  * NB:
1814  *  1. The hardware will tell us about partial completion of multi-part
1815  *     buffers so make sure not to free skb to early.
1816  *  2. This may run in parallel start_xmit because the it only
1817  *     looks at the tail of the queue of FIFO (tx_cons), not
1818  *     the head (tx_prod)
1819  */
1820 static void sky2_tx_complete(struct sky2_port *sky2, u16 done)
1821 {
1822         struct net_device *dev = sky2->netdev;
1823         unsigned idx;
1824
1825         BUG_ON(done >= sky2->tx_ring_size);
1826
1827         for (idx = sky2->tx_cons; idx != done;
1828              idx = RING_NEXT(idx, sky2->tx_ring_size)) {
1829                 struct tx_ring_info *re = sky2->tx_ring + idx;
1830                 struct sk_buff *skb = re->skb;
1831
1832                 sky2_tx_unmap(sky2->hw->pdev, re);
1833
1834                 if (skb) {
1835                         if (unlikely(netif_msg_tx_done(sky2)))
1836                                 printk(KERN_DEBUG "%s: tx done %u\n",
1837                                        dev->name, idx);
1838
1839                         dev->stats.tx_packets++;
1840                         dev->stats.tx_bytes += skb->len;
1841
1842                         dev_kfree_skb_any(skb);
1843
1844                         sky2->tx_next = RING_NEXT(idx, sky2->tx_ring_size);
1845                 }
1846         }
1847
1848         sky2->tx_cons = idx;
1849         smp_mb();
1850
1851         /* Wake unless it's detached, and called e.g. from sky2_down() */
1852         if (tx_avail(sky2) > MAX_SKB_TX_LE + 4 && netif_device_present(dev))
1853                 netif_wake_queue(dev);
1854 }
1855
1856 static void sky2_tx_reset(struct sky2_hw *hw, unsigned port)
1857 {
1858         /* Disable Force Sync bit and Enable Alloc bit */
1859         sky2_write8(hw, SK_REG(port, TXA_CTRL),
1860                     TXA_DIS_FSYNC | TXA_DIS_ALLOC | TXA_STOP_RC);
1861
1862         /* Stop Interval Timer and Limit Counter of Tx Arbiter */
1863         sky2_write32(hw, SK_REG(port, TXA_ITI_INI), 0L);
1864         sky2_write32(hw, SK_REG(port, TXA_LIM_INI), 0L);
1865
1866         /* Reset the PCI FIFO of the async Tx queue */
1867         sky2_write32(hw, Q_ADDR(txqaddr[port], Q_CSR),
1868                      BMU_RST_SET | BMU_FIFO_RST);
1869
1870         /* Reset the Tx prefetch units */
1871         sky2_write32(hw, Y2_QADDR(txqaddr[port], PREF_UNIT_CTRL),
1872                      PREF_UNIT_RST_SET);
1873
1874         sky2_write32(hw, RB_ADDR(txqaddr[port], RB_CTRL), RB_RST_SET);
1875         sky2_write8(hw, SK_REG(port, TX_GMF_CTRL_T), GMF_RST_SET);
1876 }
1877
1878 /* Network shutdown */
1879 static int sky2_down(struct net_device *dev)
1880 {
1881         struct sky2_port *sky2 = netdev_priv(dev);
1882         struct sky2_hw *hw = sky2->hw;
1883         unsigned port = sky2->port;
1884         u16 ctrl;
1885         u32 imask;
1886
1887         /* Never really got started! */
1888         if (!sky2->tx_le)
1889                 return 0;
1890
1891         if (netif_msg_ifdown(sky2))
1892                 printk(KERN_INFO PFX "%s: disabling interface\n", dev->name);
1893
1894         /* Force flow control off */
1895         sky2_write8(hw, SK_REG(port, GMAC_CTRL), GMC_PAUSE_OFF);
1896
1897         /* Stop transmitter */
1898         sky2_write32(hw, Q_ADDR(txqaddr[port], Q_CSR), BMU_STOP);
1899         sky2_read32(hw, Q_ADDR(txqaddr[port], Q_CSR));
1900
1901         sky2_write32(hw, RB_ADDR(txqaddr[port], RB_CTRL),
1902                      RB_RST_SET | RB_DIS_OP_MD);
1903
1904         ctrl = gma_read16(hw, port, GM_GP_CTRL);
1905         ctrl &= ~(GM_GPCR_TX_ENA | GM_GPCR_RX_ENA);
1906         gma_write16(hw, port, GM_GP_CTRL, ctrl);
1907
1908         sky2_write8(hw, SK_REG(port, GPHY_CTRL), GPC_RST_SET);
1909
1910         /* Workaround shared GMAC reset */
1911         if (!(hw->chip_id == CHIP_ID_YUKON_XL && hw->chip_rev == 0 &&
1912               port == 0 && hw->dev[1] && netif_running(hw->dev[1])))
1913                 sky2_write8(hw, SK_REG(port, GMAC_CTRL), GMC_RST_SET);
1914
1915         sky2_write8(hw, SK_REG(port, RX_GMF_CTRL_T), GMF_RST_SET);
1916
1917         /* Force any delayed status interrrupt and NAPI */
1918         sky2_write32(hw, STAT_LEV_TIMER_CNT, 0);
1919         sky2_write32(hw, STAT_TX_TIMER_CNT, 0);
1920         sky2_write32(hw, STAT_ISR_TIMER_CNT, 0);
1921         sky2_read8(hw, STAT_ISR_TIMER_CTRL);
1922
1923         sky2_rx_stop(sky2);
1924
1925         /* Disable port IRQ */
1926         imask = sky2_read32(hw, B0_IMSK);
1927         imask &= ~portirq_msk[port];
1928         sky2_write32(hw, B0_IMSK, imask);
1929         sky2_read32(hw, B0_IMSK);
1930
1931         synchronize_irq(hw->pdev->irq);
1932         napi_synchronize(&hw->napi);
1933
1934         spin_lock_bh(&sky2->phy_lock);
1935         sky2_phy_power_down(hw, port);
1936         spin_unlock_bh(&sky2->phy_lock);
1937
1938         sky2_tx_reset(hw, port);
1939
1940         /* Free any pending frames stuck in HW queue */
1941         sky2_tx_complete(sky2, sky2->tx_prod);
1942
1943         sky2_rx_clean(sky2);
1944
1945         sky2_free_buffers(sky2);
1946
1947         return 0;
1948 }
1949
1950 static u16 sky2_phy_speed(const struct sky2_hw *hw, u16 aux)
1951 {
1952         if (hw->flags & SKY2_HW_FIBRE_PHY)
1953                 return SPEED_1000;
1954
1955         if (!(hw->flags & SKY2_HW_GIGABIT)) {
1956                 if (aux & PHY_M_PS_SPEED_100)
1957                         return SPEED_100;
1958                 else
1959                         return SPEED_10;
1960         }
1961
1962         switch (aux & PHY_M_PS_SPEED_MSK) {
1963         case PHY_M_PS_SPEED_1000:
1964                 return SPEED_1000;
1965         case PHY_M_PS_SPEED_100:
1966                 return SPEED_100;
1967         default:
1968                 return SPEED_10;
1969         }
1970 }
1971
1972 static void sky2_link_up(struct sky2_port *sky2)
1973 {
1974         struct sky2_hw *hw = sky2->hw;
1975         unsigned port = sky2->port;
1976         u16 reg;
1977         static const char *fc_name[] = {
1978                 [FC_NONE]       = "none",
1979                 [FC_TX]         = "tx",
1980                 [FC_RX]         = "rx",
1981                 [FC_BOTH]       = "both",
1982         };
1983
1984         /* enable Rx/Tx */
1985         reg = gma_read16(hw, port, GM_GP_CTRL);
1986         reg |= GM_GPCR_RX_ENA | GM_GPCR_TX_ENA;
1987         gma_write16(hw, port, GM_GP_CTRL, reg);
1988
1989         gm_phy_write(hw, port, PHY_MARV_INT_MASK, PHY_M_DEF_MSK);
1990
1991         netif_carrier_on(sky2->netdev);
1992
1993         mod_timer(&hw->watchdog_timer, jiffies + 1);
1994
1995         /* Turn on link LED */
1996         sky2_write8(hw, SK_REG(port, LNK_LED_REG),
1997                     LINKLED_ON | LINKLED_BLINK_OFF | LINKLED_LINKSYNC_OFF);
1998
1999         if (netif_msg_link(sky2))
2000                 printk(KERN_INFO PFX
2001                        "%s: Link is up at %d Mbps, %s duplex, flow control %s\n",
2002                        sky2->netdev->name, sky2->speed,
2003                        sky2->duplex == DUPLEX_FULL ? "full" : "half",
2004                        fc_name[sky2->flow_status]);
2005 }
2006
2007 static void sky2_link_down(struct sky2_port *sky2)
2008 {
2009         struct sky2_hw *hw = sky2->hw;
2010         unsigned port = sky2->port;
2011         u16 reg;
2012
2013         gm_phy_write(hw, port, PHY_MARV_INT_MASK, 0);
2014
2015         reg = gma_read16(hw, port, GM_GP_CTRL);
2016         reg &= ~(GM_GPCR_RX_ENA | GM_GPCR_TX_ENA);
2017         gma_write16(hw, port, GM_GP_CTRL, reg);
2018
2019         netif_carrier_off(sky2->netdev);
2020
2021         /* Turn off link LED */
2022         sky2_write8(hw, SK_REG(port, LNK_LED_REG), LINKLED_OFF);
2023
2024         if (netif_msg_link(sky2))
2025                 printk(KERN_INFO PFX "%s: Link is down.\n", sky2->netdev->name);
2026
2027         sky2_phy_init(hw, port);
2028 }
2029
2030 static enum flow_control sky2_flow(int rx, int tx)
2031 {
2032         if (rx)
2033                 return tx ? FC_BOTH : FC_RX;
2034         else
2035                 return tx ? FC_TX : FC_NONE;
2036 }
2037
2038 static int sky2_autoneg_done(struct sky2_port *sky2, u16 aux)
2039 {
2040         struct sky2_hw *hw = sky2->hw;
2041         unsigned port = sky2->port;
2042         u16 advert, lpa;
2043
2044         advert = gm_phy_read(hw, port, PHY_MARV_AUNE_ADV);
2045         lpa = gm_phy_read(hw, port, PHY_MARV_AUNE_LP);
2046         if (lpa & PHY_M_AN_RF) {
2047                 printk(KERN_ERR PFX "%s: remote fault", sky2->netdev->name);
2048                 return -1;
2049         }
2050
2051         if (!(aux & PHY_M_PS_SPDUP_RES)) {
2052                 printk(KERN_ERR PFX "%s: speed/duplex mismatch",
2053                        sky2->netdev->name);
2054                 return -1;
2055         }
2056
2057         sky2->speed = sky2_phy_speed(hw, aux);
2058         sky2->duplex = (aux & PHY_M_PS_FULL_DUP) ? DUPLEX_FULL : DUPLEX_HALF;
2059
2060         /* Since the pause result bits seem to in different positions on
2061          * different chips. look at registers.
2062          */
2063         if (hw->flags & SKY2_HW_FIBRE_PHY) {
2064                 /* Shift for bits in fiber PHY */
2065                 advert &= ~(ADVERTISE_PAUSE_CAP|ADVERTISE_PAUSE_ASYM);
2066                 lpa &= ~(LPA_PAUSE_CAP|LPA_PAUSE_ASYM);
2067
2068                 if (advert & ADVERTISE_1000XPAUSE)
2069                         advert |= ADVERTISE_PAUSE_CAP;
2070                 if (advert & ADVERTISE_1000XPSE_ASYM)
2071                         advert |= ADVERTISE_PAUSE_ASYM;
2072                 if (lpa & LPA_1000XPAUSE)
2073                         lpa |= LPA_PAUSE_CAP;
2074                 if (lpa & LPA_1000XPAUSE_ASYM)
2075                         lpa |= LPA_PAUSE_ASYM;
2076         }
2077
2078         sky2->flow_status = FC_NONE;
2079         if (advert & ADVERTISE_PAUSE_CAP) {
2080                 if (lpa & LPA_PAUSE_CAP)
2081                         sky2->flow_status = FC_BOTH;
2082                 else if (advert & ADVERTISE_PAUSE_ASYM)
2083                         sky2->flow_status = FC_RX;
2084         } else if (advert & ADVERTISE_PAUSE_ASYM) {
2085                 if ((lpa & LPA_PAUSE_CAP) && (lpa & LPA_PAUSE_ASYM))
2086                         sky2->flow_status = FC_TX;
2087         }
2088
2089         if (sky2->duplex == DUPLEX_HALF && sky2->speed < SPEED_1000 &&
2090             !(hw->chip_id == CHIP_ID_YUKON_EC_U || hw->chip_id == CHIP_ID_YUKON_EX))
2091                 sky2->flow_status = FC_NONE;
2092
2093         if (sky2->flow_status & FC_TX)
2094                 sky2_write8(hw, SK_REG(port, GMAC_CTRL), GMC_PAUSE_ON);
2095         else
2096                 sky2_write8(hw, SK_REG(port, GMAC_CTRL), GMC_PAUSE_OFF);
2097
2098         return 0;
2099 }
2100
2101 /* Interrupt from PHY */
2102 static void sky2_phy_intr(struct sky2_hw *hw, unsigned port)
2103 {
2104         struct net_device *dev = hw->dev[port];
2105         struct sky2_port *sky2 = netdev_priv(dev);
2106         u16 istatus, phystat;
2107
2108         if (!netif_running(dev))
2109                 return;
2110
2111         spin_lock(&sky2->phy_lock);
2112         istatus = gm_phy_read(hw, port, PHY_MARV_INT_STAT);
2113         phystat = gm_phy_read(hw, port, PHY_MARV_PHY_STAT);
2114
2115         if (netif_msg_intr(sky2))
2116                 printk(KERN_INFO PFX "%s: phy interrupt status 0x%x 0x%x\n",
2117                        sky2->netdev->name, istatus, phystat);
2118
2119         if (istatus & PHY_M_IS_AN_COMPL) {
2120                 if (sky2_autoneg_done(sky2, phystat) == 0)
2121                         sky2_link_up(sky2);
2122                 goto out;
2123         }
2124
2125         if (istatus & PHY_M_IS_LSP_CHANGE)
2126                 sky2->speed = sky2_phy_speed(hw, phystat);
2127
2128         if (istatus & PHY_M_IS_DUP_CHANGE)
2129                 sky2->duplex =
2130                     (phystat & PHY_M_PS_FULL_DUP) ? DUPLEX_FULL : DUPLEX_HALF;
2131
2132         if (istatus & PHY_M_IS_LST_CHANGE) {
2133                 if (phystat & PHY_M_PS_LINK_UP)
2134                         sky2_link_up(sky2);
2135                 else
2136                         sky2_link_down(sky2);
2137         }
2138 out:
2139         spin_unlock(&sky2->phy_lock);
2140 }
2141
2142 /* Special quick link interrupt (Yukon-2 Optima only) */
2143 static void sky2_qlink_intr(struct sky2_hw *hw)
2144 {
2145         struct sky2_port *sky2 = netdev_priv(hw->dev[0]);
2146         u32 imask;
2147         u16 phy;
2148
2149         /* disable irq */
2150         imask = sky2_read32(hw, B0_IMSK);
2151         imask &= ~Y2_IS_PHY_QLNK;
2152         sky2_write32(hw, B0_IMSK, imask);
2153
2154         /* reset PHY Link Detect */
2155         phy = sky2_pci_read16(hw, PSM_CONFIG_REG4);
2156         sky2_write8(hw, B2_TST_CTRL1, TST_CFG_WRITE_ON);
2157         sky2_pci_write16(hw, PSM_CONFIG_REG4, phy | 1);
2158         sky2_write8(hw, B2_TST_CTRL1, TST_CFG_WRITE_OFF);
2159
2160         sky2_link_up(sky2);
2161 }
2162
2163 /* Transmit timeout is only called if we are running, carrier is up
2164  * and tx queue is full (stopped).
2165  */
2166 static void sky2_tx_timeout(struct net_device *dev)
2167 {
2168         struct sky2_port *sky2 = netdev_priv(dev);
2169         struct sky2_hw *hw = sky2->hw;
2170
2171         if (netif_msg_timer(sky2))
2172                 printk(KERN_ERR PFX "%s: tx timeout\n", dev->name);
2173
2174         printk(KERN_DEBUG PFX "%s: transmit ring %u .. %u report=%u done=%u\n",
2175                dev->name, sky2->tx_cons, sky2->tx_prod,
2176                sky2_read16(hw, sky2->port == 0 ? STAT_TXA1_RIDX : STAT_TXA2_RIDX),
2177                sky2_read16(hw, Q_ADDR(txqaddr[sky2->port], Q_DONE)));
2178
2179         /* can't restart safely under softirq */
2180         schedule_work(&hw->restart_work);
2181 }
2182
2183 static int sky2_change_mtu(struct net_device *dev, int new_mtu)
2184 {
2185         struct sky2_port *sky2 = netdev_priv(dev);
2186         struct sky2_hw *hw = sky2->hw;
2187         unsigned port = sky2->port;
2188         int err;
2189         u16 ctl, mode;
2190         u32 imask;
2191
2192         if (new_mtu < ETH_ZLEN || new_mtu > ETH_JUMBO_MTU)
2193                 return -EINVAL;
2194
2195         if (new_mtu > ETH_DATA_LEN &&
2196             (hw->chip_id == CHIP_ID_YUKON_FE ||
2197              hw->chip_id == CHIP_ID_YUKON_FE_P))
2198                 return -EINVAL;
2199
2200         if (!netif_running(dev)) {
2201                 dev->mtu = new_mtu;
2202                 return 0;
2203         }
2204
2205         imask = sky2_read32(hw, B0_IMSK);
2206         sky2_write32(hw, B0_IMSK, 0);
2207
2208         dev->trans_start = jiffies;     /* prevent tx timeout */
2209         netif_stop_queue(dev);
2210         napi_disable(&hw->napi);
2211
2212         synchronize_irq(hw->pdev->irq);
2213
2214         if (!(hw->flags & SKY2_HW_RAM_BUFFER))
2215                 sky2_set_tx_stfwd(hw, port);
2216
2217         ctl = gma_read16(hw, port, GM_GP_CTRL);
2218         gma_write16(hw, port, GM_GP_CTRL, ctl & ~GM_GPCR_RX_ENA);
2219         sky2_rx_stop(sky2);
2220         sky2_rx_clean(sky2);
2221
2222         dev->mtu = new_mtu;
2223
2224         mode = DATA_BLIND_VAL(DATA_BLIND_DEF) |
2225                 GM_SMOD_VLAN_ENA | IPG_DATA_VAL(IPG_DATA_DEF);
2226
2227         if (dev->mtu > ETH_DATA_LEN)
2228                 mode |= GM_SMOD_JUMBO_ENA;
2229
2230         gma_write16(hw, port, GM_SERIAL_MODE, mode);
2231
2232         sky2_write8(hw, RB_ADDR(rxqaddr[port], RB_CTRL), RB_ENA_OP_MD);
2233
2234         err = sky2_rx_start(sky2);
2235         sky2_write32(hw, B0_IMSK, imask);
2236
2237         sky2_read32(hw, B0_Y2_SP_LISR);
2238         napi_enable(&hw->napi);
2239
2240         if (err)
2241                 dev_close(dev);
2242         else {
2243                 gma_write16(hw, port, GM_GP_CTRL, ctl);
2244
2245                 netif_wake_queue(dev);
2246         }
2247
2248         return err;
2249 }
2250
2251 /* For small just reuse existing skb for next receive */
2252 static struct sk_buff *receive_copy(struct sky2_port *sky2,
2253                                     const struct rx_ring_info *re,
2254                                     unsigned length)
2255 {
2256         struct sk_buff *skb;
2257
2258         skb = netdev_alloc_skb_ip_align(sky2->netdev, length);
2259         if (likely(skb)) {
2260                 pci_dma_sync_single_for_cpu(sky2->hw->pdev, re->data_addr,
2261                                             length, PCI_DMA_FROMDEVICE);
2262                 skb_copy_from_linear_data(re->skb, skb->data, length);
2263                 skb->ip_summed = re->skb->ip_summed;
2264                 skb->csum = re->skb->csum;
2265                 pci_dma_sync_single_for_device(sky2->hw->pdev, re->data_addr,
2266                                                length, PCI_DMA_FROMDEVICE);
2267                 re->skb->ip_summed = CHECKSUM_NONE;
2268                 skb_put(skb, length);
2269         }
2270         return skb;
2271 }
2272
2273 /* Adjust length of skb with fragments to match received data */
2274 static void skb_put_frags(struct sk_buff *skb, unsigned int hdr_space,
2275                           unsigned int length)
2276 {
2277         int i, num_frags;
2278         unsigned int size;
2279
2280         /* put header into skb */
2281         size = min(length, hdr_space);
2282         skb->tail += size;
2283         skb->len += size;
2284         length -= size;
2285
2286         num_frags = skb_shinfo(skb)->nr_frags;
2287         for (i = 0; i < num_frags; i++) {
2288                 skb_frag_t *frag = &skb_shinfo(skb)->frags[i];
2289
2290                 if (length == 0) {
2291                         /* don't need this page */
2292                         __free_page(frag->page);
2293                         --skb_shinfo(skb)->nr_frags;
2294                 } else {
2295                         size = min(length, (unsigned) PAGE_SIZE);
2296
2297                         frag->size = size;
2298                         skb->data_len += size;
2299                         skb->truesize += size;
2300                         skb->len += size;
2301                         length -= size;
2302                 }
2303         }
2304 }
2305
2306 /* Normal packet - take skb from ring element and put in a new one  */
2307 static struct sk_buff *receive_new(struct sky2_port *sky2,
2308                                    struct rx_ring_info *re,
2309                                    unsigned int length)
2310 {
2311         struct sk_buff *skb, *nskb;
2312         unsigned hdr_space = sky2->rx_data_size;
2313
2314         /* Don't be tricky about reusing pages (yet) */
2315         nskb = sky2_rx_alloc(sky2);
2316         if (unlikely(!nskb))
2317                 return NULL;
2318
2319         skb = re->skb;
2320         sky2_rx_unmap_skb(sky2->hw->pdev, re);
2321
2322         prefetch(skb->data);
2323         re->skb = nskb;
2324         if (sky2_rx_map_skb(sky2->hw->pdev, re, hdr_space)) {
2325                 dev_kfree_skb(nskb);
2326                 re->skb = skb;
2327                 return NULL;
2328         }
2329
2330         if (skb_shinfo(skb)->nr_frags)
2331                 skb_put_frags(skb, hdr_space, length);
2332         else
2333                 skb_put(skb, length);
2334         return skb;
2335 }
2336
2337 /*
2338  * Receive one packet.
2339  * For larger packets, get new buffer.
2340  */
2341 static struct sk_buff *sky2_receive(struct net_device *dev,
2342                                     u16 length, u32 status)
2343 {
2344         struct sky2_port *sky2 = netdev_priv(dev);
2345         struct rx_ring_info *re = sky2->rx_ring + sky2->rx_next;
2346         struct sk_buff *skb = NULL;
2347         u16 count = (status & GMR_FS_LEN) >> 16;
2348
2349 #ifdef SKY2_VLAN_TAG_USED
2350         /* Account for vlan tag */
2351         if (sky2->vlgrp && (status & GMR_FS_VLAN))
2352                 count -= VLAN_HLEN;
2353 #endif
2354
2355         if (unlikely(netif_msg_rx_status(sky2)))
2356                 printk(KERN_DEBUG PFX "%s: rx slot %u status 0x%x len %d\n",
2357                        dev->name, sky2->rx_next, status, length);
2358
2359         sky2->rx_next = (sky2->rx_next + 1) % sky2->rx_pending;
2360         prefetch(sky2->rx_ring + sky2->rx_next);
2361
2362         /* This chip has hardware problems that generates bogus status.
2363          * So do only marginal checking and expect higher level protocols
2364          * to handle crap frames.
2365          */
2366         if (sky2->hw->chip_id == CHIP_ID_YUKON_FE_P &&
2367             sky2->hw->chip_rev == CHIP_REV_YU_FE2_A0 &&
2368             length != count)
2369                 goto okay;
2370
2371         if (status & GMR_FS_ANY_ERR)
2372                 goto error;
2373
2374         if (!(status & GMR_FS_RX_OK))
2375                 goto resubmit;
2376
2377         /* if length reported by DMA does not match PHY, packet was truncated */
2378         if (length != count)
2379                 goto len_error;
2380
2381 okay:
2382         if (length < copybreak)
2383                 skb = receive_copy(sky2, re, length);
2384         else
2385                 skb = receive_new(sky2, re, length);
2386 resubmit:
2387         sky2_rx_submit(sky2, re);
2388
2389         return skb;
2390
2391 len_error:
2392         /* Truncation of overlength packets
2393            causes PHY length to not match MAC length */
2394         ++dev->stats.rx_length_errors;
2395         if (netif_msg_rx_err(sky2) && net_ratelimit())
2396                 pr_info(PFX "%s: rx length error: status %#x length %d\n",
2397                         dev->name, status, length);
2398         goto resubmit;
2399
2400 error:
2401         ++dev->stats.rx_errors;
2402         if (status & GMR_FS_RX_FF_OV) {
2403                 dev->stats.rx_over_errors++;
2404                 goto resubmit;
2405         }
2406
2407         if (netif_msg_rx_err(sky2) && net_ratelimit())
2408                 printk(KERN_INFO PFX "%s: rx error, status 0x%x length %d\n",
2409                        dev->name, status, length);
2410
2411         if (status & (GMR_FS_LONG_ERR | GMR_FS_UN_SIZE))
2412                 dev->stats.rx_length_errors++;
2413         if (status & GMR_FS_FRAGMENT)
2414                 dev->stats.rx_frame_errors++;
2415         if (status & GMR_FS_CRC_ERR)
2416                 dev->stats.rx_crc_errors++;
2417
2418         goto resubmit;
2419 }
2420
2421 /* Transmit complete */
2422 static inline void sky2_tx_done(struct net_device *dev, u16 last)
2423 {
2424         struct sky2_port *sky2 = netdev_priv(dev);
2425
2426         if (netif_running(dev))
2427                 sky2_tx_complete(sky2, last);
2428 }
2429
2430 static inline void sky2_skb_rx(const struct sky2_port *sky2,
2431                                u32 status, struct sk_buff *skb)
2432 {
2433 #ifdef SKY2_VLAN_TAG_USED
2434         u16 vlan_tag = be16_to_cpu(sky2->rx_tag);
2435         if (sky2->vlgrp && (status & GMR_FS_VLAN)) {
2436                 if (skb->ip_summed == CHECKSUM_NONE)
2437                         vlan_hwaccel_receive_skb(skb, sky2->vlgrp, vlan_tag);
2438                 else
2439                         vlan_gro_receive(&sky2->hw->napi, sky2->vlgrp,
2440                                          vlan_tag, skb);
2441                 return;
2442         }
2443 #endif
2444         if (skb->ip_summed == CHECKSUM_NONE)
2445                 netif_receive_skb(skb);
2446         else
2447                 napi_gro_receive(&sky2->hw->napi, skb);
2448 }
2449
2450 static inline void sky2_rx_done(struct sky2_hw *hw, unsigned port,
2451                                 unsigned packets, unsigned bytes)
2452 {
2453         if (packets) {
2454                 struct net_device *dev = hw->dev[port];
2455
2456                 dev->stats.rx_packets += packets;
2457                 dev->stats.rx_bytes += bytes;
2458                 dev->last_rx = jiffies;
2459                 sky2_rx_update(netdev_priv(dev), rxqaddr[port]);
2460         }
2461 }
2462
2463 /* Process status response ring */
2464 static int sky2_status_intr(struct sky2_hw *hw, int to_do, u16 idx)
2465 {
2466         int work_done = 0;
2467         unsigned int total_bytes[2] = { 0 };
2468         unsigned int total_packets[2] = { 0 };
2469
2470         rmb();
2471         do {
2472                 struct sky2_port *sky2;
2473                 struct sky2_status_le *le  = hw->st_le + hw->st_idx;
2474                 unsigned port;
2475                 struct net_device *dev;
2476                 struct sk_buff *skb;
2477                 u32 status;
2478                 u16 length;
2479                 u8 opcode = le->opcode;
2480
2481                 if (!(opcode & HW_OWNER))
2482                         break;
2483
2484                 hw->st_idx = RING_NEXT(hw->st_idx, STATUS_RING_SIZE);
2485
2486                 port = le->css & CSS_LINK_BIT;
2487                 dev = hw->dev[port];
2488                 sky2 = netdev_priv(dev);
2489                 length = le16_to_cpu(le->length);
2490                 status = le32_to_cpu(le->status);
2491
2492                 le->opcode = 0;
2493                 switch (opcode & ~HW_OWNER) {
2494                 case OP_RXSTAT:
2495                         total_packets[port]++;
2496                         total_bytes[port] += length;
2497                         skb = sky2_receive(dev, length, status);
2498                         if (unlikely(!skb)) {
2499                                 dev->stats.rx_dropped++;
2500                                 break;
2501                         }
2502
2503                         /* This chip reports checksum status differently */
2504                         if (hw->flags & SKY2_HW_NEW_LE) {
2505                                 if ((sky2->flags & SKY2_FLAG_RX_CHECKSUM) &&
2506                                     (le->css & (CSS_ISIPV4 | CSS_ISIPV6)) &&
2507                                     (le->css & CSS_TCPUDPCSOK))
2508                                         skb->ip_summed = CHECKSUM_UNNECESSARY;
2509                                 else
2510                                         skb->ip_summed = CHECKSUM_NONE;
2511                         }
2512
2513                         skb->protocol = eth_type_trans(skb, dev);
2514
2515                         sky2_skb_rx(sky2, status, skb);
2516
2517                         /* Stop after net poll weight */
2518                         if (++work_done >= to_do)
2519                                 goto exit_loop;
2520                         break;
2521
2522 #ifdef SKY2_VLAN_TAG_USED
2523                 case OP_RXVLAN:
2524                         sky2->rx_tag = length;
2525                         break;
2526
2527                 case OP_RXCHKSVLAN:
2528                         sky2->rx_tag = length;
2529                         /* fall through */
2530 #endif
2531                 case OP_RXCHKS:
2532                         if (!(sky2->flags & SKY2_FLAG_RX_CHECKSUM))
2533                                 break;
2534
2535                         /* If this happens then driver assuming wrong format */
2536                         if (unlikely(hw->flags & SKY2_HW_NEW_LE)) {
2537                                 if (net_ratelimit())
2538                                         printk(KERN_NOTICE "%s: unexpected"
2539                                                " checksum status\n",
2540                                                dev->name);
2541                                 break;
2542                         }
2543
2544                         /* Both checksum counters are programmed to start at
2545                          * the same offset, so unless there is a problem they
2546                          * should match. This failure is an early indication that
2547                          * hardware receive checksumming won't work.
2548                          */
2549                         if (likely(status >> 16 == (status & 0xffff))) {
2550                                 skb = sky2->rx_ring[sky2->rx_next].skb;
2551                                 skb->ip_summed = CHECKSUM_COMPLETE;
2552                                 skb->csum = le16_to_cpu(status);
2553                         } else {
2554                                 printk(KERN_NOTICE PFX "%s: hardware receive "
2555                                        "checksum problem (status = %#x)\n",
2556                                        dev->name, status);
2557                                 sky2->flags &= ~SKY2_FLAG_RX_CHECKSUM;
2558
2559                                 sky2_write32(sky2->hw,
2560                                              Q_ADDR(rxqaddr[port], Q_CSR),
2561                                              BMU_DIS_RX_CHKSUM);
2562                         }
2563                         break;
2564
2565                 case OP_TXINDEXLE:
2566                         /* TX index reports status for both ports */
2567                         sky2_tx_done(hw->dev[0], status & 0xfff);
2568                         if (hw->dev[1])
2569                                 sky2_tx_done(hw->dev[1],
2570                                      ((status >> 24) & 0xff)
2571                                              | (u16)(length & 0xf) << 8);
2572                         break;
2573
2574                 default:
2575                         if (net_ratelimit())
2576                                 printk(KERN_WARNING PFX
2577                                        "unknown status opcode 0x%x\n", opcode);
2578                 }
2579         } while (hw->st_idx != idx);
2580
2581         /* Fully processed status ring so clear irq */
2582         sky2_write32(hw, STAT_CTRL, SC_STAT_CLR_IRQ);
2583
2584 exit_loop:
2585         sky2_rx_done(hw, 0, total_packets[0], total_bytes[0]);
2586         sky2_rx_done(hw, 1, total_packets[1], total_bytes[1]);
2587
2588         return work_done;
2589 }
2590
2591 static void sky2_hw_error(struct sky2_hw *hw, unsigned port, u32 status)
2592 {
2593         struct net_device *dev = hw->dev[port];
2594
2595         if (net_ratelimit())
2596                 printk(KERN_INFO PFX "%s: hw error interrupt status 0x%x\n",
2597                        dev->name, status);
2598
2599         if (status & Y2_IS_PAR_RD1) {
2600                 if (net_ratelimit())
2601                         printk(KERN_ERR PFX "%s: ram data read parity error\n",
2602                                dev->name);
2603                 /* Clear IRQ */
2604                 sky2_write16(hw, RAM_BUFFER(port, B3_RI_CTRL), RI_CLR_RD_PERR);
2605         }
2606
2607         if (status & Y2_IS_PAR_WR1) {
2608                 if (net_ratelimit())
2609                         printk(KERN_ERR PFX "%s: ram data write parity error\n",
2610                                dev->name);
2611
2612                 sky2_write16(hw, RAM_BUFFER(port, B3_RI_CTRL), RI_CLR_WR_PERR);
2613         }
2614
2615         if (status & Y2_IS_PAR_MAC1) {
2616                 if (net_ratelimit())
2617                         printk(KERN_ERR PFX "%s: MAC parity error\n", dev->name);
2618                 sky2_write8(hw, SK_REG(port, TX_GMF_CTRL_T), GMF_CLI_TX_PE);
2619         }
2620
2621         if (status & Y2_IS_PAR_RX1) {
2622                 if (net_ratelimit())
2623                         printk(KERN_ERR PFX "%s: RX parity error\n", dev->name);
2624                 sky2_write32(hw, Q_ADDR(rxqaddr[port], Q_CSR), BMU_CLR_IRQ_PAR);
2625         }
2626
2627         if (status & Y2_IS_TCP_TXA1) {
2628                 if (net_ratelimit())
2629                         printk(KERN_ERR PFX "%s: TCP segmentation error\n",
2630                                dev->name);
2631                 sky2_write32(hw, Q_ADDR(txqaddr[port], Q_CSR), BMU_CLR_IRQ_TCP);
2632         }
2633 }
2634
2635 static void sky2_hw_intr(struct sky2_hw *hw)
2636 {
2637         struct pci_dev *pdev = hw->pdev;
2638         u32 status = sky2_read32(hw, B0_HWE_ISRC);
2639         u32 hwmsk = sky2_read32(hw, B0_HWE_IMSK);
2640
2641         status &= hwmsk;
2642
2643         if (status & Y2_IS_TIST_OV)
2644                 sky2_write8(hw, GMAC_TI_ST_CTRL, GMT_ST_CLR_IRQ);
2645
2646         if (status & (Y2_IS_MST_ERR | Y2_IS_IRQ_STAT)) {
2647                 u16 pci_err;
2648
2649                 sky2_write8(hw, B2_TST_CTRL1, TST_CFG_WRITE_ON);
2650                 pci_err = sky2_pci_read16(hw, PCI_STATUS);
2651                 if (net_ratelimit())
2652                         dev_err(&pdev->dev, "PCI hardware error (0x%x)\n",
2653                                 pci_err);
2654
2655                 sky2_pci_write16(hw, PCI_STATUS,
2656                                       pci_err | PCI_STATUS_ERROR_BITS);
2657                 sky2_write8(hw, B2_TST_CTRL1, TST_CFG_WRITE_OFF);
2658         }
2659
2660         if (status & Y2_IS_PCI_EXP) {
2661                 /* PCI-Express uncorrectable Error occurred */
2662                 u32 err;
2663
2664                 sky2_write8(hw, B2_TST_CTRL1, TST_CFG_WRITE_ON);
2665                 err = sky2_read32(hw, Y2_CFG_AER + PCI_ERR_UNCOR_STATUS);
2666                 sky2_write32(hw, Y2_CFG_AER + PCI_ERR_UNCOR_STATUS,
2667                              0xfffffffful);
2668                 if (net_ratelimit())
2669                         dev_err(&pdev->dev, "PCI Express error (0x%x)\n", err);
2670
2671                 sky2_read32(hw, Y2_CFG_AER + PCI_ERR_UNCOR_STATUS);
2672                 sky2_write8(hw, B2_TST_CTRL1, TST_CFG_WRITE_OFF);
2673         }
2674
2675         if (status & Y2_HWE_L1_MASK)
2676                 sky2_hw_error(hw, 0, status);
2677         status >>= 8;
2678         if (status & Y2_HWE_L1_MASK)
2679                 sky2_hw_error(hw, 1, status);
2680 }
2681
2682 static void sky2_mac_intr(struct sky2_hw *hw, unsigned port)
2683 {
2684         struct net_device *dev = hw->dev[port];
2685         struct sky2_port *sky2 = netdev_priv(dev);
2686         u8 status = sky2_read8(hw, SK_REG(port, GMAC_IRQ_SRC));
2687
2688         if (netif_msg_intr(sky2))
2689                 printk(KERN_INFO PFX "%s: mac interrupt status 0x%x\n",
2690                        dev->name, status);
2691
2692         if (status & GM_IS_RX_CO_OV)
2693                 gma_read16(hw, port, GM_RX_IRQ_SRC);
2694
2695         if (status & GM_IS_TX_CO_OV)
2696                 gma_read16(hw, port, GM_TX_IRQ_SRC);
2697
2698         if (status & GM_IS_RX_FF_OR) {
2699                 ++dev->stats.rx_fifo_errors;
2700                 sky2_write8(hw, SK_REG(port, RX_GMF_CTRL_T), GMF_CLI_RX_FO);
2701         }
2702
2703         if (status & GM_IS_TX_FF_UR) {
2704                 ++dev->stats.tx_fifo_errors;
2705                 sky2_write8(hw, SK_REG(port, TX_GMF_CTRL_T), GMF_CLI_TX_FU);
2706         }
2707 }
2708
2709 /* This should never happen it is a bug. */
2710 static void sky2_le_error(struct sky2_hw *hw, unsigned port, u16 q)
2711 {
2712         struct net_device *dev = hw->dev[port];
2713         u16 idx = sky2_read16(hw, Y2_QADDR(q, PREF_UNIT_GET_IDX));
2714
2715         dev_err(&hw->pdev->dev, PFX
2716                 "%s: descriptor error q=%#x get=%u put=%u\n",
2717                 dev->name, (unsigned) q, (unsigned) idx,
2718                 (unsigned) sky2_read16(hw, Y2_QADDR(q, PREF_UNIT_PUT_IDX)));
2719
2720         sky2_write32(hw, Q_ADDR(q, Q_CSR), BMU_CLR_IRQ_CHK);
2721 }
2722
2723 static int sky2_rx_hung(struct net_device *dev)
2724 {
2725         struct sky2_port *sky2 = netdev_priv(dev);
2726         struct sky2_hw *hw = sky2->hw;
2727         unsigned port = sky2->port;
2728         unsigned rxq = rxqaddr[port];
2729         u32 mac_rp = sky2_read32(hw, SK_REG(port, RX_GMF_RP));
2730         u8 mac_lev = sky2_read8(hw, SK_REG(port, RX_GMF_RLEV));
2731         u8 fifo_rp = sky2_read8(hw, Q_ADDR(rxq, Q_RP));
2732         u8 fifo_lev = sky2_read8(hw, Q_ADDR(rxq, Q_RL));
2733
2734         /* If idle and MAC or PCI is stuck */
2735         if (sky2->check.last == dev->last_rx &&
2736             ((mac_rp == sky2->check.mac_rp &&
2737               mac_lev != 0 && mac_lev >= sky2->check.mac_lev) ||
2738              /* Check if the PCI RX hang */
2739              (fifo_rp == sky2->check.fifo_rp &&
2740               fifo_lev != 0 && fifo_lev >= sky2->check.fifo_lev))) {
2741                 printk(KERN_DEBUG PFX "%s: hung mac %d:%d fifo %d (%d:%d)\n",
2742                        dev->name, mac_lev, mac_rp, fifo_lev, fifo_rp,
2743                        sky2_read8(hw, Q_ADDR(rxq, Q_WP)));
2744                 return 1;
2745         } else {
2746                 sky2->check.last = dev->last_rx;
2747                 sky2->check.mac_rp = mac_rp;
2748                 sky2->check.mac_lev = mac_lev;
2749                 sky2->check.fifo_rp = fifo_rp;
2750                 sky2->check.fifo_lev = fifo_lev;
2751                 return 0;
2752         }
2753 }
2754
2755 static void sky2_watchdog(unsigned long arg)
2756 {
2757         struct sky2_hw *hw = (struct sky2_hw *) arg;
2758
2759         /* Check for lost IRQ once a second */
2760         if (sky2_read32(hw, B0_ISRC)) {
2761                 napi_schedule(&hw->napi);
2762         } else {
2763                 int i, active = 0;
2764
2765                 for (i = 0; i < hw->ports; i++) {
2766                         struct net_device *dev = hw->dev[i];
2767                         if (!netif_running(dev))
2768                                 continue;
2769                         ++active;
2770
2771                         /* For chips with Rx FIFO, check if stuck */
2772                         if ((hw->flags & SKY2_HW_RAM_BUFFER) &&
2773                              sky2_rx_hung(dev)) {
2774                                 pr_info(PFX "%s: receiver hang detected\n",
2775                                         dev->name);
2776                                 schedule_work(&hw->restart_work);
2777                                 return;
2778                         }
2779                 }
2780
2781                 if (active == 0)
2782                         return;
2783         }
2784
2785         mod_timer(&hw->watchdog_timer, round_jiffies(jiffies + HZ));
2786 }
2787
2788 /* Hardware/software error handling */
2789 static void sky2_err_intr(struct sky2_hw *hw, u32 status)
2790 {
2791         if (net_ratelimit())
2792                 dev_warn(&hw->pdev->dev, "error interrupt status=%#x\n", status);
2793
2794         if (status & Y2_IS_HW_ERR)
2795                 sky2_hw_intr(hw);
2796
2797         if (status & Y2_IS_IRQ_MAC1)
2798                 sky2_mac_intr(hw, 0);
2799
2800         if (status & Y2_IS_IRQ_MAC2)
2801                 sky2_mac_intr(hw, 1);
2802
2803         if (status & Y2_IS_CHK_RX1)
2804                 sky2_le_error(hw, 0, Q_R1);
2805
2806         if (status & Y2_IS_CHK_RX2)
2807                 sky2_le_error(hw, 1, Q_R2);
2808
2809         if (status & Y2_IS_CHK_TXA1)
2810                 sky2_le_error(hw, 0, Q_XA1);
2811
2812         if (status & Y2_IS_CHK_TXA2)
2813                 sky2_le_error(hw, 1, Q_XA2);
2814 }
2815
2816 static int sky2_poll(struct napi_struct *napi, int work_limit)
2817 {
2818         struct sky2_hw *hw = container_of(napi, struct sky2_hw, napi);
2819         u32 status = sky2_read32(hw, B0_Y2_SP_EISR);
2820         int work_done = 0;
2821         u16 idx;
2822
2823         if (unlikely(status & Y2_IS_ERROR))
2824                 sky2_err_intr(hw, status);
2825
2826         if (status & Y2_IS_IRQ_PHY1)
2827                 sky2_phy_intr(hw, 0);
2828
2829         if (status & Y2_IS_IRQ_PHY2)
2830                 sky2_phy_intr(hw, 1);
2831
2832         if (status & Y2_IS_PHY_QLNK)
2833                 sky2_qlink_intr(hw);
2834
2835         while ((idx = sky2_read16(hw, STAT_PUT_IDX)) != hw->st_idx) {
2836                 work_done += sky2_status_intr(hw, work_limit - work_done, idx);
2837
2838                 if (work_done >= work_limit)
2839                         goto done;
2840         }
2841
2842         napi_complete(napi);
2843         sky2_read32(hw, B0_Y2_SP_LISR);
2844 done:
2845
2846         return work_done;
2847 }
2848
2849 static irqreturn_t sky2_intr(int irq, void *dev_id)
2850 {
2851         struct sky2_hw *hw = dev_id;
2852         u32 status;
2853
2854         /* Reading this mask interrupts as side effect */
2855         status = sky2_read32(hw, B0_Y2_SP_ISRC2);
2856         if (status == 0 || status == ~0)
2857                 return IRQ_NONE;
2858
2859         prefetch(&hw->st_le[hw->st_idx]);
2860
2861         napi_schedule(&hw->napi);
2862
2863         return IRQ_HANDLED;
2864 }
2865
2866 #ifdef CONFIG_NET_POLL_CONTROLLER
2867 static void sky2_netpoll(struct net_device *dev)
2868 {
2869         struct sky2_port *sky2 = netdev_priv(dev);
2870
2871         napi_schedule(&sky2->hw->napi);
2872 }
2873 #endif
2874
2875 /* Chip internal frequency for clock calculations */
2876 static u32 sky2_mhz(const struct sky2_hw *hw)
2877 {
2878         switch (hw->chip_id) {
2879         case CHIP_ID_YUKON_EC:
2880         case CHIP_ID_YUKON_EC_U:
2881         case CHIP_ID_YUKON_EX:
2882         case CHIP_ID_YUKON_SUPR:
2883         case CHIP_ID_YUKON_UL_2:
2884         case CHIP_ID_YUKON_OPT:
2885                 return 125;
2886
2887         case CHIP_ID_YUKON_FE:
2888                 return 100;
2889
2890         case CHIP_ID_YUKON_FE_P:
2891                 return 50;
2892
2893         case CHIP_ID_YUKON_XL:
2894                 return 156;
2895
2896         default:
2897                 BUG();
2898         }
2899 }
2900
2901 static inline u32 sky2_us2clk(const struct sky2_hw *hw, u32 us)
2902 {
2903         return sky2_mhz(hw) * us;
2904 }
2905
2906 static inline u32 sky2_clk2us(const struct sky2_hw *hw, u32 clk)
2907 {
2908         return clk / sky2_mhz(hw);
2909 }
2910
2911
2912 static int __devinit sky2_init(struct sky2_hw *hw)
2913 {
2914         u8 t8;
2915
2916         /* Enable all clocks and check for bad PCI access */
2917         sky2_pci_write32(hw, PCI_DEV_REG3, 0);
2918
2919         sky2_write8(hw, B0_CTST, CS_RST_CLR);
2920
2921         hw->chip_id = sky2_read8(hw, B2_CHIP_ID);
2922         hw->chip_rev = (sky2_read8(hw, B2_MAC_CFG) & CFG_CHIP_R_MSK) >> 4;
2923
2924         switch(hw->chip_id) {
2925         case CHIP_ID_YUKON_XL:
2926                 hw->flags = SKY2_HW_GIGABIT | SKY2_HW_NEWER_PHY;
2927                 break;
2928
2929         case CHIP_ID_YUKON_EC_U:
2930                 hw->flags = SKY2_HW_GIGABIT
2931                         | SKY2_HW_NEWER_PHY
2932                         | SKY2_HW_ADV_POWER_CTL;
2933                 break;
2934
2935         case CHIP_ID_YUKON_EX:
2936                 hw->flags = SKY2_HW_GIGABIT
2937                         | SKY2_HW_NEWER_PHY
2938                         | SKY2_HW_NEW_LE
2939                         | SKY2_HW_ADV_POWER_CTL;
2940
2941                 /* New transmit checksum */
2942                 if (hw->chip_rev != CHIP_REV_YU_EX_B0)
2943                         hw->flags |= SKY2_HW_AUTO_TX_SUM;
2944                 break;
2945
2946         case CHIP_ID_YUKON_EC:
2947                 /* This rev is really old, and requires untested workarounds */
2948                 if (hw->chip_rev == CHIP_REV_YU_EC_A1) {
2949                         dev_err(&hw->pdev->dev, "unsupported revision Yukon-EC rev A1\n");
2950                         return -EOPNOTSUPP;
2951                 }
2952                 hw->flags = SKY2_HW_GIGABIT;
2953                 break;
2954
2955         case CHIP_ID_YUKON_FE:
2956                 break;
2957
2958         case CHIP_ID_YUKON_FE_P:
2959                 hw->flags = SKY2_HW_NEWER_PHY
2960                         | SKY2_HW_NEW_LE
2961                         | SKY2_HW_AUTO_TX_SUM
2962                         | SKY2_HW_ADV_POWER_CTL;
2963                 break;
2964
2965         case CHIP_ID_YUKON_SUPR:
2966                 hw->flags = SKY2_HW_GIGABIT
2967                         | SKY2_HW_NEWER_PHY
2968                         | SKY2_HW_NEW_LE
2969                         | SKY2_HW_AUTO_TX_SUM
2970                         | SKY2_HW_ADV_POWER_CTL;
2971                 break;
2972
2973         case CHIP_ID_YUKON_UL_2:
2974                 hw->flags = SKY2_HW_GIGABIT
2975                         | SKY2_HW_ADV_POWER_CTL;
2976                 break;
2977
2978         case CHIP_ID_YUKON_OPT:
2979                 hw->flags = SKY2_HW_GIGABIT
2980                         | SKY2_HW_NEW_LE
2981                         | SKY2_HW_ADV_POWER_CTL;
2982                 break;
2983
2984         default:
2985                 dev_err(&hw->pdev->dev, "unsupported chip type 0x%x\n",
2986                         hw->chip_id);
2987                 return -EOPNOTSUPP;
2988         }
2989
2990         hw->pmd_type = sky2_read8(hw, B2_PMD_TYP);
2991         if (hw->pmd_type == 'L' || hw->pmd_type == 'S' || hw->pmd_type == 'P')
2992                 hw->flags |= SKY2_HW_FIBRE_PHY;
2993
2994         hw->ports = 1;
2995         t8 = sky2_read8(hw, B2_Y2_HW_RES);
2996         if ((t8 & CFG_DUAL_MAC_MSK) == CFG_DUAL_MAC_MSK) {
2997                 if (!(sky2_read8(hw, B2_Y2_CLK_GATE) & Y2_STATUS_LNK2_INAC))
2998                         ++hw->ports;
2999         }
3000
3001         if (sky2_read8(hw, B2_E_0))
3002                 hw->flags |= SKY2_HW_RAM_BUFFER;
3003
3004         return 0;
3005 }
3006
3007 static void sky2_reset(struct sky2_hw *hw)
3008 {
3009         struct pci_dev *pdev = hw->pdev;
3010         u16 status;
3011         int i, cap;
3012         u32 hwe_mask = Y2_HWE_ALL_MASK;
3013
3014         /* disable ASF */
3015         if (hw->chip_id == CHIP_ID_YUKON_EX) {
3016                 status = sky2_read16(hw, HCU_CCSR);
3017                 status &= ~(HCU_CCSR_AHB_RST | HCU_CCSR_CPU_RST_MODE |
3018                             HCU_CCSR_UC_STATE_MSK);
3019                 sky2_write16(hw, HCU_CCSR, status);
3020         } else
3021                 sky2_write8(hw, B28_Y2_ASF_STAT_CMD, Y2_ASF_RESET);
3022         sky2_write16(hw, B0_CTST, Y2_ASF_DISABLE);
3023
3024         /* do a SW reset */
3025         sky2_write8(hw, B0_CTST, CS_RST_SET);
3026         sky2_write8(hw, B0_CTST, CS_RST_CLR);
3027
3028         /* allow writes to PCI config */
3029         sky2_write8(hw, B2_TST_CTRL1, TST_CFG_WRITE_ON);
3030
3031         /* clear PCI errors, if any */
3032         status = sky2_pci_read16(hw, PCI_STATUS);
3033         status |= PCI_STATUS_ERROR_BITS;
3034         sky2_pci_write16(hw, PCI_STATUS, status);
3035
3036         sky2_write8(hw, B0_CTST, CS_MRST_CLR);
3037
3038         cap = pci_find_capability(pdev, PCI_CAP_ID_EXP);
3039         if (cap) {
3040                 sky2_write32(hw, Y2_CFG_AER + PCI_ERR_UNCOR_STATUS,
3041                              0xfffffffful);
3042
3043                 /* If error bit is stuck on ignore it */
3044                 if (sky2_read32(hw, B0_HWE_ISRC) & Y2_IS_PCI_EXP)
3045                         dev_info(&pdev->dev, "ignoring stuck error report bit\n");
3046                 else
3047                         hwe_mask |= Y2_IS_PCI_EXP;
3048         }
3049
3050         sky2_power_on(hw);
3051         sky2_write8(hw, B2_TST_CTRL1, TST_CFG_WRITE_OFF);
3052
3053         for (i = 0; i < hw->ports; i++) {
3054                 sky2_write8(hw, SK_REG(i, GMAC_LINK_CTRL), GMLC_RST_SET);
3055                 sky2_write8(hw, SK_REG(i, GMAC_LINK_CTRL), GMLC_RST_CLR);
3056
3057                 if (hw->chip_id == CHIP_ID_YUKON_EX ||
3058                     hw->chip_id == CHIP_ID_YUKON_SUPR)
3059                         sky2_write16(hw, SK_REG(i, GMAC_CTRL),
3060                                      GMC_BYP_MACSECRX_ON | GMC_BYP_MACSECTX_ON
3061                                      | GMC_BYP_RETR_ON);
3062
3063         }
3064
3065         if (hw->chip_id == CHIP_ID_YUKON_SUPR && hw->chip_rev > CHIP_REV_YU_SU_B0) {
3066                 /* enable MACSec clock gating */
3067                 sky2_pci_write32(hw, PCI_DEV_REG3, P_CLK_MACSEC_DIS);
3068         }
3069
3070         if (hw->chip_id == CHIP_ID_YUKON_OPT) {
3071                 u16 reg;
3072                 u32 msk;
3073
3074                 if (hw->chip_rev == 0) {
3075                         /* disable PCI-E PHY power down (set PHY reg 0x80, bit 7 */
3076                         sky2_write32(hw, Y2_PEX_PHY_DATA, (0x80UL << 16) | (1 << 7));
3077
3078                         /* set PHY Link Detect Timer to 1.1 second (11x 100ms) */
3079                         reg = 10;
3080                 } else {
3081                         /* set PHY Link Detect Timer to 0.4 second (4x 100ms) */
3082                         reg = 3;
3083                 }
3084
3085                 reg <<= PSM_CONFIG_REG4_TIMER_PHY_LINK_DETECT_BASE;
3086
3087                 /* reset PHY Link Detect */
3088                 sky2_write8(hw, B2_TST_CTRL1, TST_CFG_WRITE_ON);
3089                 sky2_pci_write16(hw, PSM_CONFIG_REG4,
3090                                  reg | PSM_CONFIG_REG4_RST_PHY_LINK_DETECT);
3091                 sky2_pci_write16(hw, PSM_CONFIG_REG4, reg);
3092
3093
3094                 /* enable PHY Quick Link */
3095                 msk = sky2_read32(hw, B0_IMSK);
3096                 msk |= Y2_IS_PHY_QLNK;
3097                 sky2_write32(hw, B0_IMSK, msk);
3098
3099                 /* check if PSMv2 was running before */
3100                 reg = sky2_pci_read16(hw, PSM_CONFIG_REG3);
3101                 if (reg & PCI_EXP_LNKCTL_ASPMC) {
3102                         int cap = pci_find_capability(pdev, PCI_CAP_ID_EXP);
3103                         /* restore the PCIe Link Control register */
3104                         sky2_pci_write16(hw, cap + PCI_EXP_LNKCTL, reg);
3105                 }
3106                 sky2_write8(hw, B2_TST_CTRL1, TST_CFG_WRITE_OFF);
3107
3108                 /* re-enable PEX PM in PEX PHY debug reg. 8 (clear bit 12) */
3109                 sky2_write32(hw, Y2_PEX_PHY_DATA, PEX_DB_ACCESS | (0x08UL << 16));
3110         }
3111
3112         /* Clear I2C IRQ noise */
3113         sky2_write32(hw, B2_I2C_IRQ, 1);
3114
3115         /* turn off hardware timer (unused) */
3116         sky2_write8(hw, B2_TI_CTRL, TIM_STOP);
3117         sky2_write8(hw, B2_TI_CTRL, TIM_CLR_IRQ);
3118
3119         /* Turn off descriptor polling */
3120         sky2_write32(hw, B28_DPT_CTRL, DPT_STOP);
3121
3122         /* Turn off receive timestamp */
3123         sky2_write8(hw, GMAC_TI_ST_CTRL, GMT_ST_STOP);
3124         sky2_write8(hw, GMAC_TI_ST_CTRL, GMT_ST_CLR_IRQ);
3125
3126         /* enable the Tx Arbiters */
3127         for (i = 0; i < hw->ports; i++)
3128                 sky2_write8(hw, SK_REG(i, TXA_CTRL), TXA_ENA_ARB);
3129
3130         /* Initialize ram interface */
3131         for (i = 0; i < hw->ports; i++) {
3132                 sky2_write8(hw, RAM_BUFFER(i, B3_RI_CTRL), RI_RST_CLR);
3133
3134                 sky2_write8(hw, RAM_BUFFER(i, B3_RI_WTO_R1), SK_RI_TO_53);
3135                 sky2_write8(hw, RAM_BUFFER(i, B3_RI_WTO_XA1), SK_RI_TO_53);
3136                 sky2_write8(hw, RAM_BUFFER(i, B3_RI_WTO_XS1), SK_RI_TO_53);
3137                 sky2_write8(hw, RAM_BUFFER(i, B3_RI_RTO_R1), SK_RI_TO_53);
3138                 sky2_write8(hw, RAM_BUFFER(i, B3_RI_RTO_XA1), SK_RI_TO_53);
3139                 sky2_write8(hw, RAM_BUFFER(i, B3_RI_RTO_XS1), SK_RI_TO_53);
3140                 sky2_write8(hw, RAM_BUFFER(i, B3_RI_WTO_R2), SK_RI_TO_53);
3141                 sky2_write8(hw, RAM_BUFFER(i, B3_RI_WTO_XA2), SK_RI_TO_53);
3142                 sky2_write8(hw, RAM_BUFFER(i, B3_RI_WTO_XS2), SK_RI_TO_53);
3143                 sky2_write8(hw, RAM_BUFFER(i, B3_RI_RTO_R2), SK_RI_TO_53);
3144                 sky2_write8(hw, RAM_BUFFER(i, B3_RI_RTO_XA2), SK_RI_TO_53);
3145                 sky2_write8(hw, RAM_BUFFER(i, B3_RI_RTO_XS2), SK_RI_TO_53);
3146         }
3147
3148         sky2_write32(hw, B0_HWE_IMSK, hwe_mask);
3149
3150         for (i = 0; i < hw->ports; i++)
3151                 sky2_gmac_reset(hw, i);
3152
3153         memset(hw->st_le, 0, STATUS_LE_BYTES);
3154         hw->st_idx = 0;
3155
3156         sky2_write32(hw, STAT_CTRL, SC_STAT_RST_SET);
3157         sky2_write32(hw, STAT_CTRL, SC_STAT_RST_CLR);
3158
3159         sky2_write32(hw, STAT_LIST_ADDR_LO, hw->st_dma);
3160         sky2_write32(hw, STAT_LIST_ADDR_HI, (u64) hw->st_dma >> 32);
3161
3162         /* Set the list last index */
3163         sky2_write16(hw, STAT_LAST_IDX, STATUS_RING_SIZE - 1);
3164
3165         sky2_write16(hw, STAT_TX_IDX_TH, 10);
3166         sky2_write8(hw, STAT_FIFO_WM, 16);
3167
3168         /* set Status-FIFO ISR watermark */
3169         if (hw->chip_id == CHIP_ID_YUKON_XL && hw->chip_rev == 0)
3170                 sky2_write8(hw, STAT_FIFO_ISR_WM, 4);
3171         else
3172                 sky2_write8(hw, STAT_FIFO_ISR_WM, 16);
3173
3174         sky2_write32(hw, STAT_TX_TIMER_INI, sky2_us2clk(hw, 1000));
3175         sky2_write32(hw, STAT_ISR_TIMER_INI, sky2_us2clk(hw, 20));
3176         sky2_write32(hw, STAT_LEV_TIMER_INI, sky2_us2clk(hw, 100));
3177
3178         /* enable status unit */
3179         sky2_write32(hw, STAT_CTRL, SC_STAT_OP_ON);
3180
3181         sky2_write8(hw, STAT_TX_TIMER_CTRL, TIM_START);
3182         sky2_write8(hw, STAT_LEV_TIMER_CTRL, TIM_START);
3183         sky2_write8(hw, STAT_ISR_TIMER_CTRL, TIM_START);
3184 }
3185
3186 /* Take device down (offline).
3187  * Equivalent to doing dev_stop() but this does not
3188  * inform upper layers of the transistion.
3189  */
3190 static void sky2_detach(struct net_device *dev)
3191 {
3192         if (netif_running(dev)) {
3193                 netif_tx_lock(dev);
3194                 netif_device_detach(dev);       /* stop txq */
3195                 netif_tx_unlock(dev);
3196                 sky2_down(dev);
3197         }
3198 }
3199
3200 /* Bring device back after doing sky2_detach */
3201 static int sky2_reattach(struct net_device *dev)
3202 {
3203         int err = 0;
3204
3205         if (netif_running(dev)) {
3206                 err = sky2_up(dev);
3207                 if (err) {
3208                         printk(KERN_INFO PFX "%s: could not restart %d\n",
3209                                dev->name, err);
3210                         dev_close(dev);
3211                 } else {
3212                         netif_device_attach(dev);
3213                         sky2_set_multicast(dev);
3214                 }
3215         }
3216
3217         return err;
3218 }
3219
3220 static void sky2_restart(struct work_struct *work)
3221 {
3222         struct sky2_hw *hw = container_of(work, struct sky2_hw, restart_work);
3223         int i;
3224
3225         rtnl_lock();
3226         for (i = 0; i < hw->ports; i++)
3227                 sky2_detach(hw->dev[i]);
3228
3229         napi_disable(&hw->napi);
3230         sky2_write32(hw, B0_IMSK, 0);
3231         sky2_reset(hw);
3232         sky2_write32(hw, B0_IMSK, Y2_IS_BASE);
3233         napi_enable(&hw->napi);
3234
3235         for (i = 0; i < hw->ports; i++)
3236                 sky2_reattach(hw->dev[i]);
3237
3238         rtnl_unlock();
3239 }
3240
3241 static inline u8 sky2_wol_supported(const struct sky2_hw *hw)
3242 {
3243         return sky2_is_copper(hw) ? (WAKE_PHY | WAKE_MAGIC) : 0;
3244 }
3245
3246 static void sky2_hw_set_wol(struct sky2_hw *hw)
3247 {
3248         int wol = 0;
3249         int i;
3250
3251         for (i = 0; i < hw->ports; i++) {
3252                 struct net_device *dev = hw->dev[i];
3253                 struct sky2_port *sky2 = netdev_priv(dev);
3254
3255                 if (sky2->wol)
3256                         wol = 1;
3257         }
3258
3259         if (hw->chip_id == CHIP_ID_YUKON_EC_U ||
3260             hw->chip_id == CHIP_ID_YUKON_EX ||
3261             hw->chip_id == CHIP_ID_YUKON_FE_P)
3262                 sky2_write32(hw, B0_CTST, wol ? Y2_HW_WOL_ON : Y2_HW_WOL_OFF);
3263
3264         device_set_wakeup_enable(&hw->pdev->dev, wol);
3265 }
3266
3267 static void sky2_get_wol(struct net_device *dev, struct ethtool_wolinfo *wol)
3268 {
3269         const struct sky2_port *sky2 = netdev_priv(dev);
3270
3271         wol->supported = sky2_wol_supported(sky2->hw);
3272         wol->wolopts = sky2->wol;
3273 }
3274
3275 static int sky2_set_wol(struct net_device *dev, struct ethtool_wolinfo *wol)
3276 {
3277         struct sky2_port *sky2 = netdev_priv(dev);
3278         struct sky2_hw *hw = sky2->hw;
3279
3280         if ((wol->wolopts & ~sky2_wol_supported(sky2->hw)) ||
3281             !device_can_wakeup(&hw->pdev->dev))
3282                 return -EOPNOTSUPP;
3283
3284         sky2->wol = wol->wolopts;
3285
3286         sky2_hw_set_wol(hw);
3287
3288         if (!netif_running(dev))
3289                 sky2_wol_init(sky2);
3290         return 0;
3291 }
3292
3293 static u32 sky2_supported_modes(const struct sky2_hw *hw)
3294 {
3295         if (sky2_is_copper(hw)) {
3296                 u32 modes = SUPPORTED_10baseT_Half
3297                         | SUPPORTED_10baseT_Full
3298                         | SUPPORTED_100baseT_Half
3299                         | SUPPORTED_100baseT_Full
3300                         | SUPPORTED_Autoneg | SUPPORTED_TP;
3301
3302                 if (hw->flags & SKY2_HW_GIGABIT)
3303                         modes |= SUPPORTED_1000baseT_Half
3304                                 | SUPPORTED_1000baseT_Full;
3305                 return modes;
3306         } else
3307                 return  SUPPORTED_1000baseT_Half
3308                         | SUPPORTED_1000baseT_Full
3309                         | SUPPORTED_Autoneg
3310                         | SUPPORTED_FIBRE;
3311 }
3312
3313 static int sky2_get_settings(struct net_device *dev, struct ethtool_cmd *ecmd)
3314 {
3315         struct sky2_port *sky2 = netdev_priv(dev);
3316         struct sky2_hw *hw = sky2->hw;
3317
3318         ecmd->transceiver = XCVR_INTERNAL;
3319         ecmd->supported = sky2_supported_modes(hw);
3320         ecmd->phy_address = PHY_ADDR_MARV;
3321         if (sky2_is_copper(hw)) {
3322                 ecmd->port = PORT_TP;
3323                 ecmd->speed = sky2->speed;
3324         } else {
3325                 ecmd->speed = SPEED_1000;
3326                 ecmd->port = PORT_FIBRE;
3327         }
3328
3329         ecmd->advertising = sky2->advertising;
3330         ecmd->autoneg = (sky2->flags & SKY2_FLAG_AUTO_SPEED)
3331                 ? AUTONEG_ENABLE : AUTONEG_DISABLE;
3332         ecmd->duplex = sky2->duplex;
3333         return 0;
3334 }
3335
3336 static int sky2_set_settings(struct net_device *dev, struct ethtool_cmd *ecmd)
3337 {
3338         struct sky2_port *sky2 = netdev_priv(dev);
3339         const struct sky2_hw *hw = sky2->hw;
3340         u32 supported = sky2_supported_modes(hw);
3341
3342         if (ecmd->autoneg == AUTONEG_ENABLE) {
3343                 sky2->flags |= SKY2_FLAG_AUTO_SPEED;
3344                 ecmd->advertising = supported;
3345                 sky2->duplex = -1;
3346                 sky2->speed = -1;
3347         } else {
3348                 u32 setting;
3349
3350                 switch (ecmd->speed) {
3351                 case SPEED_1000:
3352                         if (ecmd->duplex == DUPLEX_FULL)
3353                                 setting = SUPPORTED_1000baseT_Full;
3354                         else if (ecmd->duplex == DUPLEX_HALF)
3355                                 setting = SUPPORTED_1000baseT_Half;
3356                         else
3357                                 return -EINVAL;
3358                         break;
3359                 case SPEED_100:
3360                         if (ecmd->duplex == DUPLEX_FULL)
3361                                 setting = SUPPORTED_100baseT_Full;
3362                         else if (ecmd->duplex == DUPLEX_HALF)
3363                                 setting = SUPPORTED_100baseT_Half;
3364                         else
3365                                 return -EINVAL;
3366                         break;
3367
3368                 case SPEED_10:
3369                         if (ecmd->duplex == DUPLEX_FULL)
3370                                 setting = SUPPORTED_10baseT_Full;
3371                         else if (ecmd->duplex == DUPLEX_HALF)
3372                                 setting = SUPPORTED_10baseT_Half;
3373                         else
3374                                 return -EINVAL;
3375                         break;
3376                 default:
3377                         return -EINVAL;
3378                 }
3379
3380                 if ((setting & supported) == 0)
3381                         return -EINVAL;
3382
3383                 sky2->speed = ecmd->speed;
3384                 sky2->duplex = ecmd->duplex;
3385                 sky2->flags &= ~SKY2_FLAG_AUTO_SPEED;
3386         }
3387
3388         sky2->advertising = ecmd->advertising;
3389
3390         if (netif_running(dev)) {
3391                 sky2_phy_reinit(sky2);
3392                 sky2_set_multicast(dev);
3393         }
3394
3395         return 0;
3396 }
3397
3398 static void sky2_get_drvinfo(struct net_device *dev,
3399                              struct ethtool_drvinfo *info)
3400 {
3401         struct sky2_port *sky2 = netdev_priv(dev);
3402
3403         strcpy(info->driver, DRV_NAME);
3404         strcpy(info->version, DRV_VERSION);
3405         strcpy(info->fw_version, "N/A");
3406         strcpy(info->bus_info, pci_name(sky2->hw->pdev));
3407 }
3408
3409 static const struct sky2_stat {
3410         char name[ETH_GSTRING_LEN];
3411         u16 offset;
3412 } sky2_stats[] = {
3413         { "tx_bytes",      GM_TXO_OK_HI },
3414         { "rx_bytes",      GM_RXO_OK_HI },
3415         { "tx_broadcast",  GM_TXF_BC_OK },
3416         { "rx_broadcast",  GM_RXF_BC_OK },
3417         { "tx_multicast",  GM_TXF_MC_OK },
3418         { "rx_multicast",  GM_RXF_MC_OK },
3419         { "tx_unicast",    GM_TXF_UC_OK },
3420         { "rx_unicast",    GM_RXF_UC_OK },
3421         { "tx_mac_pause",  GM_TXF_MPAUSE },
3422         { "rx_mac_pause",  GM_RXF_MPAUSE },
3423         { "collisions",    GM_TXF_COL },
3424         { "late_collision",GM_TXF_LAT_COL },
3425         { "aborted",       GM_TXF_ABO_COL },
3426         { "single_collisions", GM_TXF_SNG_COL },
3427         { "multi_collisions", GM_TXF_MUL_COL },
3428
3429         { "rx_short",      GM_RXF_SHT },
3430         { "rx_runt",       GM_RXE_FRAG },
3431         { "rx_64_byte_packets", GM_RXF_64B },
3432         { "rx_65_to_127_byte_packets", GM_RXF_127B },
3433         { "rx_128_to_255_byte_packets", GM_RXF_255B },
3434         { "rx_256_to_511_byte_packets", GM_RXF_511B },
3435         { "rx_512_to_1023_byte_packets", GM_RXF_1023B },
3436         { "rx_1024_to_1518_byte_packets", GM_RXF_1518B },
3437         { "rx_1518_to_max_byte_packets", GM_RXF_MAX_SZ },
3438         { "rx_too_long",   GM_RXF_LNG_ERR },
3439         { "rx_fifo_overflow", GM_RXE_FIFO_OV },
3440         { "rx_jabber",     GM_RXF_JAB_PKT },
3441         { "rx_fcs_error",   GM_RXF_FCS_ERR },
3442
3443         { "tx_64_byte_packets", GM_TXF_64B },
3444         { "tx_65_to_127_byte_packets", GM_TXF_127B },
3445         { "tx_128_to_255_byte_packets", GM_TXF_255B },
3446         { "tx_256_to_511_byte_packets", GM_TXF_511B },
3447         { "tx_512_to_1023_byte_packets", GM_TXF_1023B },
3448         { "tx_1024_to_1518_byte_packets", GM_TXF_1518B },
3449         { "tx_1519_to_max_byte_packets", GM_TXF_MAX_SZ },
3450         { "tx_fifo_underrun", GM_TXE_FIFO_UR },
3451 };
3452
3453 static u32 sky2_get_rx_csum(struct net_device *dev)
3454 {
3455         struct sky2_port *sky2 = netdev_priv(dev);
3456
3457         return !!(sky2->flags & SKY2_FLAG_RX_CHECKSUM);
3458 }
3459
3460 static int sky2_set_rx_csum(struct net_device *dev, u32 data)
3461 {
3462         struct sky2_port *sky2 = netdev_priv(dev);
3463
3464         if (data)
3465                 sky2->flags |= SKY2_FLAG_RX_CHECKSUM;
3466         else
3467                 sky2->flags &= ~SKY2_FLAG_RX_CHECKSUM;
3468
3469         sky2_write32(sky2->hw, Q_ADDR(rxqaddr[sky2->port], Q_CSR),
3470                      data ? BMU_ENA_RX_CHKSUM : BMU_DIS_RX_CHKSUM);
3471
3472         return 0;
3473 }
3474
3475 static u32 sky2_get_msglevel(struct net_device *netdev)
3476 {
3477         struct sky2_port *sky2 = netdev_priv(netdev);
3478         return sky2->msg_enable;
3479 }
3480
3481 static int sky2_nway_reset(struct net_device *dev)
3482 {
3483         struct sky2_port *sky2 = netdev_priv(dev);
3484
3485         if (!netif_running(dev) || !(sky2->flags & SKY2_FLAG_AUTO_SPEED))
3486                 return -EINVAL;
3487
3488         sky2_phy_reinit(sky2);
3489         sky2_set_multicast(dev);
3490
3491         return 0;
3492 }
3493
3494 static void sky2_phy_stats(struct sky2_port *sky2, u64 * data, unsigned count)
3495 {
3496         struct sky2_hw *hw = sky2->hw;
3497         unsigned port = sky2->port;
3498         int i;
3499
3500         data[0] = (u64) gma_read32(hw, port, GM_TXO_OK_HI) << 32
3501             | (u64) gma_read32(hw, port, GM_TXO_OK_LO);
3502         data[1] = (u64) gma_read32(hw, port, GM_RXO_OK_HI) << 32
3503             | (u64) gma_read32(hw, port, GM_RXO_OK_LO);
3504
3505         for (i = 2; i < count; i++)
3506                 data[i] = (u64) gma_read32(hw, port, sky2_stats[i].offset);
3507 }
3508
3509 static void sky2_set_msglevel(struct net_device *netdev, u32 value)
3510 {
3511         struct sky2_port *sky2 = netdev_priv(netdev);
3512         sky2->msg_enable = value;
3513 }
3514
3515 static int sky2_get_sset_count(struct net_device *dev, int sset)
3516 {
3517         switch (sset) {
3518         case ETH_SS_STATS:
3519                 return ARRAY_SIZE(sky2_stats);
3520         default:
3521                 return -EOPNOTSUPP;
3522         }
3523 }
3524
3525 static void sky2_get_ethtool_stats(struct net_device *dev,
3526                                    struct ethtool_stats *stats, u64 * data)
3527 {
3528         struct sky2_port *sky2 = netdev_priv(dev);
3529
3530         sky2_phy_stats(sky2, data, ARRAY_SIZE(sky2_stats));
3531 }
3532
3533 static void sky2_get_strings(struct net_device *dev, u32 stringset, u8 * data)
3534 {
3535         int i;
3536
3537         switch (stringset) {
3538         case ETH_SS_STATS:
3539                 for (i = 0; i < ARRAY_SIZE(sky2_stats); i++)
3540                         memcpy(data + i * ETH_GSTRING_LEN,
3541                                sky2_stats[i].name, ETH_GSTRING_LEN);
3542                 break;
3543         }
3544 }
3545
3546 static int sky2_set_mac_address(struct net_device *dev, void *p)
3547 {
3548         struct sky2_port *sky2 = netdev_priv(dev);
3549         struct sky2_hw *hw = sky2->hw;
3550         unsigned port = sky2->port;
3551         const struct sockaddr *addr = p;
3552
3553         if (!is_valid_ether_addr(addr->sa_data))
3554                 return -EADDRNOTAVAIL;
3555
3556         memcpy(dev->dev_addr, addr->sa_data, ETH_ALEN);
3557         memcpy_toio(hw->regs + B2_MAC_1 + port * 8,
3558                     dev->dev_addr, ETH_ALEN);
3559         memcpy_toio(hw->regs + B2_MAC_2 + port * 8,
3560                     dev->dev_addr, ETH_ALEN);
3561
3562         /* virtual address for data */
3563         gma_set_addr(hw, port, GM_SRC_ADDR_2L, dev->dev_addr);
3564
3565         /* physical address: used for pause frames */
3566         gma_set_addr(hw, port, GM_SRC_ADDR_1L, dev->dev_addr);
3567
3568         return 0;
3569 }
3570
3571 static void inline sky2_add_filter(u8 filter[8], const u8 *addr)
3572 {
3573         u32 bit;
3574
3575         bit = ether_crc(ETH_ALEN, addr) & 63;
3576         filter[bit >> 3] |= 1 << (bit & 7);
3577 }
3578
3579 static void sky2_set_multicast(struct net_device *dev)
3580 {
3581         struct sky2_port *sky2 = netdev_priv(dev);
3582         struct sky2_hw *hw = sky2->hw;
3583         unsigned port = sky2->port;
3584         struct dev_mc_list *list = dev->mc_list;
3585         u16 reg;
3586         u8 filter[8];
3587         int rx_pause;
3588         static const u8 pause_mc_addr[ETH_ALEN] = { 0x1, 0x80, 0xc2, 0x0, 0x0, 0x1 };
3589
3590         rx_pause = (sky2->flow_status == FC_RX || sky2->flow_status == FC_BOTH);
3591         memset(filter, 0, sizeof(filter));
3592
3593         reg = gma_read16(hw, port, GM_RX_CTRL);
3594         reg |= GM_RXCR_UCF_ENA;
3595
3596         if (dev->flags & IFF_PROMISC)   /* promiscuous */
3597                 reg &= ~(GM_RXCR_UCF_ENA | GM_RXCR_MCF_ENA);
3598         else if (dev->flags & IFF_ALLMULTI)
3599                 memset(filter, 0xff, sizeof(filter));
3600         else if (dev->mc_count == 0 && !rx_pause)
3601                 reg &= ~GM_RXCR_MCF_ENA;
3602         else {
3603                 int i;
3604                 reg |= GM_RXCR_MCF_ENA;
3605
3606                 if (rx_pause)
3607                         sky2_add_filter(filter, pause_mc_addr);
3608
3609                 for (i = 0; list && i < dev->mc_count; i++, list = list->next)
3610                         sky2_add_filter(filter, list->dmi_addr);
3611         }
3612
3613         gma_write16(hw, port, GM_MC_ADDR_H1,
3614                     (u16) filter[0] | ((u16) filter[1] << 8));
3615         gma_write16(hw, port, GM_MC_ADDR_H2,
3616                     (u16) filter[2] | ((u16) filter[3] << 8));
3617         gma_write16(hw, port, GM_MC_ADDR_H3,
3618                     (u16) filter[4] | ((u16) filter[5] << 8));
3619         gma_write16(hw, port, GM_MC_ADDR_H4,
3620                     (u16) filter[6] | ((u16) filter[7] << 8));
3621
3622         gma_write16(hw, port, GM_RX_CTRL, reg);
3623 }
3624
3625 /* Can have one global because blinking is controlled by
3626  * ethtool and that is always under RTNL mutex
3627  */
3628 static void sky2_led(struct sky2_port *sky2, enum led_mode mode)
3629 {
3630         struct sky2_hw *hw = sky2->hw;
3631         unsigned port = sky2->port;
3632
3633         spin_lock_bh(&sky2->phy_lock);
3634         if (hw->chip_id == CHIP_ID_YUKON_EC_U ||
3635             hw->chip_id == CHIP_ID_YUKON_EX ||
3636             hw->chip_id == CHIP_ID_YUKON_SUPR) {
3637                 u16 pg;
3638                 pg = gm_phy_read(hw, port, PHY_MARV_EXT_ADR);
3639                 gm_phy_write(hw, port, PHY_MARV_EXT_ADR, 3);
3640
3641                 switch (mode) {
3642                 case MO_LED_OFF:
3643                         gm_phy_write(hw, port, PHY_MARV_PHY_CTRL,
3644                                      PHY_M_LEDC_LOS_CTRL(8) |
3645                                      PHY_M_LEDC_INIT_CTRL(8) |
3646                                      PHY_M_LEDC_STA1_CTRL(8) |
3647                                      PHY_M_LEDC_STA0_CTRL(8));
3648                         break;
3649                 case MO_LED_ON:
3650                         gm_phy_write(hw, port, PHY_MARV_PHY_CTRL,
3651                                      PHY_M_LEDC_LOS_CTRL(9) |
3652                                      PHY_M_LEDC_INIT_CTRL(9) |
3653                                      PHY_M_LEDC_STA1_CTRL(9) |
3654                                      PHY_M_LEDC_STA0_CTRL(9));
3655                         break;
3656                 case MO_LED_BLINK:
3657                         gm_phy_write(hw, port, PHY_MARV_PHY_CTRL,
3658                                      PHY_M_LEDC_LOS_CTRL(0xa) |
3659                                      PHY_M_LEDC_INIT_CTRL(0xa) |
3660                                      PHY_M_LEDC_STA1_CTRL(0xa) |
3661                                      PHY_M_LEDC_STA0_CTRL(0xa));
3662                         break;
3663                 case MO_LED_NORM:
3664                         gm_phy_write(hw, port, PHY_MARV_PHY_CTRL,
3665                                      PHY_M_LEDC_LOS_CTRL(1) |
3666                                      PHY_M_LEDC_INIT_CTRL(8) |
3667                                      PHY_M_LEDC_STA1_CTRL(7) |
3668                                      PHY_M_LEDC_STA0_CTRL(7));
3669                 }
3670
3671                 gm_phy_write(hw, port, PHY_MARV_EXT_ADR, pg);
3672         } else
3673                 gm_phy_write(hw, port, PHY_MARV_LED_OVER,
3674                                      PHY_M_LED_MO_DUP(mode) |
3675                                      PHY_M_LED_MO_10(mode) |
3676                                      PHY_M_LED_MO_100(mode) |
3677                                      PHY_M_LED_MO_1000(mode) |
3678                                      PHY_M_LED_MO_RX(mode) |
3679                                      PHY_M_LED_MO_TX(mode));
3680
3681         spin_unlock_bh(&sky2->phy_lock);
3682 }
3683
3684 /* blink LED's for finding board */
3685 static int sky2_phys_id(struct net_device *dev, u32 data)
3686 {
3687         struct sky2_port *sky2 = netdev_priv(dev);
3688         unsigned int i;
3689
3690         if (data == 0)
3691                 data = UINT_MAX;
3692
3693         for (i = 0; i < data; i++) {
3694                 sky2_led(sky2, MO_LED_ON);
3695                 if (msleep_interruptible(500))
3696                         break;
3697                 sky2_led(sky2, MO_LED_OFF);
3698                 if (msleep_interruptible(500))
3699                         break;
3700         }
3701         sky2_led(sky2, MO_LED_NORM);
3702
3703         return 0;
3704 }
3705
3706 static void sky2_get_pauseparam(struct net_device *dev,
3707                                 struct ethtool_pauseparam *ecmd)
3708 {
3709         struct sky2_port *sky2 = netdev_priv(dev);
3710
3711         switch (sky2->flow_mode) {
3712         case FC_NONE:
3713                 ecmd->tx_pause = ecmd->rx_pause = 0;
3714                 break;
3715         case FC_TX:
3716                 ecmd->tx_pause = 1, ecmd->rx_pause = 0;
3717                 break;
3718         case FC_RX:
3719                 ecmd->tx_pause = 0, ecmd->rx_pause = 1;
3720                 break;
3721         case FC_BOTH:
3722                 ecmd->tx_pause = ecmd->rx_pause = 1;
3723         }
3724
3725         ecmd->autoneg = (sky2->flags & SKY2_FLAG_AUTO_PAUSE)
3726                 ? AUTONEG_ENABLE : AUTONEG_DISABLE;
3727 }
3728
3729 static int sky2_set_pauseparam(struct net_device *dev,
3730                                struct ethtool_pauseparam *ecmd)
3731 {
3732         struct sky2_port *sky2 = netdev_priv(dev);
3733
3734         if (ecmd->autoneg == AUTONEG_ENABLE)
3735                 sky2->flags |= SKY2_FLAG_AUTO_PAUSE;
3736         else
3737                 sky2->flags &= ~SKY2_FLAG_AUTO_PAUSE;
3738
3739         sky2->flow_mode = sky2_flow(ecmd->rx_pause, ecmd->tx_pause);
3740
3741         if (netif_running(dev))
3742                 sky2_phy_reinit(sky2);
3743
3744         return 0;
3745 }
3746
3747 static int sky2_get_coalesce(struct net_device *dev,
3748                              struct ethtool_coalesce *ecmd)
3749 {
3750         struct sky2_port *sky2 = netdev_priv(dev);
3751         struct sky2_hw *hw = sky2->hw;
3752
3753         if (sky2_read8(hw, STAT_TX_TIMER_CTRL) == TIM_STOP)
3754                 ecmd->tx_coalesce_usecs = 0;
3755         else {
3756                 u32 clks = sky2_read32(hw, STAT_TX_TIMER_INI);
3757                 ecmd->tx_coalesce_usecs = sky2_clk2us(hw, clks);
3758         }
3759         ecmd->tx_max_coalesced_frames = sky2_read16(hw, STAT_TX_IDX_TH);
3760
3761         if (sky2_read8(hw, STAT_LEV_TIMER_CTRL) == TIM_STOP)
3762                 ecmd->rx_coalesce_usecs = 0;
3763         else {
3764                 u32 clks = sky2_read32(hw, STAT_LEV_TIMER_INI);
3765                 ecmd->rx_coalesce_usecs = sky2_clk2us(hw, clks);
3766         }
3767         ecmd->rx_max_coalesced_frames = sky2_read8(hw, STAT_FIFO_WM);
3768
3769         if (sky2_read8(hw, STAT_ISR_TIMER_CTRL) == TIM_STOP)
3770                 ecmd->rx_coalesce_usecs_irq = 0;
3771         else {
3772                 u32 clks = sky2_read32(hw, STAT_ISR_TIMER_INI);
3773                 ecmd->rx_coalesce_usecs_irq = sky2_clk2us(hw, clks);
3774         }
3775
3776         ecmd->rx_max_coalesced_frames_irq = sky2_read8(hw, STAT_FIFO_ISR_WM);
3777
3778         return 0;
3779 }
3780
3781 /* Note: this affect both ports */
3782 static int sky2_set_coalesce(struct net_device *dev,
3783                              struct ethtool_coalesce *ecmd)
3784 {
3785         struct sky2_port *sky2 = netdev_priv(dev);
3786         struct sky2_hw *hw = sky2->hw;
3787         const u32 tmax = sky2_clk2us(hw, 0x0ffffff);
3788
3789         if (ecmd->tx_coalesce_usecs > tmax ||
3790             ecmd->rx_coalesce_usecs > tmax ||
3791             ecmd->rx_coalesce_usecs_irq > tmax)
3792                 return -EINVAL;
3793
3794         if (ecmd->tx_max_coalesced_frames >= sky2->tx_ring_size-1)
3795                 return -EINVAL;
3796         if (ecmd->rx_max_coalesced_frames > RX_MAX_PENDING)
3797                 return -EINVAL;
3798         if (ecmd->rx_max_coalesced_frames_irq >RX_MAX_PENDING)
3799                 return -EINVAL;
3800
3801         if (ecmd->tx_coalesce_usecs == 0)
3802                 sky2_write8(hw, STAT_TX_TIMER_CTRL, TIM_STOP);
3803         else {
3804                 sky2_write32(hw, STAT_TX_TIMER_INI,
3805                              sky2_us2clk(hw, ecmd->tx_coalesce_usecs));
3806                 sky2_write8(hw, STAT_TX_TIMER_CTRL, TIM_START);
3807         }
3808         sky2_write16(hw, STAT_TX_IDX_TH, ecmd->tx_max_coalesced_frames);
3809
3810         if (ecmd->rx_coalesce_usecs == 0)
3811                 sky2_write8(hw, STAT_LEV_TIMER_CTRL, TIM_STOP);
3812         else {
3813                 sky2_write32(hw, STAT_LEV_TIMER_INI,
3814                              sky2_us2clk(hw, ecmd->rx_coalesce_usecs));
3815                 sky2_write8(hw, STAT_LEV_TIMER_CTRL, TIM_START);
3816         }
3817         sky2_write8(hw, STAT_FIFO_WM, ecmd->rx_max_coalesced_frames);
3818
3819         if (ecmd->rx_coalesce_usecs_irq == 0)
3820                 sky2_write8(hw, STAT_ISR_TIMER_CTRL, TIM_STOP);
3821         else {
3822                 sky2_write32(hw, STAT_ISR_TIMER_INI,
3823                              sky2_us2clk(hw, ecmd->rx_coalesce_usecs_irq));
3824                 sky2_write8(hw, STAT_ISR_TIMER_CTRL, TIM_START);
3825         }
3826         sky2_write8(hw, STAT_FIFO_ISR_WM, ecmd->rx_max_coalesced_frames_irq);
3827         return 0;
3828 }
3829
3830 static void sky2_get_ringparam(struct net_device *dev,
3831                                struct ethtool_ringparam *ering)
3832 {
3833         struct sky2_port *sky2 = netdev_priv(dev);
3834
3835         ering->rx_max_pending = RX_MAX_PENDING;
3836         ering->rx_mini_max_pending = 0;
3837         ering->rx_jumbo_max_pending = 0;
3838         ering->tx_max_pending = TX_MAX_PENDING;
3839
3840         ering->rx_pending = sky2->rx_pending;
3841         ering->rx_mini_pending = 0;
3842         ering->rx_jumbo_pending = 0;
3843         ering->tx_pending = sky2->tx_pending;
3844 }
3845
3846 static int sky2_set_ringparam(struct net_device *dev,
3847                               struct ethtool_ringparam *ering)
3848 {
3849         struct sky2_port *sky2 = netdev_priv(dev);
3850
3851         if (ering->rx_pending > RX_MAX_PENDING ||
3852             ering->rx_pending < 8 ||
3853             ering->tx_pending < TX_MIN_PENDING ||
3854             ering->tx_pending > TX_MAX_PENDING)
3855                 return -EINVAL;
3856
3857         sky2_detach(dev);
3858
3859         sky2->rx_pending = ering->rx_pending;
3860         sky2->tx_pending = ering->tx_pending;
3861         sky2->tx_ring_size = roundup_pow_of_two(sky2->tx_pending+1);
3862
3863         return sky2_reattach(dev);
3864 }
3865
3866 static int sky2_get_regs_len(struct net_device *dev)
3867 {
3868         return 0x4000;
3869 }
3870
3871 static int sky2_reg_access_ok(struct sky2_hw *hw, unsigned int b)
3872 {
3873         /* This complicated switch statement is to make sure and
3874          * only access regions that are unreserved.
3875          * Some blocks are only valid on dual port cards.
3876          */
3877         switch (b) {
3878         /* second port */
3879         case 5:         /* Tx Arbiter 2 */
3880         case 9:         /* RX2 */
3881         case 14 ... 15: /* TX2 */
3882         case 17: case 19: /* Ram Buffer 2 */
3883         case 22 ... 23: /* Tx Ram Buffer 2 */
3884         case 25:        /* Rx MAC Fifo 1 */
3885         case 27:        /* Tx MAC Fifo 2 */
3886         case 31:        /* GPHY 2 */
3887         case 40 ... 47: /* Pattern Ram 2 */
3888         case 52: case 54: /* TCP Segmentation 2 */
3889         case 112 ... 116: /* GMAC 2 */
3890                 return hw->ports > 1;
3891
3892         case 0:         /* Control */
3893         case 2:         /* Mac address */
3894         case 4:         /* Tx Arbiter 1 */
3895         case 7:         /* PCI express reg */
3896         case 8:         /* RX1 */
3897         case 12 ... 13: /* TX1 */
3898         case 16: case 18:/* Rx Ram Buffer 1 */
3899         case 20 ... 21: /* Tx Ram Buffer 1 */
3900         case 24:        /* Rx MAC Fifo 1 */
3901         case 26:        /* Tx MAC Fifo 1 */
3902         case 28 ... 29: /* Descriptor and status unit */
3903         case 30:        /* GPHY 1*/
3904         case 32 ... 39: /* Pattern Ram 1 */
3905         case 48: case 50: /* TCP Segmentation 1 */
3906         case 56 ... 60: /* PCI space */
3907         case 80 ... 84: /* GMAC 1 */
3908                 return 1;
3909
3910         default:
3911                 return 0;
3912         }
3913 }
3914
3915 /*
3916  * Returns copy of control register region
3917  * Note: ethtool_get_regs always provides full size (16k) buffer
3918  */
3919 static void sky2_get_regs(struct net_device *dev, struct ethtool_regs *regs,
3920                           void *p)
3921 {
3922         const struct sky2_port *sky2 = netdev_priv(dev);
3923         const void __iomem *io = sky2->hw->regs;
3924         unsigned int b;
3925
3926         regs->version = 1;
3927
3928         for (b = 0; b < 128; b++) {
3929                 /* skip poisonous diagnostic ram region in block 3 */
3930                 if (b == 3)
3931                         memcpy_fromio(p + 0x10, io + 0x10, 128 - 0x10);
3932                 else if (sky2_reg_access_ok(sky2->hw, b))
3933                         memcpy_fromio(p, io, 128);
3934                 else
3935                         memset(p, 0, 128);
3936
3937                 p += 128;
3938                 io += 128;
3939         }
3940 }
3941
3942 /* In order to do Jumbo packets on these chips, need to turn off the
3943  * transmit store/forward. Therefore checksum offload won't work.
3944  */
3945 static int no_tx_offload(struct net_device *dev)
3946 {
3947         const struct sky2_port *sky2 = netdev_priv(dev);
3948         const struct sky2_hw *hw = sky2->hw;
3949
3950         return dev->mtu > ETH_DATA_LEN && hw->chip_id == CHIP_ID_YUKON_EC_U;
3951 }
3952
3953 static int sky2_set_tx_csum(struct net_device *dev, u32 data)
3954 {
3955         if (data && no_tx_offload(dev))
3956                 return -EINVAL;
3957
3958         return ethtool_op_set_tx_csum(dev, data);
3959 }
3960
3961
3962 static int sky2_set_tso(struct net_device *dev, u32 data)
3963 {
3964         if (data && no_tx_offload(dev))
3965                 return -EINVAL;
3966
3967         return ethtool_op_set_tso(dev, data);
3968 }
3969
3970 static int sky2_get_eeprom_len(struct net_device *dev)
3971 {
3972         struct sky2_port *sky2 = netdev_priv(dev);
3973         struct sky2_hw *hw = sky2->hw;
3974         u16 reg2;
3975
3976         reg2 = sky2_pci_read16(hw, PCI_DEV_REG2);
3977         return 1 << ( ((reg2 & PCI_VPD_ROM_SZ) >> 14) + 8);
3978 }
3979
3980 static int sky2_vpd_wait(const struct sky2_hw *hw, int cap, u16 busy)
3981 {
3982         unsigned long start = jiffies;
3983
3984         while ( (sky2_pci_read16(hw, cap + PCI_VPD_ADDR) & PCI_VPD_ADDR_F) == busy) {
3985                 /* Can take up to 10.6 ms for write */
3986                 if (time_after(jiffies, start + HZ/4)) {
3987                         dev_err(&hw->pdev->dev, PFX "VPD cycle timed out");
3988                         return -ETIMEDOUT;
3989                 }
3990                 mdelay(1);
3991         }
3992
3993         return 0;
3994 }
3995
3996 static int sky2_vpd_read(struct sky2_hw *hw, int cap, void *data,
3997                          u16 offset, size_t length)
3998 {
3999         int rc = 0;
4000
4001         while (length > 0) {
4002                 u32 val;
4003
4004                 sky2_pci_write16(hw, cap + PCI_VPD_ADDR, offset);
4005                 rc = sky2_vpd_wait(hw, cap, 0);
4006                 if (rc)
4007                         break;
4008
4009                 val = sky2_pci_read32(hw, cap + PCI_VPD_DATA);
4010
4011                 memcpy(data, &val, min(sizeof(val), length));
4012                 offset += sizeof(u32);
4013                 data += sizeof(u32);
4014                 length -= sizeof(u32);
4015         }
4016
4017         return rc;
4018 }
4019
4020 static int sky2_vpd_write(struct sky2_hw *hw, int cap, const void *data,
4021                           u16 offset, unsigned int length)
4022 {
4023         unsigned int i;
4024         int rc = 0;
4025
4026         for (i = 0; i < length; i += sizeof(u32)) {
4027                 u32 val = *(u32 *)(data + i);
4028
4029                 sky2_pci_write32(hw, cap + PCI_VPD_DATA, val);
4030                 sky2_pci_write32(hw, cap + PCI_VPD_ADDR, offset | PCI_VPD_ADDR_F);
4031
4032                 rc = sky2_vpd_wait(hw, cap, PCI_VPD_ADDR_F);
4033                 if (rc)
4034                         break;
4035         }
4036         return rc;
4037 }
4038
4039 static int sky2_get_eeprom(struct net_device *dev, struct ethtool_eeprom *eeprom,
4040                            u8 *data)
4041 {
4042         struct sky2_port *sky2 = netdev_priv(dev);
4043         int cap = pci_find_capability(sky2->hw->pdev, PCI_CAP_ID_VPD);
4044
4045         if (!cap)
4046                 return -EINVAL;
4047
4048         eeprom->magic = SKY2_EEPROM_MAGIC;
4049
4050         return sky2_vpd_read(sky2->hw, cap, data, eeprom->offset, eeprom->len);
4051 }
4052
4053 static int sky2_set_eeprom(struct net_device *dev, struct ethtool_eeprom *eeprom,
4054                            u8 *data)
4055 {
4056         struct sky2_port *sky2 = netdev_priv(dev);
4057         int cap = pci_find_capability(sky2->hw->pdev, PCI_CAP_ID_VPD);
4058
4059         if (!cap)
4060                 return -EINVAL;
4061
4062         if (eeprom->magic != SKY2_EEPROM_MAGIC)
4063                 return -EINVAL;
4064
4065         /* Partial writes not supported */
4066         if ((eeprom->offset & 3) || (eeprom->len & 3))
4067                 return -EINVAL;
4068
4069         return sky2_vpd_write(sky2->hw, cap, data, eeprom->offset, eeprom->len);
4070 }
4071
4072
4073 static const struct ethtool_ops sky2_ethtool_ops = {
4074         .get_settings   = sky2_get_settings,
4075         .set_settings   = sky2_set_settings,
4076         .get_drvinfo    = sky2_get_drvinfo,
4077         .get_wol        = sky2_get_wol,
4078         .set_wol        = sky2_set_wol,
4079         .get_msglevel   = sky2_get_msglevel,
4080         .set_msglevel   = sky2_set_msglevel,
4081         .nway_reset     = sky2_nway_reset,
4082         .get_regs_len   = sky2_get_regs_len,
4083         .get_regs       = sky2_get_regs,
4084         .get_link       = ethtool_op_get_link,
4085         .get_eeprom_len = sky2_get_eeprom_len,
4086         .get_eeprom     = sky2_get_eeprom,
4087         .set_eeprom     = sky2_set_eeprom,
4088         .set_sg         = ethtool_op_set_sg,
4089         .set_tx_csum    = sky2_set_tx_csum,
4090         .set_tso        = sky2_set_tso,
4091         .get_rx_csum    = sky2_get_rx_csum,
4092         .set_rx_csum    = sky2_set_rx_csum,
4093         .get_strings    = sky2_get_strings,
4094         .get_coalesce   = sky2_get_coalesce,
4095         .set_coalesce   = sky2_set_coalesce,
4096         .get_ringparam  = sky2_get_ringparam,
4097         .set_ringparam  = sky2_set_ringparam,
4098         .get_pauseparam = sky2_get_pauseparam,
4099         .set_pauseparam = sky2_set_pauseparam,
4100         .phys_id        = sky2_phys_id,
4101         .get_sset_count = sky2_get_sset_count,
4102         .get_ethtool_stats = sky2_get_ethtool_stats,
4103 };
4104
4105 #ifdef CONFIG_SKY2_DEBUG
4106
4107 static struct dentry *sky2_debug;
4108
4109
4110 /*
4111  * Read and parse the first part of Vital Product Data
4112  */
4113 #define VPD_SIZE        128
4114 #define VPD_MAGIC       0x82
4115
4116 static const struct vpd_tag {
4117         char tag[2];
4118         char *label;
4119 } vpd_tags[] = {
4120         { "PN", "Part Number" },
4121         { "EC", "Engineering Level" },
4122         { "MN", "Manufacturer" },
4123         { "SN", "Serial Number" },
4124         { "YA", "Asset Tag" },
4125         { "VL", "First Error Log Message" },
4126         { "VF", "Second Error Log Message" },
4127         { "VB", "Boot Agent ROM Configuration" },
4128         { "VE", "EFI UNDI Configuration" },
4129 };
4130
4131 static void sky2_show_vpd(struct seq_file *seq, struct sky2_hw *hw)
4132 {
4133         size_t vpd_size;
4134         loff_t offs;
4135         u8 len;
4136         unsigned char *buf;
4137         u16 reg2;
4138
4139         reg2 = sky2_pci_read16(hw, PCI_DEV_REG2);
4140         vpd_size = 1 << ( ((reg2 & PCI_VPD_ROM_SZ) >> 14) + 8);
4141
4142         seq_printf(seq, "%s Product Data\n", pci_name(hw->pdev));
4143         buf = kmalloc(vpd_size, GFP_KERNEL);
4144         if (!buf) {
4145                 seq_puts(seq, "no memory!\n");
4146                 return;
4147         }
4148
4149         if (pci_read_vpd(hw->pdev, 0, vpd_size, buf) < 0) {
4150                 seq_puts(seq, "VPD read failed\n");
4151                 goto out;
4152         }
4153
4154         if (buf[0] != VPD_MAGIC) {
4155                 seq_printf(seq, "VPD tag mismatch: %#x\n", buf[0]);
4156                 goto out;
4157         }
4158         len = buf[1];
4159         if (len == 0 || len > vpd_size - 4) {
4160                 seq_printf(seq, "Invalid id length: %d\n", len);
4161                 goto out;
4162         }
4163
4164         seq_printf(seq, "%.*s\n", len, buf + 3);
4165         offs = len + 3;
4166
4167         while (offs < vpd_size - 4) {
4168                 int i;
4169
4170                 if (!memcmp("RW", buf + offs, 2))       /* end marker */
4171                         break;
4172                 len = buf[offs + 2];
4173                 if (offs + len + 3 >= vpd_size)
4174                         break;
4175
4176                 for (i = 0; i < ARRAY_SIZE(vpd_tags); i++) {
4177                         if (!memcmp(vpd_tags[i].tag, buf + offs, 2)) {
4178                                 seq_printf(seq, " %s: %.*s\n",
4179                                            vpd_tags[i].label, len, buf + offs + 3);
4180                                 break;
4181                         }
4182                 }
4183                 offs += len + 3;
4184         }
4185 out:
4186         kfree(buf);
4187 }
4188
4189 static int sky2_debug_show(struct seq_file *seq, void *v)
4190 {
4191         struct net_device *dev = seq->private;
4192         const struct sky2_port *sky2 = netdev_priv(dev);
4193         struct sky2_hw *hw = sky2->hw;
4194         unsigned port = sky2->port;
4195         unsigned idx, last;
4196         int sop;
4197
4198         sky2_show_vpd(seq, hw);
4199
4200         seq_printf(seq, "\nIRQ src=%x mask=%x control=%x\n",
4201                    sky2_read32(hw, B0_ISRC),
4202                    sky2_read32(hw, B0_IMSK),
4203                    sky2_read32(hw, B0_Y2_SP_ICR));
4204
4205         if (!netif_running(dev)) {
4206                 seq_printf(seq, "network not running\n");
4207                 return 0;
4208         }
4209
4210         napi_disable(&hw->napi);
4211         last = sky2_read16(hw, STAT_PUT_IDX);
4212
4213         if (hw->st_idx == last)
4214                 seq_puts(seq, "Status ring (empty)\n");
4215         else {
4216                 seq_puts(seq, "Status ring\n");
4217                 for (idx = hw->st_idx; idx != last && idx < STATUS_RING_SIZE;
4218                      idx = RING_NEXT(idx, STATUS_RING_SIZE)) {
4219                         const struct sky2_status_le *le = hw->st_le + idx;
4220                         seq_printf(seq, "[%d] %#x %d %#x\n",
4221                                    idx, le->opcode, le->length, le->status);
4222                 }
4223                 seq_puts(seq, "\n");
4224         }
4225
4226         seq_printf(seq, "Tx ring pending=%u...%u report=%d done=%d\n",
4227                    sky2->tx_cons, sky2->tx_prod,
4228                    sky2_read16(hw, port == 0 ? STAT_TXA1_RIDX : STAT_TXA2_RIDX),
4229                    sky2_read16(hw, Q_ADDR(txqaddr[port], Q_DONE)));
4230
4231         /* Dump contents of tx ring */
4232         sop = 1;
4233         for (idx = sky2->tx_next; idx != sky2->tx_prod && idx < sky2->tx_ring_size;
4234              idx = RING_NEXT(idx, sky2->tx_ring_size)) {
4235                 const struct sky2_tx_le *le = sky2->tx_le + idx;
4236                 u32 a = le32_to_cpu(le->addr);
4237
4238                 if (sop)
4239                         seq_printf(seq, "%u:", idx);
4240                 sop = 0;
4241
4242                 switch(le->opcode & ~HW_OWNER) {
4243                 case OP_ADDR64:
4244                         seq_printf(seq, " %#x:", a);
4245                         break;
4246                 case OP_LRGLEN:
4247                         seq_printf(seq, " mtu=%d", a);
4248                         break;
4249                 case OP_VLAN:
4250                         seq_printf(seq, " vlan=%d", be16_to_cpu(le->length));
4251                         break;
4252                 case OP_TCPLISW:
4253                         seq_printf(seq, " csum=%#x", a);
4254                         break;
4255                 case OP_LARGESEND:
4256                         seq_printf(seq, " tso=%#x(%d)", a, le16_to_cpu(le->length));
4257                         break;
4258                 case OP_PACKET:
4259                         seq_printf(seq, " %#x(%d)", a, le16_to_cpu(le->length));
4260                         break;
4261                 case OP_BUFFER:
4262                         seq_printf(seq, " frag=%#x(%d)", a, le16_to_cpu(le->length));
4263                         break;
4264                 default:
4265                         seq_printf(seq, " op=%#x,%#x(%d)", le->opcode,
4266                                    a, le16_to_cpu(le->length));
4267                 }
4268
4269                 if (le->ctrl & EOP) {
4270                         seq_putc(seq, '\n');
4271                         sop = 1;
4272                 }
4273         }
4274
4275         seq_printf(seq, "\nRx ring hw get=%d put=%d last=%d\n",
4276                    sky2_read16(hw, Y2_QADDR(rxqaddr[port], PREF_UNIT_GET_IDX)),
4277                    sky2_read16(hw, Y2_QADDR(rxqaddr[port], PREF_UNIT_PUT_IDX)),
4278                    sky2_read16(hw, Y2_QADDR(rxqaddr[port], PREF_UNIT_LAST_IDX)));
4279
4280         sky2_read32(hw, B0_Y2_SP_LISR);
4281         napi_enable(&hw->napi);
4282         return 0;
4283 }
4284
4285 static int sky2_debug_open(struct inode *inode, struct file *file)
4286 {
4287         return single_open(file, sky2_debug_show, inode->i_private);
4288 }
4289
4290 static const struct file_operations sky2_debug_fops = {
4291         .owner          = THIS_MODULE,
4292         .open           = sky2_debug_open,
4293         .read           = seq_read,
4294         .llseek         = seq_lseek,
4295         .release        = single_release,
4296 };
4297
4298 /*
4299  * Use network device events to create/remove/rename
4300  * debugfs file entries
4301  */
4302 static int sky2_device_event(struct notifier_block *unused,
4303                              unsigned long event, void *ptr)
4304 {
4305         struct net_device *dev = ptr;
4306         struct sky2_port *sky2 = netdev_priv(dev);
4307
4308         if (dev->netdev_ops->ndo_open != sky2_up || !sky2_debug)
4309                 return NOTIFY_DONE;
4310
4311         switch(event) {
4312         case NETDEV_CHANGENAME:
4313                 if (sky2->debugfs) {
4314                         sky2->debugfs = debugfs_rename(sky2_debug, sky2->debugfs,
4315                                                        sky2_debug, dev->name);
4316                 }
4317                 break;
4318
4319         case NETDEV_GOING_DOWN:
4320                 if (sky2->debugfs) {
4321                         printk(KERN_DEBUG PFX "%s: remove debugfs\n",
4322                                dev->name);
4323                         debugfs_remove(sky2->debugfs);
4324                         sky2->debugfs = NULL;
4325                 }
4326                 break;
4327
4328         case NETDEV_UP:
4329                 sky2->debugfs = debugfs_create_file(dev->name, S_IRUGO,
4330                                                     sky2_debug, dev,
4331                                                     &sky2_debug_fops);
4332                 if (IS_ERR(sky2->debugfs))
4333                         sky2->debugfs = NULL;
4334         }
4335
4336         return NOTIFY_DONE;
4337 }
4338
4339 static struct notifier_block sky2_notifier = {
4340         .notifier_call = sky2_device_event,
4341 };
4342
4343
4344 static __init void sky2_debug_init(void)
4345 {
4346         struct dentry *ent;
4347
4348         ent = debugfs_create_dir("sky2", NULL);
4349         if (!ent || IS_ERR(ent))
4350                 return;
4351
4352         sky2_debug = ent;
4353         register_netdevice_notifier(&sky2_notifier);
4354 }
4355
4356 static __exit void sky2_debug_cleanup(void)
4357 {
4358         if (sky2_debug) {
4359                 unregister_netdevice_notifier(&sky2_notifier);
4360                 debugfs_remove(sky2_debug);
4361                 sky2_debug = NULL;
4362         }
4363 }
4364
4365 #else
4366 #define sky2_debug_init()
4367 #define sky2_debug_cleanup()
4368 #endif
4369
4370 /* Two copies of network device operations to handle special case of
4371    not allowing netpoll on second port */
4372 static const struct net_device_ops sky2_netdev_ops[2] = {
4373   {
4374         .ndo_open               = sky2_up,
4375         .ndo_stop               = sky2_down,
4376         .ndo_start_xmit         = sky2_xmit_frame,
4377         .ndo_do_ioctl           = sky2_ioctl,
4378         .ndo_validate_addr      = eth_validate_addr,
4379         .ndo_set_mac_address    = sky2_set_mac_address,
4380         .ndo_set_multicast_list = sky2_set_multicast,
4381         .ndo_change_mtu         = sky2_change_mtu,
4382         .ndo_tx_timeout         = sky2_tx_timeout,
4383 #ifdef SKY2_VLAN_TAG_USED
4384         .ndo_vlan_rx_register   = sky2_vlan_rx_register,
4385 #endif
4386 #ifdef CONFIG_NET_POLL_CONTROLLER
4387         .ndo_poll_controller    = sky2_netpoll,
4388 #endif
4389   },
4390   {
4391         .ndo_open               = sky2_up,
4392         .ndo_stop               = sky2_down,
4393         .ndo_start_xmit         = sky2_xmit_frame,
4394         .ndo_do_ioctl           = sky2_ioctl,
4395         .ndo_validate_addr      = eth_validate_addr,
4396         .ndo_set_mac_address    = sky2_set_mac_address,
4397         .ndo_set_multicast_list = sky2_set_multicast,
4398         .ndo_change_mtu         = sky2_change_mtu,
4399         .ndo_tx_timeout         = sky2_tx_timeout,
4400 #ifdef SKY2_VLAN_TAG_USED
4401         .ndo_vlan_rx_register   = sky2_vlan_rx_register,
4402 #endif
4403   },
4404 };
4405
4406 /* Initialize network device */
4407 static __devinit struct net_device *sky2_init_netdev(struct sky2_hw *hw,
4408                                                      unsigned port,
4409                                                      int highmem, int wol)
4410 {
4411         struct sky2_port *sky2;
4412         struct net_device *dev = alloc_etherdev(sizeof(*sky2));
4413
4414         if (!dev) {
4415                 dev_err(&hw->pdev->dev, "etherdev alloc failed\n");
4416                 return NULL;
4417         }
4418
4419         SET_NETDEV_DEV(dev, &hw->pdev->dev);
4420         dev->irq = hw->pdev->irq;
4421         SET_ETHTOOL_OPS(dev, &sky2_ethtool_ops);
4422         dev->watchdog_timeo = TX_WATCHDOG;
4423         dev->netdev_ops = &sky2_netdev_ops[port];
4424
4425         sky2 = netdev_priv(dev);
4426         sky2->netdev = dev;
4427         sky2->hw = hw;
4428         sky2->msg_enable = netif_msg_init(debug, default_msg);
4429
4430         /* Auto speed and flow control */
4431         sky2->flags = SKY2_FLAG_AUTO_SPEED | SKY2_FLAG_AUTO_PAUSE;
4432         if (hw->chip_id != CHIP_ID_YUKON_XL)
4433                 sky2->flags |= SKY2_FLAG_RX_CHECKSUM;
4434
4435         sky2->flow_mode = FC_BOTH;
4436
4437         sky2->duplex = -1;
4438         sky2->speed = -1;
4439         sky2->advertising = sky2_supported_modes(hw);
4440         sky2->wol = wol;
4441
4442         spin_lock_init(&sky2->phy_lock);
4443
4444         sky2->tx_pending = TX_DEF_PENDING;
4445         sky2->tx_ring_size = roundup_pow_of_two(TX_DEF_PENDING+1);
4446         sky2->rx_pending = RX_DEF_PENDING;
4447
4448         hw->dev[port] = dev;
4449
4450         sky2->port = port;
4451
4452         dev->features |= NETIF_F_TSO | NETIF_F_IP_CSUM | NETIF_F_SG;
4453         if (highmem)
4454                 dev->features |= NETIF_F_HIGHDMA;
4455
4456 #ifdef SKY2_VLAN_TAG_USED
4457         /* The workaround for FE+ status conflicts with VLAN tag detection. */
4458         if (!(sky2->hw->chip_id == CHIP_ID_YUKON_FE_P &&
4459               sky2->hw->chip_rev == CHIP_REV_YU_FE2_A0)) {
4460                 dev->features |= NETIF_F_HW_VLAN_TX | NETIF_F_HW_VLAN_RX;
4461         }
4462 #endif
4463
4464         /* read the mac address */
4465         memcpy_fromio(dev->dev_addr, hw->regs + B2_MAC_1 + port * 8, ETH_ALEN);
4466         memcpy(dev->perm_addr, dev->dev_addr, dev->addr_len);
4467
4468         return dev;
4469 }
4470
4471 static void __devinit sky2_show_addr(struct net_device *dev)
4472 {
4473         const struct sky2_port *sky2 = netdev_priv(dev);
4474
4475         if (netif_msg_probe(sky2))
4476                 printk(KERN_INFO PFX "%s: addr %pM\n",
4477                        dev->name, dev->dev_addr);
4478 }
4479
4480 /* Handle software interrupt used during MSI test */
4481 static irqreturn_t __devinit sky2_test_intr(int irq, void *dev_id)
4482 {
4483         struct sky2_hw *hw = dev_id;
4484         u32 status = sky2_read32(hw, B0_Y2_SP_ISRC2);
4485
4486         if (status == 0)
4487                 return IRQ_NONE;
4488
4489         if (status & Y2_IS_IRQ_SW) {
4490                 hw->flags |= SKY2_HW_USE_MSI;
4491                 wake_up(&hw->msi_wait);
4492                 sky2_write8(hw, B0_CTST, CS_CL_SW_IRQ);
4493         }
4494         sky2_write32(hw, B0_Y2_SP_ICR, 2);
4495
4496         return IRQ_HANDLED;
4497 }
4498
4499 /* Test interrupt path by forcing a a software IRQ */
4500 static int __devinit sky2_test_msi(struct sky2_hw *hw)
4501 {
4502         struct pci_dev *pdev = hw->pdev;
4503         int err;
4504
4505         init_waitqueue_head (&hw->msi_wait);
4506
4507         sky2_write32(hw, B0_IMSK, Y2_IS_IRQ_SW);
4508
4509         err = request_irq(pdev->irq, sky2_test_intr, 0, DRV_NAME, hw);
4510         if (err) {
4511                 dev_err(&pdev->dev, "cannot assign irq %d\n", pdev->irq);
4512                 return err;
4513         }
4514
4515         sky2_write8(hw, B0_CTST, CS_ST_SW_IRQ);
4516         sky2_read8(hw, B0_CTST);
4517
4518         wait_event_timeout(hw->msi_wait, (hw->flags & SKY2_HW_USE_MSI), HZ/10);
4519
4520         if (!(hw->flags & SKY2_HW_USE_MSI)) {
4521                 /* MSI test failed, go back to INTx mode */
4522                 dev_info(&pdev->dev, "No interrupt generated using MSI, "
4523                          "switching to INTx mode.\n");
4524
4525                 err = -EOPNOTSUPP;
4526                 sky2_write8(hw, B0_CTST, CS_CL_SW_IRQ);
4527         }
4528
4529         sky2_write32(hw, B0_IMSK, 0);
4530         sky2_read32(hw, B0_IMSK);
4531
4532         free_irq(pdev->irq, hw);
4533
4534         return err;
4535 }
4536
4537 /* This driver supports yukon2 chipset only */
4538 static const char *sky2_name(u8 chipid, char *buf, int sz)
4539 {
4540         const char *name[] = {
4541                 "XL",           /* 0xb3 */
4542                 "EC Ultra",     /* 0xb4 */
4543                 "Extreme",      /* 0xb5 */
4544                 "EC",           /* 0xb6 */
4545                 "FE",           /* 0xb7 */
4546                 "FE+",          /* 0xb8 */
4547                 "Supreme",      /* 0xb9 */
4548                 "UL 2",         /* 0xba */
4549                 "Unknown",      /* 0xbb */
4550                 "Optima",       /* 0xbc */
4551         };
4552
4553         if (chipid >= CHIP_ID_YUKON_XL && chipid <= CHIP_ID_YUKON_OPT)
4554                 strncpy(buf, name[chipid - CHIP_ID_YUKON_XL], sz);
4555         else
4556                 snprintf(buf, sz, "(chip %#x)", chipid);
4557         return buf;
4558 }
4559
4560 static int __devinit sky2_probe(struct pci_dev *pdev,
4561                                 const struct pci_device_id *ent)
4562 {
4563         struct net_device *dev;
4564         struct sky2_hw *hw;
4565         int err, using_dac = 0, wol_default;
4566         u32 reg;
4567         char buf1[16];
4568
4569         err = pci_enable_device(pdev);
4570         if (err) {
4571                 dev_err(&pdev->dev, "cannot enable PCI device\n");
4572                 goto err_out;
4573         }
4574
4575         /* Get configuration information
4576          * Note: only regular PCI config access once to test for HW issues
4577          *       other PCI access through shared memory for speed and to
4578          *       avoid MMCONFIG problems.
4579          */
4580         err = pci_read_config_dword(pdev, PCI_DEV_REG2, &reg);
4581         if (err) {
4582                 dev_err(&pdev->dev, "PCI read config failed\n");
4583                 goto err_out;
4584         }
4585
4586         if (~reg == 0) {
4587                 dev_err(&pdev->dev, "PCI configuration read error\n");
4588                 goto err_out;
4589         }
4590
4591         err = pci_request_regions(pdev, DRV_NAME);
4592         if (err) {
4593                 dev_err(&pdev->dev, "cannot obtain PCI resources\n");
4594                 goto err_out_disable;
4595         }
4596
4597         pci_set_master(pdev);
4598
4599         if (sizeof(dma_addr_t) > sizeof(u32) &&
4600             !(err = pci_set_dma_mask(pdev, DMA_BIT_MASK(64)))) {
4601                 using_dac = 1;
4602                 err = pci_set_consistent_dma_mask(pdev, DMA_BIT_MASK(64));
4603                 if (err < 0) {
4604                         dev_err(&pdev->dev, "unable to obtain 64 bit DMA "
4605                                 "for consistent allocations\n");
4606                         goto err_out_free_regions;
4607                 }
4608         } else {
4609                 err = pci_set_dma_mask(pdev, DMA_BIT_MASK(32));
4610                 if (err) {
4611                         dev_err(&pdev->dev, "no usable DMA configuration\n");
4612                         goto err_out_free_regions;
4613                 }
4614         }
4615
4616
4617 #ifdef __BIG_ENDIAN
4618         /* The sk98lin vendor driver uses hardware byte swapping but
4619          * this driver uses software swapping.
4620          */
4621         reg &= ~PCI_REV_DESC;
4622         err = pci_write_config_dword(pdev,PCI_DEV_REG2, reg);
4623         if (err) {
4624                 dev_err(&pdev->dev, "PCI write config failed\n");
4625                 goto err_out_free_regions;
4626         }
4627 #endif
4628
4629         wol_default = device_may_wakeup(&pdev->dev) ? WAKE_MAGIC : 0;
4630
4631         err = -ENOMEM;
4632
4633         hw = kzalloc(sizeof(*hw) + strlen(DRV_NAME "@pci:")
4634                      + strlen(pci_name(pdev)) + 1, GFP_KERNEL);
4635         if (!hw) {
4636                 dev_err(&pdev->dev, "cannot allocate hardware struct\n");
4637                 goto err_out_free_regions;
4638         }
4639
4640         hw->pdev = pdev;
4641         sprintf(hw->irq_name, DRV_NAME "@pci:%s", pci_name(pdev));
4642
4643         hw->regs = ioremap_nocache(pci_resource_start(pdev, 0), 0x4000);
4644         if (!hw->regs) {
4645                 dev_err(&pdev->dev, "cannot map device registers\n");
4646                 goto err_out_free_hw;
4647         }
4648
4649         /* ring for status responses */
4650         hw->st_le = pci_alloc_consistent(pdev, STATUS_LE_BYTES, &hw->st_dma);
4651         if (!hw->st_le)
4652                 goto err_out_iounmap;
4653
4654         err = sky2_init(hw);
4655         if (err)
4656                 goto err_out_iounmap;
4657
4658         dev_info(&pdev->dev, "Yukon-2 %s chip revision %d\n",
4659                  sky2_name(hw->chip_id, buf1, sizeof(buf1)), hw->chip_rev);
4660
4661         sky2_reset(hw);
4662
4663         dev = sky2_init_netdev(hw, 0, using_dac, wol_default);
4664         if (!dev) {
4665                 err = -ENOMEM;
4666                 goto err_out_free_pci;
4667         }
4668
4669         if (!disable_msi && pci_enable_msi(pdev) == 0) {
4670                 err = sky2_test_msi(hw);
4671                 if (err == -EOPNOTSUPP)
4672                         pci_disable_msi(pdev);
4673                 else if (err)
4674                         goto err_out_free_netdev;
4675         }
4676
4677         err = register_netdev(dev);
4678         if (err) {
4679                 dev_err(&pdev->dev, "cannot register net device\n");
4680                 goto err_out_free_netdev;
4681         }
4682
4683         netif_carrier_off(dev);
4684
4685         netif_napi_add(dev, &hw->napi, sky2_poll, NAPI_WEIGHT);
4686
4687         err = request_irq(pdev->irq, sky2_intr,
4688                           (hw->flags & SKY2_HW_USE_MSI) ? 0 : IRQF_SHARED,
4689                           hw->irq_name, hw);
4690         if (err) {
4691                 dev_err(&pdev->dev, "cannot assign irq %d\n", pdev->irq);
4692                 goto err_out_unregister;
4693         }
4694         sky2_write32(hw, B0_IMSK, Y2_IS_BASE);
4695         napi_enable(&hw->napi);
4696
4697         sky2_show_addr(dev);
4698
4699         if (hw->ports > 1) {
4700                 struct net_device *dev1;
4701
4702                 err = -ENOMEM;
4703                 dev1 = sky2_init_netdev(hw, 1, using_dac, wol_default);
4704                 if (dev1 && (err = register_netdev(dev1)) == 0)
4705                         sky2_show_addr(dev1);
4706                 else {
4707                         dev_warn(&pdev->dev,
4708                                  "register of second port failed (%d)\n", err);
4709                         hw->dev[1] = NULL;
4710                         hw->ports = 1;
4711                         if (dev1)
4712                                 free_netdev(dev1);
4713                 }
4714         }
4715
4716         setup_timer(&hw->watchdog_timer, sky2_watchdog, (unsigned long) hw);
4717         INIT_WORK(&hw->restart_work, sky2_restart);
4718
4719         pci_set_drvdata(pdev, hw);
4720         pdev->d3_delay = 150;
4721
4722         return 0;
4723
4724 err_out_unregister:
4725         if (hw->flags & SKY2_HW_USE_MSI)
4726                 pci_disable_msi(pdev);
4727         unregister_netdev(dev);
4728 err_out_free_netdev:
4729         free_netdev(dev);
4730 err_out_free_pci:
4731         sky2_write8(hw, B0_CTST, CS_RST_SET);
4732         pci_free_consistent(pdev, STATUS_LE_BYTES, hw->st_le, hw->st_dma);
4733 err_out_iounmap:
4734         iounmap(hw->regs);
4735 err_out_free_hw:
4736         kfree(hw);
4737 err_out_free_regions:
4738         pci_release_regions(pdev);
4739 err_out_disable:
4740         pci_disable_device(pdev);
4741 err_out:
4742         pci_set_drvdata(pdev, NULL);
4743         return err;
4744 }
4745
4746 static void __devexit sky2_remove(struct pci_dev *pdev)
4747 {
4748         struct sky2_hw *hw = pci_get_drvdata(pdev);
4749         int i;
4750
4751         if (!hw)
4752                 return;
4753
4754         del_timer_sync(&hw->watchdog_timer);
4755         cancel_work_sync(&hw->restart_work);
4756
4757         for (i = hw->ports-1; i >= 0; --i)
4758                 unregister_netdev(hw->dev[i]);
4759
4760         sky2_write32(hw, B0_IMSK, 0);
4761
4762         sky2_power_aux(hw);
4763
4764         sky2_write8(hw, B0_CTST, CS_RST_SET);
4765         sky2_read8(hw, B0_CTST);
4766
4767         free_irq(pdev->irq, hw);
4768         if (hw->flags & SKY2_HW_USE_MSI)
4769                 pci_disable_msi(pdev);
4770         pci_free_consistent(pdev, STATUS_LE_BYTES, hw->st_le, hw->st_dma);
4771         pci_release_regions(pdev);
4772         pci_disable_device(pdev);
4773
4774         for (i = hw->ports-1; i >= 0; --i)
4775                 free_netdev(hw->dev[i]);
4776
4777         iounmap(hw->regs);
4778         kfree(hw);
4779
4780         pci_set_drvdata(pdev, NULL);
4781 }
4782
4783 #ifdef CONFIG_PM
4784 static int sky2_suspend(struct pci_dev *pdev, pm_message_t state)
4785 {
4786         struct sky2_hw *hw = pci_get_drvdata(pdev);
4787         int i, wol = 0;
4788
4789         if (!hw)
4790                 return 0;
4791
4792         del_timer_sync(&hw->watchdog_timer);
4793         cancel_work_sync(&hw->restart_work);
4794
4795         rtnl_lock();
4796         for (i = 0; i < hw->ports; i++) {
4797                 struct net_device *dev = hw->dev[i];
4798                 struct sky2_port *sky2 = netdev_priv(dev);
4799
4800                 sky2_detach(dev);
4801
4802                 if (sky2->wol)
4803                         sky2_wol_init(sky2);
4804
4805                 wol |= sky2->wol;
4806         }
4807
4808         sky2_write32(hw, B0_IMSK, 0);
4809         napi_disable(&hw->napi);
4810         sky2_power_aux(hw);
4811         rtnl_unlock();
4812
4813         pci_save_state(pdev);
4814         pci_enable_wake(pdev, pci_choose_state(pdev, state), wol);
4815         pci_set_power_state(pdev, pci_choose_state(pdev, state));
4816
4817         return 0;
4818 }
4819
4820 static int sky2_resume(struct pci_dev *pdev)
4821 {
4822         struct sky2_hw *hw = pci_get_drvdata(pdev);
4823         int i, err;
4824
4825         if (!hw)
4826                 return 0;
4827
4828         err = pci_set_power_state(pdev, PCI_D0);
4829         if (err)
4830                 goto out;
4831
4832         err = pci_restore_state(pdev);
4833         if (err)
4834                 goto out;
4835
4836         pci_enable_wake(pdev, PCI_D0, 0);
4837
4838         /* Re-enable all clocks */
4839         if (hw->chip_id == CHIP_ID_YUKON_EX ||
4840             hw->chip_id == CHIP_ID_YUKON_EC_U ||
4841             hw->chip_id == CHIP_ID_YUKON_FE_P)
4842                 sky2_pci_write32(hw, PCI_DEV_REG3, 0);
4843
4844         sky2_reset(hw);
4845         sky2_write32(hw, B0_IMSK, Y2_IS_BASE);
4846         napi_enable(&hw->napi);
4847
4848         rtnl_lock();
4849         for (i = 0; i < hw->ports; i++) {
4850                 err = sky2_reattach(hw->dev[i]);
4851                 if (err)
4852                         goto out;
4853         }
4854         rtnl_unlock();
4855
4856         return 0;
4857 out:
4858         rtnl_unlock();
4859
4860         dev_err(&pdev->dev, "resume failed (%d)\n", err);
4861         pci_disable_device(pdev);
4862         return err;
4863 }
4864 #endif
4865
4866 static void sky2_shutdown(struct pci_dev *pdev)
4867 {
4868         struct sky2_hw *hw = pci_get_drvdata(pdev);
4869         int i, wol = 0;
4870
4871         if (!hw)
4872                 return;
4873
4874         rtnl_lock();
4875         del_timer_sync(&hw->watchdog_timer);
4876
4877         for (i = 0; i < hw->ports; i++) {
4878                 struct net_device *dev = hw->dev[i];
4879                 struct sky2_port *sky2 = netdev_priv(dev);
4880
4881                 if (sky2->wol) {
4882                         wol = 1;
4883                         sky2_wol_init(sky2);
4884                 }
4885         }
4886
4887         if (wol)
4888                 sky2_power_aux(hw);
4889         rtnl_unlock();
4890
4891         pci_enable_wake(pdev, PCI_D3hot, wol);
4892         pci_enable_wake(pdev, PCI_D3cold, wol);
4893
4894         pci_disable_device(pdev);
4895         pci_set_power_state(pdev, PCI_D3hot);
4896 }
4897
4898 static struct pci_driver sky2_driver = {
4899         .name = DRV_NAME,
4900         .id_table = sky2_id_table,
4901         .probe = sky2_probe,
4902         .remove = __devexit_p(sky2_remove),
4903 #ifdef CONFIG_PM
4904         .suspend = sky2_suspend,
4905         .resume = sky2_resume,
4906 #endif
4907         .shutdown = sky2_shutdown,
4908 };
4909
4910 static int __init sky2_init_module(void)
4911 {
4912         pr_info(PFX "driver version " DRV_VERSION "\n");
4913
4914         sky2_debug_init();
4915         return pci_register_driver(&sky2_driver);
4916 }
4917
4918 static void __exit sky2_cleanup_module(void)
4919 {
4920         pci_unregister_driver(&sky2_driver);
4921         sky2_debug_cleanup();
4922 }
4923
4924 module_init(sky2_init_module);
4925 module_exit(sky2_cleanup_module);
4926
4927 MODULE_DESCRIPTION("Marvell Yukon 2 Gigabit Ethernet driver");
4928 MODULE_AUTHOR("Stephen Hemminger <shemminger@linux-foundation.org>");
4929 MODULE_LICENSE("GPL");
4930 MODULE_VERSION(DRV_VERSION);