pcnet_cs: add cis of PreMax PE-200 ethernet pcmcia card
[linux-2.6.git] / drivers / net / sky2.c
1 /*
2  * New driver for Marvell Yukon 2 chipset.
3  * Based on earlier sk98lin, and skge driver.
4  *
5  * This driver intentionally does not support all the features
6  * of the original driver such as link fail-over and link management because
7  * those should be done at higher levels.
8  *
9  * Copyright (C) 2005 Stephen Hemminger <shemminger@osdl.org>
10  *
11  * This program is free software; you can redistribute it and/or modify
12  * it under the terms of the GNU General Public License as published by
13  * the Free Software Foundation; either version 2 of the License.
14  *
15  * This program is distributed in the hope that it will be useful,
16  * but WITHOUT ANY WARRANTY; without even the implied warranty of
17  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE. See the
18  * GNU General Public License for more details.
19  *
20  * You should have received a copy of the GNU General Public License
21  * along with this program; if not, write to the Free Software
22  * Foundation, Inc., 675 Mass Ave, Cambridge, MA 02139, USA.
23  */
24
25 #include <linux/crc32.h>
26 #include <linux/kernel.h>
27 #include <linux/module.h>
28 #include <linux/netdevice.h>
29 #include <linux/dma-mapping.h>
30 #include <linux/etherdevice.h>
31 #include <linux/ethtool.h>
32 #include <linux/pci.h>
33 #include <linux/ip.h>
34 #include <net/ip.h>
35 #include <linux/tcp.h>
36 #include <linux/in.h>
37 #include <linux/delay.h>
38 #include <linux/workqueue.h>
39 #include <linux/if_vlan.h>
40 #include <linux/prefetch.h>
41 #include <linux/debugfs.h>
42 #include <linux/mii.h>
43
44 #include <asm/irq.h>
45
46 #if defined(CONFIG_VLAN_8021Q) || defined(CONFIG_VLAN_8021Q_MODULE)
47 #define SKY2_VLAN_TAG_USED 1
48 #endif
49
50 #include "sky2.h"
51
52 #define DRV_NAME                "sky2"
53 #define DRV_VERSION             "1.25"
54 #define PFX                     DRV_NAME " "
55
56 /*
57  * The Yukon II chipset takes 64 bit command blocks (called list elements)
58  * that are organized into three (receive, transmit, status) different rings
59  * similar to Tigon3.
60  */
61
62 #define RX_LE_SIZE              1024
63 #define RX_LE_BYTES             (RX_LE_SIZE*sizeof(struct sky2_rx_le))
64 #define RX_MAX_PENDING          (RX_LE_SIZE/6 - 2)
65 #define RX_DEF_PENDING          RX_MAX_PENDING
66
67 /* This is the worst case number of transmit list elements for a single skb:
68    VLAN:GSO + CKSUM + Data + skb_frags * DMA */
69 #define MAX_SKB_TX_LE   (2 + (sizeof(dma_addr_t)/sizeof(u32))*(MAX_SKB_FRAGS+1))
70 #define TX_MIN_PENDING          (MAX_SKB_TX_LE+1)
71 #define TX_MAX_PENDING          4096
72 #define TX_DEF_PENDING          127
73
74 #define STATUS_RING_SIZE        2048    /* 2 ports * (TX + 2*RX) */
75 #define STATUS_LE_BYTES         (STATUS_RING_SIZE*sizeof(struct sky2_status_le))
76 #define TX_WATCHDOG             (5 * HZ)
77 #define NAPI_WEIGHT             64
78 #define PHY_RETRIES             1000
79
80 #define SKY2_EEPROM_MAGIC       0x9955aabb
81
82
83 #define RING_NEXT(x,s)  (((x)+1) & ((s)-1))
84
85 static const u32 default_msg =
86     NETIF_MSG_DRV | NETIF_MSG_PROBE | NETIF_MSG_LINK
87     | NETIF_MSG_TIMER | NETIF_MSG_TX_ERR | NETIF_MSG_RX_ERR
88     | NETIF_MSG_IFUP | NETIF_MSG_IFDOWN;
89
90 static int debug = -1;          /* defaults above */
91 module_param(debug, int, 0);
92 MODULE_PARM_DESC(debug, "Debug level (0=none,...,16=all)");
93
94 static int copybreak __read_mostly = 128;
95 module_param(copybreak, int, 0);
96 MODULE_PARM_DESC(copybreak, "Receive copy threshold");
97
98 static int disable_msi = 0;
99 module_param(disable_msi, int, 0);
100 MODULE_PARM_DESC(disable_msi, "Disable Message Signaled Interrupt (MSI)");
101
102 static DEFINE_PCI_DEVICE_TABLE(sky2_id_table) = {
103         { PCI_DEVICE(PCI_VENDOR_ID_SYSKONNECT, 0x9000) }, /* SK-9Sxx */
104         { PCI_DEVICE(PCI_VENDOR_ID_SYSKONNECT, 0x9E00) }, /* SK-9Exx */
105         { PCI_DEVICE(PCI_VENDOR_ID_DLINK, 0x4b00) },    /* DGE-560T */
106         { PCI_DEVICE(PCI_VENDOR_ID_DLINK, 0x4001) },    /* DGE-550SX */
107         { PCI_DEVICE(PCI_VENDOR_ID_DLINK, 0x4B02) },    /* DGE-560SX */
108         { PCI_DEVICE(PCI_VENDOR_ID_DLINK, 0x4B03) },    /* DGE-550T */
109         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4340) }, /* 88E8021 */
110         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4341) }, /* 88E8022 */
111         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4342) }, /* 88E8061 */
112         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4343) }, /* 88E8062 */
113         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4344) }, /* 88E8021 */
114         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4345) }, /* 88E8022 */
115         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4346) }, /* 88E8061 */
116         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4347) }, /* 88E8062 */
117         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4350) }, /* 88E8035 */
118         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4351) }, /* 88E8036 */
119         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4352) }, /* 88E8038 */
120         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4353) }, /* 88E8039 */
121         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4354) }, /* 88E8040 */
122         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4355) }, /* 88E8040T */
123         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4356) }, /* 88EC033 */
124         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4357) }, /* 88E8042 */
125         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x435A) }, /* 88E8048 */
126         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4360) }, /* 88E8052 */
127         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4361) }, /* 88E8050 */
128         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4362) }, /* 88E8053 */
129         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4363) }, /* 88E8055 */
130         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4364) }, /* 88E8056 */
131         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4365) }, /* 88E8070 */
132         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4366) }, /* 88EC036 */
133         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4367) }, /* 88EC032 */
134         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4368) }, /* 88EC034 */
135         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4369) }, /* 88EC042 */
136         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x436A) }, /* 88E8058 */
137         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x436B) }, /* 88E8071 */
138         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x436C) }, /* 88E8072 */
139         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x436D) }, /* 88E8055 */
140         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4370) }, /* 88E8075 */
141         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4380) }, /* 88E8057 */
142         { 0 }
143 };
144
145 MODULE_DEVICE_TABLE(pci, sky2_id_table);
146
147 /* Avoid conditionals by using array */
148 static const unsigned txqaddr[] = { Q_XA1, Q_XA2 };
149 static const unsigned rxqaddr[] = { Q_R1, Q_R2 };
150 static const u32 portirq_msk[] = { Y2_IS_PORT_1, Y2_IS_PORT_2 };
151
152 static void sky2_set_multicast(struct net_device *dev);
153
154 /* Access to PHY via serial interconnect */
155 static int gm_phy_write(struct sky2_hw *hw, unsigned port, u16 reg, u16 val)
156 {
157         int i;
158
159         gma_write16(hw, port, GM_SMI_DATA, val);
160         gma_write16(hw, port, GM_SMI_CTRL,
161                     GM_SMI_CT_PHY_AD(PHY_ADDR_MARV) | GM_SMI_CT_REG_AD(reg));
162
163         for (i = 0; i < PHY_RETRIES; i++) {
164                 u16 ctrl = gma_read16(hw, port, GM_SMI_CTRL);
165                 if (ctrl == 0xffff)
166                         goto io_error;
167
168                 if (!(ctrl & GM_SMI_CT_BUSY))
169                         return 0;
170
171                 udelay(10);
172         }
173
174         dev_warn(&hw->pdev->dev,"%s: phy write timeout\n", hw->dev[port]->name);
175         return -ETIMEDOUT;
176
177 io_error:
178         dev_err(&hw->pdev->dev, "%s: phy I/O error\n", hw->dev[port]->name);
179         return -EIO;
180 }
181
182 static int __gm_phy_read(struct sky2_hw *hw, unsigned port, u16 reg, u16 *val)
183 {
184         int i;
185
186         gma_write16(hw, port, GM_SMI_CTRL, GM_SMI_CT_PHY_AD(PHY_ADDR_MARV)
187                     | GM_SMI_CT_REG_AD(reg) | GM_SMI_CT_OP_RD);
188
189         for (i = 0; i < PHY_RETRIES; i++) {
190                 u16 ctrl = gma_read16(hw, port, GM_SMI_CTRL);
191                 if (ctrl == 0xffff)
192                         goto io_error;
193
194                 if (ctrl & GM_SMI_CT_RD_VAL) {
195                         *val = gma_read16(hw, port, GM_SMI_DATA);
196                         return 0;
197                 }
198
199                 udelay(10);
200         }
201
202         dev_warn(&hw->pdev->dev, "%s: phy read timeout\n", hw->dev[port]->name);
203         return -ETIMEDOUT;
204 io_error:
205         dev_err(&hw->pdev->dev, "%s: phy I/O error\n", hw->dev[port]->name);
206         return -EIO;
207 }
208
209 static inline u16 gm_phy_read(struct sky2_hw *hw, unsigned port, u16 reg)
210 {
211         u16 v;
212         __gm_phy_read(hw, port, reg, &v);
213         return v;
214 }
215
216
217 static void sky2_power_on(struct sky2_hw *hw)
218 {
219         /* switch power to VCC (WA for VAUX problem) */
220         sky2_write8(hw, B0_POWER_CTRL,
221                     PC_VAUX_ENA | PC_VCC_ENA | PC_VAUX_OFF | PC_VCC_ON);
222
223         /* disable Core Clock Division, */
224         sky2_write32(hw, B2_Y2_CLK_CTRL, Y2_CLK_DIV_DIS);
225
226         if (hw->chip_id == CHIP_ID_YUKON_XL && hw->chip_rev > 1)
227                 /* enable bits are inverted */
228                 sky2_write8(hw, B2_Y2_CLK_GATE,
229                             Y2_PCI_CLK_LNK1_DIS | Y2_COR_CLK_LNK1_DIS |
230                             Y2_CLK_GAT_LNK1_DIS | Y2_PCI_CLK_LNK2_DIS |
231                             Y2_COR_CLK_LNK2_DIS | Y2_CLK_GAT_LNK2_DIS);
232         else
233                 sky2_write8(hw, B2_Y2_CLK_GATE, 0);
234
235         if (hw->flags & SKY2_HW_ADV_POWER_CTL) {
236                 u32 reg;
237
238                 sky2_pci_write32(hw, PCI_DEV_REG3, 0);
239
240                 reg = sky2_pci_read32(hw, PCI_DEV_REG4);
241                 /* set all bits to 0 except bits 15..12 and 8 */
242                 reg &= P_ASPM_CONTROL_MSK;
243                 sky2_pci_write32(hw, PCI_DEV_REG4, reg);
244
245                 reg = sky2_pci_read32(hw, PCI_DEV_REG5);
246                 /* set all bits to 0 except bits 28 & 27 */
247                 reg &= P_CTL_TIM_VMAIN_AV_MSK;
248                 sky2_pci_write32(hw, PCI_DEV_REG5, reg);
249
250                 sky2_pci_write32(hw, PCI_CFG_REG_1, 0);
251
252                 /* Enable workaround for dev 4.107 on Yukon-Ultra & Extreme */
253                 reg = sky2_read32(hw, B2_GP_IO);
254                 reg |= GLB_GPIO_STAT_RACE_DIS;
255                 sky2_write32(hw, B2_GP_IO, reg);
256
257                 sky2_read32(hw, B2_GP_IO);
258         }
259
260         /* Turn on "driver loaded" LED */
261         sky2_write16(hw, B0_CTST, Y2_LED_STAT_ON);
262 }
263
264 static void sky2_power_aux(struct sky2_hw *hw)
265 {
266         if (hw->chip_id == CHIP_ID_YUKON_XL && hw->chip_rev > 1)
267                 sky2_write8(hw, B2_Y2_CLK_GATE, 0);
268         else
269                 /* enable bits are inverted */
270                 sky2_write8(hw, B2_Y2_CLK_GATE,
271                             Y2_PCI_CLK_LNK1_DIS | Y2_COR_CLK_LNK1_DIS |
272                             Y2_CLK_GAT_LNK1_DIS | Y2_PCI_CLK_LNK2_DIS |
273                             Y2_COR_CLK_LNK2_DIS | Y2_CLK_GAT_LNK2_DIS);
274
275         /* switch power to VAUX if supported and PME from D3cold */
276         if ( (sky2_read32(hw, B0_CTST) & Y2_VAUX_AVAIL) &&
277              pci_pme_capable(hw->pdev, PCI_D3cold))
278                 sky2_write8(hw, B0_POWER_CTRL,
279                             (PC_VAUX_ENA | PC_VCC_ENA |
280                              PC_VAUX_ON | PC_VCC_OFF));
281
282         /* turn off "driver loaded LED" */
283         sky2_write16(hw, B0_CTST, Y2_LED_STAT_OFF);
284 }
285
286 static void sky2_gmac_reset(struct sky2_hw *hw, unsigned port)
287 {
288         u16 reg;
289
290         /* disable all GMAC IRQ's */
291         sky2_write8(hw, SK_REG(port, GMAC_IRQ_MSK), 0);
292
293         gma_write16(hw, port, GM_MC_ADDR_H1, 0);        /* clear MC hash */
294         gma_write16(hw, port, GM_MC_ADDR_H2, 0);
295         gma_write16(hw, port, GM_MC_ADDR_H3, 0);
296         gma_write16(hw, port, GM_MC_ADDR_H4, 0);
297
298         reg = gma_read16(hw, port, GM_RX_CTRL);
299         reg |= GM_RXCR_UCF_ENA | GM_RXCR_MCF_ENA;
300         gma_write16(hw, port, GM_RX_CTRL, reg);
301 }
302
303 /* flow control to advertise bits */
304 static const u16 copper_fc_adv[] = {
305         [FC_NONE]       = 0,
306         [FC_TX]         = PHY_M_AN_ASP,
307         [FC_RX]         = PHY_M_AN_PC,
308         [FC_BOTH]       = PHY_M_AN_PC | PHY_M_AN_ASP,
309 };
310
311 /* flow control to advertise bits when using 1000BaseX */
312 static const u16 fiber_fc_adv[] = {
313         [FC_NONE] = PHY_M_P_NO_PAUSE_X,
314         [FC_TX]   = PHY_M_P_ASYM_MD_X,
315         [FC_RX]   = PHY_M_P_SYM_MD_X,
316         [FC_BOTH] = PHY_M_P_BOTH_MD_X,
317 };
318
319 /* flow control to GMA disable bits */
320 static const u16 gm_fc_disable[] = {
321         [FC_NONE] = GM_GPCR_FC_RX_DIS | GM_GPCR_FC_TX_DIS,
322         [FC_TX]   = GM_GPCR_FC_RX_DIS,
323         [FC_RX]   = GM_GPCR_FC_TX_DIS,
324         [FC_BOTH] = 0,
325 };
326
327
328 static void sky2_phy_init(struct sky2_hw *hw, unsigned port)
329 {
330         struct sky2_port *sky2 = netdev_priv(hw->dev[port]);
331         u16 ctrl, ct1000, adv, pg, ledctrl, ledover, reg;
332
333         if ( (sky2->flags & SKY2_FLAG_AUTO_SPEED) &&
334             !(hw->flags & SKY2_HW_NEWER_PHY)) {
335                 u16 ectrl = gm_phy_read(hw, port, PHY_MARV_EXT_CTRL);
336
337                 ectrl &= ~(PHY_M_EC_M_DSC_MSK | PHY_M_EC_S_DSC_MSK |
338                            PHY_M_EC_MAC_S_MSK);
339                 ectrl |= PHY_M_EC_MAC_S(MAC_TX_CLK_25_MHZ);
340
341                 /* on PHY 88E1040 Rev.D0 (and newer) downshift control changed */
342                 if (hw->chip_id == CHIP_ID_YUKON_EC)
343                         /* set downshift counter to 3x and enable downshift */
344                         ectrl |= PHY_M_EC_DSC_2(2) | PHY_M_EC_DOWN_S_ENA;
345                 else
346                         /* set master & slave downshift counter to 1x */
347                         ectrl |= PHY_M_EC_M_DSC(0) | PHY_M_EC_S_DSC(1);
348
349                 gm_phy_write(hw, port, PHY_MARV_EXT_CTRL, ectrl);
350         }
351
352         ctrl = gm_phy_read(hw, port, PHY_MARV_PHY_CTRL);
353         if (sky2_is_copper(hw)) {
354                 if (!(hw->flags & SKY2_HW_GIGABIT)) {
355                         /* enable automatic crossover */
356                         ctrl |= PHY_M_PC_MDI_XMODE(PHY_M_PC_ENA_AUTO) >> 1;
357
358                         if (hw->chip_id == CHIP_ID_YUKON_FE_P &&
359                             hw->chip_rev == CHIP_REV_YU_FE2_A0) {
360                                 u16 spec;
361
362                                 /* Enable Class A driver for FE+ A0 */
363                                 spec = gm_phy_read(hw, port, PHY_MARV_FE_SPEC_2);
364                                 spec |= PHY_M_FESC_SEL_CL_A;
365                                 gm_phy_write(hw, port, PHY_MARV_FE_SPEC_2, spec);
366                         }
367                 } else {
368                         /* disable energy detect */
369                         ctrl &= ~PHY_M_PC_EN_DET_MSK;
370
371                         /* enable automatic crossover */
372                         ctrl |= PHY_M_PC_MDI_XMODE(PHY_M_PC_ENA_AUTO);
373
374                         /* downshift on PHY 88E1112 and 88E1149 is changed */
375                         if ( (sky2->flags & SKY2_FLAG_AUTO_SPEED)
376                             && (hw->flags & SKY2_HW_NEWER_PHY)) {
377                                 /* set downshift counter to 3x and enable downshift */
378                                 ctrl &= ~PHY_M_PC_DSC_MSK;
379                                 ctrl |= PHY_M_PC_DSC(2) | PHY_M_PC_DOWN_S_ENA;
380                         }
381                 }
382         } else {
383                 /* workaround for deviation #4.88 (CRC errors) */
384                 /* disable Automatic Crossover */
385
386                 ctrl &= ~PHY_M_PC_MDIX_MSK;
387         }
388
389         gm_phy_write(hw, port, PHY_MARV_PHY_CTRL, ctrl);
390
391         /* special setup for PHY 88E1112 Fiber */
392         if (hw->chip_id == CHIP_ID_YUKON_XL && (hw->flags & SKY2_HW_FIBRE_PHY)) {
393                 pg = gm_phy_read(hw, port, PHY_MARV_EXT_ADR);
394
395                 /* Fiber: select 1000BASE-X only mode MAC Specific Ctrl Reg. */
396                 gm_phy_write(hw, port, PHY_MARV_EXT_ADR, 2);
397                 ctrl = gm_phy_read(hw, port, PHY_MARV_PHY_CTRL);
398                 ctrl &= ~PHY_M_MAC_MD_MSK;
399                 ctrl |= PHY_M_MAC_MODE_SEL(PHY_M_MAC_MD_1000BX);
400                 gm_phy_write(hw, port, PHY_MARV_PHY_CTRL, ctrl);
401
402                 if (hw->pmd_type  == 'P') {
403                         /* select page 1 to access Fiber registers */
404                         gm_phy_write(hw, port, PHY_MARV_EXT_ADR, 1);
405
406                         /* for SFP-module set SIGDET polarity to low */
407                         ctrl = gm_phy_read(hw, port, PHY_MARV_PHY_CTRL);
408                         ctrl |= PHY_M_FIB_SIGD_POL;
409                         gm_phy_write(hw, port, PHY_MARV_PHY_CTRL, ctrl);
410                 }
411
412                 gm_phy_write(hw, port, PHY_MARV_EXT_ADR, pg);
413         }
414
415         ctrl = PHY_CT_RESET;
416         ct1000 = 0;
417         adv = PHY_AN_CSMA;
418         reg = 0;
419
420         if (sky2->flags & SKY2_FLAG_AUTO_SPEED) {
421                 if (sky2_is_copper(hw)) {
422                         if (sky2->advertising & ADVERTISED_1000baseT_Full)
423                                 ct1000 |= PHY_M_1000C_AFD;
424                         if (sky2->advertising & ADVERTISED_1000baseT_Half)
425                                 ct1000 |= PHY_M_1000C_AHD;
426                         if (sky2->advertising & ADVERTISED_100baseT_Full)
427                                 adv |= PHY_M_AN_100_FD;
428                         if (sky2->advertising & ADVERTISED_100baseT_Half)
429                                 adv |= PHY_M_AN_100_HD;
430                         if (sky2->advertising & ADVERTISED_10baseT_Full)
431                                 adv |= PHY_M_AN_10_FD;
432                         if (sky2->advertising & ADVERTISED_10baseT_Half)
433                                 adv |= PHY_M_AN_10_HD;
434
435                 } else {        /* special defines for FIBER (88E1040S only) */
436                         if (sky2->advertising & ADVERTISED_1000baseT_Full)
437                                 adv |= PHY_M_AN_1000X_AFD;
438                         if (sky2->advertising & ADVERTISED_1000baseT_Half)
439                                 adv |= PHY_M_AN_1000X_AHD;
440                 }
441
442                 /* Restart Auto-negotiation */
443                 ctrl |= PHY_CT_ANE | PHY_CT_RE_CFG;
444         } else {
445                 /* forced speed/duplex settings */
446                 ct1000 = PHY_M_1000C_MSE;
447
448                 /* Disable auto update for duplex flow control and duplex */
449                 reg |= GM_GPCR_AU_DUP_DIS | GM_GPCR_AU_SPD_DIS;
450
451                 switch (sky2->speed) {
452                 case SPEED_1000:
453                         ctrl |= PHY_CT_SP1000;
454                         reg |= GM_GPCR_SPEED_1000;
455                         break;
456                 case SPEED_100:
457                         ctrl |= PHY_CT_SP100;
458                         reg |= GM_GPCR_SPEED_100;
459                         break;
460                 }
461
462                 if (sky2->duplex == DUPLEX_FULL) {
463                         reg |= GM_GPCR_DUP_FULL;
464                         ctrl |= PHY_CT_DUP_MD;
465                 } else if (sky2->speed < SPEED_1000)
466                         sky2->flow_mode = FC_NONE;
467         }
468
469         if (sky2->flags & SKY2_FLAG_AUTO_PAUSE) {
470                 if (sky2_is_copper(hw))
471                         adv |= copper_fc_adv[sky2->flow_mode];
472                 else
473                         adv |= fiber_fc_adv[sky2->flow_mode];
474         } else {
475                 reg |= GM_GPCR_AU_FCT_DIS;
476                 reg |= gm_fc_disable[sky2->flow_mode];
477
478                 /* Forward pause packets to GMAC? */
479                 if (sky2->flow_mode & FC_RX)
480                         sky2_write8(hw, SK_REG(port, GMAC_CTRL), GMC_PAUSE_ON);
481                 else
482                         sky2_write8(hw, SK_REG(port, GMAC_CTRL), GMC_PAUSE_OFF);
483         }
484
485         gma_write16(hw, port, GM_GP_CTRL, reg);
486
487         if (hw->flags & SKY2_HW_GIGABIT)
488                 gm_phy_write(hw, port, PHY_MARV_1000T_CTRL, ct1000);
489
490         gm_phy_write(hw, port, PHY_MARV_AUNE_ADV, adv);
491         gm_phy_write(hw, port, PHY_MARV_CTRL, ctrl);
492
493         /* Setup Phy LED's */
494         ledctrl = PHY_M_LED_PULS_DUR(PULS_170MS);
495         ledover = 0;
496
497         switch (hw->chip_id) {
498         case CHIP_ID_YUKON_FE:
499                 /* on 88E3082 these bits are at 11..9 (shifted left) */
500                 ledctrl |= PHY_M_LED_BLINK_RT(BLINK_84MS) << 1;
501
502                 ctrl = gm_phy_read(hw, port, PHY_MARV_FE_LED_PAR);
503
504                 /* delete ACT LED control bits */
505                 ctrl &= ~PHY_M_FELP_LED1_MSK;
506                 /* change ACT LED control to blink mode */
507                 ctrl |= PHY_M_FELP_LED1_CTRL(LED_PAR_CTRL_ACT_BL);
508                 gm_phy_write(hw, port, PHY_MARV_FE_LED_PAR, ctrl);
509                 break;
510
511         case CHIP_ID_YUKON_FE_P:
512                 /* Enable Link Partner Next Page */
513                 ctrl = gm_phy_read(hw, port, PHY_MARV_PHY_CTRL);
514                 ctrl |= PHY_M_PC_ENA_LIP_NP;
515
516                 /* disable Energy Detect and enable scrambler */
517                 ctrl &= ~(PHY_M_PC_ENA_ENE_DT | PHY_M_PC_DIS_SCRAMB);
518                 gm_phy_write(hw, port, PHY_MARV_PHY_CTRL, ctrl);
519
520                 /* set LED2 -> ACT, LED1 -> LINK, LED0 -> SPEED */
521                 ctrl = PHY_M_FELP_LED2_CTRL(LED_PAR_CTRL_ACT_BL) |
522                         PHY_M_FELP_LED1_CTRL(LED_PAR_CTRL_LINK) |
523                         PHY_M_FELP_LED0_CTRL(LED_PAR_CTRL_SPEED);
524
525                 gm_phy_write(hw, port, PHY_MARV_FE_LED_PAR, ctrl);
526                 break;
527
528         case CHIP_ID_YUKON_XL:
529                 pg = gm_phy_read(hw, port, PHY_MARV_EXT_ADR);
530
531                 /* select page 3 to access LED control register */
532                 gm_phy_write(hw, port, PHY_MARV_EXT_ADR, 3);
533
534                 /* set LED Function Control register */
535                 gm_phy_write(hw, port, PHY_MARV_PHY_CTRL,
536                              (PHY_M_LEDC_LOS_CTRL(1) |  /* LINK/ACT */
537                               PHY_M_LEDC_INIT_CTRL(7) | /* 10 Mbps */
538                               PHY_M_LEDC_STA1_CTRL(7) | /* 100 Mbps */
539                               PHY_M_LEDC_STA0_CTRL(7)));        /* 1000 Mbps */
540
541                 /* set Polarity Control register */
542                 gm_phy_write(hw, port, PHY_MARV_PHY_STAT,
543                              (PHY_M_POLC_LS1_P_MIX(4) |
544                               PHY_M_POLC_IS0_P_MIX(4) |
545                               PHY_M_POLC_LOS_CTRL(2) |
546                               PHY_M_POLC_INIT_CTRL(2) |
547                               PHY_M_POLC_STA1_CTRL(2) |
548                               PHY_M_POLC_STA0_CTRL(2)));
549
550                 /* restore page register */
551                 gm_phy_write(hw, port, PHY_MARV_EXT_ADR, pg);
552                 break;
553
554         case CHIP_ID_YUKON_EC_U:
555         case CHIP_ID_YUKON_EX:
556         case CHIP_ID_YUKON_SUPR:
557                 pg = gm_phy_read(hw, port, PHY_MARV_EXT_ADR);
558
559                 /* select page 3 to access LED control register */
560                 gm_phy_write(hw, port, PHY_MARV_EXT_ADR, 3);
561
562                 /* set LED Function Control register */
563                 gm_phy_write(hw, port, PHY_MARV_PHY_CTRL,
564                              (PHY_M_LEDC_LOS_CTRL(1) |  /* LINK/ACT */
565                               PHY_M_LEDC_INIT_CTRL(8) | /* 10 Mbps */
566                               PHY_M_LEDC_STA1_CTRL(7) | /* 100 Mbps */
567                               PHY_M_LEDC_STA0_CTRL(7)));/* 1000 Mbps */
568
569                 /* set Blink Rate in LED Timer Control Register */
570                 gm_phy_write(hw, port, PHY_MARV_INT_MASK,
571                              ledctrl | PHY_M_LED_BLINK_RT(BLINK_84MS));
572                 /* restore page register */
573                 gm_phy_write(hw, port, PHY_MARV_EXT_ADR, pg);
574                 break;
575
576         default:
577                 /* set Tx LED (LED_TX) to blink mode on Rx OR Tx activity */
578                 ledctrl |= PHY_M_LED_BLINK_RT(BLINK_84MS) | PHY_M_LEDC_TX_CTRL;
579
580                 /* turn off the Rx LED (LED_RX) */
581                 ledover |= PHY_M_LED_MO_RX(MO_LED_OFF);
582         }
583
584         if (hw->chip_id == CHIP_ID_YUKON_EC_U || hw->chip_id == CHIP_ID_YUKON_UL_2) {
585                 /* apply fixes in PHY AFE */
586                 gm_phy_write(hw, port, PHY_MARV_EXT_ADR, 255);
587
588                 /* increase differential signal amplitude in 10BASE-T */
589                 gm_phy_write(hw, port, 0x18, 0xaa99);
590                 gm_phy_write(hw, port, 0x17, 0x2011);
591
592                 if (hw->chip_id == CHIP_ID_YUKON_EC_U) {
593                         /* fix for IEEE A/B Symmetry failure in 1000BASE-T */
594                         gm_phy_write(hw, port, 0x18, 0xa204);
595                         gm_phy_write(hw, port, 0x17, 0x2002);
596                 }
597
598                 /* set page register to 0 */
599                 gm_phy_write(hw, port, PHY_MARV_EXT_ADR, 0);
600         } else if (hw->chip_id == CHIP_ID_YUKON_FE_P &&
601                    hw->chip_rev == CHIP_REV_YU_FE2_A0) {
602                 /* apply workaround for integrated resistors calibration */
603                 gm_phy_write(hw, port, PHY_MARV_PAGE_ADDR, 17);
604                 gm_phy_write(hw, port, PHY_MARV_PAGE_DATA, 0x3f60);
605         } else if (hw->chip_id != CHIP_ID_YUKON_EX &&
606                    hw->chip_id < CHIP_ID_YUKON_SUPR) {
607                 /* no effect on Yukon-XL */
608                 gm_phy_write(hw, port, PHY_MARV_LED_CTRL, ledctrl);
609
610                 if ( !(sky2->flags & SKY2_FLAG_AUTO_SPEED)
611                      || sky2->speed == SPEED_100) {
612                         /* turn on 100 Mbps LED (LED_LINK100) */
613                         ledover |= PHY_M_LED_MO_100(MO_LED_ON);
614                 }
615
616                 if (ledover)
617                         gm_phy_write(hw, port, PHY_MARV_LED_OVER, ledover);
618
619         }
620
621         /* Enable phy interrupt on auto-negotiation complete (or link up) */
622         if (sky2->flags & SKY2_FLAG_AUTO_SPEED)
623                 gm_phy_write(hw, port, PHY_MARV_INT_MASK, PHY_M_IS_AN_COMPL);
624         else
625                 gm_phy_write(hw, port, PHY_MARV_INT_MASK, PHY_M_DEF_MSK);
626 }
627
628 static const u32 phy_power[] = { PCI_Y2_PHY1_POWD, PCI_Y2_PHY2_POWD };
629 static const u32 coma_mode[] = { PCI_Y2_PHY1_COMA, PCI_Y2_PHY2_COMA };
630
631 static void sky2_phy_power_up(struct sky2_hw *hw, unsigned port)
632 {
633         u32 reg1;
634
635         sky2_write8(hw, B2_TST_CTRL1, TST_CFG_WRITE_ON);
636         reg1 = sky2_pci_read32(hw, PCI_DEV_REG1);
637         reg1 &= ~phy_power[port];
638
639         if (hw->chip_id == CHIP_ID_YUKON_XL && hw->chip_rev > 1)
640                 reg1 |= coma_mode[port];
641
642         sky2_pci_write32(hw, PCI_DEV_REG1, reg1);
643         sky2_write8(hw, B2_TST_CTRL1, TST_CFG_WRITE_OFF);
644         sky2_pci_read32(hw, PCI_DEV_REG1);
645
646         if (hw->chip_id == CHIP_ID_YUKON_FE)
647                 gm_phy_write(hw, port, PHY_MARV_CTRL, PHY_CT_ANE);
648         else if (hw->flags & SKY2_HW_ADV_POWER_CTL)
649                 sky2_write8(hw, SK_REG(port, GPHY_CTRL), GPC_RST_CLR);
650 }
651
652 static void sky2_phy_power_down(struct sky2_hw *hw, unsigned port)
653 {
654         u32 reg1;
655         u16 ctrl;
656
657         /* release GPHY Control reset */
658         sky2_write8(hw, SK_REG(port, GPHY_CTRL), GPC_RST_CLR);
659
660         /* release GMAC reset */
661         sky2_write8(hw, SK_REG(port, GMAC_CTRL), GMC_RST_CLR);
662
663         if (hw->flags & SKY2_HW_NEWER_PHY) {
664                 /* select page 2 to access MAC control register */
665                 gm_phy_write(hw, port, PHY_MARV_EXT_ADR, 2);
666
667                 ctrl = gm_phy_read(hw, port, PHY_MARV_PHY_CTRL);
668                 /* allow GMII Power Down */
669                 ctrl &= ~PHY_M_MAC_GMIF_PUP;
670                 gm_phy_write(hw, port, PHY_MARV_PHY_CTRL, ctrl);
671
672                 /* set page register back to 0 */
673                 gm_phy_write(hw, port, PHY_MARV_EXT_ADR, 0);
674         }
675
676         /* setup General Purpose Control Register */
677         gma_write16(hw, port, GM_GP_CTRL,
678                     GM_GPCR_FL_PASS | GM_GPCR_SPEED_100 |
679                     GM_GPCR_AU_DUP_DIS | GM_GPCR_AU_FCT_DIS |
680                     GM_GPCR_AU_SPD_DIS);
681
682         if (hw->chip_id != CHIP_ID_YUKON_EC) {
683                 if (hw->chip_id == CHIP_ID_YUKON_EC_U) {
684                         /* select page 2 to access MAC control register */
685                         gm_phy_write(hw, port, PHY_MARV_EXT_ADR, 2);
686
687                         ctrl = gm_phy_read(hw, port, PHY_MARV_PHY_CTRL);
688                         /* enable Power Down */
689                         ctrl |= PHY_M_PC_POW_D_ENA;
690                         gm_phy_write(hw, port, PHY_MARV_PHY_CTRL, ctrl);
691
692                         /* set page register back to 0 */
693                         gm_phy_write(hw, port, PHY_MARV_EXT_ADR, 0);
694                 }
695
696                 /* set IEEE compatible Power Down Mode (dev. #4.99) */
697                 gm_phy_write(hw, port, PHY_MARV_CTRL, PHY_CT_PDOWN);
698         }
699
700         sky2_write8(hw, B2_TST_CTRL1, TST_CFG_WRITE_ON);
701         reg1 = sky2_pci_read32(hw, PCI_DEV_REG1);
702         reg1 |= phy_power[port];                /* set PHY to PowerDown/COMA Mode */
703         sky2_pci_write32(hw, PCI_DEV_REG1, reg1);
704         sky2_write8(hw, B2_TST_CTRL1, TST_CFG_WRITE_OFF);
705 }
706
707 /* Force a renegotiation */
708 static void sky2_phy_reinit(struct sky2_port *sky2)
709 {
710         spin_lock_bh(&sky2->phy_lock);
711         sky2_phy_init(sky2->hw, sky2->port);
712         spin_unlock_bh(&sky2->phy_lock);
713 }
714
715 /* Put device in state to listen for Wake On Lan */
716 static void sky2_wol_init(struct sky2_port *sky2)
717 {
718         struct sky2_hw *hw = sky2->hw;
719         unsigned port = sky2->port;
720         enum flow_control save_mode;
721         u16 ctrl;
722         u32 reg1;
723
724         /* Bring hardware out of reset */
725         sky2_write16(hw, B0_CTST, CS_RST_CLR);
726         sky2_write16(hw, SK_REG(port, GMAC_LINK_CTRL), GMLC_RST_CLR);
727
728         sky2_write8(hw, SK_REG(port, GPHY_CTRL), GPC_RST_CLR);
729         sky2_write8(hw, SK_REG(port, GMAC_CTRL), GMC_RST_CLR);
730
731         /* Force to 10/100
732          * sky2_reset will re-enable on resume
733          */
734         save_mode = sky2->flow_mode;
735         ctrl = sky2->advertising;
736
737         sky2->advertising &= ~(ADVERTISED_1000baseT_Half|ADVERTISED_1000baseT_Full);
738         sky2->flow_mode = FC_NONE;
739
740         spin_lock_bh(&sky2->phy_lock);
741         sky2_phy_power_up(hw, port);
742         sky2_phy_init(hw, port);
743         spin_unlock_bh(&sky2->phy_lock);
744
745         sky2->flow_mode = save_mode;
746         sky2->advertising = ctrl;
747
748         /* Set GMAC to no flow control and auto update for speed/duplex */
749         gma_write16(hw, port, GM_GP_CTRL,
750                     GM_GPCR_FC_TX_DIS|GM_GPCR_TX_ENA|GM_GPCR_RX_ENA|
751                     GM_GPCR_DUP_FULL|GM_GPCR_FC_RX_DIS|GM_GPCR_AU_FCT_DIS);
752
753         /* Set WOL address */
754         memcpy_toio(hw->regs + WOL_REGS(port, WOL_MAC_ADDR),
755                     sky2->netdev->dev_addr, ETH_ALEN);
756
757         /* Turn on appropriate WOL control bits */
758         sky2_write16(hw, WOL_REGS(port, WOL_CTRL_STAT), WOL_CTL_CLEAR_RESULT);
759         ctrl = 0;
760         if (sky2->wol & WAKE_PHY)
761                 ctrl |= WOL_CTL_ENA_PME_ON_LINK_CHG|WOL_CTL_ENA_LINK_CHG_UNIT;
762         else
763                 ctrl |= WOL_CTL_DIS_PME_ON_LINK_CHG|WOL_CTL_DIS_LINK_CHG_UNIT;
764
765         if (sky2->wol & WAKE_MAGIC)
766                 ctrl |= WOL_CTL_ENA_PME_ON_MAGIC_PKT|WOL_CTL_ENA_MAGIC_PKT_UNIT;
767         else
768                 ctrl |= WOL_CTL_DIS_PME_ON_MAGIC_PKT|WOL_CTL_DIS_MAGIC_PKT_UNIT;
769
770         ctrl |= WOL_CTL_DIS_PME_ON_PATTERN|WOL_CTL_DIS_PATTERN_UNIT;
771         sky2_write16(hw, WOL_REGS(port, WOL_CTRL_STAT), ctrl);
772
773         /* Turn on legacy PCI-Express PME mode */
774         reg1 = sky2_pci_read32(hw, PCI_DEV_REG1);
775         reg1 |= PCI_Y2_PME_LEGACY;
776         sky2_pci_write32(hw, PCI_DEV_REG1, reg1);
777
778         /* block receiver */
779         sky2_write8(hw, SK_REG(port, RX_GMF_CTRL_T), GMF_RST_SET);
780
781 }
782
783 static void sky2_set_tx_stfwd(struct sky2_hw *hw, unsigned port)
784 {
785         struct net_device *dev = hw->dev[port];
786
787         if ( (hw->chip_id == CHIP_ID_YUKON_EX &&
788               hw->chip_rev != CHIP_REV_YU_EX_A0) ||
789              hw->chip_id == CHIP_ID_YUKON_FE_P ||
790              hw->chip_id == CHIP_ID_YUKON_SUPR) {
791                 /* Yukon-Extreme B0 and further Extreme devices */
792                 /* enable Store & Forward mode for TX */
793
794                 if (dev->mtu <= ETH_DATA_LEN)
795                         sky2_write32(hw, SK_REG(port, TX_GMF_CTRL_T),
796                                      TX_JUMBO_DIS | TX_STFW_ENA);
797
798                 else
799                         sky2_write32(hw, SK_REG(port, TX_GMF_CTRL_T),
800                                      TX_JUMBO_ENA| TX_STFW_ENA);
801         } else {
802                 if (dev->mtu <= ETH_DATA_LEN)
803                         sky2_write32(hw, SK_REG(port, TX_GMF_CTRL_T), TX_STFW_ENA);
804                 else {
805                         /* set Tx GMAC FIFO Almost Empty Threshold */
806                         sky2_write32(hw, SK_REG(port, TX_GMF_AE_THR),
807                                      (ECU_JUMBO_WM << 16) | ECU_AE_THR);
808
809                         sky2_write32(hw, SK_REG(port, TX_GMF_CTRL_T), TX_STFW_DIS);
810
811                         /* Can't do offload because of lack of store/forward */
812                         dev->features &= ~(NETIF_F_TSO | NETIF_F_SG | NETIF_F_ALL_CSUM);
813                 }
814         }
815 }
816
817 static void sky2_mac_init(struct sky2_hw *hw, unsigned port)
818 {
819         struct sky2_port *sky2 = netdev_priv(hw->dev[port]);
820         u16 reg;
821         u32 rx_reg;
822         int i;
823         const u8 *addr = hw->dev[port]->dev_addr;
824
825         sky2_write8(hw, SK_REG(port, GPHY_CTRL), GPC_RST_SET);
826         sky2_write8(hw, SK_REG(port, GPHY_CTRL), GPC_RST_CLR);
827
828         sky2_write8(hw, SK_REG(port, GMAC_CTRL), GMC_RST_CLR);
829
830         if (hw->chip_id == CHIP_ID_YUKON_XL && hw->chip_rev == 0 && port == 1) {
831                 /* WA DEV_472 -- looks like crossed wires on port 2 */
832                 /* clear GMAC 1 Control reset */
833                 sky2_write8(hw, SK_REG(0, GMAC_CTRL), GMC_RST_CLR);
834                 do {
835                         sky2_write8(hw, SK_REG(1, GMAC_CTRL), GMC_RST_SET);
836                         sky2_write8(hw, SK_REG(1, GMAC_CTRL), GMC_RST_CLR);
837                 } while (gm_phy_read(hw, 1, PHY_MARV_ID0) != PHY_MARV_ID0_VAL ||
838                          gm_phy_read(hw, 1, PHY_MARV_ID1) != PHY_MARV_ID1_Y2 ||
839                          gm_phy_read(hw, 1, PHY_MARV_INT_MASK) != 0);
840         }
841
842         sky2_read16(hw, SK_REG(port, GMAC_IRQ_SRC));
843
844         /* Enable Transmit FIFO Underrun */
845         sky2_write8(hw, SK_REG(port, GMAC_IRQ_MSK), GMAC_DEF_MSK);
846
847         spin_lock_bh(&sky2->phy_lock);
848         sky2_phy_power_up(hw, port);
849         sky2_phy_init(hw, port);
850         spin_unlock_bh(&sky2->phy_lock);
851
852         /* MIB clear */
853         reg = gma_read16(hw, port, GM_PHY_ADDR);
854         gma_write16(hw, port, GM_PHY_ADDR, reg | GM_PAR_MIB_CLR);
855
856         for (i = GM_MIB_CNT_BASE; i <= GM_MIB_CNT_END; i += 4)
857                 gma_read16(hw, port, i);
858         gma_write16(hw, port, GM_PHY_ADDR, reg);
859
860         /* transmit control */
861         gma_write16(hw, port, GM_TX_CTRL, TX_COL_THR(TX_COL_DEF));
862
863         /* receive control reg: unicast + multicast + no FCS  */
864         gma_write16(hw, port, GM_RX_CTRL,
865                     GM_RXCR_UCF_ENA | GM_RXCR_CRC_DIS | GM_RXCR_MCF_ENA);
866
867         /* transmit flow control */
868         gma_write16(hw, port, GM_TX_FLOW_CTRL, 0xffff);
869
870         /* transmit parameter */
871         gma_write16(hw, port, GM_TX_PARAM,
872                     TX_JAM_LEN_VAL(TX_JAM_LEN_DEF) |
873                     TX_JAM_IPG_VAL(TX_JAM_IPG_DEF) |
874                     TX_IPG_JAM_DATA(TX_IPG_JAM_DEF) |
875                     TX_BACK_OFF_LIM(TX_BOF_LIM_DEF));
876
877         /* serial mode register */
878         reg = DATA_BLIND_VAL(DATA_BLIND_DEF) |
879                 GM_SMOD_VLAN_ENA | IPG_DATA_VAL(IPG_DATA_DEF);
880
881         if (hw->dev[port]->mtu > ETH_DATA_LEN)
882                 reg |= GM_SMOD_JUMBO_ENA;
883
884         gma_write16(hw, port, GM_SERIAL_MODE, reg);
885
886         /* virtual address for data */
887         gma_set_addr(hw, port, GM_SRC_ADDR_2L, addr);
888
889         /* physical address: used for pause frames */
890         gma_set_addr(hw, port, GM_SRC_ADDR_1L, addr);
891
892         /* ignore counter overflows */
893         gma_write16(hw, port, GM_TX_IRQ_MSK, 0);
894         gma_write16(hw, port, GM_RX_IRQ_MSK, 0);
895         gma_write16(hw, port, GM_TR_IRQ_MSK, 0);
896
897         /* Configure Rx MAC FIFO */
898         sky2_write8(hw, SK_REG(port, RX_GMF_CTRL_T), GMF_RST_CLR);
899         rx_reg = GMF_OPER_ON | GMF_RX_F_FL_ON;
900         if (hw->chip_id == CHIP_ID_YUKON_EX ||
901             hw->chip_id == CHIP_ID_YUKON_FE_P)
902                 rx_reg |= GMF_RX_OVER_ON;
903
904         sky2_write32(hw, SK_REG(port, RX_GMF_CTRL_T), rx_reg);
905
906         if (hw->chip_id == CHIP_ID_YUKON_XL) {
907                 /* Hardware errata - clear flush mask */
908                 sky2_write16(hw, SK_REG(port, RX_GMF_FL_MSK), 0);
909         } else {
910                 /* Flush Rx MAC FIFO on any flow control or error */
911                 sky2_write16(hw, SK_REG(port, RX_GMF_FL_MSK), GMR_FS_ANY_ERR);
912         }
913
914         /* Set threshold to 0xa (64 bytes) + 1 to workaround pause bug  */
915         reg = RX_GMF_FL_THR_DEF + 1;
916         /* Another magic mystery workaround from sk98lin */
917         if (hw->chip_id == CHIP_ID_YUKON_FE_P &&
918             hw->chip_rev == CHIP_REV_YU_FE2_A0)
919                 reg = 0x178;
920         sky2_write16(hw, SK_REG(port, RX_GMF_FL_THR), reg);
921
922         /* Configure Tx MAC FIFO */
923         sky2_write8(hw, SK_REG(port, TX_GMF_CTRL_T), GMF_RST_CLR);
924         sky2_write16(hw, SK_REG(port, TX_GMF_CTRL_T), GMF_OPER_ON);
925
926         /* On chips without ram buffer, pause is controled by MAC level */
927         if (!(hw->flags & SKY2_HW_RAM_BUFFER)) {
928                 sky2_write8(hw, SK_REG(port, RX_GMF_LP_THR), 768/8);
929                 sky2_write8(hw, SK_REG(port, RX_GMF_UP_THR), 1024/8);
930
931                 sky2_set_tx_stfwd(hw, port);
932         }
933
934         if (hw->chip_id == CHIP_ID_YUKON_FE_P &&
935             hw->chip_rev == CHIP_REV_YU_FE2_A0) {
936                 /* disable dynamic watermark */
937                 reg = sky2_read16(hw, SK_REG(port, TX_GMF_EA));
938                 reg &= ~TX_DYN_WM_ENA;
939                 sky2_write16(hw, SK_REG(port, TX_GMF_EA), reg);
940         }
941 }
942
943 /* Assign Ram Buffer allocation to queue */
944 static void sky2_ramset(struct sky2_hw *hw, u16 q, u32 start, u32 space)
945 {
946         u32 end;
947
948         /* convert from K bytes to qwords used for hw register */
949         start *= 1024/8;
950         space *= 1024/8;
951         end = start + space - 1;
952
953         sky2_write8(hw, RB_ADDR(q, RB_CTRL), RB_RST_CLR);
954         sky2_write32(hw, RB_ADDR(q, RB_START), start);
955         sky2_write32(hw, RB_ADDR(q, RB_END), end);
956         sky2_write32(hw, RB_ADDR(q, RB_WP), start);
957         sky2_write32(hw, RB_ADDR(q, RB_RP), start);
958
959         if (q == Q_R1 || q == Q_R2) {
960                 u32 tp = space - space/4;
961
962                 /* On receive queue's set the thresholds
963                  * give receiver priority when > 3/4 full
964                  * send pause when down to 2K
965                  */
966                 sky2_write32(hw, RB_ADDR(q, RB_RX_UTHP), tp);
967                 sky2_write32(hw, RB_ADDR(q, RB_RX_LTHP), space/2);
968
969                 tp = space - 2048/8;
970                 sky2_write32(hw, RB_ADDR(q, RB_RX_UTPP), tp);
971                 sky2_write32(hw, RB_ADDR(q, RB_RX_LTPP), space/4);
972         } else {
973                 /* Enable store & forward on Tx queue's because
974                  * Tx FIFO is only 1K on Yukon
975                  */
976                 sky2_write8(hw, RB_ADDR(q, RB_CTRL), RB_ENA_STFWD);
977         }
978
979         sky2_write8(hw, RB_ADDR(q, RB_CTRL), RB_ENA_OP_MD);
980         sky2_read8(hw, RB_ADDR(q, RB_CTRL));
981 }
982
983 /* Setup Bus Memory Interface */
984 static void sky2_qset(struct sky2_hw *hw, u16 q)
985 {
986         sky2_write32(hw, Q_ADDR(q, Q_CSR), BMU_CLR_RESET);
987         sky2_write32(hw, Q_ADDR(q, Q_CSR), BMU_OPER_INIT);
988         sky2_write32(hw, Q_ADDR(q, Q_CSR), BMU_FIFO_OP_ON);
989         sky2_write32(hw, Q_ADDR(q, Q_WM),  BMU_WM_DEFAULT);
990 }
991
992 /* Setup prefetch unit registers. This is the interface between
993  * hardware and driver list elements
994  */
995 static void sky2_prefetch_init(struct sky2_hw *hw, u32 qaddr,
996                                dma_addr_t addr, u32 last)
997 {
998         sky2_write32(hw, Y2_QADDR(qaddr, PREF_UNIT_CTRL), PREF_UNIT_RST_SET);
999         sky2_write32(hw, Y2_QADDR(qaddr, PREF_UNIT_CTRL), PREF_UNIT_RST_CLR);
1000         sky2_write32(hw, Y2_QADDR(qaddr, PREF_UNIT_ADDR_HI), upper_32_bits(addr));
1001         sky2_write32(hw, Y2_QADDR(qaddr, PREF_UNIT_ADDR_LO), lower_32_bits(addr));
1002         sky2_write16(hw, Y2_QADDR(qaddr, PREF_UNIT_LAST_IDX), last);
1003         sky2_write32(hw, Y2_QADDR(qaddr, PREF_UNIT_CTRL), PREF_UNIT_OP_ON);
1004
1005         sky2_read32(hw, Y2_QADDR(qaddr, PREF_UNIT_CTRL));
1006 }
1007
1008 static inline struct sky2_tx_le *get_tx_le(struct sky2_port *sky2, u16 *slot)
1009 {
1010         struct sky2_tx_le *le = sky2->tx_le + *slot;
1011         struct tx_ring_info *re = sky2->tx_ring + *slot;
1012
1013         *slot = RING_NEXT(*slot, sky2->tx_ring_size);
1014         re->flags = 0;
1015         re->skb = NULL;
1016         le->ctrl = 0;
1017         return le;
1018 }
1019
1020 static void tx_init(struct sky2_port *sky2)
1021 {
1022         struct sky2_tx_le *le;
1023
1024         sky2->tx_prod = sky2->tx_cons = 0;
1025         sky2->tx_tcpsum = 0;
1026         sky2->tx_last_mss = 0;
1027
1028         le = get_tx_le(sky2, &sky2->tx_prod);
1029         le->addr = 0;
1030         le->opcode = OP_ADDR64 | HW_OWNER;
1031         sky2->tx_last_upper = 0;
1032 }
1033
1034 /* Update chip's next pointer */
1035 static inline void sky2_put_idx(struct sky2_hw *hw, unsigned q, u16 idx)
1036 {
1037         /* Make sure write' to descriptors are complete before we tell hardware */
1038         wmb();
1039         sky2_write16(hw, Y2_QADDR(q, PREF_UNIT_PUT_IDX), idx);
1040
1041         /* Synchronize I/O on since next processor may write to tail */
1042         mmiowb();
1043 }
1044
1045
1046 static inline struct sky2_rx_le *sky2_next_rx(struct sky2_port *sky2)
1047 {
1048         struct sky2_rx_le *le = sky2->rx_le + sky2->rx_put;
1049         sky2->rx_put = RING_NEXT(sky2->rx_put, RX_LE_SIZE);
1050         le->ctrl = 0;
1051         return le;
1052 }
1053
1054 /* Build description to hardware for one receive segment */
1055 static void sky2_rx_add(struct sky2_port *sky2,  u8 op,
1056                         dma_addr_t map, unsigned len)
1057 {
1058         struct sky2_rx_le *le;
1059
1060         if (sizeof(dma_addr_t) > sizeof(u32)) {
1061                 le = sky2_next_rx(sky2);
1062                 le->addr = cpu_to_le32(upper_32_bits(map));
1063                 le->opcode = OP_ADDR64 | HW_OWNER;
1064         }
1065
1066         le = sky2_next_rx(sky2);
1067         le->addr = cpu_to_le32(lower_32_bits(map));
1068         le->length = cpu_to_le16(len);
1069         le->opcode = op | HW_OWNER;
1070 }
1071
1072 /* Build description to hardware for one possibly fragmented skb */
1073 static void sky2_rx_submit(struct sky2_port *sky2,
1074                            const struct rx_ring_info *re)
1075 {
1076         int i;
1077
1078         sky2_rx_add(sky2, OP_PACKET, re->data_addr, sky2->rx_data_size);
1079
1080         for (i = 0; i < skb_shinfo(re->skb)->nr_frags; i++)
1081                 sky2_rx_add(sky2, OP_BUFFER, re->frag_addr[i], PAGE_SIZE);
1082 }
1083
1084
1085 static int sky2_rx_map_skb(struct pci_dev *pdev, struct rx_ring_info *re,
1086                             unsigned size)
1087 {
1088         struct sk_buff *skb = re->skb;
1089         int i;
1090
1091         re->data_addr = pci_map_single(pdev, skb->data, size, PCI_DMA_FROMDEVICE);
1092         if (unlikely(pci_dma_mapping_error(pdev, re->data_addr)))
1093                 return -EIO;
1094
1095         pci_unmap_len_set(re, data_size, size);
1096
1097         for (i = 0; i < skb_shinfo(skb)->nr_frags; i++)
1098                 re->frag_addr[i] = pci_map_page(pdev,
1099                                                 skb_shinfo(skb)->frags[i].page,
1100                                                 skb_shinfo(skb)->frags[i].page_offset,
1101                                                 skb_shinfo(skb)->frags[i].size,
1102                                                 PCI_DMA_FROMDEVICE);
1103         return 0;
1104 }
1105
1106 static void sky2_rx_unmap_skb(struct pci_dev *pdev, struct rx_ring_info *re)
1107 {
1108         struct sk_buff *skb = re->skb;
1109         int i;
1110
1111         pci_unmap_single(pdev, re->data_addr, pci_unmap_len(re, data_size),
1112                          PCI_DMA_FROMDEVICE);
1113
1114         for (i = 0; i < skb_shinfo(skb)->nr_frags; i++)
1115                 pci_unmap_page(pdev, re->frag_addr[i],
1116                                skb_shinfo(skb)->frags[i].size,
1117                                PCI_DMA_FROMDEVICE);
1118 }
1119
1120 /* Tell chip where to start receive checksum.
1121  * Actually has two checksums, but set both same to avoid possible byte
1122  * order problems.
1123  */
1124 static void rx_set_checksum(struct sky2_port *sky2)
1125 {
1126         struct sky2_rx_le *le = sky2_next_rx(sky2);
1127
1128         le->addr = cpu_to_le32((ETH_HLEN << 16) | ETH_HLEN);
1129         le->ctrl = 0;
1130         le->opcode = OP_TCPSTART | HW_OWNER;
1131
1132         sky2_write32(sky2->hw,
1133                      Q_ADDR(rxqaddr[sky2->port], Q_CSR),
1134                      (sky2->flags & SKY2_FLAG_RX_CHECKSUM)
1135                      ? BMU_ENA_RX_CHKSUM : BMU_DIS_RX_CHKSUM);
1136 }
1137
1138 /*
1139  * The RX Stop command will not work for Yukon-2 if the BMU does not
1140  * reach the end of packet and since we can't make sure that we have
1141  * incoming data, we must reset the BMU while it is not doing a DMA
1142  * transfer. Since it is possible that the RX path is still active,
1143  * the RX RAM buffer will be stopped first, so any possible incoming
1144  * data will not trigger a DMA. After the RAM buffer is stopped, the
1145  * BMU is polled until any DMA in progress is ended and only then it
1146  * will be reset.
1147  */
1148 static void sky2_rx_stop(struct sky2_port *sky2)
1149 {
1150         struct sky2_hw *hw = sky2->hw;
1151         unsigned rxq = rxqaddr[sky2->port];
1152         int i;
1153
1154         /* disable the RAM Buffer receive queue */
1155         sky2_write8(hw, RB_ADDR(rxq, RB_CTRL), RB_DIS_OP_MD);
1156
1157         for (i = 0; i < 0xffff; i++)
1158                 if (sky2_read8(hw, RB_ADDR(rxq, Q_RSL))
1159                     == sky2_read8(hw, RB_ADDR(rxq, Q_RL)))
1160                         goto stopped;
1161
1162         printk(KERN_WARNING PFX "%s: receiver stop failed\n",
1163                sky2->netdev->name);
1164 stopped:
1165         sky2_write32(hw, Q_ADDR(rxq, Q_CSR), BMU_RST_SET | BMU_FIFO_RST);
1166
1167         /* reset the Rx prefetch unit */
1168         sky2_write32(hw, Y2_QADDR(rxq, PREF_UNIT_CTRL), PREF_UNIT_RST_SET);
1169         mmiowb();
1170 }
1171
1172 /* Clean out receive buffer area, assumes receiver hardware stopped */
1173 static void sky2_rx_clean(struct sky2_port *sky2)
1174 {
1175         unsigned i;
1176
1177         memset(sky2->rx_le, 0, RX_LE_BYTES);
1178         for (i = 0; i < sky2->rx_pending; i++) {
1179                 struct rx_ring_info *re = sky2->rx_ring + i;
1180
1181                 if (re->skb) {
1182                         sky2_rx_unmap_skb(sky2->hw->pdev, re);
1183                         kfree_skb(re->skb);
1184                         re->skb = NULL;
1185                 }
1186         }
1187 }
1188
1189 /* Basic MII support */
1190 static int sky2_ioctl(struct net_device *dev, struct ifreq *ifr, int cmd)
1191 {
1192         struct mii_ioctl_data *data = if_mii(ifr);
1193         struct sky2_port *sky2 = netdev_priv(dev);
1194         struct sky2_hw *hw = sky2->hw;
1195         int err = -EOPNOTSUPP;
1196
1197         if (!netif_running(dev))
1198                 return -ENODEV; /* Phy still in reset */
1199
1200         switch (cmd) {
1201         case SIOCGMIIPHY:
1202                 data->phy_id = PHY_ADDR_MARV;
1203
1204                 /* fallthru */
1205         case SIOCGMIIREG: {
1206                 u16 val = 0;
1207
1208                 spin_lock_bh(&sky2->phy_lock);
1209                 err = __gm_phy_read(hw, sky2->port, data->reg_num & 0x1f, &val);
1210                 spin_unlock_bh(&sky2->phy_lock);
1211
1212                 data->val_out = val;
1213                 break;
1214         }
1215
1216         case SIOCSMIIREG:
1217                 spin_lock_bh(&sky2->phy_lock);
1218                 err = gm_phy_write(hw, sky2->port, data->reg_num & 0x1f,
1219                                    data->val_in);
1220                 spin_unlock_bh(&sky2->phy_lock);
1221                 break;
1222         }
1223         return err;
1224 }
1225
1226 #ifdef SKY2_VLAN_TAG_USED
1227 static void sky2_set_vlan_mode(struct sky2_hw *hw, u16 port, bool onoff)
1228 {
1229         if (onoff) {
1230                 sky2_write32(hw, SK_REG(port, RX_GMF_CTRL_T),
1231                              RX_VLAN_STRIP_ON);
1232                 sky2_write32(hw, SK_REG(port, TX_GMF_CTRL_T),
1233                              TX_VLAN_TAG_ON);
1234         } else {
1235                 sky2_write32(hw, SK_REG(port, RX_GMF_CTRL_T),
1236                              RX_VLAN_STRIP_OFF);
1237                 sky2_write32(hw, SK_REG(port, TX_GMF_CTRL_T),
1238                              TX_VLAN_TAG_OFF);
1239         }
1240 }
1241
1242 static void sky2_vlan_rx_register(struct net_device *dev, struct vlan_group *grp)
1243 {
1244         struct sky2_port *sky2 = netdev_priv(dev);
1245         struct sky2_hw *hw = sky2->hw;
1246         u16 port = sky2->port;
1247
1248         netif_tx_lock_bh(dev);
1249         napi_disable(&hw->napi);
1250
1251         sky2->vlgrp = grp;
1252         sky2_set_vlan_mode(hw, port, grp != NULL);
1253
1254         sky2_read32(hw, B0_Y2_SP_LISR);
1255         napi_enable(&hw->napi);
1256         netif_tx_unlock_bh(dev);
1257 }
1258 #endif
1259
1260 /* Amount of required worst case padding in rx buffer */
1261 static inline unsigned sky2_rx_pad(const struct sky2_hw *hw)
1262 {
1263         return (hw->flags & SKY2_HW_RAM_BUFFER) ? 8 : 2;
1264 }
1265
1266 /*
1267  * Allocate an skb for receiving. If the MTU is large enough
1268  * make the skb non-linear with a fragment list of pages.
1269  */
1270 static struct sk_buff *sky2_rx_alloc(struct sky2_port *sky2)
1271 {
1272         struct sk_buff *skb;
1273         int i;
1274
1275         skb = netdev_alloc_skb(sky2->netdev,
1276                                sky2->rx_data_size + sky2_rx_pad(sky2->hw));
1277         if (!skb)
1278                 goto nomem;
1279
1280         if (sky2->hw->flags & SKY2_HW_RAM_BUFFER) {
1281                 unsigned char *start;
1282                 /*
1283                  * Workaround for a bug in FIFO that cause hang
1284                  * if the FIFO if the receive buffer is not 64 byte aligned.
1285                  * The buffer returned from netdev_alloc_skb is
1286                  * aligned except if slab debugging is enabled.
1287                  */
1288                 start = PTR_ALIGN(skb->data, 8);
1289                 skb_reserve(skb, start - skb->data);
1290         } else
1291                 skb_reserve(skb, NET_IP_ALIGN);
1292
1293         for (i = 0; i < sky2->rx_nfrags; i++) {
1294                 struct page *page = alloc_page(GFP_ATOMIC);
1295
1296                 if (!page)
1297                         goto free_partial;
1298                 skb_fill_page_desc(skb, i, page, 0, PAGE_SIZE);
1299         }
1300
1301         return skb;
1302 free_partial:
1303         kfree_skb(skb);
1304 nomem:
1305         return NULL;
1306 }
1307
1308 static inline void sky2_rx_update(struct sky2_port *sky2, unsigned rxq)
1309 {
1310         sky2_put_idx(sky2->hw, rxq, sky2->rx_put);
1311 }
1312
1313 /*
1314  * Allocate and setup receiver buffer pool.
1315  * Normal case this ends up creating one list element for skb
1316  * in the receive ring. Worst case if using large MTU and each
1317  * allocation falls on a different 64 bit region, that results
1318  * in 6 list elements per ring entry.
1319  * One element is used for checksum enable/disable, and one
1320  * extra to avoid wrap.
1321  */
1322 static int sky2_rx_start(struct sky2_port *sky2)
1323 {
1324         struct sky2_hw *hw = sky2->hw;
1325         struct rx_ring_info *re;
1326         unsigned rxq = rxqaddr[sky2->port];
1327         unsigned i, size, thresh;
1328
1329         sky2->rx_put = sky2->rx_next = 0;
1330         sky2_qset(hw, rxq);
1331
1332         /* On PCI express lowering the watermark gives better performance */
1333         if (pci_find_capability(hw->pdev, PCI_CAP_ID_EXP))
1334                 sky2_write32(hw, Q_ADDR(rxq, Q_WM), BMU_WM_PEX);
1335
1336         /* These chips have no ram buffer?
1337          * MAC Rx RAM Read is controlled by hardware */
1338         if (hw->chip_id == CHIP_ID_YUKON_EC_U &&
1339             (hw->chip_rev == CHIP_REV_YU_EC_U_A1
1340              || hw->chip_rev == CHIP_REV_YU_EC_U_B0))
1341                 sky2_write32(hw, Q_ADDR(rxq, Q_TEST), F_M_RX_RAM_DIS);
1342
1343         sky2_prefetch_init(hw, rxq, sky2->rx_le_map, RX_LE_SIZE - 1);
1344
1345         if (!(hw->flags & SKY2_HW_NEW_LE))
1346                 rx_set_checksum(sky2);
1347
1348         /* Space needed for frame data + headers rounded up */
1349         size = roundup(sky2->netdev->mtu + ETH_HLEN + VLAN_HLEN, 8);
1350
1351         /* Stopping point for hardware truncation */
1352         thresh = (size - 8) / sizeof(u32);
1353
1354         sky2->rx_nfrags = size >> PAGE_SHIFT;
1355         BUG_ON(sky2->rx_nfrags > ARRAY_SIZE(re->frag_addr));
1356
1357         /* Compute residue after pages */
1358         size -= sky2->rx_nfrags << PAGE_SHIFT;
1359
1360         /* Optimize to handle small packets and headers */
1361         if (size < copybreak)
1362                 size = copybreak;
1363         if (size < ETH_HLEN)
1364                 size = ETH_HLEN;
1365
1366         sky2->rx_data_size = size;
1367
1368         /* Fill Rx ring */
1369         for (i = 0; i < sky2->rx_pending; i++) {
1370                 re = sky2->rx_ring + i;
1371
1372                 re->skb = sky2_rx_alloc(sky2);
1373                 if (!re->skb)
1374                         goto nomem;
1375
1376                 if (sky2_rx_map_skb(hw->pdev, re, sky2->rx_data_size)) {
1377                         dev_kfree_skb(re->skb);
1378                         re->skb = NULL;
1379                         goto nomem;
1380                 }
1381
1382                 sky2_rx_submit(sky2, re);
1383         }
1384
1385         /*
1386          * The receiver hangs if it receives frames larger than the
1387          * packet buffer. As a workaround, truncate oversize frames, but
1388          * the register is limited to 9 bits, so if you do frames > 2052
1389          * you better get the MTU right!
1390          */
1391         if (thresh > 0x1ff)
1392                 sky2_write32(hw, SK_REG(sky2->port, RX_GMF_CTRL_T), RX_TRUNC_OFF);
1393         else {
1394                 sky2_write16(hw, SK_REG(sky2->port, RX_GMF_TR_THR), thresh);
1395                 sky2_write32(hw, SK_REG(sky2->port, RX_GMF_CTRL_T), RX_TRUNC_ON);
1396         }
1397
1398         /* Tell chip about available buffers */
1399         sky2_rx_update(sky2, rxq);
1400         return 0;
1401 nomem:
1402         sky2_rx_clean(sky2);
1403         return -ENOMEM;
1404 }
1405
1406 static int sky2_alloc_buffers(struct sky2_port *sky2)
1407 {
1408         struct sky2_hw *hw = sky2->hw;
1409
1410         /* must be power of 2 */
1411         sky2->tx_le = pci_alloc_consistent(hw->pdev,
1412                                            sky2->tx_ring_size *
1413                                            sizeof(struct sky2_tx_le),
1414                                            &sky2->tx_le_map);
1415         if (!sky2->tx_le)
1416                 goto nomem;
1417
1418         sky2->tx_ring = kcalloc(sky2->tx_ring_size, sizeof(struct tx_ring_info),
1419                                 GFP_KERNEL);
1420         if (!sky2->tx_ring)
1421                 goto nomem;
1422
1423         sky2->rx_le = pci_alloc_consistent(hw->pdev, RX_LE_BYTES,
1424                                            &sky2->rx_le_map);
1425         if (!sky2->rx_le)
1426                 goto nomem;
1427         memset(sky2->rx_le, 0, RX_LE_BYTES);
1428
1429         sky2->rx_ring = kcalloc(sky2->rx_pending, sizeof(struct rx_ring_info),
1430                                 GFP_KERNEL);
1431         if (!sky2->rx_ring)
1432                 goto nomem;
1433
1434         return 0;
1435 nomem:
1436         return -ENOMEM;
1437 }
1438
1439 static void sky2_free_buffers(struct sky2_port *sky2)
1440 {
1441         struct sky2_hw *hw = sky2->hw;
1442
1443         if (sky2->rx_le) {
1444                 pci_free_consistent(hw->pdev, RX_LE_BYTES,
1445                                     sky2->rx_le, sky2->rx_le_map);
1446                 sky2->rx_le = NULL;
1447         }
1448         if (sky2->tx_le) {
1449                 pci_free_consistent(hw->pdev,
1450                                     sky2->tx_ring_size * sizeof(struct sky2_tx_le),
1451                                     sky2->tx_le, sky2->tx_le_map);
1452                 sky2->tx_le = NULL;
1453         }
1454         kfree(sky2->tx_ring);
1455         kfree(sky2->rx_ring);
1456
1457         sky2->tx_ring = NULL;
1458         sky2->rx_ring = NULL;
1459 }
1460
1461 /* Bring up network interface. */
1462 static int sky2_up(struct net_device *dev)
1463 {
1464         struct sky2_port *sky2 = netdev_priv(dev);
1465         struct sky2_hw *hw = sky2->hw;
1466         unsigned port = sky2->port;
1467         u32 imask, ramsize;
1468         int cap, err;
1469         struct net_device *otherdev = hw->dev[sky2->port^1];
1470
1471         /*
1472          * On dual port PCI-X card, there is an problem where status
1473          * can be received out of order due to split transactions
1474          */
1475         if (otherdev && netif_running(otherdev) &&
1476             (cap = pci_find_capability(hw->pdev, PCI_CAP_ID_PCIX))) {
1477                 u16 cmd;
1478
1479                 cmd = sky2_pci_read16(hw, cap + PCI_X_CMD);
1480                 cmd &= ~PCI_X_CMD_MAX_SPLIT;
1481                 sky2_pci_write16(hw, cap + PCI_X_CMD, cmd);
1482
1483         }
1484
1485         netif_carrier_off(dev);
1486
1487         err = sky2_alloc_buffers(sky2);
1488         if (err)
1489                 goto err_out;
1490
1491         tx_init(sky2);
1492
1493         sky2_mac_init(hw, port);
1494
1495         /* Register is number of 4K blocks on internal RAM buffer. */
1496         ramsize = sky2_read8(hw, B2_E_0) * 4;
1497         if (ramsize > 0) {
1498                 u32 rxspace;
1499
1500                 pr_debug(PFX "%s: ram buffer %dK\n", dev->name, ramsize);
1501                 if (ramsize < 16)
1502                         rxspace = ramsize / 2;
1503                 else
1504                         rxspace = 8 + (2*(ramsize - 16))/3;
1505
1506                 sky2_ramset(hw, rxqaddr[port], 0, rxspace);
1507                 sky2_ramset(hw, txqaddr[port], rxspace, ramsize - rxspace);
1508
1509                 /* Make sure SyncQ is disabled */
1510                 sky2_write8(hw, RB_ADDR(port == 0 ? Q_XS1 : Q_XS2, RB_CTRL),
1511                             RB_RST_SET);
1512         }
1513
1514         sky2_qset(hw, txqaddr[port]);
1515
1516         /* This is copied from sk98lin 10.0.5.3; no one tells me about erratta's */
1517         if (hw->chip_id == CHIP_ID_YUKON_EX && hw->chip_rev == CHIP_REV_YU_EX_B0)
1518                 sky2_write32(hw, Q_ADDR(txqaddr[port], Q_TEST), F_TX_CHK_AUTO_OFF);
1519
1520         /* Set almost empty threshold */
1521         if (hw->chip_id == CHIP_ID_YUKON_EC_U
1522             && hw->chip_rev == CHIP_REV_YU_EC_U_A0)
1523                 sky2_write16(hw, Q_ADDR(txqaddr[port], Q_AL), ECU_TXFF_LEV);
1524
1525         sky2_prefetch_init(hw, txqaddr[port], sky2->tx_le_map,
1526                            sky2->tx_ring_size - 1);
1527
1528 #ifdef SKY2_VLAN_TAG_USED
1529         sky2_set_vlan_mode(hw, port, sky2->vlgrp != NULL);
1530 #endif
1531
1532         err = sky2_rx_start(sky2);
1533         if (err)
1534                 goto err_out;
1535
1536         /* Enable interrupts from phy/mac for port */
1537         imask = sky2_read32(hw, B0_IMSK);
1538         imask |= portirq_msk[port];
1539         sky2_write32(hw, B0_IMSK, imask);
1540         sky2_read32(hw, B0_IMSK);
1541
1542         if (netif_msg_ifup(sky2))
1543                 printk(KERN_INFO PFX "%s: enabling interface\n", dev->name);
1544
1545         return 0;
1546
1547 err_out:
1548         sky2_free_buffers(sky2);
1549         return err;
1550 }
1551
1552 /* Modular subtraction in ring */
1553 static inline int tx_inuse(const struct sky2_port *sky2)
1554 {
1555         return (sky2->tx_prod - sky2->tx_cons) & (sky2->tx_ring_size - 1);
1556 }
1557
1558 /* Number of list elements available for next tx */
1559 static inline int tx_avail(const struct sky2_port *sky2)
1560 {
1561         return sky2->tx_pending - tx_inuse(sky2);
1562 }
1563
1564 /* Estimate of number of transmit list elements required */
1565 static unsigned tx_le_req(const struct sk_buff *skb)
1566 {
1567         unsigned count;
1568
1569         count = (skb_shinfo(skb)->nr_frags + 1)
1570                 * (sizeof(dma_addr_t) / sizeof(u32));
1571
1572         if (skb_is_gso(skb))
1573                 ++count;
1574         else if (sizeof(dma_addr_t) == sizeof(u32))
1575                 ++count;        /* possible vlan */
1576
1577         if (skb->ip_summed == CHECKSUM_PARTIAL)
1578                 ++count;
1579
1580         return count;
1581 }
1582
1583 static void sky2_tx_unmap(struct pci_dev *pdev,
1584                           const struct tx_ring_info *re)
1585 {
1586         if (re->flags & TX_MAP_SINGLE)
1587                 pci_unmap_single(pdev, pci_unmap_addr(re, mapaddr),
1588                                  pci_unmap_len(re, maplen),
1589                                  PCI_DMA_TODEVICE);
1590         else if (re->flags & TX_MAP_PAGE)
1591                 pci_unmap_page(pdev, pci_unmap_addr(re, mapaddr),
1592                                pci_unmap_len(re, maplen),
1593                                PCI_DMA_TODEVICE);
1594 }
1595
1596 /*
1597  * Put one packet in ring for transmit.
1598  * A single packet can generate multiple list elements, and
1599  * the number of ring elements will probably be less than the number
1600  * of list elements used.
1601  */
1602 static netdev_tx_t sky2_xmit_frame(struct sk_buff *skb,
1603                                    struct net_device *dev)
1604 {
1605         struct sky2_port *sky2 = netdev_priv(dev);
1606         struct sky2_hw *hw = sky2->hw;
1607         struct sky2_tx_le *le = NULL;
1608         struct tx_ring_info *re;
1609         unsigned i, len;
1610         dma_addr_t mapping;
1611         u32 upper;
1612         u16 slot;
1613         u16 mss;
1614         u8 ctrl;
1615
1616         if (unlikely(tx_avail(sky2) < tx_le_req(skb)))
1617                 return NETDEV_TX_BUSY;
1618
1619         len = skb_headlen(skb);
1620         mapping = pci_map_single(hw->pdev, skb->data, len, PCI_DMA_TODEVICE);
1621
1622         if (pci_dma_mapping_error(hw->pdev, mapping))
1623                 goto mapping_error;
1624
1625         slot = sky2->tx_prod;
1626         if (unlikely(netif_msg_tx_queued(sky2)))
1627                 printk(KERN_DEBUG "%s: tx queued, slot %u, len %d\n",
1628                        dev->name, slot, skb->len);
1629
1630         /* Send high bits if needed */
1631         upper = upper_32_bits(mapping);
1632         if (upper != sky2->tx_last_upper) {
1633                 le = get_tx_le(sky2, &slot);
1634                 le->addr = cpu_to_le32(upper);
1635                 sky2->tx_last_upper = upper;
1636                 le->opcode = OP_ADDR64 | HW_OWNER;
1637         }
1638
1639         /* Check for TCP Segmentation Offload */
1640         mss = skb_shinfo(skb)->gso_size;
1641         if (mss != 0) {
1642
1643                 if (!(hw->flags & SKY2_HW_NEW_LE))
1644                         mss += ETH_HLEN + ip_hdrlen(skb) + tcp_hdrlen(skb);
1645
1646                 if (mss != sky2->tx_last_mss) {
1647                         le = get_tx_le(sky2, &slot);
1648                         le->addr = cpu_to_le32(mss);
1649
1650                         if (hw->flags & SKY2_HW_NEW_LE)
1651                                 le->opcode = OP_MSS | HW_OWNER;
1652                         else
1653                                 le->opcode = OP_LRGLEN | HW_OWNER;
1654                         sky2->tx_last_mss = mss;
1655                 }
1656         }
1657
1658         ctrl = 0;
1659 #ifdef SKY2_VLAN_TAG_USED
1660         /* Add VLAN tag, can piggyback on LRGLEN or ADDR64 */
1661         if (sky2->vlgrp && vlan_tx_tag_present(skb)) {
1662                 if (!le) {
1663                         le = get_tx_le(sky2, &slot);
1664                         le->addr = 0;
1665                         le->opcode = OP_VLAN|HW_OWNER;
1666                 } else
1667                         le->opcode |= OP_VLAN;
1668                 le->length = cpu_to_be16(vlan_tx_tag_get(skb));
1669                 ctrl |= INS_VLAN;
1670         }
1671 #endif
1672
1673         /* Handle TCP checksum offload */
1674         if (skb->ip_summed == CHECKSUM_PARTIAL) {
1675                 /* On Yukon EX (some versions) encoding change. */
1676                 if (hw->flags & SKY2_HW_AUTO_TX_SUM)
1677                         ctrl |= CALSUM; /* auto checksum */
1678                 else {
1679                         const unsigned offset = skb_transport_offset(skb);
1680                         u32 tcpsum;
1681
1682                         tcpsum = offset << 16;                  /* sum start */
1683                         tcpsum |= offset + skb->csum_offset;    /* sum write */
1684
1685                         ctrl |= CALSUM | WR_SUM | INIT_SUM | LOCK_SUM;
1686                         if (ip_hdr(skb)->protocol == IPPROTO_UDP)
1687                                 ctrl |= UDPTCP;
1688
1689                         if (tcpsum != sky2->tx_tcpsum) {
1690                                 sky2->tx_tcpsum = tcpsum;
1691
1692                                 le = get_tx_le(sky2, &slot);
1693                                 le->addr = cpu_to_le32(tcpsum);
1694                                 le->length = 0; /* initial checksum value */
1695                                 le->ctrl = 1;   /* one packet */
1696                                 le->opcode = OP_TCPLISW | HW_OWNER;
1697                         }
1698                 }
1699         }
1700
1701         re = sky2->tx_ring + slot;
1702         re->flags = TX_MAP_SINGLE;
1703         pci_unmap_addr_set(re, mapaddr, mapping);
1704         pci_unmap_len_set(re, maplen, len);
1705
1706         le = get_tx_le(sky2, &slot);
1707         le->addr = cpu_to_le32(lower_32_bits(mapping));
1708         le->length = cpu_to_le16(len);
1709         le->ctrl = ctrl;
1710         le->opcode = mss ? (OP_LARGESEND | HW_OWNER) : (OP_PACKET | HW_OWNER);
1711
1712
1713         for (i = 0; i < skb_shinfo(skb)->nr_frags; i++) {
1714                 const skb_frag_t *frag = &skb_shinfo(skb)->frags[i];
1715
1716                 mapping = pci_map_page(hw->pdev, frag->page, frag->page_offset,
1717                                        frag->size, PCI_DMA_TODEVICE);
1718
1719                 if (pci_dma_mapping_error(hw->pdev, mapping))
1720                         goto mapping_unwind;
1721
1722                 upper = upper_32_bits(mapping);
1723                 if (upper != sky2->tx_last_upper) {
1724                         le = get_tx_le(sky2, &slot);
1725                         le->addr = cpu_to_le32(upper);
1726                         sky2->tx_last_upper = upper;
1727                         le->opcode = OP_ADDR64 | HW_OWNER;
1728                 }
1729
1730                 re = sky2->tx_ring + slot;
1731                 re->flags = TX_MAP_PAGE;
1732                 pci_unmap_addr_set(re, mapaddr, mapping);
1733                 pci_unmap_len_set(re, maplen, frag->size);
1734
1735                 le = get_tx_le(sky2, &slot);
1736                 le->addr = cpu_to_le32(lower_32_bits(mapping));
1737                 le->length = cpu_to_le16(frag->size);
1738                 le->ctrl = ctrl;
1739                 le->opcode = OP_BUFFER | HW_OWNER;
1740         }
1741
1742         re->skb = skb;
1743         le->ctrl |= EOP;
1744
1745         sky2->tx_prod = slot;
1746
1747         if (tx_avail(sky2) <= MAX_SKB_TX_LE)
1748                 netif_stop_queue(dev);
1749
1750         sky2_put_idx(hw, txqaddr[sky2->port], sky2->tx_prod);
1751
1752         return NETDEV_TX_OK;
1753
1754 mapping_unwind:
1755         for (i = sky2->tx_prod; i != slot; i = RING_NEXT(i, sky2->tx_ring_size)) {
1756                 re = sky2->tx_ring + i;
1757
1758                 sky2_tx_unmap(hw->pdev, re);
1759         }
1760
1761 mapping_error:
1762         if (net_ratelimit())
1763                 dev_warn(&hw->pdev->dev, "%s: tx mapping error\n", dev->name);
1764         dev_kfree_skb(skb);
1765         return NETDEV_TX_OK;
1766 }
1767
1768 /*
1769  * Free ring elements from starting at tx_cons until "done"
1770  *
1771  * NB:
1772  *  1. The hardware will tell us about partial completion of multi-part
1773  *     buffers so make sure not to free skb to early.
1774  *  2. This may run in parallel start_xmit because the it only
1775  *     looks at the tail of the queue of FIFO (tx_cons), not
1776  *     the head (tx_prod)
1777  */
1778 static void sky2_tx_complete(struct sky2_port *sky2, u16 done)
1779 {
1780         struct net_device *dev = sky2->netdev;
1781         unsigned idx;
1782
1783         BUG_ON(done >= sky2->tx_ring_size);
1784
1785         for (idx = sky2->tx_cons; idx != done;
1786              idx = RING_NEXT(idx, sky2->tx_ring_size)) {
1787                 struct tx_ring_info *re = sky2->tx_ring + idx;
1788                 struct sk_buff *skb = re->skb;
1789
1790                 sky2_tx_unmap(sky2->hw->pdev, re);
1791
1792                 if (skb) {
1793                         if (unlikely(netif_msg_tx_done(sky2)))
1794                                 printk(KERN_DEBUG "%s: tx done %u\n",
1795                                        dev->name, idx);
1796
1797                         dev->stats.tx_packets++;
1798                         dev->stats.tx_bytes += skb->len;
1799
1800                         dev_kfree_skb_any(skb);
1801
1802                         sky2->tx_next = RING_NEXT(idx, sky2->tx_ring_size);
1803                 }
1804         }
1805
1806         sky2->tx_cons = idx;
1807         smp_mb();
1808
1809         if (tx_avail(sky2) > MAX_SKB_TX_LE + 4)
1810                 netif_wake_queue(dev);
1811 }
1812
1813 static void sky2_tx_reset(struct sky2_hw *hw, unsigned port)
1814 {
1815         /* Disable Force Sync bit and Enable Alloc bit */
1816         sky2_write8(hw, SK_REG(port, TXA_CTRL),
1817                     TXA_DIS_FSYNC | TXA_DIS_ALLOC | TXA_STOP_RC);
1818
1819         /* Stop Interval Timer and Limit Counter of Tx Arbiter */
1820         sky2_write32(hw, SK_REG(port, TXA_ITI_INI), 0L);
1821         sky2_write32(hw, SK_REG(port, TXA_LIM_INI), 0L);
1822
1823         /* Reset the PCI FIFO of the async Tx queue */
1824         sky2_write32(hw, Q_ADDR(txqaddr[port], Q_CSR),
1825                      BMU_RST_SET | BMU_FIFO_RST);
1826
1827         /* Reset the Tx prefetch units */
1828         sky2_write32(hw, Y2_QADDR(txqaddr[port], PREF_UNIT_CTRL),
1829                      PREF_UNIT_RST_SET);
1830
1831         sky2_write32(hw, RB_ADDR(txqaddr[port], RB_CTRL), RB_RST_SET);
1832         sky2_write8(hw, SK_REG(port, TX_GMF_CTRL_T), GMF_RST_SET);
1833 }
1834
1835 /* Network shutdown */
1836 static int sky2_down(struct net_device *dev)
1837 {
1838         struct sky2_port *sky2 = netdev_priv(dev);
1839         struct sky2_hw *hw = sky2->hw;
1840         unsigned port = sky2->port;
1841         u16 ctrl;
1842         u32 imask;
1843
1844         /* Never really got started! */
1845         if (!sky2->tx_le)
1846                 return 0;
1847
1848         if (netif_msg_ifdown(sky2))
1849                 printk(KERN_INFO PFX "%s: disabling interface\n", dev->name);
1850
1851         /* Force flow control off */
1852         sky2_write8(hw, SK_REG(port, GMAC_CTRL), GMC_PAUSE_OFF);
1853
1854         /* Stop transmitter */
1855         sky2_write32(hw, Q_ADDR(txqaddr[port], Q_CSR), BMU_STOP);
1856         sky2_read32(hw, Q_ADDR(txqaddr[port], Q_CSR));
1857
1858         sky2_write32(hw, RB_ADDR(txqaddr[port], RB_CTRL),
1859                      RB_RST_SET | RB_DIS_OP_MD);
1860
1861         ctrl = gma_read16(hw, port, GM_GP_CTRL);
1862         ctrl &= ~(GM_GPCR_TX_ENA | GM_GPCR_RX_ENA);
1863         gma_write16(hw, port, GM_GP_CTRL, ctrl);
1864
1865         sky2_write8(hw, SK_REG(port, GPHY_CTRL), GPC_RST_SET);
1866
1867         /* Workaround shared GMAC reset */
1868         if (!(hw->chip_id == CHIP_ID_YUKON_XL && hw->chip_rev == 0
1869               && port == 0 && hw->dev[1] && netif_running(hw->dev[1])))
1870                 sky2_write8(hw, SK_REG(port, GMAC_CTRL), GMC_RST_SET);
1871
1872         sky2_write8(hw, SK_REG(port, RX_GMF_CTRL_T), GMF_RST_SET);
1873
1874         /* Force any delayed status interrrupt and NAPI */
1875         sky2_write32(hw, STAT_LEV_TIMER_CNT, 0);
1876         sky2_write32(hw, STAT_TX_TIMER_CNT, 0);
1877         sky2_write32(hw, STAT_ISR_TIMER_CNT, 0);
1878         sky2_read8(hw, STAT_ISR_TIMER_CTRL);
1879
1880         sky2_rx_stop(sky2);
1881
1882         /* Disable port IRQ */
1883         imask = sky2_read32(hw, B0_IMSK);
1884         imask &= ~portirq_msk[port];
1885         sky2_write32(hw, B0_IMSK, imask);
1886         sky2_read32(hw, B0_IMSK);
1887
1888         synchronize_irq(hw->pdev->irq);
1889         napi_synchronize(&hw->napi);
1890
1891         spin_lock_bh(&sky2->phy_lock);
1892         sky2_phy_power_down(hw, port);
1893         spin_unlock_bh(&sky2->phy_lock);
1894
1895         sky2_tx_reset(hw, port);
1896
1897         /* Free any pending frames stuck in HW queue */
1898         sky2_tx_complete(sky2, sky2->tx_prod);
1899
1900         sky2_rx_clean(sky2);
1901
1902         sky2_free_buffers(sky2);
1903
1904         return 0;
1905 }
1906
1907 static u16 sky2_phy_speed(const struct sky2_hw *hw, u16 aux)
1908 {
1909         if (hw->flags & SKY2_HW_FIBRE_PHY)
1910                 return SPEED_1000;
1911
1912         if (!(hw->flags & SKY2_HW_GIGABIT)) {
1913                 if (aux & PHY_M_PS_SPEED_100)
1914                         return SPEED_100;
1915                 else
1916                         return SPEED_10;
1917         }
1918
1919         switch (aux & PHY_M_PS_SPEED_MSK) {
1920         case PHY_M_PS_SPEED_1000:
1921                 return SPEED_1000;
1922         case PHY_M_PS_SPEED_100:
1923                 return SPEED_100;
1924         default:
1925                 return SPEED_10;
1926         }
1927 }
1928
1929 static void sky2_link_up(struct sky2_port *sky2)
1930 {
1931         struct sky2_hw *hw = sky2->hw;
1932         unsigned port = sky2->port;
1933         u16 reg;
1934         static const char *fc_name[] = {
1935                 [FC_NONE]       = "none",
1936                 [FC_TX]         = "tx",
1937                 [FC_RX]         = "rx",
1938                 [FC_BOTH]       = "both",
1939         };
1940
1941         /* enable Rx/Tx */
1942         reg = gma_read16(hw, port, GM_GP_CTRL);
1943         reg |= GM_GPCR_RX_ENA | GM_GPCR_TX_ENA;
1944         gma_write16(hw, port, GM_GP_CTRL, reg);
1945
1946         gm_phy_write(hw, port, PHY_MARV_INT_MASK, PHY_M_DEF_MSK);
1947
1948         netif_carrier_on(sky2->netdev);
1949
1950         mod_timer(&hw->watchdog_timer, jiffies + 1);
1951
1952         /* Turn on link LED */
1953         sky2_write8(hw, SK_REG(port, LNK_LED_REG),
1954                     LINKLED_ON | LINKLED_BLINK_OFF | LINKLED_LINKSYNC_OFF);
1955
1956         if (netif_msg_link(sky2))
1957                 printk(KERN_INFO PFX
1958                        "%s: Link is up at %d Mbps, %s duplex, flow control %s\n",
1959                        sky2->netdev->name, sky2->speed,
1960                        sky2->duplex == DUPLEX_FULL ? "full" : "half",
1961                        fc_name[sky2->flow_status]);
1962 }
1963
1964 static void sky2_link_down(struct sky2_port *sky2)
1965 {
1966         struct sky2_hw *hw = sky2->hw;
1967         unsigned port = sky2->port;
1968         u16 reg;
1969
1970         gm_phy_write(hw, port, PHY_MARV_INT_MASK, 0);
1971
1972         reg = gma_read16(hw, port, GM_GP_CTRL);
1973         reg &= ~(GM_GPCR_RX_ENA | GM_GPCR_TX_ENA);
1974         gma_write16(hw, port, GM_GP_CTRL, reg);
1975
1976         netif_carrier_off(sky2->netdev);
1977
1978         /* Turn on link LED */
1979         sky2_write8(hw, SK_REG(port, LNK_LED_REG), LINKLED_OFF);
1980
1981         if (netif_msg_link(sky2))
1982                 printk(KERN_INFO PFX "%s: Link is down.\n", sky2->netdev->name);
1983
1984         sky2_phy_init(hw, port);
1985 }
1986
1987 static enum flow_control sky2_flow(int rx, int tx)
1988 {
1989         if (rx)
1990                 return tx ? FC_BOTH : FC_RX;
1991         else
1992                 return tx ? FC_TX : FC_NONE;
1993 }
1994
1995 static int sky2_autoneg_done(struct sky2_port *sky2, u16 aux)
1996 {
1997         struct sky2_hw *hw = sky2->hw;
1998         unsigned port = sky2->port;
1999         u16 advert, lpa;
2000
2001         advert = gm_phy_read(hw, port, PHY_MARV_AUNE_ADV);
2002         lpa = gm_phy_read(hw, port, PHY_MARV_AUNE_LP);
2003         if (lpa & PHY_M_AN_RF) {
2004                 printk(KERN_ERR PFX "%s: remote fault", sky2->netdev->name);
2005                 return -1;
2006         }
2007
2008         if (!(aux & PHY_M_PS_SPDUP_RES)) {
2009                 printk(KERN_ERR PFX "%s: speed/duplex mismatch",
2010                        sky2->netdev->name);
2011                 return -1;
2012         }
2013
2014         sky2->speed = sky2_phy_speed(hw, aux);
2015         sky2->duplex = (aux & PHY_M_PS_FULL_DUP) ? DUPLEX_FULL : DUPLEX_HALF;
2016
2017         /* Since the pause result bits seem to in different positions on
2018          * different chips. look at registers.
2019          */
2020         if (hw->flags & SKY2_HW_FIBRE_PHY) {
2021                 /* Shift for bits in fiber PHY */
2022                 advert &= ~(ADVERTISE_PAUSE_CAP|ADVERTISE_PAUSE_ASYM);
2023                 lpa &= ~(LPA_PAUSE_CAP|LPA_PAUSE_ASYM);
2024
2025                 if (advert & ADVERTISE_1000XPAUSE)
2026                         advert |= ADVERTISE_PAUSE_CAP;
2027                 if (advert & ADVERTISE_1000XPSE_ASYM)
2028                         advert |= ADVERTISE_PAUSE_ASYM;
2029                 if (lpa & LPA_1000XPAUSE)
2030                         lpa |= LPA_PAUSE_CAP;
2031                 if (lpa & LPA_1000XPAUSE_ASYM)
2032                         lpa |= LPA_PAUSE_ASYM;
2033         }
2034
2035         sky2->flow_status = FC_NONE;
2036         if (advert & ADVERTISE_PAUSE_CAP) {
2037                 if (lpa & LPA_PAUSE_CAP)
2038                         sky2->flow_status = FC_BOTH;
2039                 else if (advert & ADVERTISE_PAUSE_ASYM)
2040                         sky2->flow_status = FC_RX;
2041         } else if (advert & ADVERTISE_PAUSE_ASYM) {
2042                 if ((lpa & LPA_PAUSE_CAP) && (lpa & LPA_PAUSE_ASYM))
2043                         sky2->flow_status = FC_TX;
2044         }
2045
2046         if (sky2->duplex == DUPLEX_HALF && sky2->speed < SPEED_1000
2047             && !(hw->chip_id == CHIP_ID_YUKON_EC_U || hw->chip_id == CHIP_ID_YUKON_EX))
2048                 sky2->flow_status = FC_NONE;
2049
2050         if (sky2->flow_status & FC_TX)
2051                 sky2_write8(hw, SK_REG(port, GMAC_CTRL), GMC_PAUSE_ON);
2052         else
2053                 sky2_write8(hw, SK_REG(port, GMAC_CTRL), GMC_PAUSE_OFF);
2054
2055         return 0;
2056 }
2057
2058 /* Interrupt from PHY */
2059 static void sky2_phy_intr(struct sky2_hw *hw, unsigned port)
2060 {
2061         struct net_device *dev = hw->dev[port];
2062         struct sky2_port *sky2 = netdev_priv(dev);
2063         u16 istatus, phystat;
2064
2065         if (!netif_running(dev))
2066                 return;
2067
2068         spin_lock(&sky2->phy_lock);
2069         istatus = gm_phy_read(hw, port, PHY_MARV_INT_STAT);
2070         phystat = gm_phy_read(hw, port, PHY_MARV_PHY_STAT);
2071
2072         if (netif_msg_intr(sky2))
2073                 printk(KERN_INFO PFX "%s: phy interrupt status 0x%x 0x%x\n",
2074                        sky2->netdev->name, istatus, phystat);
2075
2076         if (istatus & PHY_M_IS_AN_COMPL) {
2077                 if (sky2_autoneg_done(sky2, phystat) == 0)
2078                         sky2_link_up(sky2);
2079                 goto out;
2080         }
2081
2082         if (istatus & PHY_M_IS_LSP_CHANGE)
2083                 sky2->speed = sky2_phy_speed(hw, phystat);
2084
2085         if (istatus & PHY_M_IS_DUP_CHANGE)
2086                 sky2->duplex =
2087                     (phystat & PHY_M_PS_FULL_DUP) ? DUPLEX_FULL : DUPLEX_HALF;
2088
2089         if (istatus & PHY_M_IS_LST_CHANGE) {
2090                 if (phystat & PHY_M_PS_LINK_UP)
2091                         sky2_link_up(sky2);
2092                 else
2093                         sky2_link_down(sky2);
2094         }
2095 out:
2096         spin_unlock(&sky2->phy_lock);
2097 }
2098
2099 /* Transmit timeout is only called if we are running, carrier is up
2100  * and tx queue is full (stopped).
2101  */
2102 static void sky2_tx_timeout(struct net_device *dev)
2103 {
2104         struct sky2_port *sky2 = netdev_priv(dev);
2105         struct sky2_hw *hw = sky2->hw;
2106
2107         if (netif_msg_timer(sky2))
2108                 printk(KERN_ERR PFX "%s: tx timeout\n", dev->name);
2109
2110         printk(KERN_DEBUG PFX "%s: transmit ring %u .. %u report=%u done=%u\n",
2111                dev->name, sky2->tx_cons, sky2->tx_prod,
2112                sky2_read16(hw, sky2->port == 0 ? STAT_TXA1_RIDX : STAT_TXA2_RIDX),
2113                sky2_read16(hw, Q_ADDR(txqaddr[sky2->port], Q_DONE)));
2114
2115         /* can't restart safely under softirq */
2116         schedule_work(&hw->restart_work);
2117 }
2118
2119 static int sky2_change_mtu(struct net_device *dev, int new_mtu)
2120 {
2121         struct sky2_port *sky2 = netdev_priv(dev);
2122         struct sky2_hw *hw = sky2->hw;
2123         unsigned port = sky2->port;
2124         int err;
2125         u16 ctl, mode;
2126         u32 imask;
2127
2128         if (new_mtu < ETH_ZLEN || new_mtu > ETH_JUMBO_MTU)
2129                 return -EINVAL;
2130
2131         if (new_mtu > ETH_DATA_LEN &&
2132             (hw->chip_id == CHIP_ID_YUKON_FE ||
2133              hw->chip_id == CHIP_ID_YUKON_FE_P))
2134                 return -EINVAL;
2135
2136         if (!netif_running(dev)) {
2137                 dev->mtu = new_mtu;
2138                 return 0;
2139         }
2140
2141         imask = sky2_read32(hw, B0_IMSK);
2142         sky2_write32(hw, B0_IMSK, 0);
2143
2144         dev->trans_start = jiffies;     /* prevent tx timeout */
2145         netif_stop_queue(dev);
2146         napi_disable(&hw->napi);
2147
2148         synchronize_irq(hw->pdev->irq);
2149
2150         if (!(hw->flags & SKY2_HW_RAM_BUFFER))
2151                 sky2_set_tx_stfwd(hw, port);
2152
2153         ctl = gma_read16(hw, port, GM_GP_CTRL);
2154         gma_write16(hw, port, GM_GP_CTRL, ctl & ~GM_GPCR_RX_ENA);
2155         sky2_rx_stop(sky2);
2156         sky2_rx_clean(sky2);
2157
2158         dev->mtu = new_mtu;
2159
2160         mode = DATA_BLIND_VAL(DATA_BLIND_DEF) |
2161                 GM_SMOD_VLAN_ENA | IPG_DATA_VAL(IPG_DATA_DEF);
2162
2163         if (dev->mtu > ETH_DATA_LEN)
2164                 mode |= GM_SMOD_JUMBO_ENA;
2165
2166         gma_write16(hw, port, GM_SERIAL_MODE, mode);
2167
2168         sky2_write8(hw, RB_ADDR(rxqaddr[port], RB_CTRL), RB_ENA_OP_MD);
2169
2170         err = sky2_rx_start(sky2);
2171         sky2_write32(hw, B0_IMSK, imask);
2172
2173         sky2_read32(hw, B0_Y2_SP_LISR);
2174         napi_enable(&hw->napi);
2175
2176         if (err)
2177                 dev_close(dev);
2178         else {
2179                 gma_write16(hw, port, GM_GP_CTRL, ctl);
2180
2181                 netif_wake_queue(dev);
2182         }
2183
2184         return err;
2185 }
2186
2187 /* For small just reuse existing skb for next receive */
2188 static struct sk_buff *receive_copy(struct sky2_port *sky2,
2189                                     const struct rx_ring_info *re,
2190                                     unsigned length)
2191 {
2192         struct sk_buff *skb;
2193
2194         skb = netdev_alloc_skb(sky2->netdev, length + 2);
2195         if (likely(skb)) {
2196                 skb_reserve(skb, 2);
2197                 pci_dma_sync_single_for_cpu(sky2->hw->pdev, re->data_addr,
2198                                             length, PCI_DMA_FROMDEVICE);
2199                 skb_copy_from_linear_data(re->skb, skb->data, length);
2200                 skb->ip_summed = re->skb->ip_summed;
2201                 skb->csum = re->skb->csum;
2202                 pci_dma_sync_single_for_device(sky2->hw->pdev, re->data_addr,
2203                                                length, PCI_DMA_FROMDEVICE);
2204                 re->skb->ip_summed = CHECKSUM_NONE;
2205                 skb_put(skb, length);
2206         }
2207         return skb;
2208 }
2209
2210 /* Adjust length of skb with fragments to match received data */
2211 static void skb_put_frags(struct sk_buff *skb, unsigned int hdr_space,
2212                           unsigned int length)
2213 {
2214         int i, num_frags;
2215         unsigned int size;
2216
2217         /* put header into skb */
2218         size = min(length, hdr_space);
2219         skb->tail += size;
2220         skb->len += size;
2221         length -= size;
2222
2223         num_frags = skb_shinfo(skb)->nr_frags;
2224         for (i = 0; i < num_frags; i++) {
2225                 skb_frag_t *frag = &skb_shinfo(skb)->frags[i];
2226
2227                 if (length == 0) {
2228                         /* don't need this page */
2229                         __free_page(frag->page);
2230                         --skb_shinfo(skb)->nr_frags;
2231                 } else {
2232                         size = min(length, (unsigned) PAGE_SIZE);
2233
2234                         frag->size = size;
2235                         skb->data_len += size;
2236                         skb->truesize += size;
2237                         skb->len += size;
2238                         length -= size;
2239                 }
2240         }
2241 }
2242
2243 /* Normal packet - take skb from ring element and put in a new one  */
2244 static struct sk_buff *receive_new(struct sky2_port *sky2,
2245                                    struct rx_ring_info *re,
2246                                    unsigned int length)
2247 {
2248         struct sk_buff *skb, *nskb;
2249         unsigned hdr_space = sky2->rx_data_size;
2250
2251         /* Don't be tricky about reusing pages (yet) */
2252         nskb = sky2_rx_alloc(sky2);
2253         if (unlikely(!nskb))
2254                 return NULL;
2255
2256         skb = re->skb;
2257         sky2_rx_unmap_skb(sky2->hw->pdev, re);
2258
2259         prefetch(skb->data);
2260         re->skb = nskb;
2261         if (sky2_rx_map_skb(sky2->hw->pdev, re, hdr_space)) {
2262                 dev_kfree_skb(nskb);
2263                 re->skb = skb;
2264                 return NULL;
2265         }
2266
2267         if (skb_shinfo(skb)->nr_frags)
2268                 skb_put_frags(skb, hdr_space, length);
2269         else
2270                 skb_put(skb, length);
2271         return skb;
2272 }
2273
2274 /*
2275  * Receive one packet.
2276  * For larger packets, get new buffer.
2277  */
2278 static struct sk_buff *sky2_receive(struct net_device *dev,
2279                                     u16 length, u32 status)
2280 {
2281         struct sky2_port *sky2 = netdev_priv(dev);
2282         struct rx_ring_info *re = sky2->rx_ring + sky2->rx_next;
2283         struct sk_buff *skb = NULL;
2284         u16 count = (status & GMR_FS_LEN) >> 16;
2285
2286 #ifdef SKY2_VLAN_TAG_USED
2287         /* Account for vlan tag */
2288         if (sky2->vlgrp && (status & GMR_FS_VLAN))
2289                 count -= VLAN_HLEN;
2290 #endif
2291
2292         if (unlikely(netif_msg_rx_status(sky2)))
2293                 printk(KERN_DEBUG PFX "%s: rx slot %u status 0x%x len %d\n",
2294                        dev->name, sky2->rx_next, status, length);
2295
2296         sky2->rx_next = (sky2->rx_next + 1) % sky2->rx_pending;
2297         prefetch(sky2->rx_ring + sky2->rx_next);
2298
2299         /* This chip has hardware problems that generates bogus status.
2300          * So do only marginal checking and expect higher level protocols
2301          * to handle crap frames.
2302          */
2303         if (sky2->hw->chip_id == CHIP_ID_YUKON_FE_P &&
2304             sky2->hw->chip_rev == CHIP_REV_YU_FE2_A0 &&
2305             length != count)
2306                 goto okay;
2307
2308         if (status & GMR_FS_ANY_ERR)
2309                 goto error;
2310
2311         if (!(status & GMR_FS_RX_OK))
2312                 goto resubmit;
2313
2314         /* if length reported by DMA does not match PHY, packet was truncated */
2315         if (length != count)
2316                 goto len_error;
2317
2318 okay:
2319         if (length < copybreak)
2320                 skb = receive_copy(sky2, re, length);
2321         else
2322                 skb = receive_new(sky2, re, length);
2323 resubmit:
2324         sky2_rx_submit(sky2, re);
2325
2326         return skb;
2327
2328 len_error:
2329         /* Truncation of overlength packets
2330            causes PHY length to not match MAC length */
2331         ++dev->stats.rx_length_errors;
2332         if (netif_msg_rx_err(sky2) && net_ratelimit())
2333                 pr_info(PFX "%s: rx length error: status %#x length %d\n",
2334                         dev->name, status, length);
2335         goto resubmit;
2336
2337 error:
2338         ++dev->stats.rx_errors;
2339         if (status & GMR_FS_RX_FF_OV) {
2340                 dev->stats.rx_over_errors++;
2341                 goto resubmit;
2342         }
2343
2344         if (netif_msg_rx_err(sky2) && net_ratelimit())
2345                 printk(KERN_INFO PFX "%s: rx error, status 0x%x length %d\n",
2346                        dev->name, status, length);
2347
2348         if (status & (GMR_FS_LONG_ERR | GMR_FS_UN_SIZE))
2349                 dev->stats.rx_length_errors++;
2350         if (status & GMR_FS_FRAGMENT)
2351                 dev->stats.rx_frame_errors++;
2352         if (status & GMR_FS_CRC_ERR)
2353                 dev->stats.rx_crc_errors++;
2354
2355         goto resubmit;
2356 }
2357
2358 /* Transmit complete */
2359 static inline void sky2_tx_done(struct net_device *dev, u16 last)
2360 {
2361         struct sky2_port *sky2 = netdev_priv(dev);
2362
2363         if (netif_running(dev))
2364                 sky2_tx_complete(sky2, last);
2365 }
2366
2367 static inline void sky2_skb_rx(const struct sky2_port *sky2,
2368                                u32 status, struct sk_buff *skb)
2369 {
2370 #ifdef SKY2_VLAN_TAG_USED
2371         u16 vlan_tag = be16_to_cpu(sky2->rx_tag);
2372         if (sky2->vlgrp && (status & GMR_FS_VLAN)) {
2373                 if (skb->ip_summed == CHECKSUM_NONE)
2374                         vlan_hwaccel_receive_skb(skb, sky2->vlgrp, vlan_tag);
2375                 else
2376                         vlan_gro_receive(&sky2->hw->napi, sky2->vlgrp,
2377                                          vlan_tag, skb);
2378                 return;
2379         }
2380 #endif
2381         if (skb->ip_summed == CHECKSUM_NONE)
2382                 netif_receive_skb(skb);
2383         else
2384                 napi_gro_receive(&sky2->hw->napi, skb);
2385 }
2386
2387 static inline void sky2_rx_done(struct sky2_hw *hw, unsigned port,
2388                                 unsigned packets, unsigned bytes)
2389 {
2390         if (packets) {
2391                 struct net_device *dev = hw->dev[port];
2392
2393                 dev->stats.rx_packets += packets;
2394                 dev->stats.rx_bytes += bytes;
2395                 dev->last_rx = jiffies;
2396                 sky2_rx_update(netdev_priv(dev), rxqaddr[port]);
2397         }
2398 }
2399
2400 /* Process status response ring */
2401 static int sky2_status_intr(struct sky2_hw *hw, int to_do, u16 idx)
2402 {
2403         int work_done = 0;
2404         unsigned int total_bytes[2] = { 0 };
2405         unsigned int total_packets[2] = { 0 };
2406
2407         rmb();
2408         do {
2409                 struct sky2_port *sky2;
2410                 struct sky2_status_le *le  = hw->st_le + hw->st_idx;
2411                 unsigned port;
2412                 struct net_device *dev;
2413                 struct sk_buff *skb;
2414                 u32 status;
2415                 u16 length;
2416                 u8 opcode = le->opcode;
2417
2418                 if (!(opcode & HW_OWNER))
2419                         break;
2420
2421                 hw->st_idx = RING_NEXT(hw->st_idx, STATUS_RING_SIZE);
2422
2423                 port = le->css & CSS_LINK_BIT;
2424                 dev = hw->dev[port];
2425                 sky2 = netdev_priv(dev);
2426                 length = le16_to_cpu(le->length);
2427                 status = le32_to_cpu(le->status);
2428
2429                 le->opcode = 0;
2430                 switch (opcode & ~HW_OWNER) {
2431                 case OP_RXSTAT:
2432                         total_packets[port]++;
2433                         total_bytes[port] += length;
2434                         skb = sky2_receive(dev, length, status);
2435                         if (unlikely(!skb)) {
2436                                 dev->stats.rx_dropped++;
2437                                 break;
2438                         }
2439
2440                         /* This chip reports checksum status differently */
2441                         if (hw->flags & SKY2_HW_NEW_LE) {
2442                                 if ((sky2->flags & SKY2_FLAG_RX_CHECKSUM) &&
2443                                     (le->css & (CSS_ISIPV4 | CSS_ISIPV6)) &&
2444                                     (le->css & CSS_TCPUDPCSOK))
2445                                         skb->ip_summed = CHECKSUM_UNNECESSARY;
2446                                 else
2447                                         skb->ip_summed = CHECKSUM_NONE;
2448                         }
2449
2450                         skb->protocol = eth_type_trans(skb, dev);
2451
2452                         sky2_skb_rx(sky2, status, skb);
2453
2454                         /* Stop after net poll weight */
2455                         if (++work_done >= to_do)
2456                                 goto exit_loop;
2457                         break;
2458
2459 #ifdef SKY2_VLAN_TAG_USED
2460                 case OP_RXVLAN:
2461                         sky2->rx_tag = length;
2462                         break;
2463
2464                 case OP_RXCHKSVLAN:
2465                         sky2->rx_tag = length;
2466                         /* fall through */
2467 #endif
2468                 case OP_RXCHKS:
2469                         if (!(sky2->flags & SKY2_FLAG_RX_CHECKSUM))
2470                                 break;
2471
2472                         /* If this happens then driver assuming wrong format */
2473                         if (unlikely(hw->flags & SKY2_HW_NEW_LE)) {
2474                                 if (net_ratelimit())
2475                                         printk(KERN_NOTICE "%s: unexpected"
2476                                                " checksum status\n",
2477                                                dev->name);
2478                                 break;
2479                         }
2480
2481                         /* Both checksum counters are programmed to start at
2482                          * the same offset, so unless there is a problem they
2483                          * should match. This failure is an early indication that
2484                          * hardware receive checksumming won't work.
2485                          */
2486                         if (likely(status >> 16 == (status & 0xffff))) {
2487                                 skb = sky2->rx_ring[sky2->rx_next].skb;
2488                                 skb->ip_summed = CHECKSUM_COMPLETE;
2489                                 skb->csum = le16_to_cpu(status);
2490                         } else {
2491                                 printk(KERN_NOTICE PFX "%s: hardware receive "
2492                                        "checksum problem (status = %#x)\n",
2493                                        dev->name, status);
2494                                 sky2->flags &= ~SKY2_FLAG_RX_CHECKSUM;
2495
2496                                 sky2_write32(sky2->hw,
2497                                              Q_ADDR(rxqaddr[port], Q_CSR),
2498                                              BMU_DIS_RX_CHKSUM);
2499                         }
2500                         break;
2501
2502                 case OP_TXINDEXLE:
2503                         /* TX index reports status for both ports */
2504                         sky2_tx_done(hw->dev[0], status & 0xfff);
2505                         if (hw->dev[1])
2506                                 sky2_tx_done(hw->dev[1],
2507                                      ((status >> 24) & 0xff)
2508                                              | (u16)(length & 0xf) << 8);
2509                         break;
2510
2511                 default:
2512                         if (net_ratelimit())
2513                                 printk(KERN_WARNING PFX
2514                                        "unknown status opcode 0x%x\n", opcode);
2515                 }
2516         } while (hw->st_idx != idx);
2517
2518         /* Fully processed status ring so clear irq */
2519         sky2_write32(hw, STAT_CTRL, SC_STAT_CLR_IRQ);
2520
2521 exit_loop:
2522         sky2_rx_done(hw, 0, total_packets[0], total_bytes[0]);
2523         sky2_rx_done(hw, 1, total_packets[1], total_bytes[1]);
2524
2525         return work_done;
2526 }
2527
2528 static void sky2_hw_error(struct sky2_hw *hw, unsigned port, u32 status)
2529 {
2530         struct net_device *dev = hw->dev[port];
2531
2532         if (net_ratelimit())
2533                 printk(KERN_INFO PFX "%s: hw error interrupt status 0x%x\n",
2534                        dev->name, status);
2535
2536         if (status & Y2_IS_PAR_RD1) {
2537                 if (net_ratelimit())
2538                         printk(KERN_ERR PFX "%s: ram data read parity error\n",
2539                                dev->name);
2540                 /* Clear IRQ */
2541                 sky2_write16(hw, RAM_BUFFER(port, B3_RI_CTRL), RI_CLR_RD_PERR);
2542         }
2543
2544         if (status & Y2_IS_PAR_WR1) {
2545                 if (net_ratelimit())
2546                         printk(KERN_ERR PFX "%s: ram data write parity error\n",
2547                                dev->name);
2548
2549                 sky2_write16(hw, RAM_BUFFER(port, B3_RI_CTRL), RI_CLR_WR_PERR);
2550         }
2551
2552         if (status & Y2_IS_PAR_MAC1) {
2553                 if (net_ratelimit())
2554                         printk(KERN_ERR PFX "%s: MAC parity error\n", dev->name);
2555                 sky2_write8(hw, SK_REG(port, TX_GMF_CTRL_T), GMF_CLI_TX_PE);
2556         }
2557
2558         if (status & Y2_IS_PAR_RX1) {
2559                 if (net_ratelimit())
2560                         printk(KERN_ERR PFX "%s: RX parity error\n", dev->name);
2561                 sky2_write32(hw, Q_ADDR(rxqaddr[port], Q_CSR), BMU_CLR_IRQ_PAR);
2562         }
2563
2564         if (status & Y2_IS_TCP_TXA1) {
2565                 if (net_ratelimit())
2566                         printk(KERN_ERR PFX "%s: TCP segmentation error\n",
2567                                dev->name);
2568                 sky2_write32(hw, Q_ADDR(txqaddr[port], Q_CSR), BMU_CLR_IRQ_TCP);
2569         }
2570 }
2571
2572 static void sky2_hw_intr(struct sky2_hw *hw)
2573 {
2574         struct pci_dev *pdev = hw->pdev;
2575         u32 status = sky2_read32(hw, B0_HWE_ISRC);
2576         u32 hwmsk = sky2_read32(hw, B0_HWE_IMSK);
2577
2578         status &= hwmsk;
2579
2580         if (status & Y2_IS_TIST_OV)
2581                 sky2_write8(hw, GMAC_TI_ST_CTRL, GMT_ST_CLR_IRQ);
2582
2583         if (status & (Y2_IS_MST_ERR | Y2_IS_IRQ_STAT)) {
2584                 u16 pci_err;
2585
2586                 sky2_write8(hw, B2_TST_CTRL1, TST_CFG_WRITE_ON);
2587                 pci_err = sky2_pci_read16(hw, PCI_STATUS);
2588                 if (net_ratelimit())
2589                         dev_err(&pdev->dev, "PCI hardware error (0x%x)\n",
2590                                 pci_err);
2591
2592                 sky2_pci_write16(hw, PCI_STATUS,
2593                                       pci_err | PCI_STATUS_ERROR_BITS);
2594                 sky2_write8(hw, B2_TST_CTRL1, TST_CFG_WRITE_OFF);
2595         }
2596
2597         if (status & Y2_IS_PCI_EXP) {
2598                 /* PCI-Express uncorrectable Error occurred */
2599                 u32 err;
2600
2601                 sky2_write8(hw, B2_TST_CTRL1, TST_CFG_WRITE_ON);
2602                 err = sky2_read32(hw, Y2_CFG_AER + PCI_ERR_UNCOR_STATUS);
2603                 sky2_write32(hw, Y2_CFG_AER + PCI_ERR_UNCOR_STATUS,
2604                              0xfffffffful);
2605                 if (net_ratelimit())
2606                         dev_err(&pdev->dev, "PCI Express error (0x%x)\n", err);
2607
2608                 sky2_read32(hw, Y2_CFG_AER + PCI_ERR_UNCOR_STATUS);
2609                 sky2_write8(hw, B2_TST_CTRL1, TST_CFG_WRITE_OFF);
2610         }
2611
2612         if (status & Y2_HWE_L1_MASK)
2613                 sky2_hw_error(hw, 0, status);
2614         status >>= 8;
2615         if (status & Y2_HWE_L1_MASK)
2616                 sky2_hw_error(hw, 1, status);
2617 }
2618
2619 static void sky2_mac_intr(struct sky2_hw *hw, unsigned port)
2620 {
2621         struct net_device *dev = hw->dev[port];
2622         struct sky2_port *sky2 = netdev_priv(dev);
2623         u8 status = sky2_read8(hw, SK_REG(port, GMAC_IRQ_SRC));
2624
2625         if (netif_msg_intr(sky2))
2626                 printk(KERN_INFO PFX "%s: mac interrupt status 0x%x\n",
2627                        dev->name, status);
2628
2629         if (status & GM_IS_RX_CO_OV)
2630                 gma_read16(hw, port, GM_RX_IRQ_SRC);
2631
2632         if (status & GM_IS_TX_CO_OV)
2633                 gma_read16(hw, port, GM_TX_IRQ_SRC);
2634
2635         if (status & GM_IS_RX_FF_OR) {
2636                 ++dev->stats.rx_fifo_errors;
2637                 sky2_write8(hw, SK_REG(port, RX_GMF_CTRL_T), GMF_CLI_RX_FO);
2638         }
2639
2640         if (status & GM_IS_TX_FF_UR) {
2641                 ++dev->stats.tx_fifo_errors;
2642                 sky2_write8(hw, SK_REG(port, TX_GMF_CTRL_T), GMF_CLI_TX_FU);
2643         }
2644 }
2645
2646 /* This should never happen it is a bug. */
2647 static void sky2_le_error(struct sky2_hw *hw, unsigned port, u16 q)
2648 {
2649         struct net_device *dev = hw->dev[port];
2650         u16 idx = sky2_read16(hw, Y2_QADDR(q, PREF_UNIT_GET_IDX));
2651
2652         dev_err(&hw->pdev->dev, PFX
2653                 "%s: descriptor error q=%#x get=%u put=%u\n",
2654                 dev->name, (unsigned) q, (unsigned) idx,
2655                 (unsigned) sky2_read16(hw, Y2_QADDR(q, PREF_UNIT_PUT_IDX)));
2656
2657         sky2_write32(hw, Q_ADDR(q, Q_CSR), BMU_CLR_IRQ_CHK);
2658 }
2659
2660 static int sky2_rx_hung(struct net_device *dev)
2661 {
2662         struct sky2_port *sky2 = netdev_priv(dev);
2663         struct sky2_hw *hw = sky2->hw;
2664         unsigned port = sky2->port;
2665         unsigned rxq = rxqaddr[port];
2666         u32 mac_rp = sky2_read32(hw, SK_REG(port, RX_GMF_RP));
2667         u8 mac_lev = sky2_read8(hw, SK_REG(port, RX_GMF_RLEV));
2668         u8 fifo_rp = sky2_read8(hw, Q_ADDR(rxq, Q_RP));
2669         u8 fifo_lev = sky2_read8(hw, Q_ADDR(rxq, Q_RL));
2670
2671         /* If idle and MAC or PCI is stuck */
2672         if (sky2->check.last == dev->last_rx &&
2673             ((mac_rp == sky2->check.mac_rp &&
2674               mac_lev != 0 && mac_lev >= sky2->check.mac_lev) ||
2675              /* Check if the PCI RX hang */
2676              (fifo_rp == sky2->check.fifo_rp &&
2677               fifo_lev != 0 && fifo_lev >= sky2->check.fifo_lev))) {
2678                 printk(KERN_DEBUG PFX "%s: hung mac %d:%d fifo %d (%d:%d)\n",
2679                        dev->name, mac_lev, mac_rp, fifo_lev, fifo_rp,
2680                        sky2_read8(hw, Q_ADDR(rxq, Q_WP)));
2681                 return 1;
2682         } else {
2683                 sky2->check.last = dev->last_rx;
2684                 sky2->check.mac_rp = mac_rp;
2685                 sky2->check.mac_lev = mac_lev;
2686                 sky2->check.fifo_rp = fifo_rp;
2687                 sky2->check.fifo_lev = fifo_lev;
2688                 return 0;
2689         }
2690 }
2691
2692 static void sky2_watchdog(unsigned long arg)
2693 {
2694         struct sky2_hw *hw = (struct sky2_hw *) arg;
2695
2696         /* Check for lost IRQ once a second */
2697         if (sky2_read32(hw, B0_ISRC)) {
2698                 napi_schedule(&hw->napi);
2699         } else {
2700                 int i, active = 0;
2701
2702                 for (i = 0; i < hw->ports; i++) {
2703                         struct net_device *dev = hw->dev[i];
2704                         if (!netif_running(dev))
2705                                 continue;
2706                         ++active;
2707
2708                         /* For chips with Rx FIFO, check if stuck */
2709                         if ((hw->flags & SKY2_HW_RAM_BUFFER) &&
2710                              sky2_rx_hung(dev)) {
2711                                 pr_info(PFX "%s: receiver hang detected\n",
2712                                         dev->name);
2713                                 schedule_work(&hw->restart_work);
2714                                 return;
2715                         }
2716                 }
2717
2718                 if (active == 0)
2719                         return;
2720         }
2721
2722         mod_timer(&hw->watchdog_timer, round_jiffies(jiffies + HZ));
2723 }
2724
2725 /* Hardware/software error handling */
2726 static void sky2_err_intr(struct sky2_hw *hw, u32 status)
2727 {
2728         if (net_ratelimit())
2729                 dev_warn(&hw->pdev->dev, "error interrupt status=%#x\n", status);
2730
2731         if (status & Y2_IS_HW_ERR)
2732                 sky2_hw_intr(hw);
2733
2734         if (status & Y2_IS_IRQ_MAC1)
2735                 sky2_mac_intr(hw, 0);
2736
2737         if (status & Y2_IS_IRQ_MAC2)
2738                 sky2_mac_intr(hw, 1);
2739
2740         if (status & Y2_IS_CHK_RX1)
2741                 sky2_le_error(hw, 0, Q_R1);
2742
2743         if (status & Y2_IS_CHK_RX2)
2744                 sky2_le_error(hw, 1, Q_R2);
2745
2746         if (status & Y2_IS_CHK_TXA1)
2747                 sky2_le_error(hw, 0, Q_XA1);
2748
2749         if (status & Y2_IS_CHK_TXA2)
2750                 sky2_le_error(hw, 1, Q_XA2);
2751 }
2752
2753 static int sky2_poll(struct napi_struct *napi, int work_limit)
2754 {
2755         struct sky2_hw *hw = container_of(napi, struct sky2_hw, napi);
2756         u32 status = sky2_read32(hw, B0_Y2_SP_EISR);
2757         int work_done = 0;
2758         u16 idx;
2759
2760         if (unlikely(status & Y2_IS_ERROR))
2761                 sky2_err_intr(hw, status);
2762
2763         if (status & Y2_IS_IRQ_PHY1)
2764                 sky2_phy_intr(hw, 0);
2765
2766         if (status & Y2_IS_IRQ_PHY2)
2767                 sky2_phy_intr(hw, 1);
2768
2769         while ((idx = sky2_read16(hw, STAT_PUT_IDX)) != hw->st_idx) {
2770                 work_done += sky2_status_intr(hw, work_limit - work_done, idx);
2771
2772                 if (work_done >= work_limit)
2773                         goto done;
2774         }
2775
2776         napi_complete(napi);
2777         sky2_read32(hw, B0_Y2_SP_LISR);
2778 done:
2779
2780         return work_done;
2781 }
2782
2783 static irqreturn_t sky2_intr(int irq, void *dev_id)
2784 {
2785         struct sky2_hw *hw = dev_id;
2786         u32 status;
2787
2788         /* Reading this mask interrupts as side effect */
2789         status = sky2_read32(hw, B0_Y2_SP_ISRC2);
2790         if (status == 0 || status == ~0)
2791                 return IRQ_NONE;
2792
2793         prefetch(&hw->st_le[hw->st_idx]);
2794
2795         napi_schedule(&hw->napi);
2796
2797         return IRQ_HANDLED;
2798 }
2799
2800 #ifdef CONFIG_NET_POLL_CONTROLLER
2801 static void sky2_netpoll(struct net_device *dev)
2802 {
2803         struct sky2_port *sky2 = netdev_priv(dev);
2804
2805         napi_schedule(&sky2->hw->napi);
2806 }
2807 #endif
2808
2809 /* Chip internal frequency for clock calculations */
2810 static u32 sky2_mhz(const struct sky2_hw *hw)
2811 {
2812         switch (hw->chip_id) {
2813         case CHIP_ID_YUKON_EC:
2814         case CHIP_ID_YUKON_EC_U:
2815         case CHIP_ID_YUKON_EX:
2816         case CHIP_ID_YUKON_SUPR:
2817         case CHIP_ID_YUKON_UL_2:
2818                 return 125;
2819
2820         case CHIP_ID_YUKON_FE:
2821                 return 100;
2822
2823         case CHIP_ID_YUKON_FE_P:
2824                 return 50;
2825
2826         case CHIP_ID_YUKON_XL:
2827                 return 156;
2828
2829         default:
2830                 BUG();
2831         }
2832 }
2833
2834 static inline u32 sky2_us2clk(const struct sky2_hw *hw, u32 us)
2835 {
2836         return sky2_mhz(hw) * us;
2837 }
2838
2839 static inline u32 sky2_clk2us(const struct sky2_hw *hw, u32 clk)
2840 {
2841         return clk / sky2_mhz(hw);
2842 }
2843
2844
2845 static int __devinit sky2_init(struct sky2_hw *hw)
2846 {
2847         u8 t8;
2848
2849         /* Enable all clocks and check for bad PCI access */
2850         sky2_pci_write32(hw, PCI_DEV_REG3, 0);
2851
2852         sky2_write8(hw, B0_CTST, CS_RST_CLR);
2853
2854         hw->chip_id = sky2_read8(hw, B2_CHIP_ID);
2855         hw->chip_rev = (sky2_read8(hw, B2_MAC_CFG) & CFG_CHIP_R_MSK) >> 4;
2856
2857         switch(hw->chip_id) {
2858         case CHIP_ID_YUKON_XL:
2859                 hw->flags = SKY2_HW_GIGABIT | SKY2_HW_NEWER_PHY;
2860                 break;
2861
2862         case CHIP_ID_YUKON_EC_U:
2863                 hw->flags = SKY2_HW_GIGABIT
2864                         | SKY2_HW_NEWER_PHY
2865                         | SKY2_HW_ADV_POWER_CTL;
2866                 break;
2867
2868         case CHIP_ID_YUKON_EX:
2869                 hw->flags = SKY2_HW_GIGABIT
2870                         | SKY2_HW_NEWER_PHY
2871                         | SKY2_HW_NEW_LE
2872                         | SKY2_HW_ADV_POWER_CTL;
2873
2874                 /* New transmit checksum */
2875                 if (hw->chip_rev != CHIP_REV_YU_EX_B0)
2876                         hw->flags |= SKY2_HW_AUTO_TX_SUM;
2877                 break;
2878
2879         case CHIP_ID_YUKON_EC:
2880                 /* This rev is really old, and requires untested workarounds */
2881                 if (hw->chip_rev == CHIP_REV_YU_EC_A1) {
2882                         dev_err(&hw->pdev->dev, "unsupported revision Yukon-EC rev A1\n");
2883                         return -EOPNOTSUPP;
2884                 }
2885                 hw->flags = SKY2_HW_GIGABIT;
2886                 break;
2887
2888         case CHIP_ID_YUKON_FE:
2889                 break;
2890
2891         case CHIP_ID_YUKON_FE_P:
2892                 hw->flags = SKY2_HW_NEWER_PHY
2893                         | SKY2_HW_NEW_LE
2894                         | SKY2_HW_AUTO_TX_SUM
2895                         | SKY2_HW_ADV_POWER_CTL;
2896                 break;
2897
2898         case CHIP_ID_YUKON_SUPR:
2899                 hw->flags = SKY2_HW_GIGABIT
2900                         | SKY2_HW_NEWER_PHY
2901                         | SKY2_HW_NEW_LE
2902                         | SKY2_HW_AUTO_TX_SUM
2903                         | SKY2_HW_ADV_POWER_CTL;
2904                 break;
2905
2906         case CHIP_ID_YUKON_UL_2:
2907                 hw->flags = SKY2_HW_GIGABIT
2908                         | SKY2_HW_ADV_POWER_CTL;
2909                 break;
2910
2911         default:
2912                 dev_err(&hw->pdev->dev, "unsupported chip type 0x%x\n",
2913                         hw->chip_id);
2914                 return -EOPNOTSUPP;
2915         }
2916
2917         hw->pmd_type = sky2_read8(hw, B2_PMD_TYP);
2918         if (hw->pmd_type == 'L' || hw->pmd_type == 'S' || hw->pmd_type == 'P')
2919                 hw->flags |= SKY2_HW_FIBRE_PHY;
2920
2921         hw->ports = 1;
2922         t8 = sky2_read8(hw, B2_Y2_HW_RES);
2923         if ((t8 & CFG_DUAL_MAC_MSK) == CFG_DUAL_MAC_MSK) {
2924                 if (!(sky2_read8(hw, B2_Y2_CLK_GATE) & Y2_STATUS_LNK2_INAC))
2925                         ++hw->ports;
2926         }
2927
2928         if (sky2_read8(hw, B2_E_0))
2929                 hw->flags |= SKY2_HW_RAM_BUFFER;
2930
2931         return 0;
2932 }
2933
2934 static void sky2_reset(struct sky2_hw *hw)
2935 {
2936         struct pci_dev *pdev = hw->pdev;
2937         u16 status;
2938         int i, cap;
2939         u32 hwe_mask = Y2_HWE_ALL_MASK;
2940
2941         /* disable ASF */
2942         if (hw->chip_id == CHIP_ID_YUKON_EX) {
2943                 status = sky2_read16(hw, HCU_CCSR);
2944                 status &= ~(HCU_CCSR_AHB_RST | HCU_CCSR_CPU_RST_MODE |
2945                             HCU_CCSR_UC_STATE_MSK);
2946                 sky2_write16(hw, HCU_CCSR, status);
2947         } else
2948                 sky2_write8(hw, B28_Y2_ASF_STAT_CMD, Y2_ASF_RESET);
2949         sky2_write16(hw, B0_CTST, Y2_ASF_DISABLE);
2950
2951         /* do a SW reset */
2952         sky2_write8(hw, B0_CTST, CS_RST_SET);
2953         sky2_write8(hw, B0_CTST, CS_RST_CLR);
2954
2955         /* allow writes to PCI config */
2956         sky2_write8(hw, B2_TST_CTRL1, TST_CFG_WRITE_ON);
2957
2958         /* clear PCI errors, if any */
2959         status = sky2_pci_read16(hw, PCI_STATUS);
2960         status |= PCI_STATUS_ERROR_BITS;
2961         sky2_pci_write16(hw, PCI_STATUS, status);
2962
2963         sky2_write8(hw, B0_CTST, CS_MRST_CLR);
2964
2965         cap = pci_find_capability(pdev, PCI_CAP_ID_EXP);
2966         if (cap) {
2967                 sky2_write32(hw, Y2_CFG_AER + PCI_ERR_UNCOR_STATUS,
2968                              0xfffffffful);
2969
2970                 /* If error bit is stuck on ignore it */
2971                 if (sky2_read32(hw, B0_HWE_ISRC) & Y2_IS_PCI_EXP)
2972                         dev_info(&pdev->dev, "ignoring stuck error report bit\n");
2973                 else
2974                         hwe_mask |= Y2_IS_PCI_EXP;
2975         }
2976
2977         sky2_power_on(hw);
2978         sky2_write8(hw, B2_TST_CTRL1, TST_CFG_WRITE_OFF);
2979
2980         for (i = 0; i < hw->ports; i++) {
2981                 sky2_write8(hw, SK_REG(i, GMAC_LINK_CTRL), GMLC_RST_SET);
2982                 sky2_write8(hw, SK_REG(i, GMAC_LINK_CTRL), GMLC_RST_CLR);
2983
2984                 if (hw->chip_id == CHIP_ID_YUKON_EX ||
2985                     hw->chip_id == CHIP_ID_YUKON_SUPR)
2986                         sky2_write16(hw, SK_REG(i, GMAC_CTRL),
2987                                      GMC_BYP_MACSECRX_ON | GMC_BYP_MACSECTX_ON
2988                                      | GMC_BYP_RETR_ON);
2989         }
2990
2991         /* Clear I2C IRQ noise */
2992         sky2_write32(hw, B2_I2C_IRQ, 1);
2993
2994         /* turn off hardware timer (unused) */
2995         sky2_write8(hw, B2_TI_CTRL, TIM_STOP);
2996         sky2_write8(hw, B2_TI_CTRL, TIM_CLR_IRQ);
2997
2998         /* Turn off descriptor polling */
2999         sky2_write32(hw, B28_DPT_CTRL, DPT_STOP);
3000
3001         /* Turn off receive timestamp */
3002         sky2_write8(hw, GMAC_TI_ST_CTRL, GMT_ST_STOP);
3003         sky2_write8(hw, GMAC_TI_ST_CTRL, GMT_ST_CLR_IRQ);
3004
3005         /* enable the Tx Arbiters */
3006         for (i = 0; i < hw->ports; i++)
3007                 sky2_write8(hw, SK_REG(i, TXA_CTRL), TXA_ENA_ARB);
3008
3009         /* Initialize ram interface */
3010         for (i = 0; i < hw->ports; i++) {
3011                 sky2_write8(hw, RAM_BUFFER(i, B3_RI_CTRL), RI_RST_CLR);
3012
3013                 sky2_write8(hw, RAM_BUFFER(i, B3_RI_WTO_R1), SK_RI_TO_53);
3014                 sky2_write8(hw, RAM_BUFFER(i, B3_RI_WTO_XA1), SK_RI_TO_53);
3015                 sky2_write8(hw, RAM_BUFFER(i, B3_RI_WTO_XS1), SK_RI_TO_53);
3016                 sky2_write8(hw, RAM_BUFFER(i, B3_RI_RTO_R1), SK_RI_TO_53);
3017                 sky2_write8(hw, RAM_BUFFER(i, B3_RI_RTO_XA1), SK_RI_TO_53);
3018                 sky2_write8(hw, RAM_BUFFER(i, B3_RI_RTO_XS1), SK_RI_TO_53);
3019                 sky2_write8(hw, RAM_BUFFER(i, B3_RI_WTO_R2), SK_RI_TO_53);
3020                 sky2_write8(hw, RAM_BUFFER(i, B3_RI_WTO_XA2), SK_RI_TO_53);
3021                 sky2_write8(hw, RAM_BUFFER(i, B3_RI_WTO_XS2), SK_RI_TO_53);
3022                 sky2_write8(hw, RAM_BUFFER(i, B3_RI_RTO_R2), SK_RI_TO_53);
3023                 sky2_write8(hw, RAM_BUFFER(i, B3_RI_RTO_XA2), SK_RI_TO_53);
3024                 sky2_write8(hw, RAM_BUFFER(i, B3_RI_RTO_XS2), SK_RI_TO_53);
3025         }
3026
3027         sky2_write32(hw, B0_HWE_IMSK, hwe_mask);
3028
3029         for (i = 0; i < hw->ports; i++)
3030                 sky2_gmac_reset(hw, i);
3031
3032         memset(hw->st_le, 0, STATUS_LE_BYTES);
3033         hw->st_idx = 0;
3034
3035         sky2_write32(hw, STAT_CTRL, SC_STAT_RST_SET);
3036         sky2_write32(hw, STAT_CTRL, SC_STAT_RST_CLR);
3037
3038         sky2_write32(hw, STAT_LIST_ADDR_LO, hw->st_dma);
3039         sky2_write32(hw, STAT_LIST_ADDR_HI, (u64) hw->st_dma >> 32);
3040
3041         /* Set the list last index */
3042         sky2_write16(hw, STAT_LAST_IDX, STATUS_RING_SIZE - 1);
3043
3044         sky2_write16(hw, STAT_TX_IDX_TH, 10);
3045         sky2_write8(hw, STAT_FIFO_WM, 16);
3046
3047         /* set Status-FIFO ISR watermark */
3048         if (hw->chip_id == CHIP_ID_YUKON_XL && hw->chip_rev == 0)
3049                 sky2_write8(hw, STAT_FIFO_ISR_WM, 4);
3050         else
3051                 sky2_write8(hw, STAT_FIFO_ISR_WM, 16);
3052
3053         sky2_write32(hw, STAT_TX_TIMER_INI, sky2_us2clk(hw, 1000));
3054         sky2_write32(hw, STAT_ISR_TIMER_INI, sky2_us2clk(hw, 20));
3055         sky2_write32(hw, STAT_LEV_TIMER_INI, sky2_us2clk(hw, 100));
3056
3057         /* enable status unit */
3058         sky2_write32(hw, STAT_CTRL, SC_STAT_OP_ON);
3059
3060         sky2_write8(hw, STAT_TX_TIMER_CTRL, TIM_START);
3061         sky2_write8(hw, STAT_LEV_TIMER_CTRL, TIM_START);
3062         sky2_write8(hw, STAT_ISR_TIMER_CTRL, TIM_START);
3063 }
3064
3065 /* Take device down (offline).
3066  * Equivalent to doing dev_stop() but this does not
3067  * inform upper layers of the transistion.
3068  */
3069 static void sky2_detach(struct net_device *dev)
3070 {
3071         if (netif_running(dev)) {
3072                 netif_device_detach(dev);       /* stop txq */
3073                 sky2_down(dev);
3074         }
3075 }
3076
3077 /* Bring device back after doing sky2_detach */
3078 static int sky2_reattach(struct net_device *dev)
3079 {
3080         int err = 0;
3081
3082         if (netif_running(dev)) {
3083                 err = sky2_up(dev);
3084                 if (err) {
3085                         printk(KERN_INFO PFX "%s: could not restart %d\n",
3086                                dev->name, err);
3087                         dev_close(dev);
3088                 } else {
3089                         netif_device_attach(dev);
3090                         sky2_set_multicast(dev);
3091                 }
3092         }
3093
3094         return err;
3095 }
3096
3097 static void sky2_restart(struct work_struct *work)
3098 {
3099         struct sky2_hw *hw = container_of(work, struct sky2_hw, restart_work);
3100         int i;
3101
3102         rtnl_lock();
3103         for (i = 0; i < hw->ports; i++)
3104                 sky2_detach(hw->dev[i]);
3105
3106         napi_disable(&hw->napi);
3107         sky2_write32(hw, B0_IMSK, 0);
3108         sky2_reset(hw);
3109         sky2_write32(hw, B0_IMSK, Y2_IS_BASE);
3110         napi_enable(&hw->napi);
3111
3112         for (i = 0; i < hw->ports; i++)
3113                 sky2_reattach(hw->dev[i]);
3114
3115         rtnl_unlock();
3116 }
3117
3118 static inline u8 sky2_wol_supported(const struct sky2_hw *hw)
3119 {
3120         return sky2_is_copper(hw) ? (WAKE_PHY | WAKE_MAGIC) : 0;
3121 }
3122
3123 static void sky2_get_wol(struct net_device *dev, struct ethtool_wolinfo *wol)
3124 {
3125         const struct sky2_port *sky2 = netdev_priv(dev);
3126
3127         wol->supported = sky2_wol_supported(sky2->hw);
3128         wol->wolopts = sky2->wol;
3129 }
3130
3131 static int sky2_set_wol(struct net_device *dev, struct ethtool_wolinfo *wol)
3132 {
3133         struct sky2_port *sky2 = netdev_priv(dev);
3134         struct sky2_hw *hw = sky2->hw;
3135
3136         if ((wol->wolopts & ~sky2_wol_supported(sky2->hw))
3137             || !device_can_wakeup(&hw->pdev->dev))
3138                 return -EOPNOTSUPP;
3139
3140         sky2->wol = wol->wolopts;
3141
3142         if (hw->chip_id == CHIP_ID_YUKON_EC_U ||
3143             hw->chip_id == CHIP_ID_YUKON_EX ||
3144             hw->chip_id == CHIP_ID_YUKON_FE_P)
3145                 sky2_write32(hw, B0_CTST, sky2->wol
3146                              ? Y2_HW_WOL_ON : Y2_HW_WOL_OFF);
3147
3148         device_set_wakeup_enable(&hw->pdev->dev, sky2->wol);
3149
3150         if (!netif_running(dev))
3151                 sky2_wol_init(sky2);
3152         return 0;
3153 }
3154
3155 static u32 sky2_supported_modes(const struct sky2_hw *hw)
3156 {
3157         if (sky2_is_copper(hw)) {
3158                 u32 modes = SUPPORTED_10baseT_Half
3159                         | SUPPORTED_10baseT_Full
3160                         | SUPPORTED_100baseT_Half
3161                         | SUPPORTED_100baseT_Full
3162                         | SUPPORTED_Autoneg | SUPPORTED_TP;
3163
3164                 if (hw->flags & SKY2_HW_GIGABIT)
3165                         modes |= SUPPORTED_1000baseT_Half
3166                                 | SUPPORTED_1000baseT_Full;
3167                 return modes;
3168         } else
3169                 return  SUPPORTED_1000baseT_Half
3170                         | SUPPORTED_1000baseT_Full
3171                         | SUPPORTED_Autoneg
3172                         | SUPPORTED_FIBRE;
3173 }
3174
3175 static int sky2_get_settings(struct net_device *dev, struct ethtool_cmd *ecmd)
3176 {
3177         struct sky2_port *sky2 = netdev_priv(dev);
3178         struct sky2_hw *hw = sky2->hw;
3179
3180         ecmd->transceiver = XCVR_INTERNAL;
3181         ecmd->supported = sky2_supported_modes(hw);
3182         ecmd->phy_address = PHY_ADDR_MARV;
3183         if (sky2_is_copper(hw)) {
3184                 ecmd->port = PORT_TP;
3185                 ecmd->speed = sky2->speed;
3186         } else {
3187                 ecmd->speed = SPEED_1000;
3188                 ecmd->port = PORT_FIBRE;
3189         }
3190
3191         ecmd->advertising = sky2->advertising;
3192         ecmd->autoneg = (sky2->flags & SKY2_FLAG_AUTO_SPEED)
3193                 ? AUTONEG_ENABLE : AUTONEG_DISABLE;
3194         ecmd->duplex = sky2->duplex;
3195         return 0;
3196 }
3197
3198 static int sky2_set_settings(struct net_device *dev, struct ethtool_cmd *ecmd)
3199 {
3200         struct sky2_port *sky2 = netdev_priv(dev);
3201         const struct sky2_hw *hw = sky2->hw;
3202         u32 supported = sky2_supported_modes(hw);
3203
3204         if (ecmd->autoneg == AUTONEG_ENABLE) {
3205                 sky2->flags |= SKY2_FLAG_AUTO_SPEED;
3206                 ecmd->advertising = supported;
3207                 sky2->duplex = -1;
3208                 sky2->speed = -1;
3209         } else {
3210                 u32 setting;
3211
3212                 switch (ecmd->speed) {
3213                 case SPEED_1000:
3214                         if (ecmd->duplex == DUPLEX_FULL)
3215                                 setting = SUPPORTED_1000baseT_Full;
3216                         else if (ecmd->duplex == DUPLEX_HALF)
3217                                 setting = SUPPORTED_1000baseT_Half;
3218                         else
3219                                 return -EINVAL;
3220                         break;
3221                 case SPEED_100:
3222                         if (ecmd->duplex == DUPLEX_FULL)
3223                                 setting = SUPPORTED_100baseT_Full;
3224                         else if (ecmd->duplex == DUPLEX_HALF)
3225                                 setting = SUPPORTED_100baseT_Half;
3226                         else
3227                                 return -EINVAL;
3228                         break;
3229
3230                 case SPEED_10:
3231                         if (ecmd->duplex == DUPLEX_FULL)
3232                                 setting = SUPPORTED_10baseT_Full;
3233                         else if (ecmd->duplex == DUPLEX_HALF)
3234                                 setting = SUPPORTED_10baseT_Half;
3235                         else
3236                                 return -EINVAL;
3237                         break;
3238                 default:
3239                         return -EINVAL;
3240                 }
3241
3242                 if ((setting & supported) == 0)
3243                         return -EINVAL;
3244
3245                 sky2->speed = ecmd->speed;
3246                 sky2->duplex = ecmd->duplex;
3247                 sky2->flags &= ~SKY2_FLAG_AUTO_SPEED;
3248         }
3249
3250         sky2->advertising = ecmd->advertising;
3251
3252         if (netif_running(dev)) {
3253                 sky2_phy_reinit(sky2);
3254                 sky2_set_multicast(dev);
3255         }
3256
3257         return 0;
3258 }
3259
3260 static void sky2_get_drvinfo(struct net_device *dev,
3261                              struct ethtool_drvinfo *info)
3262 {
3263         struct sky2_port *sky2 = netdev_priv(dev);
3264
3265         strcpy(info->driver, DRV_NAME);
3266         strcpy(info->version, DRV_VERSION);
3267         strcpy(info->fw_version, "N/A");
3268         strcpy(info->bus_info, pci_name(sky2->hw->pdev));
3269 }
3270
3271 static const struct sky2_stat {
3272         char name[ETH_GSTRING_LEN];
3273         u16 offset;
3274 } sky2_stats[] = {
3275         { "tx_bytes",      GM_TXO_OK_HI },
3276         { "rx_bytes",      GM_RXO_OK_HI },
3277         { "tx_broadcast",  GM_TXF_BC_OK },
3278         { "rx_broadcast",  GM_RXF_BC_OK },
3279         { "tx_multicast",  GM_TXF_MC_OK },
3280         { "rx_multicast",  GM_RXF_MC_OK },
3281         { "tx_unicast",    GM_TXF_UC_OK },
3282         { "rx_unicast",    GM_RXF_UC_OK },
3283         { "tx_mac_pause",  GM_TXF_MPAUSE },
3284         { "rx_mac_pause",  GM_RXF_MPAUSE },
3285         { "collisions",    GM_TXF_COL },
3286         { "late_collision",GM_TXF_LAT_COL },
3287         { "aborted",       GM_TXF_ABO_COL },
3288         { "single_collisions", GM_TXF_SNG_COL },
3289         { "multi_collisions", GM_TXF_MUL_COL },
3290
3291         { "rx_short",      GM_RXF_SHT },
3292         { "rx_runt",       GM_RXE_FRAG },
3293         { "rx_64_byte_packets", GM_RXF_64B },
3294         { "rx_65_to_127_byte_packets", GM_RXF_127B },
3295         { "rx_128_to_255_byte_packets", GM_RXF_255B },
3296         { "rx_256_to_511_byte_packets", GM_RXF_511B },
3297         { "rx_512_to_1023_byte_packets", GM_RXF_1023B },
3298         { "rx_1024_to_1518_byte_packets", GM_RXF_1518B },
3299         { "rx_1518_to_max_byte_packets", GM_RXF_MAX_SZ },
3300         { "rx_too_long",   GM_RXF_LNG_ERR },
3301         { "rx_fifo_overflow", GM_RXE_FIFO_OV },
3302         { "rx_jabber",     GM_RXF_JAB_PKT },
3303         { "rx_fcs_error",   GM_RXF_FCS_ERR },
3304
3305         { "tx_64_byte_packets", GM_TXF_64B },
3306         { "tx_65_to_127_byte_packets", GM_TXF_127B },
3307         { "tx_128_to_255_byte_packets", GM_TXF_255B },
3308         { "tx_256_to_511_byte_packets", GM_TXF_511B },
3309         { "tx_512_to_1023_byte_packets", GM_TXF_1023B },
3310         { "tx_1024_to_1518_byte_packets", GM_TXF_1518B },
3311         { "tx_1519_to_max_byte_packets", GM_TXF_MAX_SZ },
3312         { "tx_fifo_underrun", GM_TXE_FIFO_UR },
3313 };
3314
3315 static u32 sky2_get_rx_csum(struct net_device *dev)
3316 {
3317         struct sky2_port *sky2 = netdev_priv(dev);
3318
3319         return !!(sky2->flags & SKY2_FLAG_RX_CHECKSUM);
3320 }
3321
3322 static int sky2_set_rx_csum(struct net_device *dev, u32 data)
3323 {
3324         struct sky2_port *sky2 = netdev_priv(dev);
3325
3326         if (data)
3327                 sky2->flags |= SKY2_FLAG_RX_CHECKSUM;
3328         else
3329                 sky2->flags &= ~SKY2_FLAG_RX_CHECKSUM;
3330
3331         sky2_write32(sky2->hw, Q_ADDR(rxqaddr[sky2->port], Q_CSR),
3332                      data ? BMU_ENA_RX_CHKSUM : BMU_DIS_RX_CHKSUM);
3333
3334         return 0;
3335 }
3336
3337 static u32 sky2_get_msglevel(struct net_device *netdev)
3338 {
3339         struct sky2_port *sky2 = netdev_priv(netdev);
3340         return sky2->msg_enable;
3341 }
3342
3343 static int sky2_nway_reset(struct net_device *dev)
3344 {
3345         struct sky2_port *sky2 = netdev_priv(dev);
3346
3347         if (!netif_running(dev) || !(sky2->flags & SKY2_FLAG_AUTO_SPEED))
3348                 return -EINVAL;
3349
3350         sky2_phy_reinit(sky2);
3351         sky2_set_multicast(dev);
3352
3353         return 0;
3354 }
3355
3356 static void sky2_phy_stats(struct sky2_port *sky2, u64 * data, unsigned count)
3357 {
3358         struct sky2_hw *hw = sky2->hw;
3359         unsigned port = sky2->port;
3360         int i;
3361
3362         data[0] = (u64) gma_read32(hw, port, GM_TXO_OK_HI) << 32
3363             | (u64) gma_read32(hw, port, GM_TXO_OK_LO);
3364         data[1] = (u64) gma_read32(hw, port, GM_RXO_OK_HI) << 32
3365             | (u64) gma_read32(hw, port, GM_RXO_OK_LO);
3366
3367         for (i = 2; i < count; i++)
3368                 data[i] = (u64) gma_read32(hw, port, sky2_stats[i].offset);
3369 }
3370
3371 static void sky2_set_msglevel(struct net_device *netdev, u32 value)
3372 {
3373         struct sky2_port *sky2 = netdev_priv(netdev);
3374         sky2->msg_enable = value;
3375 }
3376
3377 static int sky2_get_sset_count(struct net_device *dev, int sset)
3378 {
3379         switch (sset) {
3380         case ETH_SS_STATS:
3381                 return ARRAY_SIZE(sky2_stats);
3382         default:
3383                 return -EOPNOTSUPP;
3384         }
3385 }
3386
3387 static void sky2_get_ethtool_stats(struct net_device *dev,
3388                                    struct ethtool_stats *stats, u64 * data)
3389 {
3390         struct sky2_port *sky2 = netdev_priv(dev);
3391
3392         sky2_phy_stats(sky2, data, ARRAY_SIZE(sky2_stats));
3393 }
3394
3395 static void sky2_get_strings(struct net_device *dev, u32 stringset, u8 * data)
3396 {
3397         int i;
3398
3399         switch (stringset) {
3400         case ETH_SS_STATS:
3401                 for (i = 0; i < ARRAY_SIZE(sky2_stats); i++)
3402                         memcpy(data + i * ETH_GSTRING_LEN,
3403                                sky2_stats[i].name, ETH_GSTRING_LEN);
3404                 break;
3405         }
3406 }
3407
3408 static int sky2_set_mac_address(struct net_device *dev, void *p)
3409 {
3410         struct sky2_port *sky2 = netdev_priv(dev);
3411         struct sky2_hw *hw = sky2->hw;
3412         unsigned port = sky2->port;
3413         const struct sockaddr *addr = p;
3414
3415         if (!is_valid_ether_addr(addr->sa_data))
3416                 return -EADDRNOTAVAIL;
3417
3418         memcpy(dev->dev_addr, addr->sa_data, ETH_ALEN);
3419         memcpy_toio(hw->regs + B2_MAC_1 + port * 8,
3420                     dev->dev_addr, ETH_ALEN);
3421         memcpy_toio(hw->regs + B2_MAC_2 + port * 8,
3422                     dev->dev_addr, ETH_ALEN);
3423
3424         /* virtual address for data */
3425         gma_set_addr(hw, port, GM_SRC_ADDR_2L, dev->dev_addr);
3426
3427         /* physical address: used for pause frames */
3428         gma_set_addr(hw, port, GM_SRC_ADDR_1L, dev->dev_addr);
3429
3430         return 0;
3431 }
3432
3433 static void inline sky2_add_filter(u8 filter[8], const u8 *addr)
3434 {
3435         u32 bit;
3436
3437         bit = ether_crc(ETH_ALEN, addr) & 63;
3438         filter[bit >> 3] |= 1 << (bit & 7);
3439 }
3440
3441 static void sky2_set_multicast(struct net_device *dev)
3442 {
3443         struct sky2_port *sky2 = netdev_priv(dev);
3444         struct sky2_hw *hw = sky2->hw;
3445         unsigned port = sky2->port;
3446         struct dev_mc_list *list = dev->mc_list;
3447         u16 reg;
3448         u8 filter[8];
3449         int rx_pause;
3450         static const u8 pause_mc_addr[ETH_ALEN] = { 0x1, 0x80, 0xc2, 0x0, 0x0, 0x1 };
3451
3452         rx_pause = (sky2->flow_status == FC_RX || sky2->flow_status == FC_BOTH);
3453         memset(filter, 0, sizeof(filter));
3454
3455         reg = gma_read16(hw, port, GM_RX_CTRL);
3456         reg |= GM_RXCR_UCF_ENA;
3457
3458         if (dev->flags & IFF_PROMISC)   /* promiscuous */
3459                 reg &= ~(GM_RXCR_UCF_ENA | GM_RXCR_MCF_ENA);
3460         else if (dev->flags & IFF_ALLMULTI)
3461                 memset(filter, 0xff, sizeof(filter));
3462         else if (dev->mc_count == 0 && !rx_pause)
3463                 reg &= ~GM_RXCR_MCF_ENA;
3464         else {
3465                 int i;
3466                 reg |= GM_RXCR_MCF_ENA;
3467
3468                 if (rx_pause)
3469                         sky2_add_filter(filter, pause_mc_addr);
3470
3471                 for (i = 0; list && i < dev->mc_count; i++, list = list->next)
3472                         sky2_add_filter(filter, list->dmi_addr);
3473         }
3474
3475         gma_write16(hw, port, GM_MC_ADDR_H1,
3476                     (u16) filter[0] | ((u16) filter[1] << 8));
3477         gma_write16(hw, port, GM_MC_ADDR_H2,
3478                     (u16) filter[2] | ((u16) filter[3] << 8));
3479         gma_write16(hw, port, GM_MC_ADDR_H3,
3480                     (u16) filter[4] | ((u16) filter[5] << 8));
3481         gma_write16(hw, port, GM_MC_ADDR_H4,
3482                     (u16) filter[6] | ((u16) filter[7] << 8));
3483
3484         gma_write16(hw, port, GM_RX_CTRL, reg);
3485 }
3486
3487 /* Can have one global because blinking is controlled by
3488  * ethtool and that is always under RTNL mutex
3489  */
3490 static void sky2_led(struct sky2_port *sky2, enum led_mode mode)
3491 {
3492         struct sky2_hw *hw = sky2->hw;
3493         unsigned port = sky2->port;
3494
3495         spin_lock_bh(&sky2->phy_lock);
3496         if (hw->chip_id == CHIP_ID_YUKON_EC_U ||
3497             hw->chip_id == CHIP_ID_YUKON_EX ||
3498             hw->chip_id == CHIP_ID_YUKON_SUPR) {
3499                 u16 pg;
3500                 pg = gm_phy_read(hw, port, PHY_MARV_EXT_ADR);
3501                 gm_phy_write(hw, port, PHY_MARV_EXT_ADR, 3);
3502
3503                 switch (mode) {
3504                 case MO_LED_OFF:
3505                         gm_phy_write(hw, port, PHY_MARV_PHY_CTRL,
3506                                      PHY_M_LEDC_LOS_CTRL(8) |
3507                                      PHY_M_LEDC_INIT_CTRL(8) |
3508                                      PHY_M_LEDC_STA1_CTRL(8) |
3509                                      PHY_M_LEDC_STA0_CTRL(8));
3510                         break;
3511                 case MO_LED_ON:
3512                         gm_phy_write(hw, port, PHY_MARV_PHY_CTRL,
3513                                      PHY_M_LEDC_LOS_CTRL(9) |
3514                                      PHY_M_LEDC_INIT_CTRL(9) |
3515                                      PHY_M_LEDC_STA1_CTRL(9) |
3516                                      PHY_M_LEDC_STA0_CTRL(9));
3517                         break;
3518                 case MO_LED_BLINK:
3519                         gm_phy_write(hw, port, PHY_MARV_PHY_CTRL,
3520                                      PHY_M_LEDC_LOS_CTRL(0xa) |
3521                                      PHY_M_LEDC_INIT_CTRL(0xa) |
3522                                      PHY_M_LEDC_STA1_CTRL(0xa) |
3523                                      PHY_M_LEDC_STA0_CTRL(0xa));
3524                         break;
3525                 case MO_LED_NORM:
3526                         gm_phy_write(hw, port, PHY_MARV_PHY_CTRL,
3527                                      PHY_M_LEDC_LOS_CTRL(1) |
3528                                      PHY_M_LEDC_INIT_CTRL(8) |
3529                                      PHY_M_LEDC_STA1_CTRL(7) |
3530                                      PHY_M_LEDC_STA0_CTRL(7));
3531                 }
3532
3533                 gm_phy_write(hw, port, PHY_MARV_EXT_ADR, pg);
3534         } else
3535                 gm_phy_write(hw, port, PHY_MARV_LED_OVER,
3536                                      PHY_M_LED_MO_DUP(mode) |
3537                                      PHY_M_LED_MO_10(mode) |
3538                                      PHY_M_LED_MO_100(mode) |
3539                                      PHY_M_LED_MO_1000(mode) |
3540                                      PHY_M_LED_MO_RX(mode) |
3541                                      PHY_M_LED_MO_TX(mode));
3542
3543         spin_unlock_bh(&sky2->phy_lock);
3544 }
3545
3546 /* blink LED's for finding board */
3547 static int sky2_phys_id(struct net_device *dev, u32 data)
3548 {
3549         struct sky2_port *sky2 = netdev_priv(dev);
3550         unsigned int i;
3551
3552         if (data == 0)
3553                 data = UINT_MAX;
3554
3555         for (i = 0; i < data; i++) {
3556                 sky2_led(sky2, MO_LED_ON);
3557                 if (msleep_interruptible(500))
3558                         break;
3559                 sky2_led(sky2, MO_LED_OFF);
3560                 if (msleep_interruptible(500))
3561                         break;
3562         }
3563         sky2_led(sky2, MO_LED_NORM);
3564
3565         return 0;
3566 }
3567
3568 static void sky2_get_pauseparam(struct net_device *dev,
3569                                 struct ethtool_pauseparam *ecmd)
3570 {
3571         struct sky2_port *sky2 = netdev_priv(dev);
3572
3573         switch (sky2->flow_mode) {
3574         case FC_NONE:
3575                 ecmd->tx_pause = ecmd->rx_pause = 0;
3576                 break;
3577         case FC_TX:
3578                 ecmd->tx_pause = 1, ecmd->rx_pause = 0;
3579                 break;
3580         case FC_RX:
3581                 ecmd->tx_pause = 0, ecmd->rx_pause = 1;
3582                 break;
3583         case FC_BOTH:
3584                 ecmd->tx_pause = ecmd->rx_pause = 1;
3585         }
3586
3587         ecmd->autoneg = (sky2->flags & SKY2_FLAG_AUTO_PAUSE)
3588                 ? AUTONEG_ENABLE : AUTONEG_DISABLE;
3589 }
3590
3591 static int sky2_set_pauseparam(struct net_device *dev,
3592                                struct ethtool_pauseparam *ecmd)
3593 {
3594         struct sky2_port *sky2 = netdev_priv(dev);
3595
3596         if (ecmd->autoneg == AUTONEG_ENABLE)
3597                 sky2->flags |= SKY2_FLAG_AUTO_PAUSE;
3598         else
3599                 sky2->flags &= ~SKY2_FLAG_AUTO_PAUSE;
3600
3601         sky2->flow_mode = sky2_flow(ecmd->rx_pause, ecmd->tx_pause);
3602
3603         if (netif_running(dev))
3604                 sky2_phy_reinit(sky2);
3605
3606         return 0;
3607 }
3608
3609 static int sky2_get_coalesce(struct net_device *dev,
3610                              struct ethtool_coalesce *ecmd)
3611 {
3612         struct sky2_port *sky2 = netdev_priv(dev);
3613         struct sky2_hw *hw = sky2->hw;
3614
3615         if (sky2_read8(hw, STAT_TX_TIMER_CTRL) == TIM_STOP)
3616                 ecmd->tx_coalesce_usecs = 0;
3617         else {
3618                 u32 clks = sky2_read32(hw, STAT_TX_TIMER_INI);
3619                 ecmd->tx_coalesce_usecs = sky2_clk2us(hw, clks);
3620         }
3621         ecmd->tx_max_coalesced_frames = sky2_read16(hw, STAT_TX_IDX_TH);
3622
3623         if (sky2_read8(hw, STAT_LEV_TIMER_CTRL) == TIM_STOP)
3624                 ecmd->rx_coalesce_usecs = 0;
3625         else {
3626                 u32 clks = sky2_read32(hw, STAT_LEV_TIMER_INI);
3627                 ecmd->rx_coalesce_usecs = sky2_clk2us(hw, clks);
3628         }
3629         ecmd->rx_max_coalesced_frames = sky2_read8(hw, STAT_FIFO_WM);
3630
3631         if (sky2_read8(hw, STAT_ISR_TIMER_CTRL) == TIM_STOP)
3632                 ecmd->rx_coalesce_usecs_irq = 0;
3633         else {
3634                 u32 clks = sky2_read32(hw, STAT_ISR_TIMER_INI);
3635                 ecmd->rx_coalesce_usecs_irq = sky2_clk2us(hw, clks);
3636         }
3637
3638         ecmd->rx_max_coalesced_frames_irq = sky2_read8(hw, STAT_FIFO_ISR_WM);
3639
3640         return 0;
3641 }
3642
3643 /* Note: this affect both ports */
3644 static int sky2_set_coalesce(struct net_device *dev,
3645                              struct ethtool_coalesce *ecmd)
3646 {
3647         struct sky2_port *sky2 = netdev_priv(dev);
3648         struct sky2_hw *hw = sky2->hw;
3649         const u32 tmax = sky2_clk2us(hw, 0x0ffffff);
3650
3651         if (ecmd->tx_coalesce_usecs > tmax ||
3652             ecmd->rx_coalesce_usecs > tmax ||
3653             ecmd->rx_coalesce_usecs_irq > tmax)
3654                 return -EINVAL;
3655
3656         if (ecmd->tx_max_coalesced_frames >= sky2->tx_ring_size-1)
3657                 return -EINVAL;
3658         if (ecmd->rx_max_coalesced_frames > RX_MAX_PENDING)
3659                 return -EINVAL;
3660         if (ecmd->rx_max_coalesced_frames_irq >RX_MAX_PENDING)
3661                 return -EINVAL;
3662
3663         if (ecmd->tx_coalesce_usecs == 0)
3664                 sky2_write8(hw, STAT_TX_TIMER_CTRL, TIM_STOP);
3665         else {
3666                 sky2_write32(hw, STAT_TX_TIMER_INI,
3667                              sky2_us2clk(hw, ecmd->tx_coalesce_usecs));
3668                 sky2_write8(hw, STAT_TX_TIMER_CTRL, TIM_START);
3669         }
3670         sky2_write16(hw, STAT_TX_IDX_TH, ecmd->tx_max_coalesced_frames);
3671
3672         if (ecmd->rx_coalesce_usecs == 0)
3673                 sky2_write8(hw, STAT_LEV_TIMER_CTRL, TIM_STOP);
3674         else {
3675                 sky2_write32(hw, STAT_LEV_TIMER_INI,
3676                              sky2_us2clk(hw, ecmd->rx_coalesce_usecs));
3677                 sky2_write8(hw, STAT_LEV_TIMER_CTRL, TIM_START);
3678         }
3679         sky2_write8(hw, STAT_FIFO_WM, ecmd->rx_max_coalesced_frames);
3680
3681         if (ecmd->rx_coalesce_usecs_irq == 0)
3682                 sky2_write8(hw, STAT_ISR_TIMER_CTRL, TIM_STOP);
3683         else {
3684                 sky2_write32(hw, STAT_ISR_TIMER_INI,
3685                              sky2_us2clk(hw, ecmd->rx_coalesce_usecs_irq));
3686                 sky2_write8(hw, STAT_ISR_TIMER_CTRL, TIM_START);
3687         }
3688         sky2_write8(hw, STAT_FIFO_ISR_WM, ecmd->rx_max_coalesced_frames_irq);
3689         return 0;
3690 }
3691
3692 static void sky2_get_ringparam(struct net_device *dev,
3693                                struct ethtool_ringparam *ering)
3694 {
3695         struct sky2_port *sky2 = netdev_priv(dev);
3696
3697         ering->rx_max_pending = RX_MAX_PENDING;
3698         ering->rx_mini_max_pending = 0;
3699         ering->rx_jumbo_max_pending = 0;
3700         ering->tx_max_pending = TX_MAX_PENDING;
3701
3702         ering->rx_pending = sky2->rx_pending;
3703         ering->rx_mini_pending = 0;
3704         ering->rx_jumbo_pending = 0;
3705         ering->tx_pending = sky2->tx_pending;
3706 }
3707
3708 static int sky2_set_ringparam(struct net_device *dev,
3709                               struct ethtool_ringparam *ering)
3710 {
3711         struct sky2_port *sky2 = netdev_priv(dev);
3712
3713         if (ering->rx_pending > RX_MAX_PENDING ||
3714             ering->rx_pending < 8 ||
3715             ering->tx_pending < TX_MIN_PENDING ||
3716             ering->tx_pending > TX_MAX_PENDING)
3717                 return -EINVAL;
3718
3719         sky2_detach(dev);
3720
3721         sky2->rx_pending = ering->rx_pending;
3722         sky2->tx_pending = ering->tx_pending;
3723         sky2->tx_ring_size = roundup_pow_of_two(sky2->tx_pending+1);
3724
3725         return sky2_reattach(dev);
3726 }
3727
3728 static int sky2_get_regs_len(struct net_device *dev)
3729 {
3730         return 0x4000;
3731 }
3732
3733 /*
3734  * Returns copy of control register region
3735  * Note: ethtool_get_regs always provides full size (16k) buffer
3736  */
3737 static void sky2_get_regs(struct net_device *dev, struct ethtool_regs *regs,
3738                           void *p)
3739 {
3740         const struct sky2_port *sky2 = netdev_priv(dev);
3741         const void __iomem *io = sky2->hw->regs;
3742         unsigned int b;
3743
3744         regs->version = 1;
3745
3746         for (b = 0; b < 128; b++) {
3747                 /* This complicated switch statement is to make sure and
3748                  * only access regions that are unreserved.
3749                  * Some blocks are only valid on dual port cards.
3750                  * and block 3 has some special diagnostic registers that
3751                  * are poison.
3752                  */
3753                 switch (b) {
3754                 case 3:
3755                         /* skip diagnostic ram region */
3756                         memcpy_fromio(p + 0x10, io + 0x10, 128 - 0x10);
3757                         break;
3758
3759                 /* dual port cards only */
3760                 case 5:         /* Tx Arbiter 2 */
3761                 case 9:         /* RX2 */
3762                 case 14 ... 15: /* TX2 */
3763                 case 17: case 19: /* Ram Buffer 2 */
3764                 case 22 ... 23: /* Tx Ram Buffer 2 */
3765                 case 25:        /* Rx MAC Fifo 1 */
3766                 case 27:        /* Tx MAC Fifo 2 */
3767                 case 31:        /* GPHY 2 */
3768                 case 40 ... 47: /* Pattern Ram 2 */
3769                 case 52: case 54: /* TCP Segmentation 2 */
3770                 case 112 ... 116: /* GMAC 2 */
3771                         if (sky2->hw->ports == 1)
3772                                 goto reserved;
3773                         /* fall through */
3774                 case 0:         /* Control */
3775                 case 2:         /* Mac address */
3776                 case 4:         /* Tx Arbiter 1 */
3777                 case 7:         /* PCI express reg */
3778                 case 8:         /* RX1 */
3779                 case 12 ... 13: /* TX1 */
3780                 case 16: case 18:/* Rx Ram Buffer 1 */
3781                 case 20 ... 21: /* Tx Ram Buffer 1 */
3782                 case 24:        /* Rx MAC Fifo 1 */
3783                 case 26:        /* Tx MAC Fifo 1 */
3784                 case 28 ... 29: /* Descriptor and status unit */
3785                 case 30:        /* GPHY 1*/
3786                 case 32 ... 39: /* Pattern Ram 1 */
3787                 case 48: case 50: /* TCP Segmentation 1 */
3788                 case 56 ... 60: /* PCI space */
3789                 case 80 ... 84: /* GMAC 1 */
3790                         memcpy_fromio(p, io, 128);
3791                         break;
3792                 default:
3793 reserved:
3794                         memset(p, 0, 128);
3795                 }
3796
3797                 p += 128;
3798                 io += 128;
3799         }
3800 }
3801
3802 /* In order to do Jumbo packets on these chips, need to turn off the
3803  * transmit store/forward. Therefore checksum offload won't work.
3804  */
3805 static int no_tx_offload(struct net_device *dev)
3806 {
3807         const struct sky2_port *sky2 = netdev_priv(dev);
3808         const struct sky2_hw *hw = sky2->hw;
3809
3810         return dev->mtu > ETH_DATA_LEN && hw->chip_id == CHIP_ID_YUKON_EC_U;
3811 }
3812
3813 static int sky2_set_tx_csum(struct net_device *dev, u32 data)
3814 {
3815         if (data && no_tx_offload(dev))
3816                 return -EINVAL;
3817
3818         return ethtool_op_set_tx_csum(dev, data);
3819 }
3820
3821
3822 static int sky2_set_tso(struct net_device *dev, u32 data)
3823 {
3824         if (data && no_tx_offload(dev))
3825                 return -EINVAL;
3826
3827         return ethtool_op_set_tso(dev, data);
3828 }
3829
3830 static int sky2_get_eeprom_len(struct net_device *dev)
3831 {
3832         struct sky2_port *sky2 = netdev_priv(dev);
3833         struct sky2_hw *hw = sky2->hw;
3834         u16 reg2;
3835
3836         reg2 = sky2_pci_read16(hw, PCI_DEV_REG2);
3837         return 1 << ( ((reg2 & PCI_VPD_ROM_SZ) >> 14) + 8);
3838 }
3839
3840 static int sky2_vpd_wait(const struct sky2_hw *hw, int cap, u16 busy)
3841 {
3842         unsigned long start = jiffies;
3843
3844         while ( (sky2_pci_read16(hw, cap + PCI_VPD_ADDR) & PCI_VPD_ADDR_F) == busy) {
3845                 /* Can take up to 10.6 ms for write */
3846                 if (time_after(jiffies, start + HZ/4)) {
3847                         dev_err(&hw->pdev->dev, PFX "VPD cycle timed out");
3848                         return -ETIMEDOUT;
3849                 }
3850                 mdelay(1);
3851         }
3852
3853         return 0;
3854 }
3855
3856 static int sky2_vpd_read(struct sky2_hw *hw, int cap, void *data,
3857                          u16 offset, size_t length)
3858 {
3859         int rc = 0;
3860
3861         while (length > 0) {
3862                 u32 val;
3863
3864                 sky2_pci_write16(hw, cap + PCI_VPD_ADDR, offset);
3865                 rc = sky2_vpd_wait(hw, cap, 0);
3866                 if (rc)
3867                         break;
3868
3869                 val = sky2_pci_read32(hw, cap + PCI_VPD_DATA);
3870
3871                 memcpy(data, &val, min(sizeof(val), length));
3872                 offset += sizeof(u32);
3873                 data += sizeof(u32);
3874                 length -= sizeof(u32);
3875         }
3876
3877         return rc;
3878 }
3879
3880 static int sky2_vpd_write(struct sky2_hw *hw, int cap, const void *data,
3881                           u16 offset, unsigned int length)
3882 {
3883         unsigned int i;
3884         int rc = 0;
3885
3886         for (i = 0; i < length; i += sizeof(u32)) {
3887                 u32 val = *(u32 *)(data + i);
3888
3889                 sky2_pci_write32(hw, cap + PCI_VPD_DATA, val);
3890                 sky2_pci_write32(hw, cap + PCI_VPD_ADDR, offset | PCI_VPD_ADDR_F);
3891
3892                 rc = sky2_vpd_wait(hw, cap, PCI_VPD_ADDR_F);
3893                 if (rc)
3894                         break;
3895         }
3896         return rc;
3897 }
3898
3899 static int sky2_get_eeprom(struct net_device *dev, struct ethtool_eeprom *eeprom,
3900                            u8 *data)
3901 {
3902         struct sky2_port *sky2 = netdev_priv(dev);
3903         int cap = pci_find_capability(sky2->hw->pdev, PCI_CAP_ID_VPD);
3904
3905         if (!cap)
3906                 return -EINVAL;
3907
3908         eeprom->magic = SKY2_EEPROM_MAGIC;
3909
3910         return sky2_vpd_read(sky2->hw, cap, data, eeprom->offset, eeprom->len);
3911 }
3912
3913 static int sky2_set_eeprom(struct net_device *dev, struct ethtool_eeprom *eeprom,
3914                            u8 *data)
3915 {
3916         struct sky2_port *sky2 = netdev_priv(dev);
3917         int cap = pci_find_capability(sky2->hw->pdev, PCI_CAP_ID_VPD);
3918
3919         if (!cap)
3920                 return -EINVAL;
3921
3922         if (eeprom->magic != SKY2_EEPROM_MAGIC)
3923                 return -EINVAL;
3924
3925         /* Partial writes not supported */
3926         if ((eeprom->offset & 3) || (eeprom->len & 3))
3927                 return -EINVAL;
3928
3929         return sky2_vpd_write(sky2->hw, cap, data, eeprom->offset, eeprom->len);
3930 }
3931
3932
3933 static const struct ethtool_ops sky2_ethtool_ops = {
3934         .get_settings   = sky2_get_settings,
3935         .set_settings   = sky2_set_settings,
3936         .get_drvinfo    = sky2_get_drvinfo,
3937         .get_wol        = sky2_get_wol,
3938         .set_wol        = sky2_set_wol,
3939         .get_msglevel   = sky2_get_msglevel,
3940         .set_msglevel   = sky2_set_msglevel,
3941         .nway_reset     = sky2_nway_reset,
3942         .get_regs_len   = sky2_get_regs_len,
3943         .get_regs       = sky2_get_regs,
3944         .get_link       = ethtool_op_get_link,
3945         .get_eeprom_len = sky2_get_eeprom_len,
3946         .get_eeprom     = sky2_get_eeprom,
3947         .set_eeprom     = sky2_set_eeprom,
3948         .set_sg         = ethtool_op_set_sg,
3949         .set_tx_csum    = sky2_set_tx_csum,
3950         .set_tso        = sky2_set_tso,
3951         .get_rx_csum    = sky2_get_rx_csum,
3952         .set_rx_csum    = sky2_set_rx_csum,
3953         .get_strings    = sky2_get_strings,
3954         .get_coalesce   = sky2_get_coalesce,
3955         .set_coalesce   = sky2_set_coalesce,
3956         .get_ringparam  = sky2_get_ringparam,
3957         .set_ringparam  = sky2_set_ringparam,
3958         .get_pauseparam = sky2_get_pauseparam,
3959         .set_pauseparam = sky2_set_pauseparam,
3960         .phys_id        = sky2_phys_id,
3961         .get_sset_count = sky2_get_sset_count,
3962         .get_ethtool_stats = sky2_get_ethtool_stats,
3963 };
3964
3965 #ifdef CONFIG_SKY2_DEBUG
3966
3967 static struct dentry *sky2_debug;
3968
3969
3970 /*
3971  * Read and parse the first part of Vital Product Data
3972  */
3973 #define VPD_SIZE        128
3974 #define VPD_MAGIC       0x82
3975
3976 static const struct vpd_tag {
3977         char tag[2];
3978         char *label;
3979 } vpd_tags[] = {
3980         { "PN", "Part Number" },
3981         { "EC", "Engineering Level" },
3982         { "MN", "Manufacturer" },
3983         { "SN", "Serial Number" },
3984         { "YA", "Asset Tag" },
3985         { "VL", "First Error Log Message" },
3986         { "VF", "Second Error Log Message" },
3987         { "VB", "Boot Agent ROM Configuration" },
3988         { "VE", "EFI UNDI Configuration" },
3989 };
3990
3991 static void sky2_show_vpd(struct seq_file *seq, struct sky2_hw *hw)
3992 {
3993         size_t vpd_size;
3994         loff_t offs;
3995         u8 len;
3996         unsigned char *buf;
3997         u16 reg2;
3998
3999         reg2 = sky2_pci_read16(hw, PCI_DEV_REG2);
4000         vpd_size = 1 << ( ((reg2 & PCI_VPD_ROM_SZ) >> 14) + 8);
4001
4002         seq_printf(seq, "%s Product Data\n", pci_name(hw->pdev));
4003         buf = kmalloc(vpd_size, GFP_KERNEL);
4004         if (!buf) {
4005                 seq_puts(seq, "no memory!\n");
4006                 return;
4007         }
4008
4009         if (pci_read_vpd(hw->pdev, 0, vpd_size, buf) < 0) {
4010                 seq_puts(seq, "VPD read failed\n");
4011                 goto out;
4012         }
4013
4014         if (buf[0] != VPD_MAGIC) {
4015                 seq_printf(seq, "VPD tag mismatch: %#x\n", buf[0]);
4016                 goto out;
4017         }
4018         len = buf[1];
4019         if (len == 0 || len > vpd_size - 4) {
4020                 seq_printf(seq, "Invalid id length: %d\n", len);
4021                 goto out;
4022         }
4023
4024         seq_printf(seq, "%.*s\n", len, buf + 3);
4025         offs = len + 3;
4026
4027         while (offs < vpd_size - 4) {
4028                 int i;
4029
4030                 if (!memcmp("RW", buf + offs, 2))       /* end marker */
4031                         break;
4032                 len = buf[offs + 2];
4033                 if (offs + len + 3 >= vpd_size)
4034                         break;
4035
4036                 for (i = 0; i < ARRAY_SIZE(vpd_tags); i++) {
4037                         if (!memcmp(vpd_tags[i].tag, buf + offs, 2)) {
4038                                 seq_printf(seq, " %s: %.*s\n",
4039                                            vpd_tags[i].label, len, buf + offs + 3);
4040                                 break;
4041                         }
4042                 }
4043                 offs += len + 3;
4044         }
4045 out:
4046         kfree(buf);
4047 }
4048
4049 static int sky2_debug_show(struct seq_file *seq, void *v)
4050 {
4051         struct net_device *dev = seq->private;
4052         const struct sky2_port *sky2 = netdev_priv(dev);
4053         struct sky2_hw *hw = sky2->hw;
4054         unsigned port = sky2->port;
4055         unsigned idx, last;
4056         int sop;
4057
4058         sky2_show_vpd(seq, hw);
4059
4060         seq_printf(seq, "\nIRQ src=%x mask=%x control=%x\n",
4061                    sky2_read32(hw, B0_ISRC),
4062                    sky2_read32(hw, B0_IMSK),
4063                    sky2_read32(hw, B0_Y2_SP_ICR));
4064
4065         if (!netif_running(dev)) {
4066                 seq_printf(seq, "network not running\n");
4067                 return 0;
4068         }
4069
4070         napi_disable(&hw->napi);
4071         last = sky2_read16(hw, STAT_PUT_IDX);
4072
4073         if (hw->st_idx == last)
4074                 seq_puts(seq, "Status ring (empty)\n");
4075         else {
4076                 seq_puts(seq, "Status ring\n");
4077                 for (idx = hw->st_idx; idx != last && idx < STATUS_RING_SIZE;
4078                      idx = RING_NEXT(idx, STATUS_RING_SIZE)) {
4079                         const struct sky2_status_le *le = hw->st_le + idx;
4080                         seq_printf(seq, "[%d] %#x %d %#x\n",
4081                                    idx, le->opcode, le->length, le->status);
4082                 }
4083                 seq_puts(seq, "\n");
4084         }
4085
4086         seq_printf(seq, "Tx ring pending=%u...%u report=%d done=%d\n",
4087                    sky2->tx_cons, sky2->tx_prod,
4088                    sky2_read16(hw, port == 0 ? STAT_TXA1_RIDX : STAT_TXA2_RIDX),
4089                    sky2_read16(hw, Q_ADDR(txqaddr[port], Q_DONE)));
4090
4091         /* Dump contents of tx ring */
4092         sop = 1;
4093         for (idx = sky2->tx_next; idx != sky2->tx_prod && idx < sky2->tx_ring_size;
4094              idx = RING_NEXT(idx, sky2->tx_ring_size)) {
4095                 const struct sky2_tx_le *le = sky2->tx_le + idx;
4096                 u32 a = le32_to_cpu(le->addr);
4097
4098                 if (sop)
4099                         seq_printf(seq, "%u:", idx);
4100                 sop = 0;
4101
4102                 switch(le->opcode & ~HW_OWNER) {
4103                 case OP_ADDR64:
4104                         seq_printf(seq, " %#x:", a);
4105                         break;
4106                 case OP_LRGLEN:
4107                         seq_printf(seq, " mtu=%d", a);
4108                         break;
4109                 case OP_VLAN:
4110                         seq_printf(seq, " vlan=%d", be16_to_cpu(le->length));
4111                         break;
4112                 case OP_TCPLISW:
4113                         seq_printf(seq, " csum=%#x", a);
4114                         break;
4115                 case OP_LARGESEND:
4116                         seq_printf(seq, " tso=%#x(%d)", a, le16_to_cpu(le->length));
4117                         break;
4118                 case OP_PACKET:
4119                         seq_printf(seq, " %#x(%d)", a, le16_to_cpu(le->length));
4120                         break;
4121                 case OP_BUFFER:
4122                         seq_printf(seq, " frag=%#x(%d)", a, le16_to_cpu(le->length));
4123                         break;
4124                 default:
4125                         seq_printf(seq, " op=%#x,%#x(%d)", le->opcode,
4126                                    a, le16_to_cpu(le->length));
4127                 }
4128
4129                 if (le->ctrl & EOP) {
4130                         seq_putc(seq, '\n');
4131                         sop = 1;
4132                 }
4133         }
4134
4135         seq_printf(seq, "\nRx ring hw get=%d put=%d last=%d\n",
4136                    sky2_read16(hw, Y2_QADDR(rxqaddr[port], PREF_UNIT_GET_IDX)),
4137                    sky2_read16(hw, Y2_QADDR(rxqaddr[port], PREF_UNIT_PUT_IDX)),
4138                    sky2_read16(hw, Y2_QADDR(rxqaddr[port], PREF_UNIT_LAST_IDX)));
4139
4140         sky2_read32(hw, B0_Y2_SP_LISR);
4141         napi_enable(&hw->napi);
4142         return 0;
4143 }
4144
4145 static int sky2_debug_open(struct inode *inode, struct file *file)
4146 {
4147         return single_open(file, sky2_debug_show, inode->i_private);
4148 }
4149
4150 static const struct file_operations sky2_debug_fops = {
4151         .owner          = THIS_MODULE,
4152         .open           = sky2_debug_open,
4153         .read           = seq_read,
4154         .llseek         = seq_lseek,
4155         .release        = single_release,
4156 };
4157
4158 /*
4159  * Use network device events to create/remove/rename
4160  * debugfs file entries
4161  */
4162 static int sky2_device_event(struct notifier_block *unused,
4163                              unsigned long event, void *ptr)
4164 {
4165         struct net_device *dev = ptr;
4166         struct sky2_port *sky2 = netdev_priv(dev);
4167
4168         if (dev->netdev_ops->ndo_open != sky2_up || !sky2_debug)
4169                 return NOTIFY_DONE;
4170
4171         switch(event) {
4172         case NETDEV_CHANGENAME:
4173                 if (sky2->debugfs) {
4174                         sky2->debugfs = debugfs_rename(sky2_debug, sky2->debugfs,
4175                                                        sky2_debug, dev->name);
4176                 }
4177                 break;
4178
4179         case NETDEV_GOING_DOWN:
4180                 if (sky2->debugfs) {
4181                         printk(KERN_DEBUG PFX "%s: remove debugfs\n",
4182                                dev->name);
4183                         debugfs_remove(sky2->debugfs);
4184                         sky2->debugfs = NULL;
4185                 }
4186                 break;
4187
4188         case NETDEV_UP:
4189                 sky2->debugfs = debugfs_create_file(dev->name, S_IRUGO,
4190                                                     sky2_debug, dev,
4191                                                     &sky2_debug_fops);
4192                 if (IS_ERR(sky2->debugfs))
4193                         sky2->debugfs = NULL;
4194         }
4195
4196         return NOTIFY_DONE;
4197 }
4198
4199 static struct notifier_block sky2_notifier = {
4200         .notifier_call = sky2_device_event,
4201 };
4202
4203
4204 static __init void sky2_debug_init(void)
4205 {
4206         struct dentry *ent;
4207
4208         ent = debugfs_create_dir("sky2", NULL);
4209         if (!ent || IS_ERR(ent))
4210                 return;
4211
4212         sky2_debug = ent;
4213         register_netdevice_notifier(&sky2_notifier);
4214 }
4215
4216 static __exit void sky2_debug_cleanup(void)
4217 {
4218         if (sky2_debug) {
4219                 unregister_netdevice_notifier(&sky2_notifier);
4220                 debugfs_remove(sky2_debug);
4221                 sky2_debug = NULL;
4222         }
4223 }
4224
4225 #else
4226 #define sky2_debug_init()
4227 #define sky2_debug_cleanup()
4228 #endif
4229
4230 /* Two copies of network device operations to handle special case of
4231    not allowing netpoll on second port */
4232 static const struct net_device_ops sky2_netdev_ops[2] = {
4233   {
4234         .ndo_open               = sky2_up,
4235         .ndo_stop               = sky2_down,
4236         .ndo_start_xmit         = sky2_xmit_frame,
4237         .ndo_do_ioctl           = sky2_ioctl,
4238         .ndo_validate_addr      = eth_validate_addr,
4239         .ndo_set_mac_address    = sky2_set_mac_address,
4240         .ndo_set_multicast_list = sky2_set_multicast,
4241         .ndo_change_mtu         = sky2_change_mtu,
4242         .ndo_tx_timeout         = sky2_tx_timeout,
4243 #ifdef SKY2_VLAN_TAG_USED
4244         .ndo_vlan_rx_register   = sky2_vlan_rx_register,
4245 #endif
4246 #ifdef CONFIG_NET_POLL_CONTROLLER
4247         .ndo_poll_controller    = sky2_netpoll,
4248 #endif
4249   },
4250   {
4251         .ndo_open               = sky2_up,
4252         .ndo_stop               = sky2_down,
4253         .ndo_start_xmit         = sky2_xmit_frame,
4254         .ndo_do_ioctl           = sky2_ioctl,
4255         .ndo_validate_addr      = eth_validate_addr,
4256         .ndo_set_mac_address    = sky2_set_mac_address,
4257         .ndo_set_multicast_list = sky2_set_multicast,
4258         .ndo_change_mtu         = sky2_change_mtu,
4259         .ndo_tx_timeout         = sky2_tx_timeout,
4260 #ifdef SKY2_VLAN_TAG_USED
4261         .ndo_vlan_rx_register   = sky2_vlan_rx_register,
4262 #endif
4263   },
4264 };
4265
4266 /* Initialize network device */
4267 static __devinit struct net_device *sky2_init_netdev(struct sky2_hw *hw,
4268                                                      unsigned port,
4269                                                      int highmem, int wol)
4270 {
4271         struct sky2_port *sky2;
4272         struct net_device *dev = alloc_etherdev(sizeof(*sky2));
4273
4274         if (!dev) {
4275                 dev_err(&hw->pdev->dev, "etherdev alloc failed\n");
4276                 return NULL;
4277         }
4278
4279         SET_NETDEV_DEV(dev, &hw->pdev->dev);
4280         dev->irq = hw->pdev->irq;
4281         SET_ETHTOOL_OPS(dev, &sky2_ethtool_ops);
4282         dev->watchdog_timeo = TX_WATCHDOG;
4283         dev->netdev_ops = &sky2_netdev_ops[port];
4284
4285         sky2 = netdev_priv(dev);
4286         sky2->netdev = dev;
4287         sky2->hw = hw;
4288         sky2->msg_enable = netif_msg_init(debug, default_msg);
4289
4290         /* Auto speed and flow control */
4291         sky2->flags = SKY2_FLAG_AUTO_SPEED | SKY2_FLAG_AUTO_PAUSE;
4292         if (hw->chip_id != CHIP_ID_YUKON_XL)
4293                 sky2->flags |= SKY2_FLAG_RX_CHECKSUM;
4294
4295         sky2->flow_mode = FC_BOTH;
4296
4297         sky2->duplex = -1;
4298         sky2->speed = -1;
4299         sky2->advertising = sky2_supported_modes(hw);
4300         sky2->wol = wol;
4301
4302         spin_lock_init(&sky2->phy_lock);
4303
4304         sky2->tx_pending = TX_DEF_PENDING;
4305         sky2->tx_ring_size = roundup_pow_of_two(TX_DEF_PENDING+1);
4306         sky2->rx_pending = RX_DEF_PENDING;
4307
4308         hw->dev[port] = dev;
4309
4310         sky2->port = port;
4311
4312         dev->features |= NETIF_F_TSO | NETIF_F_IP_CSUM | NETIF_F_SG;
4313         if (highmem)
4314                 dev->features |= NETIF_F_HIGHDMA;
4315
4316 #ifdef SKY2_VLAN_TAG_USED
4317         /* The workaround for FE+ status conflicts with VLAN tag detection. */
4318         if (!(sky2->hw->chip_id == CHIP_ID_YUKON_FE_P &&
4319               sky2->hw->chip_rev == CHIP_REV_YU_FE2_A0)) {
4320                 dev->features |= NETIF_F_HW_VLAN_TX | NETIF_F_HW_VLAN_RX;
4321         }
4322 #endif
4323
4324         /* read the mac address */
4325         memcpy_fromio(dev->dev_addr, hw->regs + B2_MAC_1 + port * 8, ETH_ALEN);
4326         memcpy(dev->perm_addr, dev->dev_addr, dev->addr_len);
4327
4328         return dev;
4329 }
4330
4331 static void __devinit sky2_show_addr(struct net_device *dev)
4332 {
4333         const struct sky2_port *sky2 = netdev_priv(dev);
4334
4335         if (netif_msg_probe(sky2))
4336                 printk(KERN_INFO PFX "%s: addr %pM\n",
4337                        dev->name, dev->dev_addr);
4338 }
4339
4340 /* Handle software interrupt used during MSI test */
4341 static irqreturn_t __devinit sky2_test_intr(int irq, void *dev_id)
4342 {
4343         struct sky2_hw *hw = dev_id;
4344         u32 status = sky2_read32(hw, B0_Y2_SP_ISRC2);
4345
4346         if (status == 0)
4347                 return IRQ_NONE;
4348
4349         if (status & Y2_IS_IRQ_SW) {
4350                 hw->flags |= SKY2_HW_USE_MSI;
4351                 wake_up(&hw->msi_wait);
4352                 sky2_write8(hw, B0_CTST, CS_CL_SW_IRQ);
4353         }
4354         sky2_write32(hw, B0_Y2_SP_ICR, 2);
4355
4356         return IRQ_HANDLED;
4357 }
4358
4359 /* Test interrupt path by forcing a a software IRQ */
4360 static int __devinit sky2_test_msi(struct sky2_hw *hw)
4361 {
4362         struct pci_dev *pdev = hw->pdev;
4363         int err;
4364
4365         init_waitqueue_head (&hw->msi_wait);
4366
4367         sky2_write32(hw, B0_IMSK, Y2_IS_IRQ_SW);
4368
4369         err = request_irq(pdev->irq, sky2_test_intr, 0, DRV_NAME, hw);
4370         if (err) {
4371                 dev_err(&pdev->dev, "cannot assign irq %d\n", pdev->irq);
4372                 return err;
4373         }
4374
4375         sky2_write8(hw, B0_CTST, CS_ST_SW_IRQ);
4376         sky2_read8(hw, B0_CTST);
4377
4378         wait_event_timeout(hw->msi_wait, (hw->flags & SKY2_HW_USE_MSI), HZ/10);
4379
4380         if (!(hw->flags & SKY2_HW_USE_MSI)) {
4381                 /* MSI test failed, go back to INTx mode */
4382                 dev_info(&pdev->dev, "No interrupt generated using MSI, "
4383                          "switching to INTx mode.\n");
4384
4385                 err = -EOPNOTSUPP;
4386                 sky2_write8(hw, B0_CTST, CS_CL_SW_IRQ);
4387         }
4388
4389         sky2_write32(hw, B0_IMSK, 0);
4390         sky2_read32(hw, B0_IMSK);
4391
4392         free_irq(pdev->irq, hw);
4393
4394         return err;
4395 }
4396
4397 /* This driver supports yukon2 chipset only */
4398 static const char *sky2_name(u8 chipid, char *buf, int sz)
4399 {
4400         const char *name[] = {
4401                 "XL",           /* 0xb3 */
4402                 "EC Ultra",     /* 0xb4 */
4403                 "Extreme",      /* 0xb5 */
4404                 "EC",           /* 0xb6 */
4405                 "FE",           /* 0xb7 */
4406                 "FE+",          /* 0xb8 */
4407                 "Supreme",      /* 0xb9 */
4408                 "UL 2",         /* 0xba */
4409         };
4410
4411         if (chipid >= CHIP_ID_YUKON_XL && chipid < CHIP_ID_YUKON_UL_2)
4412                 strncpy(buf, name[chipid - CHIP_ID_YUKON_XL], sz);
4413         else
4414                 snprintf(buf, sz, "(chip %#x)", chipid);
4415         return buf;
4416 }
4417
4418 static int __devinit sky2_probe(struct pci_dev *pdev,
4419                                 const struct pci_device_id *ent)
4420 {
4421         struct net_device *dev;
4422         struct sky2_hw *hw;
4423         int err, using_dac = 0, wol_default;
4424         u32 reg;
4425         char buf1[16];
4426
4427         err = pci_enable_device(pdev);
4428         if (err) {
4429                 dev_err(&pdev->dev, "cannot enable PCI device\n");
4430                 goto err_out;
4431         }
4432
4433         /* Get configuration information
4434          * Note: only regular PCI config access once to test for HW issues
4435          *       other PCI access through shared memory for speed and to
4436          *       avoid MMCONFIG problems.
4437          */
4438         err = pci_read_config_dword(pdev, PCI_DEV_REG2, &reg);
4439         if (err) {
4440                 dev_err(&pdev->dev, "PCI read config failed\n");
4441                 goto err_out;
4442         }
4443
4444         if (~reg == 0) {
4445                 dev_err(&pdev->dev, "PCI configuration read error\n");
4446                 goto err_out;
4447         }
4448
4449         err = pci_request_regions(pdev, DRV_NAME);
4450         if (err) {
4451                 dev_err(&pdev->dev, "cannot obtain PCI resources\n");
4452                 goto err_out_disable;
4453         }
4454
4455         pci_set_master(pdev);
4456
4457         if (sizeof(dma_addr_t) > sizeof(u32) &&
4458             !(err = pci_set_dma_mask(pdev, DMA_BIT_MASK(64)))) {
4459                 using_dac = 1;
4460                 err = pci_set_consistent_dma_mask(pdev, DMA_BIT_MASK(64));
4461                 if (err < 0) {
4462                         dev_err(&pdev->dev, "unable to obtain 64 bit DMA "
4463                                 "for consistent allocations\n");
4464                         goto err_out_free_regions;
4465                 }
4466         } else {
4467                 err = pci_set_dma_mask(pdev, DMA_BIT_MASK(32));
4468                 if (err) {
4469                         dev_err(&pdev->dev, "no usable DMA configuration\n");
4470                         goto err_out_free_regions;
4471                 }
4472         }
4473
4474
4475 #ifdef __BIG_ENDIAN
4476         /* The sk98lin vendor driver uses hardware byte swapping but
4477          * this driver uses software swapping.
4478          */
4479         reg &= ~PCI_REV_DESC;
4480         err = pci_write_config_dword(pdev,PCI_DEV_REG2, reg);
4481         if (err) {
4482                 dev_err(&pdev->dev, "PCI write config failed\n");
4483                 goto err_out_free_regions;
4484         }
4485 #endif
4486
4487         wol_default = device_may_wakeup(&pdev->dev) ? WAKE_MAGIC : 0;
4488
4489         err = -ENOMEM;
4490
4491         hw = kzalloc(sizeof(*hw) + strlen(DRV_NAME "@pci:")
4492                      + strlen(pci_name(pdev)) + 1, GFP_KERNEL);
4493         if (!hw) {
4494                 dev_err(&pdev->dev, "cannot allocate hardware struct\n");
4495                 goto err_out_free_regions;
4496         }
4497
4498         hw->pdev = pdev;
4499         sprintf(hw->irq_name, DRV_NAME "@pci:%s", pci_name(pdev));
4500
4501         hw->regs = ioremap_nocache(pci_resource_start(pdev, 0), 0x4000);
4502         if (!hw->regs) {
4503                 dev_err(&pdev->dev, "cannot map device registers\n");
4504                 goto err_out_free_hw;
4505         }
4506
4507         /* ring for status responses */
4508         hw->st_le = pci_alloc_consistent(pdev, STATUS_LE_BYTES, &hw->st_dma);
4509         if (!hw->st_le)
4510                 goto err_out_iounmap;
4511
4512         err = sky2_init(hw);
4513         if (err)
4514                 goto err_out_iounmap;
4515
4516         dev_info(&pdev->dev, "Yukon-2 %s chip revision %d\n",
4517                  sky2_name(hw->chip_id, buf1, sizeof(buf1)), hw->chip_rev);
4518
4519         sky2_reset(hw);
4520
4521         dev = sky2_init_netdev(hw, 0, using_dac, wol_default);
4522         if (!dev) {
4523                 err = -ENOMEM;
4524                 goto err_out_free_pci;
4525         }
4526
4527         if (!disable_msi && pci_enable_msi(pdev) == 0) {
4528                 err = sky2_test_msi(hw);
4529                 if (err == -EOPNOTSUPP)
4530                         pci_disable_msi(pdev);
4531                 else if (err)
4532                         goto err_out_free_netdev;
4533         }
4534
4535         err = register_netdev(dev);
4536         if (err) {
4537                 dev_err(&pdev->dev, "cannot register net device\n");
4538                 goto err_out_free_netdev;
4539         }
4540
4541         netif_napi_add(dev, &hw->napi, sky2_poll, NAPI_WEIGHT);
4542
4543         err = request_irq(pdev->irq, sky2_intr,
4544                           (hw->flags & SKY2_HW_USE_MSI) ? 0 : IRQF_SHARED,
4545                           hw->irq_name, hw);
4546         if (err) {
4547                 dev_err(&pdev->dev, "cannot assign irq %d\n", pdev->irq);
4548                 goto err_out_unregister;
4549         }
4550         sky2_write32(hw, B0_IMSK, Y2_IS_BASE);
4551         napi_enable(&hw->napi);
4552
4553         sky2_show_addr(dev);
4554
4555         if (hw->ports > 1) {
4556                 struct net_device *dev1;
4557
4558                 err = -ENOMEM;
4559                 dev1 = sky2_init_netdev(hw, 1, using_dac, wol_default);
4560                 if (dev1 && (err = register_netdev(dev1)) == 0)
4561                         sky2_show_addr(dev1);
4562                 else {
4563                         dev_warn(&pdev->dev,
4564                                  "register of second port failed (%d)\n", err);
4565                         hw->dev[1] = NULL;
4566                         hw->ports = 1;
4567                         if (dev1)
4568                                 free_netdev(dev1);
4569                 }
4570         }
4571
4572         setup_timer(&hw->watchdog_timer, sky2_watchdog, (unsigned long) hw);
4573         INIT_WORK(&hw->restart_work, sky2_restart);
4574
4575         pci_set_drvdata(pdev, hw);
4576
4577         return 0;
4578
4579 err_out_unregister:
4580         if (hw->flags & SKY2_HW_USE_MSI)
4581                 pci_disable_msi(pdev);
4582         unregister_netdev(dev);
4583 err_out_free_netdev:
4584         free_netdev(dev);
4585 err_out_free_pci:
4586         sky2_write8(hw, B0_CTST, CS_RST_SET);
4587         pci_free_consistent(pdev, STATUS_LE_BYTES, hw->st_le, hw->st_dma);
4588 err_out_iounmap:
4589         iounmap(hw->regs);
4590 err_out_free_hw:
4591         kfree(hw);
4592 err_out_free_regions:
4593         pci_release_regions(pdev);
4594 err_out_disable:
4595         pci_disable_device(pdev);
4596 err_out:
4597         pci_set_drvdata(pdev, NULL);
4598         return err;
4599 }
4600
4601 static void __devexit sky2_remove(struct pci_dev *pdev)
4602 {
4603         struct sky2_hw *hw = pci_get_drvdata(pdev);
4604         int i;
4605
4606         if (!hw)
4607                 return;
4608
4609         del_timer_sync(&hw->watchdog_timer);
4610         cancel_work_sync(&hw->restart_work);
4611
4612         for (i = hw->ports-1; i >= 0; --i)
4613                 unregister_netdev(hw->dev[i]);
4614
4615         sky2_write32(hw, B0_IMSK, 0);
4616
4617         sky2_power_aux(hw);
4618
4619         sky2_write8(hw, B0_CTST, CS_RST_SET);
4620         sky2_read8(hw, B0_CTST);
4621
4622         free_irq(pdev->irq, hw);
4623         if (hw->flags & SKY2_HW_USE_MSI)
4624                 pci_disable_msi(pdev);
4625         pci_free_consistent(pdev, STATUS_LE_BYTES, hw->st_le, hw->st_dma);
4626         pci_release_regions(pdev);
4627         pci_disable_device(pdev);
4628
4629         for (i = hw->ports-1; i >= 0; --i)
4630                 free_netdev(hw->dev[i]);
4631
4632         iounmap(hw->regs);
4633         kfree(hw);
4634
4635         pci_set_drvdata(pdev, NULL);
4636 }
4637
4638 #ifdef CONFIG_PM
4639 static int sky2_suspend(struct pci_dev *pdev, pm_message_t state)
4640 {
4641         struct sky2_hw *hw = pci_get_drvdata(pdev);
4642         int i, wol = 0;
4643
4644         if (!hw)
4645                 return 0;
4646
4647         del_timer_sync(&hw->watchdog_timer);
4648         cancel_work_sync(&hw->restart_work);
4649
4650         rtnl_lock();
4651         for (i = 0; i < hw->ports; i++) {
4652                 struct net_device *dev = hw->dev[i];
4653                 struct sky2_port *sky2 = netdev_priv(dev);
4654
4655                 sky2_detach(dev);
4656
4657                 if (sky2->wol)
4658                         sky2_wol_init(sky2);
4659
4660                 wol |= sky2->wol;
4661         }
4662
4663         sky2_write32(hw, B0_IMSK, 0);
4664         napi_disable(&hw->napi);
4665         sky2_power_aux(hw);
4666         rtnl_unlock();
4667
4668         pci_save_state(pdev);
4669         pci_enable_wake(pdev, pci_choose_state(pdev, state), wol);
4670         pci_set_power_state(pdev, pci_choose_state(pdev, state));
4671
4672         return 0;
4673 }
4674
4675 static int sky2_resume(struct pci_dev *pdev)
4676 {
4677         struct sky2_hw *hw = pci_get_drvdata(pdev);
4678         int i, err;
4679
4680         if (!hw)
4681                 return 0;
4682
4683         err = pci_set_power_state(pdev, PCI_D0);
4684         if (err)
4685                 goto out;
4686
4687         err = pci_restore_state(pdev);
4688         if (err)
4689                 goto out;
4690
4691         pci_enable_wake(pdev, PCI_D0, 0);
4692
4693         /* Re-enable all clocks */
4694         if (hw->chip_id == CHIP_ID_YUKON_EX ||
4695             hw->chip_id == CHIP_ID_YUKON_EC_U ||
4696             hw->chip_id == CHIP_ID_YUKON_FE_P)
4697                 sky2_pci_write32(hw, PCI_DEV_REG3, 0);
4698
4699         sky2_reset(hw);
4700         sky2_write32(hw, B0_IMSK, Y2_IS_BASE);
4701         napi_enable(&hw->napi);
4702
4703         rtnl_lock();
4704         for (i = 0; i < hw->ports; i++) {
4705                 err = sky2_reattach(hw->dev[i]);
4706                 if (err)
4707                         goto out;
4708         }
4709         rtnl_unlock();
4710
4711         return 0;
4712 out:
4713         rtnl_unlock();
4714
4715         dev_err(&pdev->dev, "resume failed (%d)\n", err);
4716         pci_disable_device(pdev);
4717         return err;
4718 }
4719 #endif
4720
4721 static void sky2_shutdown(struct pci_dev *pdev)
4722 {
4723         struct sky2_hw *hw = pci_get_drvdata(pdev);
4724         int i, wol = 0;
4725
4726         if (!hw)
4727                 return;
4728
4729         rtnl_lock();
4730         del_timer_sync(&hw->watchdog_timer);
4731
4732         for (i = 0; i < hw->ports; i++) {
4733                 struct net_device *dev = hw->dev[i];
4734                 struct sky2_port *sky2 = netdev_priv(dev);
4735
4736                 if (sky2->wol) {
4737                         wol = 1;
4738                         sky2_wol_init(sky2);
4739                 }
4740         }
4741
4742         if (wol)
4743                 sky2_power_aux(hw);
4744         rtnl_unlock();
4745
4746         pci_enable_wake(pdev, PCI_D3hot, wol);
4747         pci_enable_wake(pdev, PCI_D3cold, wol);
4748
4749         pci_disable_device(pdev);
4750         pci_set_power_state(pdev, PCI_D3hot);
4751 }
4752
4753 static struct pci_driver sky2_driver = {
4754         .name = DRV_NAME,
4755         .id_table = sky2_id_table,
4756         .probe = sky2_probe,
4757         .remove = __devexit_p(sky2_remove),
4758 #ifdef CONFIG_PM
4759         .suspend = sky2_suspend,
4760         .resume = sky2_resume,
4761 #endif
4762         .shutdown = sky2_shutdown,
4763 };
4764
4765 static int __init sky2_init_module(void)
4766 {
4767         pr_info(PFX "driver version " DRV_VERSION "\n");
4768
4769         sky2_debug_init();
4770         return pci_register_driver(&sky2_driver);
4771 }
4772
4773 static void __exit sky2_cleanup_module(void)
4774 {
4775         pci_unregister_driver(&sky2_driver);
4776         sky2_debug_cleanup();
4777 }
4778
4779 module_init(sky2_init_module);
4780 module_exit(sky2_cleanup_module);
4781
4782 MODULE_DESCRIPTION("Marvell Yukon 2 Gigabit Ethernet driver");
4783 MODULE_AUTHOR("Stephen Hemminger <shemminger@linux-foundation.org>");
4784 MODULE_LICENSE("GPL");
4785 MODULE_VERSION(DRV_VERSION);